WO2013128854A1 - 不揮発性半導体記憶装置 - Google Patents

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WO2013128854A1
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semiconductor memory
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孝典 上田
河野　和幸
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly to a technique for controlling a reference current.
  • flash memory requires a high voltage of about 10V to rewrite data, and the data rewrite time is on the order of microseconds or milliseconds, so power consumption is large and operation is slow. Has become an issue.
  • the circuit configuration of the flash memory is disclosed in Patent Document 1, for example.
  • Nonvolatile memory devices that operate at high speed with low power consumption have been developed.
  • One type of nonvolatile memory device is a resistance change type memory (ReRAM: Resistive Random Access Memory).
  • the ReRAM has data rewriting on the order of nanoseconds, and the voltage required for data rewriting is about 1.8 V. Therefore, the ReRAM can operate at higher speed and lower power consumption than the flash memory.
  • FIG. 14A shows a so-called 1T1R type memory cell, where one memory cell is composed of one selection transistor and one resistance variable element.
  • FIG. 14B shows a so-called cross-point type memory cell, which is composed of one resistance variable element and one bidirectional diode.
  • This memory cell has a four-layer structure, the bit line BL is disposed in the fourth layer M4, and the source line SL is disposed in the first layer M1.
  • the word line WL is a polysilicon wiring. Since the polysilicon wiring has a large wiring resistance and wiring capacitance, the backing wiring WLX is provided in the second layer M2. The word line WL and the backing wiring WLX are connected at a constant interval. Each wiring layer is connected by a via, and a resistance variable element RR is provided between the third layer M3 and the fourth layer M4 via the via.
  • Patent Document 2 discloses a circuit configuration of ReRAM.
  • the data stored in the memory cell is determined by comparing the memory cell current with the reference current by a sense amplifier.
  • the ReRAM operation includes read, write verify, erase verify, and the like, and it is necessary to generate a reference current corresponding to each operation. Therefore, it is necessary to generate a plurality of types of reference currents.
  • a reference cell including four circuits in which a fixed resistance element and a cell transistor are connected in series is used. Then, by selecting a desired cell transistor, a reference current corresponding to the resistance value of the circuit is generated.
  • a polysilicon resistance element as shown in Non-Patent Document 1 is generally used.
  • Wataru Otsuka 8 others, "A 4Mb Conductive-Bridge Resistive Memory with 2.3GB / sRead-Throughput and 216MB / sProgram Throughput", 2011 IEEE International Solid-State Circuits Conference Digest of Technical Papers, February 2011, P210-211
  • the ReRAM of Patent Document 2 has the following problems. Specifically, in order to generate a plurality of types of reference currents in the ReRAM, it is necessary to arrange a plurality of fixed resistance elements having different resistance values in the reference cell, or arrange a plurality of reference cells. Further, as described above, a polysilicon resistance element is used for the fixed resistance element. Since the sheet resistance value of a general polysilicon resistance element is about several hundreds ⁇ to 1 K ⁇ , in order to construct a plurality of fixed resistance elements having a large resistance value using the polysilicon resistance element, a lot of polysilicon is used. A resistance element is required. Therefore, the circuit area of ReRAM increases. Furthermore, when a plurality of types of reference currents are generated using a polysilicon resistance element, there is a limit to reducing the step width of each reference current. That is, it is difficult to finely control the reference current.
  • an object of the present invention is to provide a nonvolatile semiconductor memory device capable of reducing the circuit area and finely adjusting the reference current.
  • a nonvolatile semiconductor memory device is provided with a memory cell array in which a plurality of memory cells including nonvolatile semiconductor memory elements are arranged in a matrix, and corresponding to each row of the memory cell array.
  • a plurality of word lines commonly connected to the plurality of memory cells and a plurality of bits provided corresponding to the respective columns of the memory cell array and commonly connected to the plurality of memory cells arranged in the columns.
  • At least one reference including a line, a plurality of source lines, a reference bit line, a reference source line, and first and second transistors connected in series between the reference bit line and the reference source line
  • a reference word line connected to the gate of the first transistor of the reference cell
  • a reference driver circuit for controlling the gate voltage of the second transistor of the reference cell.
  • the reference cell includes first and second transistors connected in series, and these transistors are connected between the reference bit line and the reference source line.
  • the reference word line is connected to the gate of the first transistor, and the gate voltage of the second transistor is controlled by the reference driver circuit. That is, in the reference cell, the first transistor operates as a selection transistor.
  • the second transistor since the on-resistance value of the second transistor changes by adjusting the gate voltage of the second transistor, the second transistor operates as a variable resistance element.
  • the resistance value of the current path changes according to the gate voltage of the second transistor, the resistance value of the current path can be finely controlled by finely adjusting the output voltage of the reference driver circuit.
  • the current flowing through the current path that is, the reference cell current can be controlled with fine resolution.
  • the reference current can be finely adjusted with one reference cell, the circuit area of the nonvolatile semiconductor memory device can be reduced.
  • the nonvolatile semiconductor memory device includes a memory cell array in which a plurality of memory cells including a nonvolatile semiconductor memory element are arranged in a matrix, and each memory cell array is provided corresponding to each row, and is arranged in the row.
  • a plurality of word lines commonly connected to the plurality of memory cells and a plurality of bits provided corresponding to the respective columns of the memory cell array and commonly connected to the plurality of memory cells arranged in the columns.
  • At least one reference cell including a line, a reference bit line, a reference word line, and a transistor connected between the reference bit line and the reference word line, and a gate voltage of the transistor of the reference cell.
  • a reference driver circuit to be controlled.
  • the reference cell includes a transistor, and the transistor is connected between the reference bit line and the reference word line.
  • the transistor since the gate voltage of the transistor is controlled by the reference driver circuit, the transistor operates as a variable resistance element.
  • a voltage is applied to the reference bit line, a current path is formed through the reference bit line, the reference cell, and the reference word line.
  • the resistance value of the current path changes according to the gate voltage of the transistor, the resistance value of the current path can be finely controlled by finely adjusting the output voltage of the reference driver circuit. Thereby, the current flowing through the current path, that is, the reference cell current can be controlled with fine resolution. Further, since the reference current can be finely adjusted with one reference cell, the circuit area of the nonvolatile semiconductor memory device can be reduced.
  • the present invention it is possible to provide a nonvolatile semiconductor memory device capable of reducing the circuit area and finely adjusting the reference current.
  • FIG. 1 is a block diagram showing the overall configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing details of the array circuit according to the first embodiment and its peripheral circuits.
  • FIG. 3 is a waveform diagram of voltages applied to the respective wirings when data is read from the array circuit of FIG.
  • FIG. 4 is a circuit diagram showing details of the array circuit according to the second embodiment and its peripheral circuits.
  • FIG. 5 is a waveform diagram of voltages applied to each wiring when data is read from the array circuit of FIG.
  • FIG. 6 is a circuit diagram showing details of the array circuit according to the third embodiment and its peripheral circuits.
  • FIG. 7 is a circuit diagram showing details of the array circuit according to the fourth embodiment and its peripheral circuits.
  • FIG. 8 is a circuit diagram showing details of the array circuit according to the fifth embodiment and its peripheral circuits.
  • FIG. 9 is a circuit diagram showing details of the array circuit according to the sixth embodiment and its peripheral circuits.
  • FIG. 10 is a circuit diagram showing details of the array circuit according to the seventh embodiment and its peripheral circuits.
  • FIG. 11 is a circuit diagram showing details of the array circuit according to the eighth embodiment and its peripheral circuits.
  • FIG. 12 is a waveform diagram of voltages applied to each wiring when data is read from the array circuit of FIG.
  • FIG. 13 is a circuit diagram showing details of the array circuit according to the ninth embodiment and its peripheral circuits.
  • FIG. 14 is a circuit diagram showing a configuration example of a ReRAM memory cell.
  • FIG. 15 is a cross-sectional view of a 1T1R type memory cell.
  • FIG. 1 is a block diagram showing the overall configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • This nonvolatile semiconductor memory device includes an array circuit 10, a reference driver circuit 20, a row decoder circuit 21, a word line driver circuit 22, a column decoder circuit 23, a column gate circuit 24, and a sense amplifier circuit 25. I have.
  • the array circuit 10 is connected to peripheral circuits by a plurality of word lines, a plurality of bit lines, a plurality of source lines, a reference word line, a reference bit line, a reference source line, and a reference voltage line. Yes.
  • a plurality of memory cells and reference cells are arranged. Details of the array circuit 10 will be described later.
  • the reference driver circuit 20 is connected to a reference cell via a reference voltage line, and controls a voltage supplied to the reference voltage line.
  • the row decoder circuit 21 controls the word line driver circuit 22 so as to drive the reference word line and the word line specified by the input address signal.
  • the row decoder circuit 21 instructs the reference driver circuit 20 to output a voltage.
  • the word line driver circuit 22 drives the reference word line and the word line according to the output of the row decoder circuit 21.
  • the column decoder circuit 23 controls the column gate circuit 24 to select a bit line and a source line specified by the input address signal.
  • the bit line, the source line, the reference bit line, and the reference source line have almost the same wiring load on the bit line and the reference bit line, and the source line and the reference source line. Are wired like so.
  • the column gate circuit 24 selects any one bit line according to the output of the column decoder circuit 23 and connects the selected bit line to the sense amplifier circuit 25.
  • the column gate circuit 24 connects the reference bit line to the sense amplifier circuit 25.
  • a circuit for grounding the bit line, the source line, and the reference source line is provided inside the column gate circuit 24.
  • the sense amplifier circuit 25 is a circuit that, when reading data from the memory cells in the array circuit 10, compares the current flowing through the bit line and the reference bit line and determines whether the read data is “1” or “0”. is there.
  • FIG. 2 is a circuit diagram showing details of the array circuit according to the first embodiment and its peripheral circuits.
  • the array circuit 10 includes a memory cell array 12, a reference cell array 14, a plurality of word lines WL [0] to WL [n] (abbreviated as WL as appropriate), and a plurality of bit lines.
  • BL [0] to BL [m] abbreviated as BL as appropriate
  • SL [m] abbreviated as SL as appropriate
  • RWL reference word line
  • RBL reference bit line
  • RSL reference source line
  • the memory cell array 12 is composed of a plurality of memory cells MC arranged in a matrix using resistance variable elements RR as nonvolatile semiconductor memory elements.
  • the memory cell MC is a so-called 1T1R type memory cell including a resistance change element RR and a cell transistor CT as a third transistor.
  • the word line WL is arranged corresponding to each row of the memory cell array 12.
  • the word line WL is commonly connected to the gates of the cell transistors CT of the plurality of memory cells MC arranged in the same row.
  • the bit line BL and the source line SL are arranged corresponding to each column of the memory cell array 12, respectively.
  • the bit line BL is commonly connected to the resistance change element RR of the memory cells MC arranged in the same column.
  • the source line SL is commonly connected to the sources of the cell transistors CT of the memory cells MC arranged in the same column.
  • the reference bit line RBL and the reference source line RSL are arranged extending in the same direction as the bit line BL and the source line SL.
  • dummy memory cells DMC connected to the reference bit line RBL are arranged.
  • the source of the cell transistor of the dummy memory cell DMC is not connected to the reference source line RSL. That is, the dummy memory cell DMC is a memory cell that is not used for storing data, and is arranged to make the wiring capacity of the reference bit line RBL and the bit line BL the same.
  • the reference cell array 14 is arranged adjacent to the memory cell array 12 in the column direction of the memory cell array 12, and includes a reference cell RC, a reference voltage line VREF, and a reference word line RWL. Note that the memory cell array 12 and the reference cell array 14 are not necessarily adjacent to each other.
  • the reference cell RC includes a selection transistor TR1 (hereinafter simply referred to as transistor TR1) and a variable resistance transistor TR2 (hereinafter simply referred to as transistor TR2) connected in series.
  • a reference word line RWL is connected to the gate of the transistor TR1, and a reference source line RSL is connected to the source.
  • a reference voltage line VREF is connected to the gate of the transistor TR2, and a reference bit line RBL is connected to the drain.
  • the transistor TR1 is controlled to be turned on / off by the word line driver circuit 22, and thus operates as a selection transistor.
  • the transistor TR2 since the gate voltage of the transistor TR2 is controlled by the output voltage of the reference driver circuit 20, the transistor TR2 operates as a variable resistance element. Therefore, when a voltage is supplied from the sense amplifier circuit 25 to, for example, the reference bit line RBL, a current path to which the reference bit line RBL, the transistors TR2 and TR1, and the reference source line RSL are connected is formed. A reference current corresponding to the resistance value of the transistor TR2 flows. Therefore, the reference driver circuit 20 controls the gate voltage of the transistor TR2, and the resistance value of the reference cell RC changes, so that the reference current can be adjusted.
  • the gate voltage of the transistor TR2 is controlled in the range of about 0.5V to 3.3V, for example.
  • the transistor TR1 since the transistor TR1 operates as a selection transistor, the transistor TR1 preferably has the same shape as the cell transistor CT of the memory cell MC. Specifically, the gate oxide film thickness of the transistor TR1 and the cell transistor CT may be the same. Alternatively, the gate channel length and gate channel width of the transistor TR1 may be the same as the gate channel length and gate channel width of the cell transistor CT.
  • the transistor TR2 operates as a variable resistance element, a gate oxide film thickness, a gate channel length, a gate channel width, and the like are designed according to characteristics required for the reference cell RC such as a range of a reference current to be generated. Good. Since the reference voltage line VREF uses a wider range of voltages than the word line WL and the reference word line RWL, the rise time of the transistor TR2 when the voltage is applied to the reference voltage line VREF from the OFF state is the voltage Varies with value. Therefore, in order to shorten the reference current read time, it is desirable to always apply a voltage to the reference voltage line VREF and turn the transistor TR1 on and off. If the transistor TR1 and the cell transistor CT have the same characteristics and the same voltage is applied to the reference word line RWL and the word line WL, the rise times of the transistor TR1 and the cell transistor CT can be made the same.
  • the gate oxide film thickness of the transistor TR2 and the cell transistor CT may be the same, and the gate channel length and gate channel width of the transistor TR2 may be the same as the gate channel length and gate channel width of the cell transistor CT. Good.
  • the accuracy of the cell current and the reference cell current can be kept high.
  • a dummy transistor DT other than the transistor TR1 may be connected to the reference word line RWL.
  • the gate of the dummy transistor DT is connected to the reference word line RWL, the source is connected to the source line SL, and the drain is open.
  • the dummy transistor DT has the same shape as the cell transistor CT of the memory cell MC. That is, it is preferable that the gate oxide film thickness, the gate channel length, and the gate channel width of the dummy transistor DT and the cell transistor CT are the same.
  • FIG. 3 is a waveform diagram of voltages applied to the respective wirings when data is read from the array circuit of FIG. Note that the case where data is read from the selected memory cell MC connected to the bit line BL [m], the source line SL [m], and the word line WL [n] will be described.
  • the voltage VVREF is applied as a predetermined voltage from the reference driver circuit 20 to the reference voltage line VREF.
  • the on-resistance value of the transistor TR2 changes according to the voltage VVREF.
  • a voltage VWL is applied as a predetermined voltage from the word line driver circuit 22 to the selected word line WL [n] and the reference word line RWL.
  • the transistor TR1 and the cell transistor CT of the selected memory cell MC become conductive.
  • the selected source line SL [m] and the reference word line RSL are grounded in the column gate circuit 24, and the selected bit line BL [m] and the reference bit line RBL are connected to the sense amplifier circuit 25.
  • the voltage VBL is applied as a predetermined voltage from the sense amplifier circuit 25 to the selected bit line BL [m] and the reference bit line RBL.
  • the cell current flows through the selected bit line BL [m] and the reference current flows through the reference bit line RBL, but the amount of these currents varies depending on the resistance values of the selected memory cell MC and the reference cell RC.
  • Data can be read from the selected memory cell MC by determining the difference between the current amounts in the sense amplifier circuit 25. In adjusting the read determination level, the voltage supplied to the reference voltage line VREF, that is, the voltage VVREF may be changed. As a result, the on-resistance value of the transistor TR2 changes, and the reference cell current can be adjusted.
  • bit lines BL [0] to BL [m ⁇ 1] other than the selected bit line BL [m], the selected source line SL [m], and the source lines SL [0] to SL [m] ⁇ 1] is grounded in the column gate circuit 24.
  • word lines WL [0] to WL [n ⁇ 1] other than the selected word line WL [n] are grounded in the word line driver circuit 22.
  • the reference current can be finely adjusted. Moreover, since the reference current can be controlled with high accuracy by one reference cell RC, the circuit area of the ReRAM can be reduced.
  • the transistor TR1 and TR2 vary due to process variations or the like, the characteristics of the reference cell RC also vary.
  • the transistor TR2 of the reference cell RC tends to have a larger variation in characteristics than the resistance variable element RR of the memory cell MC. Therefore, in order to keep the reference current generated in the reference cell RC with high accuracy, it is necessary to correct the difference.
  • the voltage of the reference voltage line VREF can be dynamically adjusted according to the variation state of the characteristics of the transistor TR2, the variation can be easily corrected.
  • the verify operation at the time of writing or erasing the memory cell MC is the same as the read operation.
  • the voltage supplied to the reference voltage line VREF may be set to a predetermined voltage for write verify or erase verify.
  • the resistance value of the transistor TR2 can be adjusted to a resistance value suitable for each operation, so that a reference current necessary for each operation can be generated.
  • the device characteristics of the memory cell array 12 can be easily obtained as will be described below.
  • the voltage VVREF supplied to the reference voltage line VREF is set to, for example, the first level, and the above-described read operation is performed on all the memory cells MC in the memory cell array 12.
  • the voltage VVREF is set to a second level higher than the first level, and the read operation is performed again for all the memory cells MC.
  • the voltage VVREF is increased stepwise and the read operation is repeated, a phenomenon occurs in which data read from a certain memory cell MC is inverted.
  • the memory cell current of the memory cell MC was larger than the reference current, but the resistance value of the reference cell RC gradually increased by gradually increasing the gate voltage of the transistor TR2. This is because the reference current becomes larger than the memory cell current of the memory cell MC.
  • the memory cell current of each memory cell MC can be obtained by obtaining the reference current based on the gate voltage of the transistor TR2 and the resistance value when the data read from the memory cell MC is inverted. it can. That is, the distribution of memory cell currents for all the memory cells MC can be measured.
  • the device characteristics of the memory cell array 12 can be easily obtained, and the nonvolatile semiconductor memory device can be evaluated based on the device characteristics.
  • FIG. 4 is a circuit diagram showing details of the array circuit according to the second embodiment and its peripheral circuits. 2 and 4 denote the same components.
  • the reference cell array 14 is different from the first embodiment in that it includes a plurality of reference cells RC and a plurality of reference word lines RWL [0] to RWL [3]. Hereinafter, differences from the first embodiment will be described.
  • the plurality of reference word lines RWL [0] to RWL [3] are each connected to the gate of the transistor TR1 of the corresponding reference cell RC. Further, each reference word line RWL [0] to RWL [3] is connected to the gate of a dummy transistor DT arranged in the same row.
  • the reference bit line RBL is commonly connected to the drains of the transistors TR2 to TR5 of each reference cell RC. Since the gates of the transistors TR2 to TR5 are connected to the reference voltage line VREF, the transistors TR2 to TR5 are transistors that function as variable resistance elements.
  • the reference source line RSL is commonly connected to the source of the transistor TR1 of each reference cell RC.
  • each reference cell RC by using a plurality of reference cells RC, for example, different reference cells RC can be used in accordance with each of a read operation, a write verify operation, and an erase verify operation.
  • the characteristics of the transistors TR2 to TR5 of each reference cell RC can be optimized by changing the size of these transistors in order to generate a reference current necessary for each operation. That is, a plurality of reference cells RC can generate a reference current that can cover a wide range with higher accuracy.
  • a plurality of reference word lines RWL [0] to RWL [3] may be selected at the same time, and the reference current required for each operation may be changed.
  • the transistor sizes of the transistors TR2 to TR5 may be the same.
  • FIG. 4 four reference cells RC are illustrated, but the number of reference cells RC is arbitrary.
  • FIG. 5 is a waveform diagram of voltages applied to each wiring when data is read from the array circuit of FIG.
  • the selected memory cell MC is the same memory cell as in the first embodiment, and the selected reference cell RC is a reference cell connected to the reference word line RWL [0].
  • the voltage VVREF is applied as a predetermined voltage from the reference driver circuit 20 to the reference voltage line VREF.
  • the on-resistance values of the transistors TR2 to TR5 of each reference cell RC change according to the voltage VVREF.
  • a voltage VWL is applied as a predetermined voltage from the word line driver circuit 22 to the selected word line WL [n] and the selected reference word line RWL [0].
  • the transistor TR1 of the selected reference cell RC and the cell transistor CT of the selected memory cell MC become conductive.
  • the selected source line SL [m] is grounded in the column gate circuit 24, and the selected bit line BL [m] and the reference bit line RBL are connected to the sense amplifier circuit 25.
  • the voltage VBL is applied as a predetermined voltage from the sense amplifier circuit 25 to the selected bit line BL [m] and the reference bit line RBL.
  • the cell current flows through the selected bit line BL [m]
  • the reference current flows through the reference bit line RBL.
  • the reference word lines RWL [1] to RWL [3] other than the selected reference word line RWL [0] are grounded in the word line driver circuit 22.
  • the characteristics of the transistor TR2 of each reference cell RC can be individually set according to the operation or the like, so that it is possible to generate a reference current with higher accuracy and a wider range. Since the number of reference cells RC arranged in the array circuit 10 is small, it is possible to suppress an increase in the circuit area of the ReRAM.
  • the operation related to the distribution measurement described in the first embodiment is performed in a state where the reference word line RWL [0] is selected, and this operation is performed using the reference word lines RWL [0] to RWL [0]. 3) Repeatedly every time the selection is switched. Thereby, more accurate device characteristics of the memory cell array 12 can be obtained.
  • FIG. 6 is a circuit diagram showing details of the array circuit according to the third embodiment and its peripheral circuits. 2 and 6 indicate the same components, and differences from FIG. 2 will be described.
  • bit line BL is commonly connected to the drains of the cell transistors CT in the same column
  • source line SL is commonly connected to the resistance variable elements RR in the same column.
  • the source of the transistor TR1 is connected to the reference source line RSL, and the gate voltage is controlled by the reference driver circuit 20.
  • the drain of the transistor TR2 is connected to the reference bit line RBL, and the gate is connected to the reference word line RWL. That is, in the reference cell RC, the transistor TR1 operates as a variable resistance element, and the transistor TR2 operates as a selection transistor.
  • FIG. 7 is a circuit diagram showing details of the array circuit according to the fourth embodiment and its peripheral circuits. Since common reference numerals in FIGS. 4 and 7 indicate the same components, differences from FIG. 4 will be described.
  • bit line BL is commonly connected to the drains of the cell transistors CT in the same column
  • source line SL is commonly connected to the resistance variable elements RR in the same column.
  • the reference bit line RBL is connected to the drain of the transistor TR1, and the corresponding reference word lines RWL [0] to RWL [3] are connected to the gate.
  • the reference source line RSL is connected to the source of the transistor TR2, and the reference voltage line VREF is connected to the gate. That is, in each reference cell RC, the transistor TR1 operates as a selection transistor, and the transistor TR2 operates as a variable resistance element.
  • FIG. 8 is a circuit diagram showing details of the array circuit according to the fifth embodiment and its peripheral circuits. Since common reference numerals in FIGS. 2 and 8 indicate the same components, differences from FIG. 2 will be described.
  • the array circuit 10 includes two reference cell arrays 14 and 15.
  • the two reference cell arrays 14 and 15 are arranged so as to sandwich the memory cell array 12 in the same direction as the direction in which the bit line BL extends.
  • a reference cell RC1 is arranged, and in the reference cell array 15, a reference cell RC2 is arranged.
  • the configuration of the reference cells RC1 and RC2 is the same as that of the reference cell RC in FIG.
  • the reference word line RWL [1] is connected to the gate of the transistor TR1 of the reference cell RC1, and the gate voltage of the transistor TR2 is controlled by the reference driver circuit 20.
  • the reference word line RWL [0] is connected to the gate of the transistor TR1 of the reference cell RC2, and the gate voltage of the transistor TR2 is controlled by the reference driver circuit 20.
  • the length of the bit line BL from the sense amplifier circuit 25 to each memory cell MC is different, and the length of the source line SL from the column gate circuit 24 to each memory cell MC is also different. That is, since the wiring resistance of the bit line BL and the source line SL differs depending on the selected memory cell MC, there is a possibility that a difference occurs in the characteristics of the selected memory cell MC. Therefore, as shown in FIG. 8, two reference cell arrays 14 and 15 are arranged above and below the memory cell array 12 in the column direction. When a memory cell MC that is far from the sense amplifier circuit 25 and the column gate circuit 24 is selected, the reference cell array 14 is used. On the other hand, when a memory cell MC that is close to the sense amplifier circuit 25 and the column gate circuit 24 is selected, the reference cell array 15 is used.
  • one reference bit line RBL and one reference source line RSL are arranged, but a plurality of reference bit lines RBL and one reference source line RSL may be arranged.
  • any one of the plurality of reference bit lines RBL may be selected by the column gate circuit 24 and the selected reference bit line RBL may be connected to the sense amplifier circuit 25.
  • each reference source line RSL may be grounded.
  • the source of the dummy transistor DT connected to the reference word line RWL is connected to the source line SL, but may be connected to the ground. Further, although the drain of the dummy transistor DT is open, it may be connected to the ground. Furthermore, when the drain of the dummy transistor DT is connected to the ground, the source may be open. Further, the dummy transistor DT may be omitted. In this case, the wiring load between the word line WL and the reference word line RWL may be equalized by another method.
  • the source line SL may be arranged in parallel with the word line WL, and the reference source line RSL may be arranged in parallel with the reference word line RWL. Examples thereof will be described below.
  • FIG. 9 is a circuit diagram showing details of the array circuit according to the sixth embodiment and its peripheral circuits.
  • the source line SL in the configuration of FIG. 2 is arranged in parallel with the word line WL
  • the reference source line RSL is arranged in parallel with the reference word line RWL. 2 and 9 indicate the same components, and differences from FIG. 2 will be described.
  • the source line SL extends in the row direction of the memory cell array 12 and is commonly connected to two memory cells MC adjacent in the column direction.
  • the source line SL and the reference source line RSL are connected to the word line driver circuit 22. Therefore, a circuit for grounding the source line SL and the reference source line RSL is provided in the word line driver circuit 22.
  • the source of the dummy transistor DT is connected to the reference source line RSL, and the drain is open.
  • FIG. 10 is a circuit diagram showing details of the array circuit according to the seventh embodiment and its peripheral circuits.
  • the source line SL in the configuration of FIG. 6 is arranged in parallel with the word line WL
  • the reference source line RSL is arranged in parallel with the reference word line RWL. Since common reference numerals in FIGS. 6 and 10 indicate the same components, differences from FIG. 6 will be described.
  • the source line SL is arranged corresponding to the memory cells MC arranged in the row direction of the memory cell array 12, and is commonly connected to the resistance variable elements RR of the memory cells MC in the same row.
  • the source line SL and the reference source line RSL are connected to the word line driver circuit 22. Therefore, a circuit for grounding the source line SL and the reference source line RSL is provided in the word line driver circuit 22.
  • the source line SL and the word line WL are arranged in parallel, and the reference source line RSL and the reference word line RWL are arranged in parallel. The same effect can be obtained.
  • the memory cell MC is described as a 1T1R type memory cell, but a cross-point type memory cell may be used. Examples thereof will be described below.
  • FIG. 11 is a circuit diagram showing details of the array circuit according to the eighth embodiment and its peripheral circuits.
  • symbol in this embodiment and said each embodiment shows the same component.
  • each memory cell MC arranged in a matrix is a cross-point type memory cell, and each memory cell MC is composed of one resistance variable element RR.
  • the word line WL is arranged corresponding to each row of the memory cell array 12, and is connected to the upper electrode of the resistance variable element RR arranged in the same row.
  • the bit line BL is arranged corresponding to each column of the memory cell array 12, and is connected to the lower electrode of the resistance variable element RR arranged in the same column.
  • the reference cell RC is composed of one transistor TR2.
  • a reference voltage line VREF is connected to the gate of the transistor TR2, a reference bit line RBL is connected to the drain, and a reference word line RWL is connected to the source.
  • the dummy memory cell DMC is composed of one resistance variable element. One end of the resistance variable element of the dummy memory cell DMC is connected to the reference bit line RBL, and the other end is open.
  • the characteristic of the resistance variable element of the dummy memory cell DMC is the same as that of the resistance variable element RR of the memory cell MC. Thereby, the wiring loads of the bit line BL and the reference bit line RBL become substantially equal.
  • variable resistance element DR One end of a dummy variable resistance element DR is connected to the reference word line RWL.
  • This variable resistance element DR has the same characteristics as the variable resistance element RR of the memory cell MC, and the other end is open. Thereby, the wiring loads of the word line WL and the reference word line RWL are substantially equal.
  • the source line SL and the reference source line RSL are not necessary.
  • FIG. 12 is a waveform diagram of voltages applied to each wiring when data is read from the array circuit of FIG. Note that the case where data is read from the selected memory cell MC connected to the bit line BL [m] and the word line WL [n] will be described.
  • the reference driver circuit 20 applies the voltage VVREF as a predetermined voltage to the reference voltage line VREF.
  • the selected word line WL [n] and the reference word line RWL are grounded in the word line driver circuit 22.
  • the voltage VBL2 is applied to the unselected word lines WL [0] to WL [n ⁇ 1].
  • the voltage VBL2 is a voltage corresponding to half of the magnitude of the voltage VBL described later. That is, if the voltage VBL is VBL, the voltage VBL2 is VBL / 2.
  • the voltage VBL is applied as a predetermined voltage from the sense amplifier circuit 25 to the selected bit line BL [m] and the reference bit line RBL.
  • the unselected bit lines BL [0] to BL [m ⁇ 1] are grounded in the column gate circuit 24.
  • a voltage VBL having a magnitude of VBL is applied to the selected memory cell MC, and a stress having a magnitude of VBL / 2 or less is applied to the non-selected memory cells.
  • the sense amplifier circuit 25 determines the difference between these current amounts, thereby reading the data in the selected memory cell MC. it can.
  • the voltage VVREF may be changed.
  • the on-resistance value of the transistor TR2 changes, and the reference cell current can be adjusted.
  • the bit line BL [0] and the word line WL [0] are selected and the reference driver circuit 20 uses the reference voltage line.
  • a voltage VVREF is applied to VREF.
  • the above-described read operation is performed, and the selected bit line BL and the selected word line WL are sequentially switched.
  • the voltage VVREF is increased stepwise and the read operation for all the memory cells MC is repeated.
  • the memory cell MC by configuring the memory cell MC as a cross-point type memory cell, a transistor is not necessary in the memory cell MC. Further, since the source line SL and the reference source line are not required, the circuit area can be further reduced.
  • FIG. 13 is a circuit diagram showing details of the array circuit according to the ninth embodiment and its peripheral circuits.
  • the memory cell MC according to the present embodiment is a cross-point type memory cell similarly to the memory cell MC shown in FIG. 11 and 13 indicate the same components.
  • the memory cell MC is configured by connecting a resistance variable element RR and a bidirectional diode MD in series.
  • the upper electrode of the resistance variable element RR is connected to the corresponding word line WL, and the lower electrode is connected to the bidirectional diode MD.
  • the other end of the bidirectional diode MD is connected to the corresponding bit line BL.
  • the reference cell RC is configured by connecting a transistor TR2 and a bidirectional diode RD in series.
  • the drain of the transistor TR2 is connected to one end of the bidirectional diode RD, and the source is connected to the reference word line RWL.
  • the other end of the bidirectional diode RD is connected to the reference bit line RBL.
  • the dummy memory cell DMC is configured in the same manner as the memory cell MC, and one end of the resistance variable element is open.
  • the read operation and the memory cell current distribution measurement operation in this embodiment are the same as those in the eighth embodiment.
  • the same effect as that in the eighth embodiment can be obtained.
  • a cross-point type memory cell is used, stress is easily applied to the memory cells located around the selected memory cell during a read operation or the like.
  • a bidirectional diode is applied to the memory cell MC. By using MD, the stress can be reduced.
  • the dummy memory cell DMC may be omitted when the wiring capacities of the reference bit line RBL and the bit line BL are made equal by a method other than arranging the dummy memory cell DMC.
  • a resistance change type memory (ReRAM) has been described as an example.
  • a flash memory a magnetoresistive change type memory (MRAM), and a phase change type are described. It may be a memory (PRAM: PhaseandChangeRandom Access ⁇ Memory).
  • expressions representing the same meaning include manufacturing variations.
  • nonvolatile semiconductor memory device can finely control the reference current and can reduce the circuit area, it is useful for various electronic devices that require miniaturization and high performance.

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Abstract

　不揮発性半導体記憶装置は、複数のメモリセル（ＭＣ）が行列状に配置されたメモリセルアレイ（１２）と、リファレンスビット線（ＲＢＬ）と、リファレンスソース線（ＲＳＬ）と、これら配線の間に直列接続された第１および第２のトランジスタ（ＴＲ１，ＴＲ２）を含む、少なくとも１つのリファレンスセル（ＲＣ）と、第１のトランジスタ（ＴＲ１）のゲートに接続されたリファレンスワード線（ＲＷＬ）と、第２のトランジスタ（ＴＲ２）のゲート電圧を制御するリファレンスドライバ回路（２０）とを備えている。

Description

不揮発性半導体記憶装置
　本発明は、不揮発性半導体記憶装置に関し、特に、リファレンス電流を制御する技術に関する。
　現在、不揮発性メモリの主力はフラッシュメモリである。しかしフラッシュメモリでは、データを書き換えるために１０Ｖ程度の高電圧が必要であることに加え、データの書き換え時間がマイクロ秒、あるいはミリ秒オーダーであるため、消費電力が大きく、動作が低速であることが課題となっている。フラッシュメモリの回路構成については、例えば特許文献１に開示されている。
　近年、低消費電力でかつ高速に動作する新規な不揮発性記憶装置の開発が行われている。不揮発性記憶装置の１つとして、抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)がある。ＲｅＲＡＭは、データの書き換えがナノ秒オーダーであり、データの書き換えに必要な電圧が１．８Ｖ程度であることから、フラッシュメモリよりも高速かつ低消費電力で動作可能である。
　ＲｅＲＡＭのメモリセルとして、例えば図１４（ａ），（ｂ）のような構成のものがある。図１４（ａ）は、いわゆる１Ｔ１Ｒ型のメモリセルを示し、１個のメモリセルが１個の選択トランジスタと１個の抵抗変化型素子とで構成されている。図１４（ｂ）は、いわゆるクロスポイント型のメモリセルを示し、１個の抵抗変化型素子と１個の双方向ダイオードとで構成されている。
　図１４（ａ）のメモリセルは、例えば図１５に示すようにレイアウトされる。このメモリセルは４層構造であり、ビット線ＢＬは第４層Ｍ４に配置され、ソース線ＳＬは第１層Ｍ１に配置される。ワード線ＷＬはポリシリコン配線である。ポリシリコン配線は配線抵抗や配線容量が大きいため、第２層Ｍ２に裏打ち配線ＷＬＸが設けられる。ワード線ＷＬと裏打ち配線ＷＬＸとは一定間隔で接続されている。各配線層の間はビアで接続され、第３層Ｍ３と第４層Ｍ４との間にはビアを介して抵抗変化型素子ＲＲが設けられている。
　特許文献２には、ＲｅＲＡＭの回路構成が開示されている。このＲｅＲＡＭでは、センスアンプによってメモリセル電流とリファレンス電流とを比較することで、メモリセルに記憶されているデータの判定が行われる。ここで、ＲｅＲＡＭの動作には、読み出し、書き込みベリファイ、および消去ベリファイなどがあり、それぞれの動作に応じたリファレンス電流を生成する必要がある。したがって、複数種類のリファレンス電流を生成する必要がある。
　例えば特許文献２の図４の構成では、固定抵抗素子とセルトランジスタとが直列接続された回路を４つ備えたリファレンスセルを用いている。そして、所望のセルトランジスタを選択することで、その回路の抵抗値に応じたリファレンス電流を生成している。リファレンスセルの固定抵抗素子としては、一般に、非特許文献１に示すようなポリシリコン抵抗素子が用いられる。
米国特許第５９１７７５３号明細書 特開２００４－２３４７０７号公報
大塚渉、外８名、"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/sRead-Throughput and 216MB/sProgram Throughput"，2011 IEEE International Solid-State Circuits Conference Digest of Technical Papers, ２０１１年２月，P210-211
　しかしながら、特許文献２のＲｅＲＡＭには以下のような課題がある。具体的に、ＲｅＲＡＭにおいて、複数種類のリファレンス電流を生成するためには、抵抗値が異なる複数の固定抵抗素子をリファレンスセルに配置したり、複数のリファレンスセルを配置したりする必要がある。また、固定抵抗素子には、上述したように、ポリシリコン抵抗素子が用いられる。一般的なポリシリコン抵抗素子のシート抵抗値は数百Ωから１ＫΩ程度であるため、ポリシリコン抵抗素子を用いて、抵抗値が大きい複数の固定抵抗素子を構成するためには、多くのポリシリコン抵抗素子が必要となる。したがって、ＲｅＲＡＭの回路面積が増大してしまう。さらに、ポリシリコン抵抗素子を用いて複数種類のリファレンス電流を生成する場合、各リファレンス電流のステップ幅を小さくするのには限界がある。つまり、リファレンス電流を細かく制御することが困難である。
　かかる点に鑑みて、本発明は、回路面積を縮小することができ、かつリファレンス電流の微調整が可能な不揮発性半導体記憶装置を提供することを課題とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、不揮発性半導体記憶装置は、不揮発性の半導体記憶素子を含む複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、複数のソース線と、リファレンスビット線と、リファレンスソース線と、前記リファレンスビット線と前記リファレンスソース線との間に直列接続された第１および第２のトランジスタを含む、少なくとも１つのリファレンスセルと、前記リファレンスセルの前記第１のトランジスタのゲートに接続されたリファレンスワード線と、前記リファレンスセルの前記第２のトランジスタのゲート電圧を制御するリファレンスドライバ回路とを備えている。
　これによると、リファレンスセルは、直列接続された第１および第２のトランジスタを含んでおり、これらトランジスタはリファレンスビット線とリファレンスソース線との間に接続されている。そして、第１のトランジスタのゲートにリファレンスワード線が接続され、第２のトランジスタのゲート電圧がリファレンスドライバ回路によって制御される。つまり、リファレンスセルにおいて、第１のトランジスタは選択トランジスタとして動作する。一方、第２のトランジスタのゲート電圧を調節することで第２のトランジスタのオン抵抗値が変化するため、第２のトランジスタは可変抵抗素子として動作する。
　そして、例えばリファレンスビット線に電圧を印加すると、リファレンスビット線、リファレンスセル、およびリファレンスソース線を介した電流経路が形成される。この電流経路の抵抗値は、第２のトランジスタのゲート電圧に応じて変化するため、リファレンスドライバ回路の出力電圧を微調整することで電流経路の抵抗値を細かく制御することができる。これにより、電流経路に流れる電流、すなわちリファレンスセル電流を細かい分解能で制御することができる。また、１つのリファレンスセルでリファレンス電流の微調整が可能であるため、不揮発性半導体記憶装置の回路面積を縮小することができる。
　あるいは、不揮発性半導体記憶装置は、不揮発性の半導体記憶素子を含む複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、リファレンスビット線と、リファレンスワード線と、前記リファレンスビット線と前記リファレンスワード線との間に接続されたトランジスタを含む、少なくとも１つのリファレンスセルと、前記リファレンスセルの前記トランジスタのゲート電圧を制御するリファレンスドライバ回路とを備えている。
　これによると、リファレンスセルは、トランジスタを含んでおり、トランジスタはリファレンスビット線とリファレンスワード線との間に接続されている。ここで、トランジスタのゲート電圧はリファレンスドライバ回路によって制御されるため、トランジスタは可変抵抗素子として動作する。そして、リファレンスビット線に電圧を印加すると、リファレンスビット線、リファレンスセル、およびリファレンスワード線を介した電流経路が形成される。
　電流経路の抵抗値は、トランジスタのゲート電圧に応じて変化するため、リファレンスドライバ回路の出力電圧を微調整することで電流経路の抵抗値を細かく制御することができる。これにより、電流経路に流れる電流、すなわちリファレンスセル電流を細かい分解能で制御することができる。また、１つのリファレンスセルでリファレンス電流の微調整が可能であるため、不揮発性半導体記憶装置の回路面積を縮小することができる。
　本発明によると、回路面積を縮小することができ、かつリファレンス電流の微調整が可能な不揮発性半導体記憶装置を提供することができる。
図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。 図２は、第１の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図３は、図２のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。 図４は、第２の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図５は、図４のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。 図６は、第３の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図７は、第４の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図８は、第５の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図９は、第６の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図１０は、第７の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図１１は、第８の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図１２は、図１１のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。 図１３は、第９の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。 図１４は、ＲｅＲＡＭのメモリセルの構成例を示す回路図である。 図１５は、１Ｔ１Ｒ型メモリセルの断面図である。
　＜第１の実施形態＞
　図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。この不揮発性半導体記憶装置は、アレイ回路１０と、リファレンスドライバ回路２０と、ロウデコーダ回路２１と、ワード線ドライバ回路２２と、カラムデコーダ回路２３と、カラムゲート回路２４と、センスアンプ回路２５とを備えている。
　アレイ回路１０は、複数のワード線と、複数のビット線と、複数のソース線と、リファレンスワード線と、リファレンスビット線と、リファレンスソース線と、リファレンス電圧線とによって周辺の回路と接続されている。また、アレイ回路１０内には、複数のメモリセルと、リファレンスセルとが配置されている。アレイ回路１０の詳細については後述する。
　リファレンスドライバ回路２０は、リファレンス電圧線を介してリファレンスセルと接続されており、リファレンス電圧線に供給する電圧を制御する。
　ロウデコーダ回路２１は、リファレンスワード線と、入力されたアドレス信号によって特定されるワード線とを駆動するようにワード線ドライバ回路２２を制御する。また、ロウデコーダ回路２１は、リファレンスドライバ回路２０に対して電圧を出力するように指示する。ワード線ドライバ回路２２は、ロウデコーダ回路２１の出力に従って、リファレンスワード線およびワード線を駆動する。
　カラムデコーダ回路２３は、入力されたアドレス信号によって特定される、ビット線およびソース線を選択するようにカラムゲート回路２４を制御する。
　カラムゲート回路２４とアレイ回路１０との間において、ビット線、ソース線、リファレンスビット線、およびリファレンスソース線は、ビット線およびリファレンスビット線、ならびにソース線およびリファレンスソース線の配線負荷がほぼ等しくなるように配線されている。カラムゲート回路２４は、カラムデコーダ回路２３の出力に従って、いずれか１本のビット線を選択し、選択したビット線をセンスアンプ回路２５に接続する。また、カラムゲート回路２４は、リファレンスビット線をセンスアンプ回路２５に接続する。カラムゲート回路２４の内部には、図示しないが、ビット線、ソース線およびリファレンスソース線を接地する回路が設けられている。
　センスアンプ回路２５は、アレイ回路１０内のメモリセルからデータを読み出すとき、ビット線とリファレンスビット線とに流れる電流を比較し、読み出したデータが“１”か“０”かを判定する回路である。
　図２は、第１の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。
　図２に示すように、アレイ回路１０は、メモリセルアレイ１２と、リファレンスセルアレイ１４と、複数のワード線ＷＬ［０］～ＷＬ［ｎ］（適宜、ＷＬと略記する。）と、複数のビット線ＢＬ［０］～ＢＬ［ｍ］（適宜、ＢＬと略記する。）と、複数のソース線ＳＬ［０］～ＳＬ［ｍ］（適宜、ＳＬと略記する。）と、リファレンスワード線ＲＷＬと、リファレンスビット線ＲＢＬと、リファレンスソース線ＲＳＬとを備えている。なお、ｎ，ｍは自然数である。
　メモリセルアレイ１２は、不揮発性の半導体記憶素子として抵抗変化型素子ＲＲを用いた、複数のメモリセルＭＣが行列状に配置されて構成されている。メモリセルＭＣは、抵抗変化型素子ＲＲと、第３のトランジスタとしてのセルトランジスタＣＴとで構成される、いわゆる１Ｔ１Ｒ型のメモリセルである。
　ワード線ＷＬは、メモリセルアレイ１２の各行にそれぞれ対応して配置されている。ワード線ＷＬは、同一行に配置されている複数のメモリセルＭＣのセルトランジスタＣＴのゲートに共通に接続されている。
　ビット線ＢＬおよびソース線ＳＬは、メモリセルアレイ１２の各列にそれぞれ対応して配置されている。ビット線ＢＬは、同一列に配置されているメモリセルＭＣの抵抗変化型素子ＲＲに共通に接続されている。ソース線ＳＬは、同一列に配置されているメモリセルＭＣのセルトランジスタＣＴのソースに共通に接続されている。
　リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬは、ビット線ＢＬおよびソース線ＳＬと同一方向に延伸して配置されている。メモリセルアレイ１２において、リファレンスビット線ＲＢＬに接続されたダミーメモリセルＤＭＣが配置されている。ダミーメモリセルＤＭＣは、メモリセルＭＣと同様の構成であるが、ダミーメモリセルＤＭＣのセルトランジスタのソースはリファレンスソース線ＲＳＬに接続されていない。つまり、ダミーメモリセルＤＭＣは、データの記憶には用いられないメモリセルであり、リファレンスビット線ＲＢＬおよびビット線ＢＬの配線容量を同一にするために配置される。
　リファレンスセルアレイ１４は、メモリセルアレイ１２の列方向において、メモリセルアレイ１２と隣り合って配置されており、リファレンスセルＲＣと、リファレンス電圧線ＶＲＥＦと、リファレンスワード線ＲＷＬとを備えている。なお、メモリセルアレイ１２とリファレンスセルアレイ１４とは必ずしも隣接している必要はない。
　リファレンスセルＲＣは、選択トランジスタＴＲ１（以下、単に、トランジスタＴＲ１と表記する）と、可変抵抗トランジスタＴＲ２（以下、単に、トランジスタＴＲ２と表記する）とが直列接続されて構成されている。トランジスタＴＲ１のゲートにはリファレンスワード線ＲＷＬが接続され、ソースにはリファレンスソース線ＲＳＬが接続されている。トランジスタＴＲ２のゲートにはリファレンス電圧線ＶＲＥＦが接続されており、ドレインにはリファレンスビット線ＲＢＬが接続されている。
　このように構成されたリファレンスセルＲＣにおいて、トランジスタＴＲ１は、ワード線ドライバ回路２２によってオンオフ制御されるため、選択トランジスタとして動作する。一方、トランジスタＴＲ２のゲート電圧はリファレンスドライバ回路２０の出力電圧によって制御されるため、トランジスタＴＲ２は可変抵抗素子として動作する。したがって、センスアンプ回路２５から例えばリファレンスビット線ＲＢＬに電圧が供給されると、リファレンスビット線ＲＢＬ、トランジスタＴＲ２，ＴＲ１、およびリファレンスソース線ＲＳＬが接続される電流経路が形成され、この電流経路に、トランジスタＴＲ２の抵抗値に応じたリファレンス電流が流れる。したがって、リファレンスドライバ回路２０によってトランジスタＴＲ２のゲート電圧が制御されることで、リファレンスセルＲＣの抵抗値が変化するため、リファレンス電流を調整することができる。トランジスタＴＲ２のゲート電圧は、例えば０．５Ｖ～３．３Ｖ程度の範囲で制御される。
　ここで、トランジスタＴＲ１は、選択トランジスタとして動作するため、メモリセルＭＣのセルトランジスタＣＴと同形状であることが好ましい。具体的に、トランジスタＴＲ１およびセルトランジスタＣＴのゲート酸化膜厚が同一であればよい。あるいは、トランジスタＴＲ１のゲートチャネル長およびゲートチャネル幅とセルトランジスタＣＴのゲートチャネル長およびゲートチャネル幅とが同一であればよい。
　トランジスタＴＲ２は、可変抵抗素子として動作するため、生成すべきリファレンス電流のレンジなどの、リファレンスセルＲＣに必要な特性に応じて、ゲート酸化膜厚、ゲートチャネル長およびゲートチャネル幅等を設計すればよい。リファレンス電圧線ＶＲＥＦには、ワード線ＷＬやリファレンスワード線ＲＷＬに比べて、幅広い範囲の電圧が使用されるため、リファレンス電圧線ＶＲＥＦに、オフから電圧をかけたときのトランジスタＴＲ２の立ち上がり時間は電圧値によって変化する。そのため、リファレンス電流の読出し時間を短くするためには、リファレンス電圧線ＶＲＥＦには常に電圧を印加しておき、トランジスタＴＲ１をオンオフするほうが望ましい。トランジスタＴＲ１およびセルトランジスタＣＴを同じ特性にし、リファレンスワード線ＲＷＬとワード線ＷＬとに同じ電圧を印加すれば、トランジスタＴＲ１およびセルトランジスタＣＴの立ち上がり時間を同じにすることができる。
　なお、トランジスタＴＲ２およびセルトランジスタＣＴのゲート酸化膜厚が同一であってもよく、トランジスタＴＲ２のゲートチャネル長およびゲートチャネル幅とセルトランジスタＣＴのゲートチャネル長およびゲートチャネル幅とが同一であってもよい。
　このようにメモリセルＭＣおよびリファレンスセルＲＣのトランジスタの特性を合わせることで、セル電流およびリファレンスセル電流の精度を高く保つことができる。
　また、リファレンスワード線ＲＷＬおよびワード線ＷＬの配線容量を同一にするために、リファレンスワード線ＲＷＬには、トランジスタＴＲ１以外にダミートランジスタＤＴが接続されていてもよい。ダミートランジスタＤＴのゲートはリファレンスワード線ＲＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインはオープンである。ダミートランジスタＤＴは、メモリセルＭＣのセルトランジスタＣＴと同形状である。すなわち、ダミートランジスタＤＴおよびセルトランジスタＣＴのゲート酸化膜厚、ならびにゲートチャネル長、およびゲートチャネル幅は同一であることが好ましい。
　次に、本実施形態に係るアレイ回路１０を使用した読み出し動作について図３を参照しながら説明する。図３は、図２のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。なお、ビット線ＢＬ［ｍ］、ソース線ＳＬ［ｍ］、およびワード線ＷＬ［ｎ］に接続された選択メモリセルＭＣからデータを読み出す場合について説明する。
　まず、リファレンス電圧線ＶＲＥＦに、リファレンスドライバ回路２０から所定の電圧として電圧ＶＶＲＥＦが印加される。これにより、トランジスタＴＲ２のオン抵抗値が電圧ＶＶＲＥＦに応じて変化する。
　選択ワード線ＷＬ［ｎ］とリファレンスワード線ＲＷＬとには、ワード線ドライバ回路２２から所定の電圧として電圧ＶＷＬが印加される。これにより、トランジスタＴＲ１および選択メモリセルＭＣのセルトランジスタＣＴが導通状態となる。
　その後、選択ソース線ＳＬ［ｍ］およびリファレンスワード線ＲＳＬはカラムゲート回路２４内で接地され、選択ビット線ＢＬ［ｍ］とリファレンスビット線ＲＢＬとがセンスアンプ回路２５に接続される。そして、センスアンプ回路２５から選択ビット線ＢＬ［ｍ］とリファレンスビット線ＲＢＬとに、所定の電圧として電圧ＶＢＬが印加される。これにより、選択ビット線ＢＬ［ｍ］にセル電流、リファレンスビット線ＲＢＬにリファレンス電流が流れるが、これらの電流量は選択メモリセルＭＣおよびリファレンスセルＲＣの抵抗値によって変化する。センスアンプ回路２５で、この電流量の差を判定することで、選択メモリセルＭＣからデータを読み出すことができる。読み出しの判定レベルを調整する場合、リファレンス電圧線ＶＲＥＦに供給される電圧、すなわち電圧ＶＶＲＥＦの大きさを変更すればよい。これにより、トランジスタＴＲ２のオン抵抗値が変化するため、リファレンスセル電流の調整が可能となる。
　なお、上述した読み出し動作において、選択ビット線ＢＬ［ｍ］以外のビット線ＢＬ［０］～ＢＬ［ｍ－１］、選択ソース線ＳＬ［ｍ］、およびソース線ＳＬ［０］～ＳＬ［ｍ－１］は、カラムゲート回路２４内で接地される。また、選択ワード線ＷＬ［ｎ］以外のワード線ＷＬ［０］～ＷＬ［ｎ－１］は、ワード線ドライバ回路２２内で接地される。
　以上、本実施形態によると、リファレンスドライバ回路２０によって、リファレンスセルＲＣのトランジスタＴＲ２のゲート電圧を細かく制御することができるため、リファレンス電流の微調整が可能となる。しかも、１個のリファレンスセルＲＣで、リファレンス電流を高精度に制御することができるため、ＲｅＲＡＭの回路面積を縮小することができる。
　リファレンスセルＲＣにおいて、プロセスばらつき等によってトランジスタＴＲ１，ＴＲ２の特性がばらつくと、リファレンスセルＲＣの特性もばらついてしまう。特に、リファレンスセルＲＣのトランジスタＴＲ２は、メモリセルＭＣの抵抗変化型素子ＲＲよりも特性のばらつきが大きくなりやすい。そのため、リファレンスセルＲＣで生成されるリファレンス電流を高精度に保つためには、その差を補正する必要がある。本実施形態では、トランジスタＴＲ２の特性のばらつき状態に応じて、リファレンス電圧線ＶＲＥＦの電圧を動的に調整することができるため、ばらつきの補正を容易に行うことができる。
　なお、メモリセルＭＣに対する書き込み時や消去時のベリファイ動作については読み出し動作と同様である。ベリファイ動作時には、リファレンス電圧線ＶＲＥＦに供給される電圧を、書き込みベリファイ用または消去ベリファイ用の所定の電圧にすればよい。これにより、トランジスタＴＲ２の抵抗値を、各動作に適した抵抗値に調整することができるため、各動作に必要なリファレンス電流を生成することができる。
　また、本実施形態では、リファレンス電圧線ＶＲＥＦに供給される電圧を動的に制御することができるため、以下で説明するように、メモリセルアレイ１２のデバイス特性を容易に得ることができる。
　具体的に、リファレンス電圧線ＶＲＥＦに供給される電圧ＶＶＲＥＦを例えば第１のレベルに設定し、上述した読み出し動作を、メモリセルアレイ１２の全てのメモリセルＭＣに対して実行する。全てのメモリセルＭＣに対する読み出し動作が完了したら、電圧ＶＶＲＥＦを、第１のレベルよりも高い第２のレベルに設定して、再度、全てのメモリセルＭＣに対して読み出し動作を実行する。このように、電圧ＶＶＲＥＦを段階的に上げるとともに、読み出し動作を繰り返すと、あるメモリセルＭＣから読み出されたデータが反転する現象が生じる。
　これは、その現象が生じる前は、そのメモリセルＭＣのメモリセル電流の方がリファレンス電流よりも多かったが、トランジスタＴＲ２のゲート電圧を徐々に上げていくことによってリファレンスセルＲＣの抵抗値が徐々に低下していき、このメモリセルＭＣのメモリセル電流よりもリファレンス電流の方が多くなったためである。
　このように、メモリセルＭＣから読み出されたデータが反転したときの、トランジスタＴＲ２のゲート電圧およびその抵抗値に基づいてリファレンス電流を求めることで、各メモリセルＭＣのメモリセル電流を得ることができる。つまり、全てのメモリセルＭＣについてのメモリセル電流の分布を測定することができる。これにより、メモリセルアレイ１２のデバイス特性を容易に得ることができ、このデバイス特性に基づいて不揮発性半導体記憶装置の評価などを行うことができる。
　＜第２の実施形態＞
　図４は、第２の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図２および図４における共通の符号は同一の構成要素を示す。
　本実施形態に係るリファレンスセルアレイ１４は、複数のリファレンスセルＲＣと、複数のリファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］とを備えている点で、第１の実施形態と異なる。以下、第１の実施形態との相違点について説明する。
　複数のリファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］はそれぞれ、対応するリファレンスセルＲＣのトランジスタＴＲ１のゲートに接続されている。また、各リファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］にはそれぞれ、同一行に配置されたダミートランジスタＤＴのゲートが接続されている。
　リファレンスビット線ＲＢＬは、各リファレンスセルＲＣのトランジスタＴＲ２～ＴＲ５のドレインに共通に接続されている。トランジスタＴＲ２～ＴＲ５のゲートはそれぞれ、リファレンス電圧線ＶＲＥＦに接続されているため、トランジスタＴＲ２～ＴＲ５はそれぞれ、可変抵抗素子として機能するトランジスタである。リファレンスソース線ＲＳＬは、各リファレンスセルＲＣのトランジスタＴＲ１のソースに共通に接続されている。
　本実施形態では、複数のリファレンスセルＲＣを用いることで、例えば、読み出し動作、書き込み時ベリファイ動作、および消去時ベリファイ動作のそれぞれに応じて、異なるリファレンスセルＲＣを使用することができる。これにより、各リファレンスセルＲＣのトランジスタＴＲ２～ＴＲ５のそれぞれの特性を、各動作に必要なリファレンス電流を生成するために、これらのトランジスタサイズの変更等により最適化することができる。つまり、複数のリファレンスセルＲＣによって、より高精度でかつ広範囲をカバーできるリファレンス電流の生成が可能となる。あるいは、リファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］を同時に複数選択できるようにして、各動作に必要なリファレンス電流に変更してもよい。また、トランジスタＴＲ２～ＴＲ５のトランジスタサイズは同一であってもよい。
　なお、図４では、４個のリファレンスセルＲＣを図示しているが、リファレンスセルＲＣの個数は任意である。
　次に、本実施形態に係るアレイ回路１０を使用した読み出し動作について図５を参照しながら説明する。図５は、図４のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。なお、選択メモリセルＭＣは第１の実施形態の場合と同じメモリセルとし、選択リファレンスセルＲＣは、リファレンスワード線ＲＷＬ［０］に接続されているリファレンスセルとする。
　まず、リファレンス電圧線ＶＲＥＦに、リファレンスドライバ回路２０から所定の電圧として電圧ＶＶＲＥＦが印加される。これにより、各リファレンスセルＲＣのトランジスタＴＲ２～ＴＲ５のオン抵抗値が電圧ＶＶＲＥＦに応じて変化する。
　選択ワード線ＷＬ［ｎ］と選択リファレンスワード線ＲＷＬ［０］とには、ワード線ドライバ回路２２から所定の電圧として電圧ＶＷＬが印加される。これにより、選択リファレンスセルＲＣのトランジスタＴＲ１、および選択メモリセルＭＣのセルトランジスタＣＴが導通状態となる。
　その後、選択ソース線ＳＬ［ｍ］はカラムゲート回路２４内で接地され、選択ビット線ＢＬ［ｍ］とリファレンスビット線ＲＢＬとがセンスアンプ回路２５に接続される。そして、センスアンプ回路２５から選択ビット線ＢＬ［ｍ］とリファレンスビット線ＲＢＬに、所定の電圧として電圧ＶＢＬが印加される。これにより、選択ビット線ＢＬ［ｍ］にセル電流、リファレンスビット線ＲＢＬにリファレンス電流が流れる。これらの電流量は選択メモリセルＭＣ及び選択リファレンスセルＲＣの抵抗値によって変化する。センスアンプ回路２５で、この電流量の差を判定することで、選択メモリセルＭＣからデータを読み出すことができる。
　本実施形態における読み出し動作において、選択リファレンスワード線ＲＷＬ［０］以外のリファレンスワード線ＲＷＬ［１］～ＲＷＬ［３］はワード線ドライバ回路２２内で接地されている。
　以上、本実施形態によると、各リファレンスセルＲＣのトランジスタＴＲ２の特性を、動作等に応じて個別に設定することができるため、より高精度でかつ広範囲のリファレンス電流を生成することができる。なお、アレイ回路１０に配置されるリファレンスセルＲＣの数は少なくて済むため、ＲｅＲＡＭの回路面積が増大するのを抑制することができる。
　本実施形態において、例えば、リファレンスワード線ＲＷＬ［０］を選択した状態で、第１の実施形態で説明した分布測定に係る動作を行い、この動作を、リファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］の選択を切り替えるたびに繰り返し行う。これにより、メモリセルアレイ１２のより正確なデバイス特性が得られる。
　＜第３の実施形態＞
　図６は、第３の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図２および図６における共通の符号は同一の構成要素を示すため、図２との相違点について説明する。
　本実施形態では、ビット線ＢＬは、同一列のセルトランジスタＣＴのドレインに共通に接続され、ソース線ＳＬは、同一列の抵抗変化型素子ＲＲに共通に接続されている。
　また、リファレンスセルＲＣにおいて、トランジスタＴＲ１のソースはリファレンスソース線ＲＳＬに接続され、ゲート電圧がリファレンスドライバ回路２０によって制御される。また、トランジスタＴＲ２のドレインは、リファレンスビット線ＲＢＬに接続され、ゲートはリファレンスワード線ＲＷＬに接続されている。つまり、リファレンスセルＲＣにおいて、トランジスタＴＲ１が可変抵抗素子として動作し、トランジスタＴＲ２が選択トランジスタとして動作する。
　アレイ回路１０をこのように構成しても、第１の実施形態と同様の効果を得ることができる。
　＜第４の実施形態＞
　図７は、第４の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図４および図７における共通の符号は同一の構成要素を示すため、図４との相違点について説明する。
　本実施形態では、ビット線ＢＬは、同一列のセルトランジスタＣＴのドレインに共通に接続され、ソース線ＳＬは、同一列の抵抗変化型素子ＲＲに共通に接続されている。
　各リファレンスセルＲＣにおいて、トランジスタＴＲ１のドレインにリファレンスビット線ＲＢＬが接続され、ゲートに、対応するリファレンスワード線ＲＷＬ［０］～ＲＷＬ［３］が接続されている。また、トランジスタＴＲ２のソースにリファレンスソース線ＲＳＬが接続され、ゲートにリファレンス電圧線ＶＲＥＦが接続されている。つまり、各リファレンスセルＲＣにおいて、トランジスタＴＲ１が選択トランジスタとして動作し、トランジスタＴＲ２が可変抵抗素子として動作する。
　アレイ回路１０をこのように構成しても、第２の実施形態と同様の効果を得ることができる。
　＜第５の実施形態＞
　図８は、第５の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。図２および図８における共通の符号は同一の構成要素を示すため、図２との相違点について説明する。
　アレイ回路１０は、２つのリファレンスセルアレイ１４，１５を備えている。２つのリファレンスセルアレイ１４，１５は、ビット線ＢＬが延伸する方向と同一方向において、メモリセルアレイ１２を挟むように配置されている。
　リファレンスセルアレイ１４にはリファレンスセルＲＣ１が配置され、リファレンスセルアレイ１５にはリファレンスセルＲＣ２が配置されている。なお、リファレンスセルＲＣ１，ＲＣ２の構成は、図２のリファレンスセルＲＣと同じである。
　リファレンスセルＲＣ１のトランジスタＴＲ１のゲートにはリファレンスワード線ＲＷＬ［１］が接続され、トランジスタＴＲ２のゲート電圧はリファレンスドライバ回路２０によって制御される。
　リファレンスセルＲＣ２のトランジスタＴＲ１のゲートにはリファレンスワード線ＲＷＬ［０］が接続され、トランジスタＴＲ２のゲート電圧はリファレンスドライバ回路２０によって制御される。
　メモリセルアレイ１２内において、センスアンプ回路２５から各メモリセルＭＣまでのビット線ＢＬの長さは異なり、カラムゲート回路２４から各メモリセルＭＣまでのソース線ＳＬの長さも異なる。つまり、選択されるメモリセルＭＣによって、ビット線ＢＬおよびソース線ＳＬの配線抵抗が異なるため、選択メモリセルＭＣの特性に差が生じるおそれがある。そこで、図８に示すように、メモリセルアレイ１２の列方向における上下に２つのリファレンスセルアレイ１４，１５を配置する。そして、センスアンプ回路２５およびカラムゲート回路２４からの距離が遠いメモリセルＭＣが選択された場合、リファレンスセルアレイ１４を使用する。一方、センスアンプ回路２５およびカラムゲート回路２４からの距離が近いメモリセルＭＣが選択された場合、リファレンスセルアレイ１５を使用する。
　これにより、ビット線ＢＬやソース線ＳＬの配線抵抗の影響を抑制することができるため、より高精度なデータの読み出しが可能となる。
　なお、上記各実施形態において、リファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬとは１本ずつ配置されているが、それぞれ複数本配置されていてもよい。この場合、読み出し動作時において、カラムゲート回路２４によって複数のリファレンスビット線ＲＢＬのうちいずれか１本を選択し、選択したリファレンスビット線ＲＢＬをセンスアンプ回路２５に接続すればよい。また、カラムゲート回路２４内において、各リファレンスソース線ＲＳＬを接地すればよい。
　また、上記各実施形態では、リファレンスワード線ＲＷＬに接続されているダミートランジスタＤＴのソースはソース線ＳＬに接続されているが、グランドに接続されていてもよい。また、ダミートランジスタＤＴのドレインはオープンだが、グランドに接続されていてもよい。さらに、ダミートランジスタＤＴのドレインがグランドに接続されている場合、ソースがオープンになっていてもよい。また、ダミートランジスタＤＴを省略してもよい。この場合、他の方法でワード線ＷＬとリファレンスワード線ＲＷＬとの配線負荷を等しくすればよい。
　また、上記各実施形態において、ソース線ＳＬがワード線ＷＬに、リファレンスソース線ＲＳＬがリファレンスワード線ＲＷＬに並行して配置されていてもよい。以下、その例について説明する。
　＜第６の実施形態＞
　図９は、第６の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態は、図２の構成におけるソース線ＳＬをワード線ＷＬと並行して配置し、リファレンスソース線ＲＳＬをリファレンスワード線ＲＷＬと並行して配置した例である。図２および図９における共通の符号は同一の構成要素を示すため、図２との相違点について説明する。
　ソース線ＳＬは、メモリセルアレイ１２の行方向に延伸し、列方向に隣接する２つのメモリセルＭＣに共通に接続されている。また、ソース線ＳＬおよびリファレンスソース線ＲＳＬはワード線ドライバ回路２２に接続される。したがって、ワード線ドライバ回路２２内には、ソース線ＳＬおよびリファレンスソース線ＲＳＬを接地する回路が設けられる。
　また、リファレンスアレイ１４において、ダミートランジスタＤＴのソースはリファレンスソース線ＲＳＬに接続され、ドレインはオープンになっている。
　＜第７の実施形態＞
　図１０は、第７の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態は、図６の構成におけるソース線ＳＬをワード線ＷＬと並行して配置し、リファレンスソース線ＲＳＬをリファレンスワード線ＲＷＬと並行して配置した例である。図６および図１０における共通の符号は同一の構成要素を示すため、図６との相違点について説明する。
　ソース線ＳＬは、メモリセルアレイ１２の行方向に配置されたメモリセルＭＣに対応して配置され、同一行のメモリセルＭＣの抵抗変化型素子ＲＲに共通に接続されている。また、ソース線ＳＬおよびリファレンスソース線ＲＳＬはワード線ドライバ回路２２に接続される。したがって、ワード線ドライバ回路２２内には、ソース線ＳＬおよびリファレンスソース線ＲＳＬを接地する回路が設けられる。
　以上、第６および第７の実施形態のように、ソース線ＳＬとワード線ＷＬとを並行に配置し、リファレンスソース線ＲＳＬとリファレンスワード線ＲＷＬとを並行に配置しても、その他の実施形態と同様の効果を得ることができる。
　なお、上記各実施形態では、メモリセルＭＣを１Ｔ１Ｒ型のメモリセルとして説明したが、クロスポイント型のメモリセルを用いてもよい。以下、その例について説明する。
　＜第８の実施形態＞
　図１１は、第８の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。なお、本実施形態および上記各実施形態における共通の符号は同一の構成要素を示す。
　本実施形態において、行列状に配置された各メモリセルＭＣはクロスポイント型のメモリセルであり、それぞれ１つの抵抗変化型素子ＲＲで構成されている。
　ワード線ＷＬは、メモリセルアレイ１２の各行に対応して配置され、同一行に配置された抵抗変化型素子ＲＲの上部電極に接続されている。
　ビット線ＢＬは、メモリセルアレイ１２の各列に対応して配置され、同一列に配置された抵抗変化型素子ＲＲの下部電極に接続されている。
　リファレンスセルＲＣは１つのトランジスタＴＲ２で構成されている。トランジスタＴＲ２のゲートにはリファレンス電圧線ＶＲＥＦが接続され、ドレインにはリファレンスビット線ＲＢＬが接続され、ソースにはリファレンスワード線ＲＷＬが接続されている。
　ダミーメモリセルＤＭＣは１つの抵抗変化型素子で構成されている。ダミーメモリセルＤＭＣの抵抗変化型素子の一端はリファレンスビット線ＲＢＬに接続され、他端はオープンになっている。ダミーメモリセルＤＭＣの抵抗変化型素子の特性は、メモリセルＭＣの抵抗変化型素子ＲＲと同一である。これにより、ビット線ＢＬおよびリファレンスビット線ＲＢＬの配線負荷がほぼ等しくなる。
　リファレンスワード線ＲＷＬには、ダミーの抵抗変化型素子ＤＲの一端が接続されている。この抵抗変化型素子ＤＲは、メモリセルＭＣの抵抗変化型素子ＲＲと特性が同一であり、他端がオープンになっている。これにより、ワード線ＷＬおよびリファレンスワード線ＲＷＬの配線負荷がほぼ等しくなる。
　なお、本実施形態では、ソース線ＳＬおよびリファレンスソース線ＲＳＬは不要である。
　次に、本実施形態に係るアレイ回路１０を使用した読み出し動作について図１２を参照しながら説明する。図１２は、図１１のアレイ回路からデータを読み出す場合において、各配線に印加される電圧の波形図である。なお、ビット線ＢＬ［ｍ］およびワード線ＷＬ［ｎ］に接続された選択メモリセルＭＣからデータを読み出す場合について説明する。
　まず、リファレンスドライバ回路２０によってリファレンス電圧線ＶＲＥＦに所定の電圧として電圧ＶＶＲＥＦが印加される。
　選択ワード線ＷＬ［ｎ］とリファレンスワード線ＲＷＬとは、ワード線ドライバ回路２２内で接地される。これと同時に非選択ワード線ＷＬ［０］～ＷＬ［ｎ－１］には、電圧ＶＢＬ２が印加される。ここで、電圧ＶＢＬ２は、後述する電圧ＶＢＬの大きさの半分に相当する電圧である。つまり、電圧ＶＢＬの大きさをＶＢＬとすると、電圧ＶＢＬ２の大きさはＶＢＬ／２である。
　次に、選択ビット線ＢＬ［ｍ］とリファレンスビット線ＲＢＬとに、センスアンプ回路２５から所定の電圧として電圧ＶＢＬが印加される。これと同時に非選択ビット線ＢＬ［０］～ＢＬ［ｍ－１］はカラムゲート回路２４内で接地される。これにより、選択メモリセルＭＣには、大きさがＶＢＬである電圧ＶＢＬが印加され、かつ非選択メモリセルには、大きさがＶＢＬ／２以下のストレスが印加される。
　そして、選択ビット線ＢＬ［ｍ］にセル電流、リファレンスビット線ＲＢＬにリファレンス電流が流れるため、これら電流量の差をセンスアンプ回路２５で判定することで、選択メモリセルＭＣのデータを読み出すことができる。
　読み出しの判定レベルを調整する場合、電圧ＶＶＲＥＦの大きさを変更すればよい。これにより、トランジスタＴＲ２のオン抵抗値が変化するため、リファレンスセル電流の調整が可能となる。
　本実施形態において、第１の実施形態で説明したメモリセル電流の分布測定を行うためには、ビット線ＢＬ［０］、ワード線ＷＬ［０］を選択し、リファレンスドライバ回路２０によってリファレンス電圧線ＶＲＥＦに電圧ＶＶＲＥＦを印加する。そして、上述した読み出し動作を行い、選択ビット線ＢＬおよび選択ワード線ＷＬを順次切り替えていく。全てのメモリセルＭＣに対する読み出し動作が完了すると、電圧ＶＶＲＥＦを段階的に上げるとともに、全てのメモリセルＭＣに対する読み出し動作を繰り返し行う。
　以上、本実施形態によると、メモリセルＭＣをクロスポイント型のメモリセルで構成することで、メモリセルＭＣ内にトランジスタが不要となる。また、ソース線ＳＬおよびリファレンスソース線が不要となるため、回路面積のさらなる縮小化を図ることができる。
　＜第９の実施形態＞
　図１３は、第９の実施形態に係るアレイ回路の詳細およびその周辺回路を示す回路図である。本実施形態に係るメモリセルＭＣは、図１１に示すメモリセルＭＣと同様に、クロスポイント型のメモリセルである。図１１および図１３における共通の符号は同一の構成要素を示す。
　本実施形態に係るメモリセルＭＣは、抵抗変化型素子ＲＲと双方向ダイオードＭＤとが直列接続されて構成されている。抵抗変化型素子ＲＲの上部電極は、対応するワード線ＷＬに接続されており、下部電極は双方向ダイオードＭＤに接続されている。そして双方向ダイオードＭＤの他端は、対応するビット線ＢＬに接続されている。
　リファレンスセルＲＣは、トランジスタＴＲ２と双方向ダイオードＲＤとが直列接続されて構成されている。トランジスタＴＲ２のドレインは双方向ダイオードＲＤの一端に接続され、ソースはリファレンスワード線ＲＷＬに接続されている。双方向ダイオードＲＤの他端はリファレンスビット線ＲＢＬに接続されている。
　なお、ダミーメモリセルＤＭＣは、メモリセルＭＣと同様に構成されており、抵抗変化型素子の一端がオープンとなっている。
　本実施形態における読み出し動作およびメモリセル電流の分布測定動作については、第８の実施形態と同様である。
　以上、本実施形態においても第８の実施形態と同様の効果を得ることができる。なお、クロスポイント型のメモリセルを用いる場合、読み出し動作時などに、選択メモリセルの周辺に位置するメモリセルにストレスがかかりやすくなるが、本実施形態のように、メモリセルＭＣに双方向ダイオードＭＤを用いることで、そのストレスを軽減することができる。
　なお、上記各実施形態において、ダミーメモリセルＤＭＣを配置する以外の方法で、リファレンスビット線ＲＢＬおよびビット線ＢＬの配線容量を等しくする場合には、ダミーメモリセルＤＭＣを省略してもよい。
　また、上記各実施形態の不揮発性半導体記憶装置として、抵抗変化型メモリ（ＲｅＲＡＭ）を例に挙げて説明したが、フラッシュメモリ、磁気抵抗変化型メモリ（ＭＲＡＭ：Magnetoresistive Random AccessMemory）、および相変化型メモリ（ＰＲＡＭ：Phase ChangeRandom Access Memory）等であってもよい。
　なお、上記各実施形態において、同じ意味を表す表現（例えば、同一、同形状等）には、製造上のばらつきが含まれる。
　本発明に係る不揮発性半導体記憶装置は、リファレンス電流を細かく制御することができ、かつ回路面積を縮小することができるため、小型化および高性能化が求められる各種電子機器に有用である。
　１２　　　　　　メモリセルアレイ
　１４，１５　　　リファレンスセルアレイ
　２０　　　　　　リファレンスドライバ回路
　２４　　　　　　カラムゲート回路
　２５　　　　　　センスアンプ回路
　ＭＣ　　　　　　メモリセル
　ＲＲ　　　　　　抵抗変化型素子（半導体記憶素子）
　ＷＬ　　　　　　ワード線
　ＢＬ　　　　　　ビット線
　ＳＬ　　　　　　ソース線
　ＲＭＣ　　　　　リファレンスセル
　ＲＷＬ　　　　　リファレンスワード線
　ＲＢＬ　　　　　リファレンスビット線
　ＲＳＬ　　　　　リファレンスソース線
　ＴＲ１　　　　　選択トランジスタ
　ＴＲ２～ＴＲ５　可変抵抗トランジスタ
　ＣＴ　　　　　　セルトランジスタ

Claims (9)

  1. 　不揮発性の半導体記憶素子を含む複数のメモリセルが行列状に配置されたメモリセルアレイと、
    　前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、
    　前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、
    　複数のソース線と、
    　リファレンスビット線と、
    　リファレンスソース線と、
    　前記リファレンスビット線と前記リファレンスソース線との間に直列接続された第１および第２のトランジスタを含む、少なくとも１つのリファレンスセルと、
    　前記リファレンスセルの前記第１のトランジスタのゲートに接続されたリファレンスワード線と、
    　前記リファレンスセルの前記第２のトランジスタのゲート電圧を制御するリファレンスドライバ回路とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 　請求項１の不揮発性半導体記憶装置において、
    　複数の前記リファレンスセルと、
    　前記複数のリファレンスセルのそれぞれに対応する複数の前記リファレンスワード線とを備え、
    　前記複数のリファレンスワード線はそれぞれ、対応する前記リファレンスセルに含まれる前記第１のトランジスタのゲートに接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 　請求項２の不揮発性半導体記憶装置において、
    　前記複数のリファレンスセルのうち少なくとも１つのリファレンスセルに含まれる前記第１のトランジスタは、他のリファレンスセルに含まれる前記第１のトランジスタとトランジスタサイズが異なる
    ことを特徴とする不揮発性半導体記憶装置。
  4. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のメモリセルは、当該メモリセルに含まれる半導体記憶素子に接続された第３のトランジスタを備え、
    　前記複数のメモリセルに含まれる前記第３のトランジスタは、前記第１および第２のトランジスタのうち少なくとも一方のトランジスタとゲート酸化膜厚が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  5. 　請求項１の不揮発性半導体記憶装置において、
    　前記複数のメモリセルは、当該メモリセルに含まれる半導体記憶素子に接続された第３のトランジスタを備え、
    　前記複数のメモリセルに含まれる前記第３のトランジスタは、前記第１および第２のトランジスタのうち少なくとも一方のトランジスタとゲートチャネル長およびゲートチャネル幅が同一である
    ことを特徴とする不揮発性半導体記憶装置。
  6. 　不揮発性の半導体記憶素子を含む複数のメモリセルが行列状に配置されたメモリセルアレイと、
    　前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数のワード線と、
    　前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のビット線と、
    　リファレンスビット線と、
    　リファレンスワード線と、
    　前記リファレンスビット線と前記リファレンスワード線との間に接続されたトランジスタを含む、少なくとも１つのリファレンスセルと、
    　前記リファレンスセルの前記トランジスタのゲート電圧を制御するリファレンスドライバ回路とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  7. 　請求項１および請求項６のうちいずれか１つの不揮発性半導体記憶装置において、
    　前記複数のメモリセルに格納されているデータを判定するセンスアンプ回路と、
    　前記複数のビット線のいずれか１本を選択して前記センスアンプ回路に接続するとともに、前記リファレンスビット線を前記センスアンプ回路に接続するカラムゲート回路とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  8. 　請求項１乃至請求項６のうちいずれか１つの不揮発性半導体記憶装置において、
    　前記リファレンスセルを含むリファレンスセルアレイは、前記メモリセルアレイの列方向と同一の方向において前記メモリセルアレイに隣接して配置されている
    ことを特徴とする不揮発性半導体記憶装置。
  9. 　請求項８の不揮発性半導体記憶装置において、
    　２つの前記リファレンスセルアレイを備え、
    　前記２つのリファレンスセルアレイは、前記メモリセルアレイを挟むように配置されている
    ことを特徴とする不揮発性半導体記憶装置。
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