JP5878925B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、例えば抵抗変化型メモリ素子を用いた不揮発性半導体記憶装置に関する。
半導体記憶装置には、データを保持するために電源が必要な揮発性メモリと不要な不揮発性メモリとがある。不揮発性メモリには、フラッシュメモリや、近年開発が進んでいるＲｅＲＡＭ（Resistive Random Access Memory）などがある。現在、不揮発性メモリの主力はフラッシュメモリであるが、フラッシュメモリでは、データの書き換え時間がマイクロ秒オーダーあるいはミリ秒オーダーであり、１０Ｖ以上の電圧を用いてデータの書き換え動作が行われる。一方、抵抗変化型メモリ素子を用いたＲｅＲＡＭでは、データの書き換え時間がナノ秒オーダーであり、１．８Ｖ程度の電圧を用いてデータの書き換え動作を行うことが可能である。このように、ＲｅＲＡＭによると、フラッシュメモリよりも書き換え動作を高速化できるとともに、書き換え動作による消費電力を低減することができる。
ＲｅＲＡＭのメモリセルには、図１７（Ａ）に示す１Ｔ１Ｒ型の構成のものや、図１７（Ｂ）に示すクロスポイント型の構成のものなどがある。また、図１７（Ａ）に示す１Ｔ１Ｒ型のメモリセルには、ユニポーラ型とバイポーラ型とがある。ユニポーラ型では、抵抗変化型メモリ素子に対する書込みと消去とで同じ極性のパルスが印加される。例えば図１８（Ａ）のように、ソース線を接地電位にし、書換えパルスをビット線から印加し、その印加電圧を調整することで、書込みおよび消去が実現される。
一方、バイポーラ型では、書込みと消去とで反対の極性のパルスが印加される。例えば図１８（Ｂ）のように、書込み時には、ビット線を接地電位にして、ソース線からパルスを印加する。消去時には、ソース線を接地電位にして、ビット線からパルスを印加する。このように、印加するパルスの向きと電圧とを制御することで、書込みおよび消去が実現される。
メモリセルに、書込みや消去のために電圧を印加する場合、メモリセルアレイ内の場所にかかわらず、各メモリセルに同じ大きさの電圧を印加する必要がある。そのため、従来、メモリセルアレイの外部に設けられたディスチャージ回路によって、一旦ビット線を接地してから、メモリセルに電圧を印加している（例えば、特許文献１参照）。
特開平１０−０６４２９２号公報 米国特許第６０６９８２４号明細書
ビット線およびソース線には、配線抵抗や配線容量が存在し、これらは配線が長くなるほど増加する。特許文献１の技術のように、ビット線をメモリセルアレイの外部で接地する場合、接地点に近い位置では、ビット線の電位をほぼ接地電位とすることができる。しかし、接地点から遠い位置では、配線抵抗や配線容量が大きくなって、ビット線の電位が接地電位から浮き上がってしまうおそれがある。その結果、メモリセルアレイ内の位置によって、メモリセルに実際に印加される電圧が異なってしまう可能性がある。
これに対して、メモリセルアレイ内に、ソース線を接地するためのトランジスタを設けている構成が提案されている（例えば、特許文献２参照）。ところが、特許文献２の技術が対象としている半導体記憶装置は、フラッシュメモリであり、ＲｅＲＡＭのメモリセルとは構成が異なる。また、特許文献２には、接地用トランジスタをどのように制御するかについては言及されていない。
かかる点に鑑みて、本発明は、半導体記憶装置において、メモリセルに接続された配線を接地した場合における、その配線の電位の浮きを抑制することを課題とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、第１の制御線と第２の制御線との間に接続された、メモリ素子とセルトランジスタとを含む、複数のメモリセルが行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、メモリセルアレイは、各行にそれぞれ対応し、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに接続され、行方向に延伸する複数のワード線と、各列にそれぞれ対応し、当該列に配置された複数のメモリセルに接続され、列方向に延伸する複数の第１の制御線と、各列にそれぞれ対応し、当該列に配置された複数のメモリセルに接続され、列方向に延伸する複数の第２の制御線と、与えられた第１の信号に従って、複数の第１の制御線を一括して接地する、少なくとも１つの第１の接地回路と、与えられた第２の信号に従って、複数の第２の制御線を一括して接地する、少なくとも１つの第２の接地回路とを備えている。そして、第１の接地回路は、複数の第１の制御線にそれぞれ対応して設けられており、ドレインが、当該第１の制御線と接続され、前記メモリセルアレイの行方向に並ぶように配置される複数の第１のトランジスタと、複数の第１のトランジスタのゲートにそれぞれ接続され、当該ゲートに第１の信号を供給する、行方向に延伸する第１の信号配線とを備えており、第２の接地回路は、複数の第２の制御線にそれぞれ対応して設けられており、ドレインが、当該第２の制御線と接続され、前記メモリセルアレイの行方向に並ぶように配置される複数の第２のトランジスタと、複数の第２のトランジスタのゲートにそれぞれ接続され、当該ゲートに第２の信号を供給する第２の信号配線とを備えており、前記複数の第１のトランジスタのソースと前記複数の第２のトランジスタのソースとの双方は、共通の接地配線によって、接地されている。
これによると、メモリ素子とセルトランジスタとを含む複数のメモリセルで構成されたメモリセルアレイ内に、第１の信号に従って、例えばビット線である第１の制御線を一括して接地する第１の接地回路が設けられている。第１の接地回路は、ドレインが各第１の制御線と接続され、ソースが共通して接地されている複数の第１のトランジスタを備えており、第１の信号配線を介して第１の信号が供給されることで、複数の第１のトランジスタが導通し、第１のトランジスタのそれぞれに対応する第１の制御線が一括して接地される。これにより、各第１の制御線は、自身から比較的近い位置で接地されるため、第１の制御線の電位の浮きを抑制することができる。すなわち、メモリセルアレイ内のメモリセルの位置にかかわらず、各メモリセルに印加する電圧を均一にすることができる。
第２の接地回路は、ドレインが各第２の制御線と接続され、ソースが共通して接地されている複数の第２のトランジスタを備えており、第２の信号配線を介して第２の信号が供給されることで、複数の第２のトランジスタが導通し、第２のトランジスタのそれぞれに対応する、例えばソース線である第２の制御線が一括して接地される。これにより、第１の制御線と同様に、第２の制御線の接地電位からの浮きを抑制することができる。
好ましくは、第１および第２のトランジスタのそれぞれのゲート幅およびゲート長は、メモリセルに含まれるセルトランジスタのゲート幅およびゲート長と同一である。
これによると、第１および第２の接地回路内のトランジスタと、メモリセルのセルトランジスタとを同様に形成することができるため、メモリセルアレイのレイアウトパターンを均一化することができる。つまり、パターンの均一性が損なわれることに起因するメモリセルの特性の劣化を招くことなく、第１および第２の接地回路を設けることができる。
本発明によると、半導体記憶装置において、メモリセルに接続された配線を接地した場合における、その配線の電位の浮きを抑制することができる。
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。 図２は、第１の実施形態に係る半導体記憶装置の回路図である。 図３は、図２の半導体記憶装置の一部分のレイアウトである。 図４は、図３のレイアウトのＡ−Ａ’断面図である。 図５は、第２の実施形態に係る半導体記憶装置の回路図である。 図６は、図５の半導体記憶装置の一部分のレイアウトである。 図７は、図６のレイアウトのＡ−Ａ’断面図である。 図８は、第３の実施形態に係る半導体記憶装置の回路図である。 図９は、図８の半導体記憶装置の一部分のレイアウトである。 図１０は、第４の実施形態に係る半導体記憶装置の回路図である。 図１１は、図１０の半導体記憶装置の一部分のレイアウトである。 図１２は、第５の実施形態に係る半導体記憶装置の回路図である。 図１３は、第６の実施形態に係る半導体記憶装置の回路図である。 図１４は、半導体記憶装置の別の構成例に係る回路図である。 図１５は、図１４の半導体記憶装置の変形例に係る回路図である。 図１６は、半導体記憶装置を４層配線で構成した場合の断面図の例である。 図１７は、抵抗変化型メモリ素子を用いたメモリセルの例である。 図１８は、ユニポーラ型およびバイポーラ型のメモリセルを説明するための図である。
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、例えば、抵抗変化型不揮発性メモリ装置であり、ワードドライバ回路２と、ロウデコーダ回路４と、カラムゲート回路６と、ライトドライバ回路８と、カラムデコーダ回路１０と、センスアンプ回路１２と、ソース線一括制御回路２０と、ビット線一括制御回路３０と、複数のメモリセルを有するメモリセルアレイ４０とを備えている。
ロウデコーダ回路４は、入力されたアドレス信号によって特定されるワード線を選択するようにワードドライバ回路２を制御する。ワードドライバ回路２は、ロウデコーダ回路４の出力に従って、ワード線を選択して駆動する。
カラムゲート回路６およびライトドライバ回路８は、カラムデコーダ回路１０の出力に従って制御される。カラムゲート回路６は、カラムデコーダ回路１０に入力されたアドレス信号によって特定される、ビット線およびソース線を選択し、選択したビット線およびソース線をライトドライバ回路８およびセンスアンプ回路１２に接続する。カラムゲート回路６によって選択されたビット線およびソース線には、ライトドライバ回路８から電圧が印加される。センスアンプ回路１２は、メモリセルアレイ４０内のメモリセルから読み出されたデータが“１”か“０”かを判定する。
ソース線一括制御回路２０は、ソース線を一括して接地するための信号を出力する。また、ビット線一括制御回路３０は、ビット線を一括して接地するための信号を出力する。
図２は、メモリセルアレイ４０およびその周辺回路の回路図である。図２において、メモリセルアレイ４０、ソース線一括制御回路２０、およびビット線一括制御回路３０以外の回路は、一般的な半導体記憶装置に用いられる回路と同様の構成であるため、説明を省略する。
メモリセルアレイ４０は、行列状に配置された複数のメモリセルＭＣと、複数のワード線ＷＬ０〜ＷＬｉ（適宜、ＷＬと略記する）と、複数のビット線ＢＬ０〜ＢＬｎ（適宜、ＢＬと略記する）と、複数のソース線ＳＬ０〜ＳＬｎ（適宜、ＳＬと略記する）と、ビット線一括制御回路３０の出力に従って、ビット線ＢＬを一括してグランドに接続する第１の接地回路４２と、ソース線一括制御回路２０の出力に従って、ソース線ＳＬを一括してグランドに接続する第２の接地回路４４とを備えている。なお、本実施形態では、ビット線ＢＬが第１の制御線であり、ソース線ＳＬが第２の制御線である。また、図中における、ｍ，ｎはｎ＝２ｍを満たす自然数であり、ｈ，ｉはｉ＝２ｈを満たす自然数であるとする。
メモリセルＭＣは、例えば１Ｔ１Ｒ型のメモリセルで構成され、ビット線ＢＬとソース線ＳＬとの間に接続された、抵抗変化型メモリ素子ＭＲと、セルトランジスタＣＴとを有している。例えば、図中の破線で示すメモリセルＭＣでは、抵抗変化型メモリ素子ＭＲの一端は、ソース線ＳＬｍに接続され、他端は、セルトランジスタＣＴのソースに接続されている。セルトランジスタＣＴのドレインはビット線ＢＬｍに接続されている。
ワード線ＷＬ０〜ＷＬｉは、メモリセルアレイ４０の各行に対応し、行方向に延伸している。そして、ワード線ＷＬ０〜ＷＬｉは、それぞれに対応する行のメモリセルＭＣに含まれるセルトランジスタＣＴのゲートに共通に接続されている。
ビット線ＢＬ０〜ＢＬｎは、メモリセルアレイ４０の各列に対応し、列方向に延伸しており、それぞれに対応する列のメモリセルＭＣに含まれるセルトランジスタＣＴのドレインに共通に接続されている。
ソース線ＳＬ０〜ＳＬｎは、メモリセルアレイ４０の各列に対応し、列方向に延伸しており、それぞれに対応する列のメモリセルＭＣに含まれる抵抗変化型メモリ素子ＭＲに共通に接続されている。
第１の接地回路４２は、複数の第１のトランジスタＢＴ（１，０）〜ＢＴ（１，ｎ）（適宜、ＢＴと略記する）と、第１の接地配線ＧＤ１と、第１の信号配線であるビット線一括制御配線ＢＣとで構成されている。メモリセルアレイ４０内において、接地配線ＧＤ１とビット線一括制御配線ＢＣとは平行である。なお、図２に示すメモリセルアレイ４０内には、複数の第１のトランジスタＢＴ（２，０）〜ＢＴ（２，ｎ）と、第１の接地配線ＧＤ１と、ビット線一括制御配線ＢＣとで構成される、もう１つの第１の接地回路４２が図示されているが、２つの第１の接地回路４２は同様の構成であるため、一方の第１の接地回路４２の構成について説明する。
トランジスタＢＴ（１，０）〜ＢＴ（１，ｎ）は、ビット線ＢＬ０〜ＢＬｎにそれぞれ対応して行方向に並んで配置されている。トランジスタＢＴのドレインには、それぞれに対応するビット線ＢＬが接続されている。また、トランジスタＢＴのソースには、接地配線ＧＤ１が共通して接続されている。接地配線ＧＤ１の一端は、グランドに接続されている。
ビット線一括制御配線ＢＣは、トランジスタＢＴのゲートに共通に接続されるとともに、ビット線一括制御回路３０に接続されている。これにより、ビット線一括制御回路３０からビット線一括制御配線ＢＣを介して、トランジスタＢＴのそれぞれのゲートに、トランジスタＢＴをオン状態にする信号（第１の信号）が供給されることで、トランジスタＢＴがそれぞれオンして、ビット線ＢＬが一括して接地される。
第２の接地回路４４は、複数の第２のトランジスタＳＴ（１，０）〜ＳＴ（１，ｎ）（適宜、ＳＴと略記する）と、第１の接地配線ＧＤ１と、第２の信号配線であるソース線一括制御配線ＳＣとで構成されている。メモリセルアレイ４０内において、接地配線ＧＤ１とソース線一括制御配線ＳＣとは平行である。なお、本実施形態では、第１および第２の接地回路４２，４４によって、第１の接地配線ＧＤ１を共有しているが、第１および第２の接地回路４２，４４によって、それぞれ異なる接地配線を用いてもよい。また、図２に示すメモリセルアレイ４０内には、第２のトランジスタＳＴ（２，０）〜ＳＴ（２，ｎ）と、第１の接地配線ＧＤ１と、ソース線一括制御配線ＳＣとで構成される、もう１つの第２の接地回路４４が図示されているが、２つの第２の接地回路４４は同様の構成であるため、一方の第２の接地回路４４の構成について説明する。
トランジスタＳＴ（１，０）〜ＳＴ（１，ｎ）は、ソース線ＳＬ０〜ＳＬｎにそれぞれ対応して行方向に並んで配置されている。トランジスタＳＴのドレインには、それぞれに対応するソース線ＳＬが接続されている。また、トランジスタＳＴのソースには、接地配線ＧＤ１が共通して接続されている。
ソース線一括制御配線ＳＣは、トランジスタＳＴのゲートに共通に接続されるとともに、ソース線一括制御回路２０に接続されている。これにより、ソース線一括制御回路２０からソース線一括制御配線ＳＣを介して、トランジスタＳＴのそれぞれのゲートに、トランジスタＳＴをオン状態にする信号（第２の信号）が供給されることで、トランジスタＳＴがそれぞれオンして、ソース線ＳＬが一括して接地される。
次に、図２に示す半導体記憶装置に対するデータの読み出し、書き込みおよび消去に係る動作について説明する。
まず、メモリセルからデータを読み出す場合について説明する。データの読み出し対象となるメモリセルＭＣを、ビット線ＢＬｍ、ソース線ＳＬｍ、およびワード線ＷＬｈに接続されているメモリセルＭＣ（以下、選択メモリセルＭＣと称する。）とする。
カラムゲート回路６によって、ソース線ＳＬ０〜ＳＬｎのうち、ソース線ＳＬｍが選択される。選択されたソース線ＳＬｍは、ライトドライバ回路８内で接地される。また、ワードドライバ回路２によって、ワード線ＷＬ０〜ＷＬｉは接地される。
ここで、ライトドライバ回路８内の接地点から、選択メモリセルＭＣに含まれる抵抗変化型メモリ素子ＭＲとソース線ＳＬｍとの接続点までの、ソース線の配線引き回し距離は長い。そのため、配線抵抗や配線容量によって選択メモリセルＭＣ内のソース線ＳＬｍの電位がグランド電位から浮いてしまうおそれがある。つまり、ソース線ＳＬｍを接地しているにもかかわらず、選択メモリセルＭＣ内のソース線ＳＬｍの電位がグランド電位よりも高くなる可能性がある。
そこで、ソース線一括制御回路２０からソース線一括制御配線ＳＣに、トランジスタＳＴをオン状態にする信号として、例えばＨレベルの信号を出力する。これにより、トランジスタＳＴ（１，０）〜ＳＴ（１，ｎ）およびトランジスタＳＴ（２，０）〜ＳＴ（２，ｎ）が全て選択されてオン状態となり、ソース線ＳＬが接地配線ＧＤ１を介して接地される。このように、トランジスタＳＴをメモリセルアレイ４０内に設けることで、ソース線ＳＬとグランドとの間の配線引き回し距離を短くすることができる。つまり、接地点から各メモリセルまでにおけるソース線ＳＬの配線抵抗や配線容量が少なくなるため、ソース線ＳＬの電位が浮いてしまうのを防ぐことができる。
そして、ソース線ＳＬｍを接地した状態でセンスアンプ回路１２によって、ビット線ＢＬｍを、データを読み出すための電位にプリチャージする。さらに、ワード線ＷＬｈに電圧を印加し、ビット線ＢＬｍからソース線ＳＬｍへの放電を行う。抵抗変化型メモリ素子ＭＲは、高抵抗状態と低抵抗状態とで抵抗値が異なるため、その状態によってビット線ＢＬｍからソース線ＳＬｍへの放電速度が異なる。したがって、センスアンプ回路１２において、一定時間後のビット線ＢＬｍの電位を判定することにより、抵抗変化型メモリ素子ＭＲの抵抗値が分かるため、抵抗変化型メモリ素子ＭＲが高抵抗状態にあるか、低抵抗状態にあるかを判断することができる。これにより、選択メモリセルＭＣに記憶されているデータがわかる。
次に、選択メモリセルＭＣに対してデータの書き込みを行う場合の動作として、ビット線ＢＬｍを接地してから、ソース線ＳＬｍにパルスを印加する場合の動作について説明する。
ビット線ＢＬｍおよびソース線ＳＬｍは、カラムゲート回路６を介して、ライトドライバ回路８内で接地される。そして、ワードドライバ回路２によって、ワード線ＷＬ０〜ＷＬｉは接地される。
ここで、ライトドライバ回路８内の接地点から、セルトランジスタＣＴとビット線ＢＬｍとの接続点までの、ビット線の配線引き回し距離は長い。そのため、ビット線ＢＬｍはライトドライバ回路８によって接地されているものの、ビット線ＢＬｍの配線抵抗や配線容量によって、選択メモリセルＭＣ内のビット線ＢＬｍの電位がグランド電位から浮いてしまうおそれがある。特に、接地点からの距離が長いほど、電位の浮きは顕著になる。
そこで、ビット線一括制御回路３０からビット線一括制御配線ＢＣに、トランジスタＢＴをオン状態にする信号として、例えばＨレベルの信号を出力する。これにより、トランジスタＢＴ（１，０）〜ＢＴ（１，ｎ）およびトランジスタＢＴ（２，０）〜ＢＴ（２，ｎ）が全て選択されてオン状態となり、ビット線ＢＬが接地配線ＧＤ１を介して接地される。このように、トランジスタＢＴをメモリセルアレイ４０内に設けることで、ビット線ＢＬとグランドとの間の配線引き回し距離を短くすることができる。すなわち、ビット線ＢＬの配線抵抗や配線容量が少なくなるため、ビット線ＢＬの電位がグランド電位から浮いてしまうのを防ぐことができる。
そして、ワード線ＷＬｈに電圧を印加し、ライトドライバ回路８から、ソース線ＳＬｍにパルスを印加することで、所望の電圧パルスを、選択メモリセルＭＣに印加することができる。つまり、メモリセルアレイ４０内において、メモリセルＭＣの位置にかかわらず、各メモリセルＭＣに実際に印加される電圧を均一にすることができる。なお、先にワード線ＷＬｈおよびソース線ＳＬｍに電圧を印加し、その後ビット線ＢＬｍにパルスを印加する場合についても、同様の効果を得ることができる。
続いて、選択メモリセルＭＣのデータを消去する場合の動作として、ソース線ＳＬｍを接地してから、ビット線ＢＬｍにパルスを印加する場合の動作について説明する。
ビット線ＢＬｍおよびソース線ＳＬｍは、カラムゲート回路６を介して、ライトドライバ回路８内で接地される。そして、ワードドライバ回路２によって、ワード線ＷＬ０〜ＷＬｉは接地される。
ここで、ライトドライバ回路８内の接地点から、セルトランジスタＣＴとソース線ＳＬｍとの接続点までの、ソース線の配線引き回し距離は長い。そのため、ソース線ＳＬｍは接地されているものの、ソース線ＳＬｍの配線抵抗や配線容量によって、選択メモリセルＭＣ内のソース線ＳＬｍの電位がグランド電位から浮いてしまうおそれがある。
そこで、ソース線一括制御回路２０からソース線一括制御配線ＳＣに、例えばＨレベルの信号を出力する。これにより、トランジスタＳＴ（１，０）〜ＳＴ（１，ｎ）およびトランジスタＳＴ（２，０）〜ＳＴ（２，ｎ）が全て選択されてオン状態となり、ソース線ＳＬが接地配線ＧＤ１を介して接地される。このように、トランジスタＳＴをメモリセルアレイ４０内に設けることで、ソース線ＳＬとグランドとの間の配線引き回し距離が短くなる。すなわち、ソース線ＳＬの浮きを抑制することができる。
そして、ワード線ＷＬｈに電圧を印加し、ライトドライバ回路８から、ビット線ＢＬｍにパルスを印加することで、所望の電圧パルスを、選択メモリセルＭＣに印加することができる。つまり、メモリセルアレイ４０内において、メモリセルＭＣの位置にかかわらず、各メモリセルＭＣに実際に印加される電圧を均一にすることができる。なお、先にワード線ＷＬｈおよびビット線ＢＬｍに電圧を印加し、その後ソース線ＳＬｍにパルスを印加する場合についても、同様の効果を得ることができる。
図３は、図２に示すビット線ＢＬｍおよびソース線ＳＬｍの近傍のレイアウトである。本実施形態では、メモリセルアレイ４０を、３層配線で構成した場合を例に挙げる。図３において、破線で囲まれた領域は、１ビットのメモリセルを示している。
ビット線一括制御配線ＢＣおよびソース線一括制御配線ＳＣは、セルトランジスタＣＴのゲートであるゲート層配線と同一の材料で形成されている。また、メモリセルアレイ４０には、ワード線ＷＬ、ビット線一括制御配線ＢＣ、およびソース線一括制御配線ＳＣのそれぞれについての裏打ち配線が設けられている。例えばワード線ＷＬｈの裏打ち配線をＷＬｈ＿ｘで示している。また、ビット線一括制御配線ＢＣの裏打ち配線をＢＣ＿ｘ、ソース線一括制御配線ＳＣの裏打ち配線をＳＣ＿ｘで示している。ワード線ＷＬ、ビット線一括制御配線ＢＣ、およびソース線一括制御配線ＳＣと、それらの裏打ち配線との配置関係は、プロセスルールによって決まる。
図４は、図３のＡ−Ａ’断面図である。なお、図４には、図３で省略しているコンタクトを記載している。図４に示すように、メモリセルアレイ４０は、３層配線でレイアウトすることができる。メモリセルに含まれるセルトランジスタＣＴは、基板上に形成された拡散層と、ゲートとなるワード線とで構成されている。抵抗変化型メモリ素子は、第２層配線と第３層配線との間に設けられ、上部端子が、コンタクトを介して第３層配線であるソース線ＳＬｍに接続され、下部端子が、第１および第２層配線とコンタクトとを介してセルトランジスタＣＴのソースに接続されている。また、セルトランジスタＣＴのドレインは、コンタクトを介して、第１層配線であるビット線ＢＬｍに接続されている。
ワード線は、例えばゲート層配線ＷＬｈ、およびその裏打ち配線である第２層配線ＷＬｈ＿ｘの２本で構成されている。これら２本の配線は、メモリセルアレイ４０内において、例えば、複数箇所で接続されており、接続箇所の間隔は一定である。
トランジスタＢＴ（１，ｍ）は、拡散層と、ゲートとなるビット線一括制御配線とで構成されている。ビット線一括制御配線は、ゲート層配線ＢＣおよびその裏打ち配線である第２層配線ＢＣ＿ｘの２本で構成されている。これら２本の配線は、メモリセルアレイ４０内において、例えば、複数箇所で接続されており、接続箇所の間隔は一定である。また、トランジスタＢＴ（１，ｍ）のソースには、コンタクトと第１層配線とを介して、第２層配線である第１の接地配線ＧＤ１が接続されており、ドレインには、コンタクトを介してビット線ＢＬｍが接続されている。
トランジスタＳＴ（１，ｍ）は、拡散層と、ゲートとなるソース線一括制御配線とで構成されている。ソース線一括制御配線は、ゲート層配線ＳＣおよびその裏打ち配線である第２層配線ＳＣ＿ｘの２本で構成されている。これら２本の配線は、メモリセルアレイ４０内において、例えば、複数箇所で接続されており、接続箇所の間隔は一定である。また、トランジスタＳＴ（１，ｍ）のソースには、コンタクトと第１層配線とを介して第１の接地配線ＧＤ１が接続されており、ドレインには、コンタクトと第１および第２層配線とを介してソース線ＳＬｍが接続されている。
以上、本実施形態によれば、メモリセルアレイ４０内に第１および第２の接地回路４２，４４を設けて、ビット線ＢＬおよびソース線ＳＬを一括して接地するようにしている。そのため、第１および第２の接地回路４２，４４による接地点から各メモリセルＭＣまでの距離は、ライトドライバ回路８内の接地点から各メモリセルＭＣまでの距離よりも短くて済む。これにより、ビット線ＢＬおよびソース線ＳＬを接地させたときの、それらの電位の浮きを抑制することができるため、メモリセルアレイ４０内のメモリセルＭＣの位置にかかわらず、各メモリセルＭＣに均一な電圧を印加することができる。つまり、メモリセルＭＣに対するデータの書き込みおよび消去などをより正確に実行することができる。
また、メモリセルアレイ４０を３層配線構造としたため、それ以上のレイア構造とした場合に比べて、ウェハの拡散コストが少なくて済み、拡散期間を短くすることができる。
ここで、特許文献２には、フラッシュメモリのメモリセルアレイ内に、ソース線を接地するためのトランジスタを設けた場合の回路図が開示されている。特許文献２では、メモリセルアレイの外部に配置されている接地用トランジスタを、そのままメモリセルアレイ内に配置した構成となっている。このような構成とすると、メモリセルアレイ内に設けられた接地用トランジスタによって、メモリセルアレイのレイアウトパターンの均一性が大きく崩れるおそれがある。その結果、メモリセルの特性が劣化する可能性が高くなる。
そこで、本実施形態では、第１および第２の接地回路４２，４４内のトランジスタＢＴ，ＳＴを、メモリセルのセルトランジスタと同形状とすることが好ましい。例えば、図３および図４に示すように、トランジスタＢＴ（１，ｍ），ＳＴ（１，ｍ）と、メモリセルのセルトランジスタＣＴとの、ゲート長およびゲート幅をそれぞれ同じにする。これにより、メモリセルアレイ４０のレイアウトパターンの均一性を極力保つことができ、メモリセルの特性を良好に保つことができる。また、ゲート長およびゲート幅の他に、トランジスタＢＴ（１，ｍ），ＳＴ（１，ｍ）と、メモリセルのセルトランジスタＣＴとの、ゲート酸化膜の厚さや拡散層の形状などを、それぞれ同じにしてもよい。
なお、本実施形態では、第１および第２の接地回路４２，４４の両方を設けた場合について説明したが、これらのうちいずれか一方を設けてもよい。例えば、１つの第１の接地回路４２のみをメモリセルアレイ４０内に配置してもよい。
あるいは、第１および第２の接地回路４２，４４を、それぞれ１つずつ配置してもよい。また、第１および第２の接地回路４２，４４の配置数は、それぞれ異なっていてもよい。
第１および第２の接地回路４２，４４を、複数設ける場合には、例えば図２に示すように、第１および第２のトランジスタＢＴ，ＳＴを、列方向に近接するように配置する。そして、第１および第２の接地回路４２，４４の組を、メモリセルアレイ４０の所定の行数おきに配置する。これにより、ビット線一括制御配線ＢＣ、ソース線一括制御配線ＳＣおよび接地配線ＧＤ１の組が、メモリセルアレイ４０内において、等間隔となるように配置される。つまり、メモリセルアレイ４０のレイアウトパターンのさらなる均一化を図ることができるとともに、第１および第２の接地回路４２，４４によって、ビット線ＢＬおよびソース線ＳＬの電位の浮きを均一に減らすことができる。
また、選択されているビット線ＢＬにパルスが印加されている状態において、そのビット線ＢＬをディスチャージする場合に、ビット線一括制御回路３０からビット線一括制御配線ＢＣに、例えばＨレベルの信号を出力するようにしてもよい。これにより、トランジスタＢＴが導通状態となるため、ビット線ＢＬのディスチャージを高速に行うことができる。同様に、選択されているソース線ＳＬにパルスが印加されている状態において、そのソース線ＳＬをディスチャージする場合に、ソース線一括制御回路２０からソース線一括制御配線ＳＣに、例えばＨレベルの信号を出力するようにしてもよい。これにより、トランジスタＳＴが導通状態となるため、ソース線ＳＬのディスチャージを高速に行うことができる。
＜第２の実施形態＞
図５は、第２の実施形態に係る半導体記憶装置の回路図である。図２および図５における共通の符号は、同一の構成要素を示すため説明を省略する。図５の半導体記憶装置において、ビット線およびソース線とメモリセルとの接続関係が、図２の半導体記憶装置と異なる。また、図５に示す第１および第２の接地回路４２，４４の位置は、図２に示す第１および第２の接地回路４２，４４の位置と上下逆になっている。
図５に示すメモリセルアレイ４０内のメモリセルＭＣにおいて、セルトランジスタＣＴのソースはソース線ＳＬｍに接続され、ドレインは抵抗変化型メモリ素子ＭＲの一端に接続されている。そして、抵抗変化型メモリ素子ＭＲの他端はビット線ＢＬｍに接続されている。本実施形態では、ソース線ＳＬが第１の制御線であり、ビット線ＢＬが第２の制御線である。
本実施形態に係る半導体記憶装置の動作は、基本的には、図２の半導体記憶装置の動作と同様であるが、メモリセルＭＣからデータを読み出す場合における、抵抗変化型メモリ素子ＭＲにかかるストレスの方向が、図２の半導体記憶装置と逆になる点で異なる。
図６は、図５に示すビット線ＢＬｍおよびソース線ＳＬｍの近傍のレイアウトである。図３および図６における共通の符号は、同一の構成要素を示すため説明を省略する。図６に示すように、ソース線ＳＬｍ，ＳＬｍ＋１は第１層配線であり、ビット線ＢＬｍ，ＢＬｍ＋１は第３層配線である。
図７は、図６のＡ−Ａ’断面図である。図７に示すように、抵抗変化型メモリ素子の上部端子は、コンタクトを介してビット線ＢＬｍに接続されている。また、抵抗変化型メモリ素子の下部端子は、第１および第２層配線とコンタクトとを介して、セルトランジスタＣＴのドレインに接続されている。セルトランジスタＣＴのソースは、コンタクトを介してソース線ＳＬｍに接続されている。
以上、本実施形態のように半導体記憶装置を構成しても、第１の実施形態と同様の効果を得ることができる。
＜第３の実施形態＞
図８は、第３の実施形態に係る半導体記憶装置の回路図である。図２および図８における共通の符号は、同一の構成要素を示すため説明を省略する。図８の半導体記憶装置は、メモリセルアレイ４０内に第３の接地配線である接地配線ＧＤ２を備えている点で、図２の半導体記憶装置と異なる。
接地配線ＧＤ２は、メモリセルアレイ４０内において、列方向に延伸しており、接地配線ＧＤ１と交差している。そして、接地配線ＧＤ１と接地配線ＧＤ２とは、交点で電気的に接続されている。また、接地配線ＧＤ２の一端は、グランドに接続されている。
図９は、図８に示すビット線ＢＬｍおよびソース線ＳＬｍの近傍のレイアウトである。図３および図９における共通の符号は、同一の構成要素を示すため説明を省略する。図９に示すレイアウトは、ソース線ＳＬｍとビット線ＢＬｍ＋１との間に、第１層配線である接地配線ＧＤ２が配置されている点で、図３に示すレイアウトと異なる。なお、図９におけるＡ−Ａ’断面図は、図４と同様である。
以上、本実施形態では、メモリセルアレイ４０内において、メッシュ状に配置された複数の接地配線ＧＤ１，ＧＤ２を介して、ビット線ＢＬおよびソース線ＳＬが接地されるため、これらを接地したときの電位の浮きを抑制する効果が高まる。
なお、接地配線ＧＤ２は１本でもよいが、接地配線ＧＤ２を複数配置する場合には、メモリセルアレイ４０内において、所定の列数おきに配置することが好ましい。これにより、メモリセルアレイ４０内の接地配線ＧＤ２のレイアウトパターンの均一化を図ることができ、ビット線ＢＬおよびソース線ＳＬを接地した場合に、それらの電位の浮きを均一に抑制することができるからである。
また、本実施形態では、接地配線ＧＤ２をビット線ＢＬと同じ第１層配線で配置しているが、ソース線ＳＬと同じ第３層配線で配置してもよい。
＜第４の実施形態＞
図１０は、第４の実施形態に係る半導体記憶装置の回路図である。図５および図１０における共通の符号は、同一の構成要素を示すため説明を省略する。図１０の半導体記憶装置は、メモリセルアレイ４０内に第３の接地配線である接地配線ＧＤ２を備えている点で、図５の半導体記憶装置と異なる。
接地配線ＧＤ２は、メモリセルアレイ４０内において、列方向に延伸しており、接地配線ＧＤ１と交差している。そして、接地配線ＧＤ１と接地配線ＧＤ２とは、交点で電気的に接続されている。また、接地配線ＧＤ２の一端は、グランドに接続されている。
図１１は、図１０に示すビット線ＢＬｍおよびソース線ＳＬｍの近傍のレイアウトである。図６および図１１における共通の符号は、同一の構成要素を示すため説明を省略する。図１１に示すレイアウトは、ビット線ＢＬｍとソース線ＳＬｍ＋１との間に、第１層配線である接地配線ＧＤ２が配置されている点で、図６に示すレイアウトと異なる。なお、図１１におけるＡ−Ａ’断面図は、図７と同様である。
このように半導体記憶装置を構成しても、第３の実施形態と同様の効果を得ることができる。
なお、接地配線ＧＤ２は１本でもよく、接地配線ＧＤ２を複数配置する場合には、メモリセルアレイ４０内において、所定の列数おきに配置することが好ましい。これにより、メモリセルアレイ４０内の接地配線ＧＤ２のレイアウトパターンの均一化を図ることができ、ビット線ＢＬおよびソース線ＳＬを接地した場合に、それらの電位の浮きを均一に抑制することができるからである。
また、本実施形態では、接地配線ＧＤ２をソース線ＳＬと同じ第１層配線で配置しているが、ビット線ＢＬと同じ第３層配線で配置してもよい。
＜第５の実施形態＞
図１２は、第５の実施形態に係る半導体記憶装置の回路図である。図８および図１２は、メモリセルアレイ４０内の回路構成のみが異なるため、図１２では、ワードドライバ回路２と、ロウデコーダ回路４と、カラムゲート回路６と、ライトドライバ回路８と、カラムデコーダ回路１０と、センスアンプ回路１２とを省略している。
図１２の半導体記憶装置は、メモリセルアレイ４０内に、ダミーメモリセルＤＭＣと、ダミービット線ＤＢＬと、ダミーソース線ＤＳＬと、ダミーワード線ＤＷＬと、ダミートランジスタＤＢＴ，ＤＳＴとを、それぞれ複数有している。
メモリセルアレイ４０内において、例えば最左端の列に配置されたメモリセルは、ダミーメモリセルＤＭＣである。また、ゲートにダミーワード線ＤＷＬが接続されているセルトランジスタを含むメモリセル、および接地配線ＧＤ２と隣り合うメモリセルも、ダミーメモリセルＤＭＣである。ダミーメモリセルＤＭＣは、メモリセルＭＣと同様の構成であり、抵抗変化型メモリ素子ＭＲと、それに接続されたセルトランジスタＣＴとで構成される。
ダミーメモリセルＤＭＣに接続されているビット線およびソース線は、それぞれダミービット線ＤＢＬおよびダミーソース線ＤＳＬである。したがって、接地配線ＧＤ２と隣り合う、ビット線およびソース線は、それぞれダミービット線ＤＢＬおよびダミーソース線ＤＳＬである。ダミービット線ＤＢＬおよびダミーソース線ＤＳＬのそれぞれの一端は、グランドに接続されている。
第１の接地回路４２は、例えば４つのダミートランジスタＤＢＴを備えている。ダミートランジスタＤＢＴは、第１の接地回路４２内において、両端側および接地配線ＧＤ２に隣り合う位置に設けられている。各ダミートランジスタＤＢＴのドレインは、それぞれに対応するダミービット線ＤＢＬに接続され、ソースは、接地配線ＧＤ１に共通に接続されている。また、ダミートランジスタＤＢＴのゲートには、ビット線一括制御配線ＢＣが接続されている。
第２の接地回路４４は、例えば４つのダミートランジスタＤＳＴを備えている。ダミートランジスタＤＳＴは、第２の接地回路４４内において、両端側および接地配線ＧＤ２に隣り合う位置に設けられている。各ダミートランジスタＤＳＴのドレインは、それぞれに対応するダミーソース線ＤＳＬに接続され、ソースは、接地配線ＧＤ１に共通に接続されている。また、ダミートランジスタＤＳＴのゲートには、ソース線一括制御配線ＳＣが接続されている。
第１の接地回路４２と隣り合うワード線および第２の接地回路４２と隣り合うワード線は、ダミーワード線ＤＷＬである。なお、複数のワード線のうち、ビット線一括制御配線ＢＣ、ソース線一括制御配線ＳＣ、および接地配線ＧＤ１の少なくとも１つと隣り合って配置されているワード線をダミーワード線ＤＷＬとしてもよい。ダミーワード線ＤＷＬには、ダミーワード線ＤＷＬがゲートに接続されているセルトランジスタを非導通状態にする電位として、例えばグランド電位が供給される。
一般に、メモリセルアレイ４０において、例えば最左端や最右端の列に対応するメモリセルは、メモリセルアレイ４０内の中央部に位置するメモリセルに比べて特性が劣化する傾向にある。特性が劣化しているメモリセルは、正常なメモリセルの動作等に悪影響を与えるおそれがある。
そこで、本実施形態では、メモリセルアレイ４０内の最左端および最右端のメモリセルを、メモリセルとして使用せずに、ダミーメモリセルＤＭＣとしている。これにより、ダミーメモリセルＤＭＣ以外のメモリセルＭＣの特性を良好に保つことができる。
また、第１および第２の接地回路４２，４４内のトランジスタＢＴ，ＳＴとセルトランジスタＣＴとを同形状としているため、メモリセルアレイ４０のレイアウトパターンを均一化することができる。そのため、第１および第２の接地回路４２，４４を設けたことによって、これらの近傍に配置されているメモリセルの特性に悪影響を与える可能性は低い。ところが、これらメモリセルの特性の劣化が問題となる場合には、第１および第２の接地回路４２，４４と行方向に隣り合うメモリセルを、ダミーメモリセルＤＭＣとしてもよい。
さらに、接地配線ＧＤ２を設けたことによるメモリセルの特性への影響をより減らすために、接地配線ＧＤ２と列方向に隣り合うメモリセルを、ダミーメモリセルＤＭＣとしてもよい。
以上、本実施形態によれば、上記各実施形態の効果に加え、正常なメモリセルの特性劣化を極力なくすことができる。
＜第６の実施形態＞
図１３は、第６の実施形態に係る半導体記憶装置の回路図である。図１２および図１３における共通の符号は、同一の構成要素を示すため説明を省略する。以下、図１２の半導体記憶装置との相違点について説明する。
図１３の半導体記憶装置は、図１２の半導体記憶装置における、ビット線ＢＬとソース線ＳＬとの配置を逆にした構成となっている。また、ダミービット線ＤＢＬとダミーソース線ＤＳＬとの配置も、図１２の半導体記憶装置のそれらと逆になっている。これらに伴って、第１および第２の接地回路４２，４４の位置が、図１２の半導体記憶装置における第１および第２の接地回路４２，４４の位置と上下逆になっている。
このように半導体記憶装置を構成しても、第５の実施形態と同様の効果を得ることができる。
なお、上記各実施形態について、メモリセルアレイ４０内の各配線をどの配線層に配置するかは任意である。
−他の構成例−
上記各実施形態では、ビット線ＢＬとソース線ＳＬとが平行である場合について説明したが、例えば、一方が列方向に延伸し、他方が行方向に延伸していてもよい。
図１４は、ビット線ＢＬとソース線ＳＬとが直交する場合の半導体記憶装置の構成例である。この場合、ワードドライバ回路２内に、ソース線ＳＬに印加する電圧を制御するための回路が設けられるため、カラムゲート回路６およびライトドライバ回路８に、ソース線ＳＬを制御するための回路は不要である。
図１４に示す半導体記憶装置は、第１の接地回路４２を備えた場合の構成例であるが、第２の接地回路を配置してもよい。この場合、ソース線一括制御回路を設けるとともに、ソース線ＳＬにそれぞれ対応する複数のトランジスタを列方向に並べて配置する。そして、各トランジスタのドレインを、それぞれに対応するソース線ＳＬに接続し、ソースを共通に接続する接地配線を列方向に延伸するように配置すればよい。さらに、各トランジスタのゲートとソース線一括制御回路とをソース線一括制御配線で接続すればよい。なお、各配線は、図３および図４と同様のレイアに配置することができる。
また、図１４に示す半導体記憶装置に、図８に示す接地配線ＧＤ２を追加してもよい。この場合、接地配線ＧＤ２を、列方向で、かつビット線ＢＬと同一層に配置すればよい。また、第２の接地回路を配置する場合には、もう一つの接地配線ＧＤ２を、行方向で、かつソース線と同一層に配置すればよい。
また、図１２に示す、ダミービット線ＤＢＬ、ダミーソース線ＤＳＬ、ダミーワード線ＤＷＬ、ダミートランジスタＤＢＴ，ＤＳＴおよびダミーメモリセルＤＭＣを図１４に追加してもよい。この場合、メモリセルアレイ４０内の最左端および最右端の列に対応するメモリセルがダミーメモリセルＤＭＣとなる。
また、第１の接地回路４２と隣り合う、ワード線およびソース線をそれぞれ、ダミーワード線ＤＷＬおよびダミーソース線ＤＳＬとすればよい。また、第２の接地回路を配置する場合には、第２の接地回路と隣り合うビット線を、ダミービット線ＤＢＬとすればよい。
さらに、第１の接地回路４２内における、例えば両端側にダミートランジスタＤＢＴを配置し、第２の接地回路内における両端側にダミートランジスタＤＳＴを配置すればよい。
また、図１５に示す半導体記憶装置のように、列方向に隣接する２つのメモリセルで、１本のソース線ＳＬを共有してもよい。
なお、上記各実施形態において、メモリセルアレイ４０を３層配線構造とした場合について説明したが、３層以上の構造としてもよい。例えば図１６に示すように、メモリセルアレイを、４層配線構造としてもよい。
図１６は、図４に示すメモリセルアレイ４０を、４層配線で構成した場合の断面図である。図４および図１６における共通の符号は、同一の構成要素を示すため説明を省略する。
図１６に示すように、メモリセルアレイ４０を４層配線で構成した場合、抵抗変化型メモリ素子は、例えば、第３層配線と第４層配線との間に配置される。
このように、メモリセルアレイ４０を４層配線で構成すると、３層配線で構成した場合に比べて、メモリセルのサイズを小さくしやすい。
また、上記各実施形態では、メモリ素子として、抵抗変化型メモリ素子を用いた半導体記憶装置について説明したが、他のメモリ素子を用いた半導体記憶装置でもよい。例えば、磁気抵抗メモリ（ＭＲＡＭ：Magnetoresistive RAM）や、相変化型メモリ（ＰＲＡＭ：Phase Change RAM）等のメモリ素子を用いてもよい。
本発明では、メモリセルアレイのレイアウトパターンの均一性を極力保ちながら、メモリセルアレイ内のどのメモリセルに対しても均一に電圧を印加することができるため、半導体記憶装置を安定して動作させるのに有用である。
４０ メモリセルアレイ
４２ 第１の接地回路
４４ 第２の接地回路
ＢＣ ビット線一括制御配線（第１の信号配線）
ＢＣ＿ｘ ビット線一括制御配線の裏打ち配線
ＢＬ０〜ＢＬｎ 第１の制御線、第２の制御線
ＢＴ 第１のトランジスタ
ＣＴ セルトランジスタ
ＧＤ１ 第１の接地配線、第２の接地配線
ＧＤ２ 第３の接地配線
ＭＣ メモリセル
ＭＲ 抵抗変化型メモリ素子
ＳＣ ソース線一括制御配線（第２の信号配線）
ＳＣ＿ｘ ソース線一括制御配線の裏打ち配線
ＳＬ０〜ＳＬｎ 第２の制御線、第１の制御線
ＳＴ 第２のトランジスタ
ＷＬ０〜ＷＬｉ ワード線
ＷＬ０＿ｘ〜ＷＬｉ＿ｘ ワード線の裏打ち配線

Claims (16)

  1. 第１の制御線と第２の制御線との間に接続された、メモリ素子とセルトランジスタとを含む、複数のメモリセルが行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
    前記メモリセルアレイは、
    各行にそれぞれ対応し、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに接続され、行方向に延伸する複数のワード線と、
    各列にそれぞれ対応し、当該列に配置された複数のメモリセルに接続され、列方向に延伸する複数の前記第１の制御線と、
    各列にそれぞれ対応し、当該列に配置された複数のメモリセルに接続され、列方向に延伸する複数の前記第２の制御線と、
    与えられた第１の信号に従って、前記複数の第１の制御線を一括して接地する、少なくとも１つの第１の接地回路と、
    与えられた第２の信号に従って、前記複数の第２の制御線を一括して接地する、少なくとも１つの第２の接地回路とを備え、
    前記第１の接地回路は、
    前記複数の第１の制御線にそれぞれ対応して設けられており、ドレインが、当該第１の制御線と接続され、前記メモリセルアレイの行方向に並ぶように配置される複数の第１のトランジスタと、
    前記複数の第１のトランジスタのゲートにそれぞれ接続され、当該ゲートに前記第１の信号を供給する、行方向に延伸する第１の信号配線とを備えており、
    前記第２の接地回路は、
    前記複数の第２の制御線にそれぞれ対応して設けられており、ドレインが、当該第２の制御線と接続され、前記メモリセルアレイの行方向に並ぶように配置される複数の第２のトランジスタと、
    前記複数の第２のトランジスタのゲートにそれぞれ接続され、当該ゲートに前記第２の信号を供給する、行方向に延伸する第２の信号配線とを備えており、
    前記複数の第１のトランジスタのソースと前記複数の第２のトランジスタのソースとの双方は、共通の接地配線によって、接地されている
    ことを特徴とする半導体記憶装置。
  2. 請求項１の半導体記憶装置において、
    前記第１および第２の接地回路は、複数設けられており、
    前記複数の第１および第２のトランジスタが前記メモリセルアレイの列方向に近接して配置されている前記第１および第２の接地回路の組が、前記メモリセルアレイ内において、所定数行おきに配置されている
    ことを特徴とする半導体記憶装置。
  3. 請求項１の半導体記憶装置において、
    前記メモリセルアレイは、列方向に延伸して前記接地配線と交差し、当該交点で前記接地配線と接続され、かつ、一端が接地された、少なくとも１つの列方向に延伸した接地配線を備えている
    ことを特徴とする半導体記憶装置。
  4. 請求項１の半導体記憶装置において、
    前記複数のワード線のうち、前記接地配線、並びに前記第１および第２の信号配線の少なくとも１つに隣り合うワード線に、当該ワード線がゲートに接続されたセルトランジスタを非導通状態にする電圧が供給される
    ことを特徴とする半導体記憶装置。
  5. 請求項３の半導体記憶装置において、
    前記複数の第１および第２の制御線のうち、前記列方向に延伸した接地配線に隣り合う、第１および第２の制御線は接地されている
    ことを特徴とする半導体記憶装置。
  6. 請求項３の半導体記憶装置において、
    前記列方向に延伸した接地配線は、前記第１および第２の制御線のいずれか一方と同一の配線層に配置されている
    ことを特徴とする半導体記憶装置。
  7. 請求項３の半導体記憶装置において、
    前記列方向に延伸した接地配線は、複数設けられており、かつ前記メモリセルアレイ内において、所定数列おきに配置されている
    ことを特徴とする半導体記憶装置。
  8. 請求項１の半導体記憶装置において、
    前記複数の第１の制御線は、前記メモリセルアレイの各列にそれぞれ対応し、列方向に延伸するビット線であり、
    前記複数の第２の制御線は、前記メモリセルアレイの各列にそれぞれ対応し、列方向に延伸するソース線である
    ことを特徴とする半導体記憶装置。
  9. 請求項１の半導体記憶装置において、
    前記複数の第１の制御線は、前記メモリセルアレイの各列にそれぞれ対応し、列方向に延伸するソース線であり、
    前記複数の第２の制御線は、前記メモリセルアレイの各列にそれぞれ対応し、列方向に延伸するビット線である
    ことを特徴とする半導体記憶装置。
  10. 請求項１の半導体記憶装置において、
    前記第１および第２のトランジスタのそれぞれのゲート幅およびゲート長は、メモリセルに含まれるセルトランジスタのゲート幅およびゲート長と同一である
    ことを特徴とする半導体記憶装置。
  11. 請求項１の半導体記憶装置において、
    前記第１の信号配線が配置される配線層よりも上部の配線層に配置された、当該第１の信号配線の裏打ち配線と、
    前記第２の信号配線が配置される配線層よりも上部の配線層に配置された、当該第２の信号配線の裏打ち配線と、
    ワード線の裏打ち配線とを備え、
    前記第１および第２の信号配線は、メモリセルに含まれるセルトランジスタのゲートに用いられる材料と同一の材料で形成されており、
    前記第１の信号配線の裏打ち配線と、前記第２の信号配線の裏打ち配線と、前記ワード線の裏打ち配線とは、同じ配線層に配置されている
    ことを特徴とする半導体記憶装置。
  12. 請求項１の半導体記憶装置において、
    前記第１の信号は、前記複数の第２の制御線のいずれか１つに電圧が印加される前に、前記複数の第１のトランジスタを導通状態にするものである
    ことを特徴とする半導体記憶装置。
  13. 請求項１の半導体記憶装置において、
    前記第２の信号は、前記複数の第１の制御線のいずれか１つに電圧が印加される前に、前記複数の第２のトランジスタを導通状態にするものである
    ことを特徴とする半導体記憶装置。
  14. 請求項１の半導体記憶装置において、
    前記第１の信号は、前記複数の第１の制御線のいずれか１つがディスチャージされる場合に、前記複数の第１のトランジスタを導通状態にするものである
    ことを特徴とする半導体記憶装置。
  15. 請求項１の半導体記憶装置において、
    前記第２の信号は、前記複数の第２の制御線のいずれか１つがディスチャージされる場合に、前記複数の第２のトランジスタを導通状態にするものである
    ことを特徴とする半導体記憶装置。
  16. 請求項１の半導体記憶装置において、
    前記メモリ素子は、抵抗変化型メモリ素子である
    ことを特徴とする半導体記憶装置。
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