CN103548086B - 半导体存储装置 - Google Patents

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Abstract

存储单元阵列(40)包括与多个存储单元(MC)内的单元晶体管(CT)的栅极相连接的多条字线(WL)、多条第一控制线(BL)、多条第二控制线(SL)以及根据第一信号将第一控制线(BL)全部一起接地的第一接地电路(42)。第一接地电路(42)包括多个分别对应于第一控制线(BL)而设且漏极与该第一控制线(BL)相连接的第一晶体管(BT)、将其源极共同接地的第一接地布线(GD1)以及将第一信号供给该栅极的第一信号布线(BC)。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及一种用例如电阻变化型存储元件构成的非易失性半导体存储装置。
背景技术
半导体存储装置包括为保存数据而需要电源的易失性存储器和不需要电源的非易失性存储器。非易失性存储器又包括快闪存储器、近年来正在开发的阻变式随机存储器(ReRAM：Resistive Random AccessMemory)等。现在，非易失性存储器的主力是快闪存储器，快闪存储器的数据改写时间为微秒级或者毫秒级，用10V以上的电压进行数据的改写操作。另一方面，用电阻变化型存储元件构成的ReRAM，数据的改写时间为纳秒级，能够用1.8V左右的电压进行数据的改写操作。这样一来，根据ReRAM，能够使改写操作比快闪存储器高速化，并且能够降低改写操作功耗。
ReRAM的存储单元包括图17(A)所示的1T1R型结构和图17(B)所示的交叉型结构等。图17(A)所示的1T1R型存储单元包括单极型和双极型。单极型存储单元在对电阻变化型存储元件进行写入和删除时施加相同极性的脉冲。例如，如图18(A)所示，通过使源极线接地，从位线施加改写脉冲，调整该施加电压来实现写入和删除。
另一方面，双极型存储单元在对电阻变化型存储元件进行写入和删除时施加的是相反极性的脉冲。例如，如图18(B)所示，写入时，使位线接地，从源极线施加脉冲。删除时，使源极线接地，从位线施加脉冲。通过这样控制施加脉冲的方向和电压来实现写入和删除。
在为进行写入和删除而对存储单元施加电压的情况下，不管存储单元在存储单元阵列内的位置如何，都需要对各存储单元施加同样大小的电压。因此，现有技术中，是利用设置在存储单元阵列外部的放电电路，先让位线接地，然后再对存储单元施加电压(例如参照专利文献1)。
专利文献1：日本公开专利公报特开平10-064292号公报
专利文献2：美国专利第6069824号说明书
发明内容
-发明要解决的技术问题-
位线和源极线上存在布线电阻、布线电容等，布线越长，布线电阻、布线电容等就会越大。像专利文献1中所公开的技术那样，在让位线在存储单元阵列外部接地的情况下，在靠近接地点的位置能够使位线的电位大致为接地电位。但是，在远离接地点的位置则存在布线电阻、布线电容增大，位线的电位从接地电位上浮的可能性。其结果是，实际施加给存储单元的电压就有可能随着其在存储单元阵列内的位置不同而不同。
针对上述情况提出了在存储单元阵列内设置用于将源极线接地的晶体管这样的结构(例如参照专利文献2)。但是，专利文献2所公开的技术引以为对象的半导体存储装置是快闪存储器，其结构与ReRAM的存储单元不同。而且，专利文献2中也没有提及如何控制接地用晶体管。
本发明鉴于上述各点而完成的，其目的在于：当在半导体存储装置中将与存储单元连接的布线接地时，抑制该布线的电位上浮。
-用以解决技术问题的技术方案-
为解决上述问题本发明采取了以下技术方案。例如，是一种半导体存储装置，其具有存储单元阵列，该存储单元阵列由多个分别连接在第一控制线和第二控制线之间且分别包括存储元件和单元晶体管的存储单元布置成矩阵状而成。存储单元阵列包括多条字线、多条第一控制线、多条第二控制线、至少一个第一接地电路以及至少一个第二接地电路。该多条字线分别对应于该存储单元阵列的各行且沿着行方向延伸，该多条字线分别与布置在该行上的多个存储单元所包括的单元晶体管的栅极相连接，该第一接地电路根据所给予的第一信号将多条第一控制线全部一起接地，该第二接地电路根据所给予的第二信号将多条第二控制线全部一起接地，第一接地电路包括：多个第一晶体管、第一接地布线以及第一信号布线，该多个第一晶体管对应于多条第一控制线中的一条第一控制线而设，漏极与该第一控制线相连接，该第一接地布线将多个第一晶体管的源极共同接地，第一信号布线与多个第一晶体管中每个第一晶体管的栅极相连接，将第一信号供给该栅极，第二接地电路包括：多个第二晶体管、第二接地布线以及第二信号布线，该多个第二晶体管对应于多条第二控制线中的每条第二控制线而设，漏极与该第二控制线相连接，该第二接地布线将多个第二晶体管的源极共同接地，该第二信号布线与多个第二晶体管中每个第二晶体管的栅极相连接，将第二信号供给该栅极。
据此，在由多个包括存储元件和单元晶体管的存储单元构成的存储单元阵列内设置有根据第一信号将例如位线即第一控制线全部一起接地的第一接地电路。第一接地电路包括漏极与各第一控制线相连接、源极共同接地的多个第一晶体管，第一信号经第一信号布线供来，多个第一晶体管即导通，对应于第一晶体管的第一控制线全部一起接地。这样一来，因各第一控制线在离自身较近的位置接地，故能够抑制第一控制线的电位上浮。也就是说，不管存储单元在存储单元阵列内的位置如何，都能够使施加给各存储单元的电压很均匀。
第二接地电路包括漏极与各第二控制线相连接、源极共同接地的多个第二晶体管。第二信号经第二信号布线供来，多个第二晶体管即导通，对应于第二晶体管的例如是源极线的第二控制线全部一起接地。这样一来，与第一控制线一样，能够抑制第二控制线的电位上浮。
优选，第一和第二晶体管各自的栅极宽度和栅极长度与存储单元所包括的单元晶体管的栅极宽度和栅极长度相等。
据此，因为第一和第二接地电路内的晶体管和存储单元内的单元晶体管能够形成得完全一样，所以能够使存储单元阵列的布置图案均匀化。也就是说，能够设置第一和第二接地电路，不会导致存储单元的特性因图案的均匀性遭受破坏而恶化。
-发明的效果-
根据本发明，能够抑制在半导体存储装置中与存储单元相连接的布线接地的情况下，其布线的电位上浮。
附图说明
图1是第一实施方式所涉及的半导体存储装置的方框图。
图2是第一实施方式所涉及的半导体存储装置的电路图。
图3是图2中的半导体存储装置的一部分的布置状态图。
图4是图3中的布置下的A-A’剖视图。
图5是第二实施方式所涉及的半导体存储装置的电路图。
图6是图5中的半导体存储装置的一部分的布置状态图。
图7是图6中的布置状态下的A-A’剖视图。
图8是第三实施方式所涉及的半导体存储装置的电路图。
图9是图8中的半导体存储装置的一部分的布置状态图。
图10是第四实施方式所涉及的半导体存储装置的电路图。
图11是图10中的半导体存储装置的一部分的布置状态图。
图12是第五实施方式所涉及的半导体存储装置的电路图。
图13是第六实施方式所涉及的半导体存储装置的电路图。
图14是半导体存储装置的另一结构例所涉及的电路图。
图15是图14中的半导体存储装置的变形例所涉及的电路图。
图16是用四层布线构成半导体存储装置时的剖视图之例。
图17是用电阻变化型存储元件构成的存储单元之例。
图18是用以说明单极型和双极型存储单元的图。
具体实施方式
<第一实施方式>
图1是第一实施方式所涉及的半导体存储装置的方框图。该半导体存储装置例如是电阻变化型非易失性存储装置，包括：字驱动电路2、行解码电路4、列门电路6、写驱动电路8、列解码电路10、读出放大电路12、源极线总控制电路20、位线总控制电路30以及具有多个存储单元的存储单元阵列40。
行解码电路4对字驱动电路2进行控制，以便选择根据已输入的地址信号确定的字线。字驱动电路2根据行解码电路4的输出选择并驱动字线。
根据列解码电路10的输出控制列门电路6和写驱动电路8。列门电路6选择根据已输入列解码电路10的地址信号确定下来的位线和源极线，让选出的位线和源极线与写驱动电路8和读出放大电路12相连接。电压从写驱动电路8施加给由列门电路6选出的位线和源极线。读出放大电路12判断从存储单元阵列40内的存储单元读出的数据是“1”还是“0”。
源极线总控制电路20输出用于将源极线全部一起接地的信号；位线总控制电路30输出用于将位线全部一起接地的信号。
图2是存储单元阵列40及其周围的电路的电路图。因图2中存储单元阵列40、源极线总控制电路20以及位线总控制电路30以外的电路，其结构与普通半导体存储装置中所使用的电路的结构相同，故省略说明。
存储单元阵列40包括：布置成矩阵状的多个存储单元MC、多条字线WL0-WLi(适当地简写为WL)、多个位线BL0-BLn(适当地简写为BL)、多个源极线SL0-SLn(适当地简写为SL)、根据位线总控制电路30的输出将位线BL全部一起与接地线连接的第一接地电路42以及根据源极线总控制电路20的输出将源极线SL全部一起接地的第二接地电路44。此外，在本实施方式中，位线BL是第一控制线，源极线SL是第二控制线。而且，设图中的m、n是满足n＝2m的自然数，h、i是满足i＝2h的自然数。
存储单元MC由例如1T1R型存储单元构成，具有连接在位线BL和源极线SL之间的电阻变化型存储元件MR和单元晶体管CT。例如，在图中虚线所示的存储单元MC中，电阻变化型存储元件MR的一端与源极线SLm相连接，另一端与单元晶体管CT的源极相连接。单元晶体管CT的漏极与位线BLm相连接。
字线WL0-WLi对应于存储单元阵列40的各行，沿行方向延伸。而且，字线WL0-WLi共同连接在各自所对应的行上的存储单元MC所包括的单元晶体管CT的栅极上。
位线BL0-BLn对应于存储单元阵列40的各列，沿列方向延伸。而且，位线BL0-BLn共同连接在各自所对应的列上的存储单元MC所包括的单元晶体管CT的漏极上。
源极线SL0-SLn对应于存储单元阵列40的各列，沿列方向延伸，共同与各自所对应的列上的存储单元MC所包括的电阻变化型存储元件MR相连接。
第一接地电路42由多个第一晶体管BT(1，0)-BT(1，n)(适当地简记为BT)、第一接地布线GD1、第一信号布线即位线总控制布线BC构成。在存储举元阵列40内，接地布线GD1和位线总控制布线BC平行。此外，在图2所示的存储单元阵列40内，示出了由多个第一晶体管BT(2，0)-BT(2，n)、第一接地布线GD1以及位线总控制布线BC构成的另一个第一接地电路42，但因两个第一接地电路42结构相同，故对其中的一个第一接地电路42的结构进行说明。
晶体管BT(1，0)-BT(1，n)分别对应于位线BL0-BLn排列着布置在行方向上。晶体管BT的漏极上分别连接有与其相对应的位线BL。接地布线GD1共同连接在晶体管BT的源极上。接地布线GD1的一端与接地线相连接。
位线总控制布线BC共同连接在晶体管BT的栅极上，并且与位线总控制电路30相连接。这样一来，从位线总控制电路30经位线总控制布线BC将使晶体管BT成为导通状态的信号(第一信号)供给各个晶体管BT的栅极，各个晶体管BT分别导通，位线BL全部一起接地。
第二接地电路44由多个第二晶体管ST(1，0)-ST(1，n)(适当简记为ST)、第一接地布线GD1、第二信号布线即源极线总控制布线SC构成。在存储单元阵列40内，接地布线GD1和源极线总控制布线SC平行。此外，在本实施方式中，第一接地布线GD1由第一、第二接地电路42、44共有，但第一、第二接地电路42、44分别使用不同的接地布线也是可以的。在图2所示的存储单元阵列40内，示出了由第二晶体管ST(2，0)-ST(2，n)、第一接地布线GD1以及源极线总控制布线SC构成的另一个第二接地电路44，但因两个第二接地电路44结构相同，故对其中的一个第二接地电路44的结构进行说明。
晶体管ST(1，0)-ST(1，n)分别对应于源极线SL0-SLn排列着布置在行方向上。晶体管ST的漏极上分别连接有与其相对应的源极线SL。接地布线GD1共同连接在晶体管ST的源极上。
源极线总控制布线SC共同连接在晶体管ST的栅极上，并且与源极线总控制电路20相连接。这样一来，使晶体管ST成为导通状态的信号(第二信号)便从源极线总控制电路20经源极线总控制布线SC供给各个晶体管ST的栅极，晶体管ST分别导通，源极线SL全部一起接地。
接下来，对将数据从图2所示的半导体存储装置中读出的数据读出、将数据写入该半导体存储装置中的数据写入以及将半导体存储装置的数据删除的数据删除所涉及的操作进行说明。
首先，对从存储单元读出数据的情况做说明。将成为数据读出对象的存储单元MC称为与位线BLm、源极线SLm以及字线WLh相连接的存储单元MC(以下称为选择存储单元MC)。
由列门电路6选出源极线SL0-SLn中的源极线SLm。选出的源极线SLm在写驱动电路8内接地。由字驱动电路2将字线WL0-WLi接地。
这里，从写驱动电路8内的接地点到选择存储单元MC所包括的电阻变化型存储元件MR与源极线SLm的连接点的布线即源极线的长度长。因此，具有选择存储单元MC内的源极线SLm的电位由于布线电阻、布线电容等而从接地电位上浮的可能性。也就是说，尽管让源极线SLm接地，但仍存在选择存储单元MC内的源极线SLm的电位比接地电位高的可能性。
于是，将作为使晶体管ST成为导通状态的信号，例如H电平信号从源极线总控制电路20输出到源极线总控制布线SC。这样一来，晶体管ST(1，0)-ST(1，n)和晶体管ST(2，0)-ST(2，n)就全部被选择而成为导通状态，源极线SL经接地布线GD1接地。通过这样将晶体管ST设置在存储单元阵列40内，就能够缩短源极线SL和接地线之间的布线的长度。也就是说，因为从接地点到各存储单元的源极线SL的布线电阻、布线电容减少，所以能够防止源极线SL的电位上浮。
在已使源极线SLm接地的状态下由读出放大电路12将位线BLm预充电到用于读出数据的电位。并且，对字线WLh施加电压，从位线BLm朝着源极线SLm放电。因电阻变化型存储元件MR在高电阻状态和低电阻状态下电阻值不同，故从位线BLm朝着源极线SLm的放电速度会随状态的不同而不同。因此，通过在读出放大电路12中判断一定时间后的位线BLm的电位，便能够得知电阻变化型存储元件MR的电阻值，故能够判断出电阻变化型存储元件MR是处于高电阻状态还是处于低电阻状态。这样便能够得知存储在选择存储单元MC内的数据。
接下来，作为将数据写入选择存储举元MC时的操作，说明的是将位线BLm接地后，再向源极线SLm施加脉冲时的操作。
位线BLm和源极线SLm经列门电路6在写驱动电路8内接地。由字驱动电路2将字线WL0-WLi接地。
这里，从写驱动电路8内的接地点到单元晶体管CT和位线BLm的连接点的布线即位线的长度长。因此，尽管位线BLm由写驱动电路8而接地，却仍具有选择存储单元MC内的位线BLm的电位由于位线BLm的布线电阻、布线电容而从接地电位上浮的可能性。特别是，从接地点算起的距离越长，电位的上浮就越显著。
于是，将作为使晶体管BT成为导通状态的信号例如H电平信号从位线总控制电路30输出给位线总控制布线BC。这样一来，晶体管BT(1，0)-BT(1，n)和晶体管BT(2，0)-BT(2，n)全部被选择而成为导通状态，位线BL经接地布线GD1接地。通过这样将晶体管BT设置在存储单元阵列40内，就能够缩短位线BL和接地线之间的布线长度。也就是说，因为位线BL的布线电阻、布线电容减小，故能够防止位线BL的电位从接地电位上浮。
通过向字线WLh施加电压，从写驱动电路8向源极线SLm施加脉冲，则能够将所希望的电压脉冲施加给选择存储单元MC。也就是说，不管存储单元MC在存储单元阵列40内的位置如何，都能够使实际施加给各存储单元MC的电压均匀。此外，先向字线WLh和源极线SLm施加电压，之后再向位线BLm施加脉冲时也能够收到同样的效果。
接下来，作为删除选择存储单元MC的数据时的操作说明的是对使源极线SLm接地后再向位线BLm施加脉冲时的动作。
位线BLm和源极线SLm经列门电路6在写驱动电路8内接地。由字驱动电路2将字线WL0-WLi接地。
这里，从写驱动电路8内的接地点到单元晶体管CT和源极线SLm的连接点的布线即源极线的长度长。因此，尽管源极线SLm接地，也存在选择存储单元MC内的源极线SLm的电位由于源极线SLm的布线电阻、布线电容等而从接地电位上浮的可能性。
于是，将例如H电平信号从源极线总控制电路20输出到源极线总控制布线SC。这样一来，晶体管ST(1，0)-ST(1，n)和晶体管ST(2，0)-ST(2，n)全部被选择而成为导通状态，源极线SL经接地布线GD1接地。通过这样将晶体管ST设置在存储单元阵列40内，就能够缩短源极线SL和接地线之间的布线的长度。也就是说，能够抑制源极线SL上浮。
通过向字线WLh施加电压，从写驱动电路8向位线BLm施加脉冲，则能够将所希望的电压脉冲施加给选择存储单元MC。也就是说，不管存储单元MC在存储单元阵列40内的位置如何，都能够使实际施加给各存储单元MC的电压均匀。此外，先向字线WLh和位线BLm施加电压，之后再向源极线SLm施加脉冲时也能够收到同样的效果。
图3示出图2所示的位线BLm和源极线SLm附近的布置状态图。在本实施方式中，举出的是用三层布线构成存储单元阵列40之例。图3中，虚线所包围的区域表示1位的存储单元。
位线总控制布线BC和源极线总控制布线SC用与单元晶体管CT的栅极即栅极层布线一样的材料形成。在存储单元阵列40中对字线WL、位线总控制布线BC以及源极线总控制布线SC分别设置有衬里布线。例如用WLh_x表示字线WLh的衬里布线；用BC_x表示位线总控制布线BC的衬里布线；用SC_x表示源极线总控制布线SC的衬里布线。字线WL、位线总控制布线BC以及源极线总控制布线SC与它们的衬里布线的布置关系由工艺规则(process rule)决定。
图4是图3中A-A’的剖视图。此外，图4中记载了在图3省略的接触。如图4所示，存储单元阵列40能够用三层布线进行布置。存储单元所包括的单元晶体管CT由形成在基板上的扩散层和成为栅极的字线构成。电阻变化型存储元件设置在第二层布线和第三层布线之间，上部端子经接触与第三层布线即源极线SLm相连接；下部端子经第一、第二层布线以及接触与单元晶体管CT的源极相连接；单元晶体管CT的漏极经接触与第一层布线即位线BLm相连接。
字线由例如栅极层布线WLh及其衬里布线即第二层布线WLh_x这两条布线构成。这两条布线在存储单元阵列40内例如在多处相连接，连接处的间隔为一定值。
晶体管BT(1，m)由扩散层和成为栅极的位线总控制布线构成。位线总控制布线由栅极层布线BC及其衬里布线即第二层布线BC_x这两条布线构成。这两条布线在存储单元阵列40内例如在多处相连接，连接处的间隔为一定值。第二层布线即第一接地布线GD1经接触和第一层布线与晶体管BT(1，m)的源极相连接；位线BLm经接触与漏极相连接。
晶体管ST(1，m)由扩散层和成为栅极的源极线总控制布线构成。源极线总控制布线由栅极层布线SC及其衬里布线即第二层布线SC_x这两条布线构成。这两条布线在存储单元阵列40内例如在多处相连接，连接处的间隔为一定值。第一接地布线GD1经由接触和第一层布线与晶体管ST(1，m)的源极相连接，源极线SLm经接触和第一、第二层布线与漏极相连接。
如上所述，根据本实施方式，将第一、第二接地电路42、44设置在存储单元阵列40内而将位线BL和源极线SL全部一起接地。因此，从由第一、第二接地电路42、44将位线BL和源极线SL全部一起接地的接地点到各存储单元MC的距离比从写驱动电路8内的接地点到各存储单元MC的距离短。因此，而能够抑制让位线BL和源极线SL接地时它们的电位上浮。结果是，不管存储单元MC在存储单元阵列40内的位置如何，都能够向各存储单元MC施加均匀的电压。也就是说，能够更加稳定、准确地将数据写入存储单元MC中，将存储单元MC中的数据删除等。
因使存储单元阵列40为三层布线构造，故与使其为三层以上的叠层构造的情况相比，能够减少晶片的扩散成本，从而能够缩短扩散时间。
这里，专利文献2中公开了将用于使源极线接地的晶体管设置在快闪存储器的存储单元阵列内时的电路图。专利文献2中公开的是一种将布置在存储单元阵列外部的接地用晶体管直接布置在存储单元阵列内的结构。使成为这样的结构后，则存在存储单元阵列的布置图案的均匀性由于设置在存储单元阵列内的接地用晶体管而大大地变坏的可能性。其结果是，存储单元的特性恶化的可能性提高。
于是，在本实施方式中，优选将第一、第二接地电路42、44内的晶体管BT、ST制成与存储单元内的单元晶体管形状相同。例如，如图3和图4所示，使晶体管BT(1，m)、ST(1，m)、存储单元内的单元晶体管CT的栅极长度和栅极宽度分别相等。这样一来，就能够尽可能地保持存储单元阵列40的布置图案的均匀性，从而能够良好地保持存储单元的特性。而且，除了栅极长度和栅极宽度以外，还使晶体管BT(1，m)、ST(1，m)与存储单元内的单元晶体管CT的栅极氧化膜的厚度相等，扩散层的形状等相同。
此外，在本实施方式中，说明的是设置了第一、第二接地电路42、44的情况，但设置二者中任一者也是可以的。例如可以在存储单元阵列40内仅布置一个第一接地电路42。
或者，还可以是第一、第二接地电路42、44分别布置一个，或者第一、第二接地电路42、44的布置数量各自不同。
在设置了多个第一、第二接地电路42、44的情况下，例如，如图2所示，将第一和第二晶体管BT、ST彼此靠近着布置在列方向上。而且，在存储单元阵列40内每隔规定的行数便设置一组第一、第二接地电路42、44组。这样一来，位线总控制布线BC、源极线总控制布线SC以及接地布线GD1组便被等间隔地布置在存储单元阵列40内。也就是说，能够谋求存储单元阵列40的布置图案的进一步均匀化，并且能够利用第一、第二接地电路42、44均匀地减少位线BL和源极线SL的电位上浮。
当在脉冲施加在所选择的位线BL上的状态下将该位线BL放电时，可以将例如H电平信号从位线总控制电路30输出到位线总控制布线BC。这样一来，因晶体管BT成为导通状态，故能够高速地进行位线BL的放电。同样，当在脉冲施加在所选择的源极线SL上的状态下将该源极线SL放电时，可以将例如H电平信号从源极线总控制电路20输出到源极线总控制布线SC。这样一来，因晶体管ST成为导通状态，故能够高速地进行极线SL的放电。
<第二实施方式>
图5是第二实施方式所涉及的半导体存储装置的电路图。图2和图5中同一符号表示同一构成要素，故省略说明。在图5所示的半导体存储装置中，位线和源极线与存储单元的连接关系与图2所示的半导体存储装置不同。而且，图5所示的第一、第二接地电路42、44的位置与图2所示的第一、第二接地电路42、44的位置上下相反。
在图5所示的存储单元阵列40内的存储单元MC中，单元晶体管CT的源极与源极线SLm相连接，漏极与电阻变化型存储元件MR的一端相连接。电阻变化型存储元件MR的另一端与位线BLm相连接。在本实施方式中，源极线SL是第一控制线，位线BL是第二控制线。
本实施方式所涉及的半导体存储装置的工作情况基本上与图2中的半导体存储装置的工作情况一样，不同的是在从存储单元MC读出数据时施加在电阻变化型存储元件MR上的电压的方向与图2中的半导体存储装置相反。
图6是图5所示的位线BLm和源极线SLm附近的布置状态图。因图3和图6中同一符号表示同一构成要素，故省略说明。如图6所示，源极线SLm、SLm+1是第一层布线，位线BLm、BLm+1是第三层布线。
图7是图6中A-A’的剖视图。如图7所示，电阻变化型存储元件的上部端子经接触与位线BLm相连接；电阻变化型存储元件的下部端子经第一、第二层布线和接触与单元晶体管CT的漏极相连接。单元晶体管CT的源极经接触与源极线SLm相连接。
以上，即使像本实施方式那样构成半导体存储装置，也能够获得与第一实施方式一样的效果。
<第三实施方式>
图8是第三实施方式所涉及的半导体存储装置的电路图。因图2和图8中同一符号表示同一构成要素，故省略说明。图8中的半导体存储装置在存储单元阵列40内包括第三接地布线即接地布线GD2这一点与图2中的半导体存储装置不同。
接地布线GD2在存储单元阵列40内沿列方向延伸，与接地布线GD1相交叉。接地布线GD1和接地布线GD2在交点处电连接。接地布线GD2的一端与接地线相连接。
图9是图8所示的位线BLm和源极线SLm附近的布置状态图。因图3和图9中同一符号表示同一构成要素，故省略说明。图9所示的布置情形是，在源极线SLm和位线BLm+1之间布置有第一层布线即接地布线GD2，这一点与图3所示的布置情形的不同。此外，图9中的A-A’剖视图与图4一样。
以上，在本实施方式中，因在存储单元阵列40内位线BL和源极线SL经布置成网格状的多条接地布线GD1、GD2接地，故抑制将它们接地时的电位上浮的效果更大。
此外，接地布线GD2有一条即可，但在布置多条接地布线GD2的情况下，优选在存储单元阵列40内每隔规定的列就布置一条接地布线GD2。因为这样能够谋求存储单元阵列40内的接地布线GD2的布置图案均匀化，而且在将位线BL和源极线SL接地时还能够均匀地抑制其电位上浮。
在本实施方式中，和位线BL一样，将接地布线GD2布置在第一布线层内，但还可以和源极线SL一样，接地布线GD2布置在第三布线层内。
<第四实施方式>
图10是第四实施方式所涉及的半导体存储装置的电路图。图5和图10中同一符号表示同一构成要素，故省略说明。图10中的半导体存储装置在存储单元阵列40内包括第三接地布线即接地布线GD2这一点和图5中的半导体存储装置不同。
接地布线GD2在存储单元阵列40内沿列方向延伸，与接地布线GD1相交叉。接地布线GD1和接地布线GD2在交点处电连接。接地布线GD2的一端与接地线相连接。
图11是图10所示的位线BLm和源极线SLm附近的布置状态图。图6和图11中同一符号表示同一构成要素，故省略说明。图11所示的布置情况为，第一层布线即接地布线GD2布置在位线BLm和源极线SLm+1之间，这一点与图6所示的布置情况不同。此外，图11中的A-A’剖视图与图7一样。
即使这样构成半导体存储装置，也能够获得和第三实施方式一样的效果。
此外，接地布线GD2有一条即可，但是在布置多条接地布线GD2的情况下，优选在存储单元阵列40内每隔规定的列便布置一条接地布线GD2。因为这样能够谋求存储单元阵列40内的接地布线GD2的布置图案均匀化，而且在将位线BL和源极线SL接地时还能够均匀地抑制其电位上浮。
在本实施方式中，和源极线SL一样，将接地布线GD2布置在第一层布线内，但还可以和位线BL一样，将接地布线GD2布置在第三布线内。
<第五实施方式>
图12是第五实施方式所涉及的半导体存储装置的电路图。因图8和图12的不同之处仅仅是存储单元阵列40内的电路结构不同，故在图12中，省略了字驱动电路2、行解码电路4、列门电路6、写驱动电路8、列解码电路10以及读出放大电路12。
图12中的半导体存储装置在存储单元阵列40内具有多个虚存储单元DMC、多条虚位线DBL、多条虚源极线DSL、多条虚字线DWL以及多个虚晶体管DBT、DST。
布置在存储单元阵列40内例如最左端之列的存储单元是虚存储单元DMC。包括栅极上连接有虚字线DWL的单元晶体管的存储单元、与接地布线GD2相邻的存储单元也是虚存储单元DMC。虚存储单元DMC结构与存储单元MC相同，由电阻变化型存储元件MR和与其相连接的单元晶体管CT构成。
与虚存储单元DMC相连接的位线和源极线分别是虚位线DBL和虚源极线DSL。因此，与接地布线GD2相邻的位线和源极线分别是虚位线DBL和虚源极线DSL。虚位线DBL和虚源极线DSL各自的一端与接地线相连接。
第一接地电路42包括例如四个虚晶体管DBT。虚晶体管DBT设置在第一接地电路42内两端侧和与接地布线GD2相邻的位置。各虚晶体管DBT的漏极分别和与其相对应的虚位线DBL相连接，源极共同与接地布线GD1相连接。位线总控制布线BC与虚晶体管DBT的栅极相连接。
第二接地电路44包括例如四个虚晶体管DST。虚晶体管DST设置在第二接地电路44内两端侧和与接地布线GD2相邻的位置。各虚晶体管DST的漏极分别和与其相对应的虚源极线DSL相连接，源极共同与接地布线GD1相连接。源极线总控制布线SC与虚晶体管DST的栅极相连接。
与第一接地电路42相邻的字线和与第二接地电路42相邻的字线是虚字线DWL。此外，还可以让多条字线中与位线总控制布线BC、源极线总控制布线SC以及接地布线GD1中的至少一布线相邻着布置的字线为虚字线DWL。将例如接地电位作为使栅极上连接有虚字线DWL的单元晶体管成为非导通状态的电位供向虚字线DWL。
一般倾向是，存储单元阵列40中与例如最左端、最右端之列相对应的存储单元的特性比位于存储单元阵列40内的中央部位的存储单元的特性差。特性差的存储单元有可能对正常存储单元的工作等造成不良影响。
于是，在本实施方式中，不将存储单元阵列40内最左端和最右端的存储单元作为存储单元使用，而是使其为虚存储单元DMC。这样一来，就能够良好地保持虚存储单元DMC以外的存储单元MC的特性。
因使第一、第二接地电路42、44内的晶体管BT、ST和单元晶体管CT形状相同，故能够使存储单元阵列40的布置图案均匀化。因此，通过设置第一、第二接地电路42、44，对布置在其附近的存储单元的特性造成不良影响的可能性就低。但是，在这些存储单元的特性恶化成为问题的情况下，可以使沿行方向与第一、第二接地电路42、44相邻的存储单元为虚存储单元DMC。
为了进一步减少设置接地布线GD2给存储单元的特性造成的影响，可以将沿列方向与接地布线GD2相邻的存储单元设定为虚存储举元DMC。
以上，根据本实施方式，不仅能够收到上述各实施方式的效果，还能够尽可能地消除正常存储单元的特性恶化。
<第六实施方式>
图13是第六实施方式所涉及的半导体存储装置的电路图。因图12和图13中同一符号表示同一构成要素，故省略说明。下面对与图12中的半导体存储装置不同之处进行说明。
将图12中的半导体存储装置的位线BL和源极线SL的位置对换即构成图13中的半导体存储装置。虚位线DBL和虚源极线DSL的布置情况也是二者的位置与图12中的半导体存储装置对换。伴随于此，第一、第二接地电路42、44的位置则与图12中的半导体存储装置的第一、第二接地电路42、44的位置上下相反。
即使这样构成半导体存储装置，也能够收到和第五实施方式一样的效果。
此外，在上述各实施方式中，将存储单元阵列40内的各布线布置在哪一个布线层内都是任意的。
-其它结构例-
在上述各实施方式中，说明的是位线BL和源极线SL平行的情况，但是例如一方沿列方向延伸，另一方沿行方向延伸也是可以的。
图14是位线BL和源极线SL正交时的半导体存储装置的结构之例。在该情况下，因在字驱动电路2内设置有用以控制施加给源极线SL的电压的电路，故在列门电路6和写驱动电路8内就不需要用于控制源极线SL的电路了。
图14所示的半导体存储装置是包括第一接地电路42的情况下的结构之例，但是还可以布置上第二接地电路。在该情况下，设置源极线总控制电路，并且将分别与源极线SL相对应的多个晶体管排列着布置在列方向上。只要布置成使各晶体管的漏极和与其分别相对应的源极线SL相连接，使将源极共同连接起来的接地布线沿着列方向延伸即可。只要用源极线总控制布线将各晶体管的栅极和源极线总控制电路连接起来即可。此外，能够将各布线布置在与图3、图4一样的层内。
可以将图8所示的接地布线GD2追加到图14所示的半导体存储装置中。在该情况下，只要将接地布线GD2布置在列方向上且使该接地布线GD2与位线BL在同一层内即可。而且，在布置第二接地电路的情况下，只要将另一条接地布线GD2布置在行方向上且使另一条接地布线GD2与源极线在同一层内即可。
可以将图12所示的虚位线DBL、虚源极线DSL、虚字线DWL、虚晶体管DBT、DST以及虚存储单元DMC追加到图14中。在该情况下，位于存储单元阵列40内的最左端和最右端之列的存储单元是虚存储单元DMC。
只要使与第一接地电路42相邻的字线和源极线分别为虚字线DWL和虚源极线DSL即可。在布置第二接地电路的情况下，只要使与第二接地电路相邻的位线为虚位线DBL即可。
只要将虚晶体管DBT布置在第一接地电路42内的例如两端侧，将虚晶体管DST布置在第二接地电路内的两端侧即可。
像图15所示的半导体存储装置那样，可以由在列方向上相邻的两个存储单元共同拥有一条源极线SL。
此外，在上述各实施方式中，说明的是使存储单元阵列40为三层布线构造的情况，但还可以使其为三层以上的构造。例如，如图16所示，可以使存储单元阵列为四层布线构造。
图16是用四层布线构成图4所示的存储单元阵列40时的剖视图。因图4、图16中同一符号表示同一构成要素，故省略说明。
如图16所示，在用四层布线构成存储单元阵列40的情况下，电阻变化型存储元件布置在例如第三层布线和第四层布线之间。
与用三层布线构成存储单元阵列的情况相比，这样用四层布线构成存储单元阵列40易于使存储单元的尺寸更小。
在上述各实施方式中，说明的是用电阻变化型存储元件作存储元件的半导体存储装置，但也可以是用其它存储元件构成的半导体存储装置。例如，可以使用磁阻式存储器(MRAM：Magnetoresistive RAM)、相变式存储器(PRAM：Phase Change RAM)等存储元件。
-产业实用性-
在本发明中，能够尽可能地保持存储单元阵列的布置图案的均匀性，且能够对存储单元阵列内的任一存储单元均匀地施加电压，故本发明在让半导体存储装置稳定工作时很有用。
-符号说明-
40 存储单元阵列
42 第一接地电路
44 第二接地电路
BC 位线总控制布线(第一信号布线)
BC_x 位线总控制布线的衬里布线
BL0-BLn 第一控制线、第二控制线
BT 第一晶体管
CT 单元晶体管
GD1 第一接地布线、第二接地布线
GD2 第三接地布线
MC 存储单元
MR 电阻变化型存储元件
SC 源极线总控制布线(第二信号布线)
SC_x 源极线总控制布线的衬里布线
SL0-SLn 第二控制线、第一控制线
ST 第二晶体管
WL0-WLi 字线
WL0_x-WLi_x 字线的衬里布线

Claims (14)

1.一种半导体存储装置，其具有存储单元阵列，该存储单元阵列由多个分别连接在第一控制线和第二控制线之间且分别包括存储元件和单元晶体管的存储单元布置成矩阵状而成，其特征在于：
所述存储单元阵列包括多条字线、分别与各列相对应且沿列方向延伸的多条所述第一控制线、分别与各列相对应且沿列方向延伸的多条所述第二控制线、至少一个第一接地电路以及至少一个第二接地电路，
该多条字线分别对应于该存储单元阵列的各行且沿着行方向延伸，该多条字线分别与布置在该行上的多个所述存储单元所包括的所述单元晶体管的栅极相连接，
该第一接地电路根据所给予的第一信号将所述多条第一控制线全部一起接地，
该第二接地电路根据所给予的第二信号将所述多条第二控制线全部一起接地，
所述第一接地电路包括：多个第一晶体管、第一接地布线以及第一信号布线，
该多个第一晶体管对应于所述多条第一控制线中的每条第一控制线而设，漏极与该第一控制线相连接，且排列着布置在行方向上，
该第一接地布线将所述多个第一晶体管的源极共同接地，且被布置在行方向上，
该第一信号布线与所述多个第一晶体管中每个第一晶体管的栅极相连接，将所述第一信号供给该栅极，且被布置在行方向上，
所述第二接地电路包括：多个第二晶体管、第二接地布线以及第二信号布线，
该多个第二晶体管对应于所述多条第二控制线中的每条第二控制线而设，漏极与该第二控制线相连接，且排列着布置在行方向上，
该第二接地布线将所述多个第二晶体管的源极共同接地，且被布置在行方向上，
该第二信号布线与所述多个第二晶体管中每个第二晶体管的栅极相连接，将所述第二信号供给该栅极，且被布置在行方向上，
所述存储单元阵列包括：沿列方向延伸与所述第一和第二接地布线交叉、在该交点处与所述第一和第二接地布线相连接且一端接地的第三接地布线，
所述第一和第二接地电路设置有多个，
且在所述存储单元阵列内每隔规定的行设置有一组所述第一和第二接地电路组，
所述第三接地布线设置有多条，且在所述存储单元阵列内每隔规定的列设置有一条所述第三接地布线。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一和第二接地布线是共同的接地布线。
3.根据权利要求1所述的半导体存储装置，其特征在于：
使栅极上连接有字线的单元晶体管成为非导通状态的电压供给该字线，该字线是所述多条字线中与所述第一和第二接地布线、所述第一和第二信号布线中至少一条信号布线相邻的字线。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述多条第一和第二控制线中与所述第三接地布线相邻的第一和第二控制线接地。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第三接地布线与所述第一和第二控制线中之任一控制线布置在同一布线层内。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述多条第一控制线是位线，
所述多条第二控制线是源极线。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述多条第一控制线是源极线，
所述多条第二控制线是位线。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一和第二晶体管各自的栅极宽度和栅极长度与存储单元所包括的单元晶体管的栅极宽度和栅极长度相等。
9.根据权利要求1所述的半导体存储装置，其特征在于：
包括：布置在用于布置所述第一信号布线的布线层上部的布线层内的、该第一信号布线的衬里布线、
布置在用于布置所述第二信号布线的布线层上部的布线层内的、该第二信号布线的衬里布线、以及
字线的衬里布线，
所述第一和第二信号布线用与存储单元所包括的单元晶体管的栅极所用材料一样的材料形成，
所述第一信号布线的衬里布线、所述第二信号布线的衬里布线以及所述字线的衬里布线布置在同一布线层内。
10.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一信号是一种在电压施加在所述多条第二控制线中之任一条第二控制线上以前使所述多个第一晶体管成为导通状态的信号。
11.根据权利要求1所述的半导体存储装置，其特征在于：
所述第二信号是一种在电压施加在所述多条第一控制线中之任一条第一控制线上以前使所述多个第二晶体管成为导通状态的信号。
12.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一信号是一种在所述多条第一控制线中之任一条第一控制线放电时使所述多个第一晶体管成为导通状态的信号。
13.根据权利要求1所述的半导体存储装置，其特征在于：
所述第二信号是一种在所述多条第二控制线中之任一条第二控制线放电时使所述多个第二晶体管成为导通状态的信号。
14.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储元件是电阻变化型存储元件。
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