JP2006185557A - 強誘電体メモリ装置 - Google Patents
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Abstract
【課題】 素子面積が小さく、誤読み出しの少ない強誘電体メモリ装置を提供する。
【解決手段】
第1のビット線及び第1のプレート線に接続された第1のメモリセルと、第2のビット線及び第1のプレート線に接続された第2のメモリセルと、プレート線制御信号に基づいて第1のプレート線の電圧を制御するプレート線制御回路と、プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、第1のビット線と遅延回路との間に設けられ、遅延信号に基づいて第1のビット線の電圧を変化させるキャパシタと、第1のビット線の電圧と第2のビット線の電圧とを比較して、第2のメモリセルに記憶されたデータを判定するセンスアンプと、を備えた強誘電体メモリ装置。
【選択図】 図1
【解決手段】
第1のビット線及び第1のプレート線に接続された第1のメモリセルと、第2のビット線及び第1のプレート線に接続された第2のメモリセルと、プレート線制御信号に基づいて第1のプレート線の電圧を制御するプレート線制御回路と、プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、第1のビット線と遅延回路との間に設けられ、遅延信号に基づいて第1のビット線の電圧を変化させるキャパシタと、第1のビット線の電圧と第2のビット線の電圧とを比較して、第2のメモリセルに記憶されたデータを判定するセンスアンプと、を備えた強誘電体メモリ装置。
【選択図】 図1
Description
本発明は強誘電体メモリ装置に関する。本発明は、特に、素子面積が小さく、読み出し速度が速い強誘電体メモリ装置に関する。
従来の半導体不揮発性メモリとして、特開平9−134594号公報(特許文献1)に開示されたものがある。上記従来の半導体不揮発性メモリは、常誘電体キャパシタおよびメモリセルと同形の強誘電体キャパシタを含むダミーセルを有し、強誘電体キャパシタが疲労する前のメモリセルのニ値の分極情報に対応する二つのデータ線電位の丁度中間電位より低い参照電位を発生させている。
特開平9−134594号公報
しかしながら、上記従来の半導体不揮発性メモリは、メモリセルとダミーセルを動作させる制御信号がそれぞれ異なり、これらの制御信号を生成するための回路を別途設けなければならない。また、上記従来の半導体不揮発性メモリは、ビット線毎にダミーセルが設けられているため、ビット線毎に常誘電体キャパシタを設けなければならないので、素子面積が大きくなるという問題が生じていた。
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記目的を達成するため、本発明の第1の形態によれば、第1のビット線及び第1のプレート線に接続された第1のメモリセルと、第2のビット線及び前記第1のプレート線に接続された第2のメモリセルと、プレート線制御信号に基づいて前記第1のプレート線の電圧を制御するプレート線制御回路と、前記プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、前記第1のビット線と前記遅延回路との間に設けられ、前記遅延信号に基づいて前記第1のビット線の電圧を変化させるキャパシタと、前記第1のビット線の電圧と前記第2のビット線の電圧とを比較して、前記第2のメモリセルに記憶されたデータを判定するセンスアンプと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
上記構成では、プレート線制御回路がプレート線制御信号に基づいてプレート線の電圧を変化させて第1のメモリセル及び第2のメモリセルに蓄積された電荷をそれぞれ第1のビット線及び第2のビット線に放出させるタイミングは、プレート線制御信号の電圧が変化するタイミングよりも遅延するところ、キャパシタはプレート線制御信号を遅延させた遅延信号に基づいて第1のビット線に電荷を供給することとなる。そして、センスアンプは、第2のメモリセルから放出された電荷が供給された第2のビット線の電圧を、キャパシタからも電荷が供給された第1のビット線の電圧を基準として、第2のメモリセルに記憶されたデータを判定することとなる。従って、上記構成によれば、簡易な構成で、第1のメモリセル及び第2のメモリセルからデータが読み出されたときに、第1のビット線の電圧を、第2のメモリセルに記憶されたデータが“0”である場合の第2のビット線の電圧と当該データが“1”である場合の第2のビット線の電圧との間に短時間で設定できるので、読み出し速度が速く、誤読み出しが少なく、素子面積が小さい強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、前記プレート線制御回路は、前記第1のプレート線の電圧を制御して、前記第1のメモリセル及び前記第2のメモリセルに蓄積された電荷を、それぞれ前記第1のビット線及び前記第2のビット線に放出させ、前記キャパシタは、前記第1のビット線に電荷を供給して前記第1のビット線の電圧を制御しており、前記遅延回路は、前記第1のメモリセル及び前記第2のメモリセルが前記第1のビット線及び前記第2のビット線に電荷を放出するタイミングが、前記キャパシタが前記第1のビット線に電荷を供給するタイミングと略一致するように、前記プレート線制御信号を遅延させて前記遅延信号を生成してもよい。
上記構成では、第2のメモリセルが第2のビット線に電荷を供給するタイミングが、キャパシタが第1のビット線に電荷を供給するタイミングと略一致することとなる。すなわち、当該キャパシタによって第1のビット線の電圧が変化し始めるタイミングは、第2のメモリセルによって第2のビット線の電圧が変化し始めるタイミングと略一致することとなる。従って、上記構成によれば、第1のビット線の電圧を、第2のメモリセルに記憶されたデータが“0”である場合の第2のビット線の電圧と当該データが“1”である場合の第2のビット線の電圧との間にさらに短時間で設定できるので、さらに読み出し速度が速く、誤読み出しが少ない強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置は、前記遅延信号に基づいて、前記センスアンプを動作させるか否かを制御するセンスアンプ制御回路をさらに備えてもよい。
上記構成では、センスアンプが遅延信号に基づいて動作を開始するので、さらに誤読み出しが少ない強誘電体メモリ装置を提供することができる。
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
図1は、本発明の強誘電体メモリ装置の一実施形態を示す図である。強誘電体メモリ装置100は、メモリセルアレイ110と、ワード線制御回路120と、プレート線制御回路130と、センスアンプ140と、遅延回路150と、センスアンプ制御回路160と、接地回路170と、キャパシタの一例である常誘電体キャパシタCAPとを備えて構成される。
メモリセルアレイ110は、アレイ状に配置されたn×m個(n、mは2以上の正の整数)のメモリセルMCと、m個のメモリセルDMCとを有して構成される。メモリセルMCは、ワード線WL1〜m、プレート線PL1〜m、及び第2のビット線の一例であるビット線BL1〜nに接続されており、また、メモリセルDMCは、ワード線WL1〜m、プレート線PL1〜m、及び第1のビット線の一例であるダミービット線DBLに接続されている。具体的には、各ワード線WL1〜m及び各プレート線PL1〜mには1つのメモリセルDMCが接続されており、ダミービット線DBLにはm個のメモリセルDMCが接続されている。
メモリセルMCは、n型MOSトランジスタTR及び強誘電体キャパシタCを有する。n型MOSトランジスタTRは、ゲートがワード線WL1〜mに接続され、ソースがビット線BL1〜nに接続され、ドレインが強誘電体キャパシタCの一方端に接続されており、ワード線WL1〜mの電圧に基づいて、ビット線BL1〜nを強誘電体キャパシタCの一方端に接続するか否かを切り換える。また、強誘電体キャパシタCは、その他方端がプレート線PL1〜mに接続されている。そして、強誘電体キャパシタCは、その一方端と他方端の電位差、すなわち、ビット線BL1〜nとプレート線PL1〜mとの電位差に基づいて、所定のデータを記憶し保持する。
メモリセルDMCは、n型MOSトランジスタDTR及び強誘電体キャパシタDCを有する。n型MOSトランジスタDTRは、ゲートがワード線WL1〜mに接続され、ソースがダミービット線DBLに接続され、ドレインが強誘電体キャパシタDCの一方端に接続されており、ワード線WL1〜mの電圧に基づいて、ダミービット線DBLを強誘電体キャパシタDCの一方端に接続するか否かを切り換える。また、強誘電体キャパシタDCは、その他方端がプレート線PL1〜mに接続されている。そして、強誘電体キャパシタDCは、その一方端と他方端の電位差、すなわち、ダミービット線DBLとプレート線PL1〜mとの電位差に基づいて、所定のデータを記憶し保持する。
ワード線制御回路120は、強誘電体メモリ装置100の外部から供給されたアドレス信号に基づいて、ワード線WL1〜mの電圧を制御する。ワード線制御回路120は、例えば当該アドレス信号がワード線WL1及びビット線BL1に接続されたメモリセルMCを示す場合、ワード線WL1の電圧を他のワード線WL2〜mの電圧より高くして、ワード線WL1を選択する。
プレート線制御回路130は、当該アドレス信号に基づいて、プレート線PL1〜mの電圧を制御する。また、プレート線制御回路130にはプレート線制御信号PLEが供給されており、プレート線制御回路130は、プレート線制御信号PLEに基づいて、プレート線PL1〜mの電圧を変化させるタイミングを制御する。プレート線制御回路130は、例えば当該アドレス信号がプレート線PL1及びビット線BL1に接続されたメモリセルMCを示す場合、プレート線制御信号PLEが示すタイミングで、プレート線PL1の電圧を他のプレート線PL2〜mより高くして、プレート線PL1を選択する。
センスアンプ140は、ビット線BL1〜n及びダミービット線DBLに接続されており、メモリセルMCに記憶されたデータを判定する。本実施形態において、センスアンプ140は、メモリセルが接続されたビット線BL1〜nの電圧をダミービット線DBLの電圧と比較して、当該メモリセルに記憶されていたデータを判定する。センスアンプ140の具体的な動作については後述する。
遅延回路150は、プレート線制御信号PLEを遅延した遅延信号DLYを生成し、センスアンプ制御回路160及び常誘電体キャパシタCAPに供給する。遅延回路150の詳細な構成については、図2で後述する。
センスアンプ制御回路160は、センスアンプ140を動作させるタイミングを制御する。具体的には、センスアンプ制御回路160は、供給された遅延信号DLYが示すタイミングに基づいて、センスアンプ制御信号SAONを生成し、センスアンプ140に供給する。
接地回路170は、ビット線BL1〜n及びダミービット線DBLを接地するか否かを切り換える。接地回路170は、ソースが接地され、ドレインがビット線BL1〜n又はダミービット線DBLに接続され、ゲートに信号DISが供給されたn+1個のn型MOSトランジスタ172を有して構成されており、信号DISの電圧に基づいて、ビット線BL1〜n及びダミービット線DBLを接地するか否かを切り換える。
常誘電体キャパシタCAPは、一方端がダミービット線DBLに接続されており、他方端が遅延回路150の出力に接続されている。そして、常誘電体キャパシタCAPは、その他方端に供給された遅延信号DLYの電圧に基づいて、ダミービット線DBLの電圧を制御する。なお、本実施形態では常誘電体キャパシタCAPを用いているが、これに代えて強誘電体キャパシタを用いてもよい。
図2は、遅延回路150の構成の一例を示す図である。図2(a)は、遅延回路150をインバータを用いて構成した例を、図2(b)は、遅延回路150を強誘電体キャパシタを用いて構成した例を示す図である。
図2(a)に示す例において、遅延回路150は、縦列接続された複数のインバータ151〜154と、スイッチSW1及びSW2とを有する。インバータ151の入力には、遅延回路150に供給されるプレート線制御信号PLEが供給されている。また、スイッチSW1及びSW2は、それぞれインバータ152及び154の出力と遅延回路150の出力との間に設けられている。そして、スイッチSW1及びSW2の一方をオン状態として(同図ではスイッチSW1をオン状態としている)、インバータ151及び152、又はインバータ151〜154よってプレート線制御信号PLEが遅延され、遅延信号DLYが出力される。
図2(b)に示す例において、遅延回路150は、縦列接続されたインバータ155及び156と、複数のスイッチSW1〜4と、複数の強誘電体キャパシタ157−1〜4とを有する。強誘電体キャパシタ157−1及び3は、一方端がそれぞれスイッチSW1及びSW3を介してインバータ155の出力とインバータ156との間の経路Aに接続されており、他方端に動作電圧VCCが供給されている。また、強誘電体キャパシタ157−2及び4は、一方端がそれぞれスイッチSW3及びSW4を介して経路Aに接続されており、他方端が接地されている。そして、複数のスイッチSW1〜SW4のうちの1以上をオン状態として(同図ではスイッチSW3及びSW4をオン状態としている)、経路Aに所定の容量を付加することによってプレート線制御信号PLEが遅延され、遅延信号DLYが出力される。
なお、インバータ及び強誘電体キャパシタ並びにスイッチの数は、遅延回路150がプレート線制御信号PLEを遅延すべき時間に応じて適宜増減できる。また、図2に示した例では、遅延回路150は、プレート線制御信号PLEをそのまま遅延した信号を遅延信号PLYとして出力しているが、プレート線制御信号PLEに含まれる所定のエッジのみを遅延させた信号を遅延信号DLYとして出力してもよい。
図3は、本実施形態の強誘電体メモリ装置100の動作を示すタイミングチャートである。図1及び図3を参照して、ワード線WL1、プレート線PL1及びビット線BL1に接続されたメモリセルに記憶されたデータを読み出す場合を例に、強誘電体メモリ装置100の動作について説明する。
なお、以下の例において各信号は、L論理又はH論理を示すディジタル信号である。以下の例において、各信号がL論理を示すときの当該信号の電圧は接地電圧であり、各信号がH論理を示すときの当該信号電圧は、強誘電体メモリ装置100の駆動電圧であるVCC、VDD、又はVPPである。なお、各信号の電圧は、これに限られるものではなく、H論理を示すときの信号の電圧が、L論理を示すときの信号の電圧より高いものであればよい。
まず、ワード線制御回路120が、ワード線WL1の電圧を上昇させて、n型MOSトランジスタTRをオンし、強誘電体キャパシタCの一方端とビット線BL1とを接続する。本実施形態では、ワード線WL1はメモリセルDMCにも接続されており、n型MOSトランジスタTRがオンしたときに、ワード線WL1に接続されたメモリセルDMCのn型MOSトランジスタDTRもオンするので、強誘電体キャパシタDCの一方端もダミービット線DBLに接続される。
次に、信号DISをH論理からL論理に変化させて、n型MOSトランジスタ172をオフし、接地されたビット線BL1〜n及びダミービット線DBLを浮遊状態とする。
次に、プレート線制御回路130が、プレート線制御信号PLEがL論理からH論理に変化するタイミングに応じて、プレート線PL1の電圧をVCCに上昇させる。このとき、プレート線制御信号PLEがL論理からH論理に変化してからプレート線PL1の電圧が上昇し始めるまで遅延が生じており、プレート線PL1の電圧は、プレート線制御信号PLEの論理値が変化してから時間Δt後に上昇を開始する。
プレート線PL1の電圧、すなわち、強誘電体キャパシタCの他方端の電圧が上昇すると、当該強誘電体キャパシタCに記憶されたデータに応じて、強誘電体キャパシタCからビット線BL1に電荷が放出され、ビット線BL1の電圧が上昇する。具体的には、ビット線BL1の電圧は、強誘電体キャパシタCにデータ“1”が記憶されている場合(図中実線)に、強誘電体キャパシタCにデータ“0”が記憶されている場合(図中一点鎖線)よりも高く上昇する。
一方、遅延回路150は、プレート線制御信号PLEを遅延させて遅延信号DLYを生成するので、プレート線制御信号PLEがL論理からH論理に変化すると、これに遅れたタイミングで遅延信号DLYもL論理からH論理に変化する。本実施形態において、遅延回路150は、プレート線制御信号PLEを時間Δt(すなわち、プレート線制御信号PLEがL論理からH論理に変化してからプレート線PL1の電圧が上昇し始めるまでの時間)遅延できるように遅延量が調整されているので、遅延信号DLYがL論理からH論理に変化するタイミングは、同図に示すように、プレート線PL1の電圧が上昇するタイミングと略一致する。
遅延信号DLYがL論理からH論理に変化すると、常誘電体キャパシタCAPの他方端にVCCが供給される。常誘電体キャパシタCAPは、他方端にVCCが供給されると、カップリングにより一方端の電圧、すなわち、ダミービット線DBLの電圧も上昇する。また、本実施形態では、メモリセルDMCにはデータ“0”が記憶されており、プレート線PL1の電圧が上昇すると、プレート線PL1に接続された強誘電体キャパシタDCからダミービット線DBLに電荷が放出され、これによってもダミービット線DBLの電圧は上昇する。従って、ダミービット線DBLの電圧は、プレート線PL1の電圧が上昇するタイミングにおいて、強誘電体キャパシタDCから放出された電荷によって上昇するとともに、常誘電体キャパシタCAPから供給される電荷によってさらに上昇する。ここで、常誘電体キャパシタCAPの容量は、ダミービット線DBLの電圧が、メモリセルMCにデータ“0”が記憶されていた場合におけるビット線BL1の電圧と、データ“1”が記憶されていた場合におけるビット線BL1の電圧との間となるように設定されている。常誘電体キャパシタCAPの容量は、望ましくは、ダミービット線DBLの電圧が、メモリセルMCにデータ“0”が記憶されていた場合におけるビット線BL1の電圧と、データ“1”が記憶されていた場合におけるビット線BL1の電圧との中間の電圧となるように設定される。
次に、センスアンプ制御回路160が、遅延信号DLYがL論理からH論理に変化するタイミングに応じて、センスアンプ制御信号SAONをL論理からH論理に変化させて、センスアンプ140の動作を開始させる。センスアンプ140は、センスアンプ制御信号SAONがL論理からH論理に変化すると、ビット線BL1の電圧をダミービット線DBLの電圧と比較して、ビット線BL1に接続されたメモリセルMCに記憶されたデータを判定する。本実施形態では、上述のとおり、メモリセルMCからデータが読み出されたとき、すなわち、メモリセルMC及びDMCから電荷が放出されたときのダミービット線DBLの電圧は、メモリセルMCにデータ“0”が記憶されていた場合におけるビット線BL1の電圧と、データ“1”が記憶されていた場合におけるビット線BL1の電圧との間となるように設定されている。従って、センスアンプ140は、ビット線BL1の電圧がダミービット線DBLの電圧より高い場合には、ビット線BL1に接続されたメモリセルMCにはデータ“1”が記憶されていたと判定し、ビット線BL1の電圧がダミービット線DBLの電圧より低い場合には、当該メモリセルMCにはデータ“0”が記憶されていたと判定する。
次に、プレート線制御信号PLEがH論理からL論理に変化すると、プレート線制御回路130はプレート線PL1の電圧を0Vとして、メモリセルMCにデータの再書き込みを行う。また、遅延回路150は、遅延信号DLYをH論理からL論理に変化させ、センスアンプ制御回路160は、センスアンプ制御信号SAONをH論理からL論理に変化させる。そして、信号DISをL論理からH論理に変化させて、ビット線BL1〜n及びダミービット線DBLを接地した後に、ワード線制御回路120がワード線WL1の電圧を0Vとして、初期状態となる。以上の動作により、強誘電体メモリ装置100は読み出し動作を完了する。
以上、本実施形態によれば、簡易な構成で、メモリセルDMC及びメモリセルMCからデータが読み出されたときに、ダミービット線DBLの電圧を、メモリセルMCに記憶されたデータが“0”である場合のビット線BL1〜nの電圧と当該データが“1”である場合のビット線BL1〜nの電圧との間に短時間で設定できるので、読み出し速度が速く、誤読み出しが少なく、素子面積が小さい強誘電体メモリ装置を提供することができる。
本実施形態では、メモリセルMCがビット線BL1〜nに電荷を供給するタイミングが、キャパシタがダミービット線DBLに電荷を供給するタイミングと略一致することとなる。すなわち、当該キャパシタによってダミービット線DBLの電圧が変化し始めるタイミングは、メモリセルMCによってビット線BL1〜nの電圧が変化し始めるタイミングと略一致することとなる。従って、本実施形態によれば、ダミービット線DBLの電圧を、メモリセルMCに記憶されたデータが“0”である場合のビット線BL1〜nの電圧と当該データが“1”である場合のビット線BL1〜nの電圧との間にさらに短時間で設定できるので、さらに読み出し速度が速く、誤読み出しが少ない強誘電体メモリ装置を提供することができる。
本実施形態では、センスアンプ140が遅延信号に基づいて動作を開始するので、さらに誤読み出しが少ない強誘電体メモリ装置を提供することができる。
本実施形態では、参照電圧となるダミービット線DBLの電圧を常誘電体キャパシタCAP及び遅延回路150という極めて簡易な構成で制御しており、しかもこれらの構成はメモリセルアレイ110の内に設けなくともよいため、素子レイアウトの柔軟性が高く、素子面積が小さい強誘電体メモリ装置を提供できる。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
100・・・強誘電体メモリ装置、110・・・メモリセルアレイ、120・・・ワード線制御回路、130・・・プレート線制御回路、140・・・センスアンプ、150・・・遅延回路、160・・・センスアンプ制御回路、170・・・接地回路
Claims (3)
- 第1のビット線及び第1のプレート線に接続された第1のメモリセルと、
第2のビット線及び前記第1のプレート線に接続された第2のメモリセルと、
プレート線制御信号に基づいて前記第1のプレート線の電圧を制御するプレート線制御回路と、
前記プレート線制御信号を遅延させた遅延信号を生成する遅延回路と、
前記第1のビット線と前記遅延回路との間に設けられ、前記遅延信号に基づいて前記第1のビット線の電圧を変化させるキャパシタと、
前記第1のビット線の電圧と前記第2のビット線の電圧とを比較して、前記第2のメモリセルに記憶されたデータを判定するセンスアンプと、
を備えたことを特徴とする強誘電体メモリ装置。 - 前記プレート線制御回路は、前記第1のプレート線の電圧を制御して、前記第1のメモリセル及び前記第2のメモリセルに蓄積された電荷を、それぞれ前記第1のビット線及び前記第2のビット線に放出させ、
前記キャパシタは、前記第1のビット線に電荷を供給して前記第1のビット線の電圧を制御しており、
前記遅延回路は、前記第1のメモリセル及び前記第2のメモリセルが前記第1のビット線及び前記第2のビット線に電荷を放出するタイミングが、前記キャパシタが前記第1のビット線に電荷を供給するタイミングと略一致するように、前記プレート線制御信号を遅延させて前記遅延信号を生成することを特徴とする請求項1記載の強誘電体メモリ装置。 - 前記遅延信号に基づいて、前記センスアンプを動作させるか否かを制御するセンスアンプ制御回路をさらに備えたことを特徴とする請求項1又は2記載の強誘電体メモリ装置。
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