CN105448330B - 电阻式随机存取存储器装置以及其形成方法 - Google Patents

Abstract

一种电阻式随机存取存储器RRAM装置以及其形成方法，该装置包括多个位格、多条字线、多条位线、以及多条源极线。每个位格包括一晶体管以及电阻性元件，其中，对每个位格来说，所述晶体管包括一栅极、一源极和一漏极，以及所述电阻性元件耦接至所述晶体管的所述漏极。每条字线设置为互相平行，且耦接至所述晶体管的各自栅极。每条位线设置为互相平行且与所述多条字线相交，且通过所述电阻性元件耦接至所述晶体管的各自漏极。所述多条源极线设置为相互平行且与所述多条位线互相平行。本发明的重设动作中只有连接到重设位格的相邻位格的位线需要被预充电，因此，位线充电时间以及电流会被减低，重设时间会降低，且电力效率也会增加。

Description

电阻式随机存取存储器装置以及其形成方法

技术领域

本发明是有关于半导体电路，尤其适用于电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)装置以及其形成方法。

背景技术

存储器装置或内嵌式存储器装置的集成电路(Integrated circuits)常用于各种电子装置，例如通信装置、多媒体装置、计算机装置、网络装置、消费者装置、以及其他电子装置。电阻式随机存取存储器装置为使用半导体制造工艺制成的非易失性存储器装置。

RRAM装置以介电质的原理动作，该介电质通常处于非导通状态，且可通过足够的高压所产生的电阻丝或导通路径而变为导通状态。各种不同的机制可用于形成导通路径，包括缺陷、金属漂移(metal migration)、以及其他机制。RRAM装置可采用各种介电质材料。介电质元件可通过使用合适的电压而重设为非导通状态或高电阻状态，或设定为导通状态或低电阻状态。

于重设程序中，RRAM装置通常需要消耗大量电流来预充电所有的位线，借以重设某些存储器单元同时避免重设其他不想要重设的存储器单元。

发明内容

本发明的目的在于提供一种RRAM存储器装置以及其形成方法，用以减低重设电流，降低重设时间，且增加RRAM存储器装置的电力效率。

基于所述目的，本发明揭露了一种电阻式随机存取存储器(Resistive RandomAccess Memory，RRAM)装置，包括多个位格、多条字线、多条位线、以及多条源极线。每个位格包括一晶体管以及电阻性元件，其中，对每个位格来说，所述晶体管包括一栅极、一源极和一漏极，以及所述电阻性元件耦接至所述晶体管的所述漏极。每条字线设置为互相平行，且耦接至所述晶体管的各自栅极。每条位线设置为互相平行且与所述多条字线相交，且通过所述电阻性元件耦接至所述晶体管的各自漏极。所述多条源极线设置为相互平行且与所述多条位线互相平行。

本发明还揭露了一种形成方法，适用于形成一RRAM装置，包括：提供多个位格，每个位格包括一晶体管以及电阻性元件，其中，对每个位格来说，所述晶体管包括一栅极、一源极和一漏极，以及所述电阻性元件耦接至所述晶体管的所述漏极；提供多条字线，设置为互相平行，且耦接至所述晶体管的各自栅极；提供多条位线，设置为互相平行且与所述多条字线相交，通过所述电阻性元件耦接至所述晶体管的各自漏极；以及提供多条源极线，设置为彼此相互平行并与所述多条位线互相平行。

本发明的重设动作中只有连接到重设位格的相邻位格的位线需要被预充电，而连接到其他位格的则不需预充电且可连接到地电位，因此，位线充电时间以及电流会被减低，重设时间会降低，且电力效率也会增加。本发明使用和位线平行且和字线垂直的源极线，可避免在重设动作中预充电位线时消耗过多电流，可以进一步减少RRAM装置的重设时间以及增加RRAM装置的电力效率。

附图说明

图1显示根据本发明一实施例中RRAM装置的电路图。

图2显示本发明另一实施例中RRAM装置的布置图。

图3显示根据本发明一实施例形成RRAM装置的方法的流程图。

符号说明：

1～RRAM装置；

WL<0>、WL<1>、…、WL<1023>～字线；

BL<0>、BL<1>、…、BL<127>～位线；

SL<0>、SL<1>、…、SL<63>～源极线；

10a、10b、20～位格；

R10a、R10b～电阻性元件；

T10a、T10b～晶体管；

AAL1、AAL2、…、AAL6～主动区段；

gnd～地电位；

20～位格；

22～源极线接触；

3～方法；以及

S300、S302、…、S308～步骤。

具体实施方式

在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。

本发明实施例提供电阻式随机存取存储器(RRAM)装置的阵列构造。更具体来说，实施例提供RRAM装置内所包含的位格存储器阵列。实施例中使用的“RRAM装置”或“电阻式存储器装置”一词代表使用切换媒介的存储器装置，该切换媒介的电阻能通过使用电信号而不需让切换媒介产生铁电性(ferroelectricity)、磁化(magnetization)和相位变化进行控制。RRAM装置形成非易失性存储器单元，借以当电源关闭时保留数据。后续可通过合适的电压设定或重设形成的电阻元件。

图1显示根据本发明实施例中一种RRAM装置1的电路图，包括以阵列形式设置的位格、以水平方向延伸的字线WL<0>到WL<1023>、以垂直方向延伸的位线BL<0>到BL<127>、以及同样以垂直方向延伸的源极线SL<0>到SL<63>。位线和源极线之间互相平行，且与字线垂直。

每个位格皆相同，且包括1晶体管/1电阻(1T1R)位格，该1T1R位格包括一个晶体管和一个电阻性元件。以图1的位格10a为例，位格10a包括晶体管T10a和电阻性元件R10a。在每个位格中，晶体管包括一栅极、一源极和一漏极，该栅极耦接到多条字线之一；该源极和漏极中的一个耦接至多条源极线之一，该源极和漏极中另一个耦接至位格的相应电阻性元件的一端。相应电阻性元件的另一端耦接至多条位线之一。例如，针对位格10a来说，晶体管T10a的栅极耦接至字线WL<0>，晶体管T10a的源极/漏极中的一个耦接至源极线SL<0>，晶体管T10a的源极/漏极中另一个耦接至电阻性元件R10a的一端，且电阻性元件R10a的另一端耦接至位线BL<0>。每条位线负载可以是250fF。

电阻性元件用于存储信息或数据。通过相应字线指定晶体管地址可读取电阻性元件内的存储信息。例如通过打开相应字线WL<0>可读取电阻性元件R10a内信息至相应位线BL<0>，且可读取电阻性元件R10b内信息至相应位线BL<1>。

每个位格可被设定或重设。重设动作包含在电阻性元件两端跨接第一电压以切断电阻丝(filament)和导通路径，借此将电阻性元件重置于高电阻；设定动作包含在电阻性元件两端跨接第二电压且于电阻性元件内重新形成电阻丝或导通路径借以产生低电阻。一种存储器控制器(未图示)会对字线WL<0>到WL<1023>、位线BL<0>到BL<127>和源极线SL<0>到SL<63>的每条线使用两种可能的逻辑电平之一，用以设定或重设RRAM装置1的位格。所述两种可能的逻辑电平为逻辑高电平和逻辑低电平。例如，逻辑高电平可为2V且逻辑低电平可为0V。位格10a的电阻性元件R10a可通过将字线WL<0>和源极线SL<0>设为逻辑高电平以及将位线BL<0>设为逻辑低电平而重设，借此将电阻性元件由低切换至高电阻。位格10a的电阻性元件R10a可通过将字线WL<0>和位线BL<0>设为逻辑高电平，以及将源极线SL<0>设为逻辑低电平，将电阻性元件由高切换至低电阻。位格10a的电阻性元件R10a可通过对字线WL<0>设定逻辑低电平，或对字线WL<0>设定逻辑高电平且对位线BL<0>和源极线SL<0>设定相同的逻辑电平(例如逻辑高电平或逻辑低电平)而维持不变。

每对相邻位格共用一源极线，即每对相邻位格以镜射的位置来设置，其中相邻位格对的相反源极或漏极连接至相同的源极线。例如，一对相邻位格10a和10b设置为以镜射位置设置，其中晶体管T10a和T10b的相反源极/漏极连接到相同的源极线SL<0>。共用的源极线可减低电路面积和制造费用。

于一实施例中，位格10a被重设而同时其他位格不需重设。因此，对字线WL<0>设定逻辑高电平且同时将字线WL<1>到WL<1023>设为逻辑低电平，或是地电位gnd。位格10a通过将源极线SL<0>设为逻辑高电平且位线BL<0>设为逻辑低电平而被重设。相邻位格10b通过将位线BL<1>设为逻辑高电平而避免被重设。换句话说，重设动作中只有连接到重设位格的相邻位格的位线需要被预充电，而连接到其他位格的则不需预充电且可连接到地电位gnd。因此位线充电时间以及电流会被减低，导致重设时间降低且电力效率增加。

另外，由于每对位格受到不同的源极线控制，所以能够同时对不同对位格的位格进行设定动作和重设动作。

虽然图1的电路图显示字线沿着水平方向延伸且位线和源极线沿着垂直方向延伸，本领域技术人员可知实施例中的方向仅为相对值，且位线和源极线的延伸方向可置于与字线的延伸方向大致正交的各个不同方向，图1的参考值仅为举例，并非用以限制本发明。

翻到图2，其中显示本发明实施例中RRAM装置1的布置图。如图2所示，RRAM装置1包括一位格阵列，该位格阵列包括位格20、沿着垂直方向伸展的位线BL<0>到BL<3>和源极线SL<0>和SL<1>、沿着水平方向伸展且与位线BL和源极线SL大致垂直的字线WL<0>到WL<3>、沿着对角方向伸展的主动区段AAL1到AAL6，以及源极线接触22。形成晶体管栅极的部分通常由主动区段AAL1到AAL6以及字线WL<0>到WL<3>的交叉点表示。

位格20设置在主动区段AAL1到AAL6和位线BL<0>到BL<3>的交叉点。相邻位格20设置在垂直方向延伸的栏内。每个位格包括晶体管(未图示)和连接到晶体管的电阻性元件(未图示)连接。根据电阻性元件两端跨越的电压，位格20可被“设定”或“重设”。通过相应字线对晶体管设定地址可读取电阻性元件内的存储信息。例如信息可被读取至相应位线。

每对相邻位格共用共同源极线。例如位线BL<3>和BL<2>上的相邻位格20共用共同源极线SL<1>，且位线BL<1>和BL<0>上的相邻位格20共用共同源极线SL<0>。

源极线接触22设置于主动区段AAL1到AAL6以及源极线SL<0>和SL<1>的交叉点。源极线接触22也以栏的结构配置并依垂直的方向延伸。

字线WL<0>到WL<3>与位线BL<0>到BL<3>和源极线SL<0>和SL<1>呈大致正交，且可互相以规律或不规律的距离设置。

主动区段AAL1到AAL6为由左上至右下以及由右上至左下方向伸展的X形形成。另外，主动区段可与位线和源极线间形成15到45度的角度(角主动线)。例如，主动区段AAL1到AAL6可与位线BL<0>到BL<3>和源极线SL<0>、SL<1>间成40度角。角主动区段允许位线和源极线间互相平行设置。X形角主动区段允许字线与位线和源极线间互相垂直设置。

在某些实施例中可以实现角位线、角源极线和角字线。例如角字线可以大致90度穿过角主动区段。

图1和图2中的RRAM装置1使用和位线平行且和字线垂直的源极线，可避免在重设动作中预充电位线时消耗过多电流，进而减少RRAM装置的重设时间以及增加RRAM装置的电力效率。

图3显示根据本发明实施例形成图1和图2中RRAM装置1的方法3的流程图。以下说明使用图2中RRAM装置1详细解释方法3的步骤。

方法3开始后，首先于半导体基底上提供多个位格20(S302)。每个位格20包括一个晶体管和一个电阻性元件。晶体管包括源极、漏极、和栅极电极。电阻性元件包括2个端点，且其电阻值会由以不同的电压跨越电阻性元件而改变。

下一步，方法3提供多条字线WL，各条字线WL互相平行。每条字线WL耦接至位格20的晶体管的各自栅极电极(S304)。栅极电极与通道电性隔离，该通道通过栅极介电质连接源极和漏极电极。栅极电极可成为字线WL的一部分或可形成隔离栅极电极，该隔离栅极电极以相应字线WL连接。

方法3提供多条位线BL，各条位线BL间互相平行且与多条字线WL相交。每条位线BL通过位格20的电阻性元件耦接至晶体管的各自漏极(S306)。于某些实现方式中，多条位线BL和多条字线WL之间大致垂直。于其他实现方式中，多条位线BL和多条字线WL之间的角度小于90度。多条位线BL和主动区段的交叉点形成位格20，该主动区段沿着RRAM装置1的对角伸展。主动区段与位线BL间的角度可在15到45度之间。

接着，方法3提供多条源极线SL，各条源极线SL间互相平行且与多条位线BL平行(S308)。每条源极线SL耦接至位格20的晶体管的各自源极电极。另外，每条源极线SL可由一对相邻位格20共用。于某些实现方式中，多条源极线SL与多条字线WL大致垂直。于其他实现方式中，源极线SL和多条字线WL间的角度小于90度。在多条源极线SL和主动区段的交叉点形成源极线接触22。

在重设动作中，由于每条源极线SL与位线BL互相平行，所以不需对所有的位线预充电。因此实施例中RRAM装置1采用的重设动作仅需较低的重设电流以及可减低重设时间。另外，根据实施例的电路设定，RRAM装置1能够对二或多个位格20同时执行设定以及重设动作。

方法3到此即完成并结束。

方法3采用和位线平行且和字线垂直的源极线，可避免在重设动作中预充电位线时消耗过多电流，进而减少RRAM装置的重设时间以及增加RRAM装置的电力效率。

说明书使用的“判定”一词包括计算、估算、处理、取得、调查、查找、确定、以及类似意义。“判定”也包括解决、检测、选择、获得、以及类似的意义。

说明书使用的“或”一词表示包含的“或”而非排除的“或”。即若非另外提出或内容中明显写出，“X使用A或B”这句话想要表示自然包含的排列。另外，实施例和权利要求中的“一个”应通常表示“一或多个”，除非另外提出或内容中明显写出要表现的是单独形式。

另外，本发明描述的各种逻辑区块、模组、以及电路可以使用通用处理器(GeneralPurpose Processor)、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑元件(FieldProgrammable Gate Array，FPGA)或其他可程控逻辑元件、离散式逻辑电路或晶体管逻辑栅、离散式硬件元件、或用于执行本发明所描述的执行的功能的其任意组合。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机。

本发明描述的各种逻辑区块、模组、单元、以及电路的操作以及功能可以利用电路硬件或嵌入式软件代码加以实现，该嵌入式软件代码可以由一处理器存取以及执行。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的为准。

Claims (10)

1.一种电阻式随机存取存储器RRAM装置，其特征在于，包括：

多个位格，每个位格包括一晶体管以及一电阻性元件，其中，对所述每个位格来说，所述晶体管包括一栅极、一源极和一漏极，而所述电阻性元件耦接至所述晶体管的所述漏极；

多条字线，设置为互相平行，且耦接至所述晶体管的各自栅极；

多条位线，设置为互相平行，且与所述多条字线相交，通过所述电阻性元件耦接至所述晶体管的各自漏极；以及

多条源极线，设置为互相平行，且与所述多条位线互相平行，每条源极线耦接至所述多个位格的两相邻位格的所述晶体管的各自源极，当和所述多个位格的一第二位格相邻的一第一位格被重设时，只将连接到所述第二位格的所述晶体管的一第二漏极的一第二位线预充电至一高电平电压。

2.如权利要求1所述的RRAM装置，其特征在于，当所述第一位格被重设时，所述第一和第二位格之外的一第三位格会被同时设定。

3.如权利要求1所述的RRAM装置，其特征在于，还包括：

多个主动区段，与所述多条位线和所述多条源极线相交，其中，所述多个位格在所述多个主动区段和所述多条位线的多个第一交叉点形成，其中，所述多个主动区段与所述多条位线和所述多条源极线间形成15到45度的角度；以及

多条源极线接触，设置于所述多个主动区段和所述多条源极线的多个第二交叉点。

4.如权利要求3所述的RRAM装置，其特征在于，所述多条字线与所述多个主动区段大致垂直。

5.如权利要求1所述的RRAM装置，其特征在于，所述多条字线与所述多条位线和所述多条源极线大致垂直。

6.一种形成方法，适用于形成一RRAM装置，其特征在于，包括：

提供多个位格，每个位格包括一晶体管以及一电阻性元件，其中，对所述每个位格来说，所述晶体管包括一栅极、一源极和一漏极，而所述电阻性元件耦接至所述晶体管的所述漏极；

提供多条字线，设置为互相平行，且耦接至所述晶体管的各自栅极；

提供多条位线，设置为互相平行，且与所述多条字线相交，通过所述电阻性元件耦接至所述晶体管的各自漏极；以及

提供多条源极线，设置为互相平行，且与所述多条位线互相平行，每条源极线耦接至所述多个位格的两相邻位格的所述晶体管的各自源极，当和所述多个位格中与一第二位格相邻的一第一位格被重设时，只将连接到所述第二位格的所述晶体管的一第二漏极的一第二位线预充电至一高电平电压。

7.如权利要求6所述的形成方法，其特征在于，还包括：

当重设所述第一位格时，所述第一和第二位格之外的一第三位格会被同时设定。

8.如权利要求6所述的形成方法，其特征在于，还包括：

提供多个主动区段，与所述多条位线和所述多条源极线相交，其中，所述多个主动区段与所述多条位线和所述多条源极线间形成15到45度的角度；

于所述多个主动区段和所述多条位线的多个第一交叉点形成所述多个位格；以及于所述多个主动区段和所述多条源极线的多个第二交叉点形成多条源极线接触。

9.如权利要求8所述的形成方法，其特征在于，所述多条字线与所述多个主动区段大致垂直。

10.如权利要求6所述的形成方法，其特征在于，所述多条字线与所述多条位线和所述多条源极线大致垂直。