KR20140063759A - 데이터를 저장하기 위한 장치 및 메모리셀을 판독하는 방법 - Google Patents

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KR20140063759A
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

데이터를 저장하기 위한 장치 및 메모리셀을 판독하는 방법이 개시되어 있다. 개시된 예의 방법은, 메모리셀의 판독 사이클 동안, 메모리셀의 컨텐츠를 판독하기 위해 메모리셀을 가로질러 전류를 인가하는 단계를 포함한다. 메모리셀의 후속의 판독 사이클 동안에는, 메모리셀의 컨텐츠를 판독하기 위해 이전의 전류와 반대 방향으로 메모리셀을 가로질러 후속 전류가 인가된다.

Description

데이터를 저장하기 위한 장치 및 메모리셀을 판독하는 방법{APPARATUS TO STORE DATA AND METHODS TO READ MEMORY CELLS}
본 발명은 데이터를 저장하기 위한 장치 및 메모리셀을 판독하는 방법에 관한 것이다.
절연 매트릭스 또는 반도전성 매트릭스에의 도펀트(dopant)의 존재는 매트릭스의 전기 전도율을 증가시킬 수 있다. 도펀트는 전기 디바이스의 전기적 동작을 급격하게 변경시키기 위해 매트릭스 내에 도입되거나 매트릭스 내에서 이동될 수 있다. 몇몇 환경에서, 도펀트 시프팅 또는 도펀트 이동은 매트릭스를 가로질러 전류를 인가함으로써 유도될 수 있다. 전류의 인가 후, 도펀트의 위치 및 특성은 도펀트를 변위시키기에 충분한 또 다른 전류가 인가될 때까지 안정하게 유지된다. 전형적으로, 매트릭스 내에서의 도펀트 구성을 변화시키는 것은 디바이스의 전기 저항에 대한 변화를 초래한다. 도펀트를 기반으로 하는 전기 저항의 변화를 통해 과거의 전기적 상태의 메모리를 나타내는 전기 디바이스는 멤리스티브 디바이스(memristive device)로서 알려져 있다.
멤리스티브 디바이스는 데이터를 멤리스티브 디바이스 내의 도펀트 분포의 상태에 대응하는 저항으로서 저장한다. 멤리스티브 디바이스 내의 도펀트 분포가 이전에 인가된 전류를 반영하기 때문에, 멤리스티브 디바이스는 멤리스티브 디바이스에 인가되었던 과거의 전기 전류의 메모리를 지니게 된다.
이에 따라, 멤리스티브 디바이스는 메모리셀로서 사용하기에 적합하다. 종래에, 멤리스티브 메모리셀에 데이터를 기입하는 기술(예컨대, "1"에 대해서는 하나의 비트를 설정하거나 또는 "0"에 대해서는 하나의 비트를 소거하는)은 기입 사이클 동안 멤리스티브 메모리셀을 가로질러 기입 전류를 인가하는 것을 수반한다. 멤리스티브 메모리셀의 종래의 판독은, 제1 판독 사이클 동안 판독 전류를 멤리스티브 메모리셀을 가로질러 제1 방향으로 인가하는 것과, 후속의 판독 사이클 동안 판독 전류를 동일한 방향(즉, 제1 방향)으로 인가하는 것을 포함하였다.
그러나, 멤리스티브 메모리셀을 판독하는 종래의 방법에서, 멤리스티브 메모리셀을 가로질러 동일한 방향으로 판독 전류를 반복적으로 인가하는 것은 멤리스티브 메모리셀 내의 도펀트를 증가시킬 수 있다. 이러한 도펀트 증가는 감지 회로가 멤리스티브 메모리셀에 저장된 데이터를 판독할 수 있도록 하기 위해 점점 증가하는 커다란 암페어수의 판독 전류를 요구할 수 있거나, 더 높은 판독 전류를 생성하기 위해 더 높은 전압 소스 및/또는 전류 소스를 요구할 수 있거나, 및/또는 감지 회로가 멤리스티브 메모리셀에 저장된 데이터를 판독할 수 있도록 하기 위해 더 긴 시간을 요구할 수도 있다. 멤리스티브 메모리셀을 가로질러 동일한 방향으로의 판독 전류를 반복적으로 인가하는 것은 결국에는 도펀트 레벨을 너무 높은 농도 또는 밀도까지 증가시켜, 멤리스티브 메모리셀을 작동하지 않게 하거나 또는 데이터 저장 및 판독에 있어 만족스럽지 않게 할 수도 있다. 즉, 도펀트 재분포의 누적에 의하여, 멤리스티브 메모리셀을 판독하기에 충분한 감지 전류의 양이 정상적인 중앙 지점으로부터 멀어지도록 정상적인 중앙 지점으로부터 떨어진 양의 방향 또는 음의 방향 중의 어느 하나로 이동하게 된다. 따라서, 메모리셀의 컨텐츠를 판독하기 위한 감지 로직 또는 감지 회로의 감도가 시간이 지남에 따라 줄어들어, 결국에는 메모리셀을 작동하지 않게 하거나 만족스럽지 않은 것으로 만든다. 몇몇 경우에, 너무 높은 판독 전류를 인가하거나 및/또는 판독 전류를 과도하게 긴 시간 동안 인가하는 것은 의도와는 상관없이 메모리셀에 저장된 정보를 변경시키거나 건드릴 수도 있다.
메모리셀을 판독하는 공지의 방법과는 달리, 본 명세서에 개시되는 일례의 방법, 장치 및 제조 물품은 멤리스티브 메모리셀과 같은 메모리셀 내의 도펀트 농도 또는 분포의 바람직하지 않은 증가를 감소시키고 몇몇 예에서는 이러한 증가를 제거하면서 메모리셀을 판독하기 위해 이용될 수 있다. 그 결과, 이러한 메모리셀의 사용 수명이 증가하게 된다.
몇몇 개시된 예의 방법에서, 메모리셀의 제1 판독 사이클 동안, 메모리셀의 컨텐츠를 판독하기 위해 메모리셀을 가로질러 제1 방향으로 제1 전류가 인가된다. 동일한 메모리셀의 제2 판독 사이클 동안, 제2 전류가 메모리셀의 컨텐츠를 판독하기 위해 제1 방향의 반대 방향인 제2 방향으로 메모리셀을 가로질러 인가되어, 메모리셀의 긴 수명(longevity)에 대한 충격을 감소시킨다(예컨대, 도펀트 분포를 증가시키지 않음).
몇몇 개시된 예의 회로에서, 메모리셀의 컨텐츠는 메모리셀의 도펀트의 제1 분포를 제2 분포로 변화시키는 제1 전류를 메모리셀을 가로질러 인가함으로써 메모리셀의 제1 판독 사이클 동안 판독된다. 도펀트의 제1 분포와 제2 분포는 동일한 저장 정보를 표시한다. 그러나, 제2 도펀트 분포는 제1 도펀트 분포보다 더 큰 도펀트 농도를 갖는다. 메모리셀의 제2 판독 사이클 동안, 몇몇의 이러한 예의 회로는 메모리셀에 저장된 정보를 변화시키지 않는 상태로 도펀트의 제2 분포를 도펀트의 제1 분포로 변경시킬 제2 판독 전류를 메모리셀을 가로질러 인가함으로써 메모리셀의 컨텐츠를 판독한다.
도 1a 및 도 1b는 종래 기술의 메모리셀을 도시하는 도면이다.
도 2는 일례의 메모리 인터페이스 구성을 도시하는 도면이다.
도 3은 일례의 메모리 모듈을 도시하는 도면이다.
도 4는 또 다른 예의 메모리 모듈을 도시하는 도면이다.
도 5a는 메모리셀의 기입 사이클의 발생 전에 본 명세서에 개시된 교시에 따라 작동되는 일례의 메모리 셀을 도시하는 도면이다.
도 5b는 메모리셀의 기입 사이클의 발생 후의 도 5a의 일례의 메모리셀을 도시하는 도면이다.
도 5c는 메모리셀의 제1 판독 사이클의 발생 후의 도 5b의 일례의 메모리셀을 도시하는 도면이다.
도 5d는 메모리셀의 제2 판독 사이클의 발생 후의 도 5c의 일례의 메모리셀을 도시하는 도면이다.
도 6a 및 도 6b는 도 5a 내지 도 5d에 도시된 일례의 메모리셀을 가로질러 전류를 제공하기 위해 이용될 수 있는 일례의 회로를 도시하는 도면이다.
도 7은 메모리 컨텐츠를 판독하기 위해 사용될 수 있는 일례의 프로세스를 도시하는 흐름도이다.
도 1a 및 도 1b는 종래의 메모리(100)의 동작을 예시한다. 멤리스티브 디바이스는 산소(O2)와 같은 도펀트의 움직임에 기초한 데이터를 이산화티타늄과 같은 매트릭스 재료 내에 저장한다. 특히, 이러한 멤리스티브 디바이스에 충분한 크기의 전류를 인가하는 것은 매트릭스 재료 내의 도펀트 레벨을 변화시킨다. 도펀트 변화량은 멤리스티브 디바이스의 전기 저항을 변경시킨다. 전류의 인가 후, 도펀트 분포에서의 변화는 저장된 정보(예컨대, "0" 또는 "1")를 표시하는 저항 특성(resistive characteristic)을 생성한다. 도펀트 재료는 장기간에 걸쳐 이 상태로 유지되며, 이에 의해 멤리스티브 디바이스에 인가된 과거 전류의 메모리를 보유한다. 도펀트 움직임을 유도하기에 충분한 세기 또는 듀레이션을 갖는 또 다른 전류가 멤리스티브 디바이스에 인가될 때까지, 멤리스티브 디바이스의 저항 특성은 안정 상태를 유지하며, 그러므로 멤리스티브 디바이스는 동일한 데이터를 지속적으로 저장한다.
이에 따라, 종래의 멤리스티브 디바이스는 메모리셀로서 이용되었다. 종래에, 멤리스티브 메모리셀에 데이터(예컨대, 하나 이상의 비트)를 기입하는 기술은 기입 사이클 동안 멤리스티브 메모리셀을 가로질러 기입 전류를 인가하는 것을 포함한다. 멤리스티브 메모리셀의 종래의 판독 동작은 판독 사이클 동안 멤리스티브 메모리셀을 가로질러 판독 전류를 인가하는 것을 포함한다. 종래의 멤리스티브 메모리셀에서, 판독 전류는 모든 판독 사이클 동안 동일한 방향으로 인가될 것이다.
도 1a는 종래의 멤리스티브 메모리셀(102)을 도시하고 있다. 도 1a에 예시된 바와 같이, 멤리스티브 메모리셀(102)은 전류 소스(104)와 회로를 이루고 있다. 구체적으로, 전류 소스(104)의 포지티브 단자는 멤리스티브 메모리셀(102)의 제1 단자(102a)와 회로를 이루고 있고, 전류 소스(104)의 네거티브 단자는 멤리스티브 메모리셀(102)의 제2 단자(102b)와 회로를 이루고 있다. 멤리스티브 메모리셀(102)에서, 멤리스티브 매트릭스(102c)는 제1 단자(102a)와 제2 단자(102b) 사이에 위치되어 있다. 도 1a의 멤리스티브 매트릭스(102c)는 도핑 영역(106) 및 비도핑 영역(108)을 갖는다. 데이터를 저장하기 위해 멤리스티브 매트릭스(102c)를 사용하기 위해서는, 멤리스티브 매트릭스의 도핑이 제1 상태로 설정된다. 도핑은 상이한 데이터를 저장하기 위해서는 제1 상태로부터 제2 상태로 조작되거나 변경된다. 도 1a에 예시된 멤리스티브 매트릭스(102c)는 제1 상태에 있으며, 이진수 "0"를 저장한다. 멤리스티브 메모리셀(102)에 저장된 정보는 멤리스티브 메모리셀(102)의 저항을 변화시키고 멤리스티브 메모리셀(102)을 제2 상태로 하기 위해 충분한 도펀트 시프트를 야기하기 위해 멤리스티브 메모리셀(102)에 충분한 암페어수의 기입 전류를 인가함으로써 변경될 수 있다.
도 1b는 멤리스티브 메모리셀(102)을 제2 상태에 있도록 하기 위해 충분한 도펀트 시프트를 야기하도록 기입 전류가 인가된 후의 도 1a의 종래의 멤리스티브 메모리셀(102)을 도시하는 도면이다. 도 1b에서, 기입 전류는 멤리스티브 매트릭스(102c)에 저장된 데이터가 이진수 "0"(도 1a에 도시된 바와 같이 제1 상태)로부터 이진수 "1"(도 1b에 도시된 바와 같이 제2 상태)로 변경되도록 멤리스티브 매트릭스(102c)의 도펀트 분포를 변화시키기에 충분하다. 멤리스티브 매트릭스(102c)에 정보가 저장되면, 그 정보는 멤리스티브 매트릭스(102c) 양단의 전압 강하 또는 전위차를 야기하기 위해 충분한 암페어수의 판독 전류를 인가함으로써 판독될 수 있다. 옴의 법칙에 따라, 전압(V)은 전류(I)와 저항(R)의 곱과 동일하다(즉, V=IR). 이에 따라, 판독 전류가 멤리스티브 메모리셀(102)에 인가된 후, 멤리스티브 메모리셀(102) 양단에서의 그 결과의 전압 강하를 측정함으로써 셀의 저항이 식별된다. 도 1a의 도펀트 분포가 도 1b의 도펀트 분포와는 상이한 저항을 발생하므로, 멤리스티브 메모리셀(102) 양단의 전압 강하 및/또는 멤리스티브 메모리셀(102)의 저항을 판정함으로써 멤리스티브 메모리셀(102)의 멤리스티브 매트릭스(102c)에 저장된 정보의 상태를 충분하게 판정할 수 있다. 즉, 멤리스티브 메모리셀(102) 양단의 측정된 전압 강하 또는 전위차가 멤리스티브 메모리셀(102)에 저장된 정보를 나타낸다.
도 2를 참조하면, 메모리(204)에 작동 가능하게 접속된 메모리 컨트롤러(202)를 포함하는 일례의 메모리 인터페이스(200)가 개시되어 있다. 메모리 컨트롤러(202)는 독립형 메모리 컨트롤러 집적회로(IC)이어도 되고, 또는 프로세서 칩에 구현된 임베디드 메모리 컨트롤러(예컨대, 프로세서와 동일한 다이 상에 제조되거나 또는 프로세서와 동일한 칩 패키지에 위치된)이어도 된다. 예시된 예에서, 메모리(204)는 멤리스티브 메모리이다. 멤리스티브 메모리(204)는 단일의 멤리스티브 메모리 IC이어도 되고, 또는 복수의 멤리스티브 메모리 IC를 포함하는 메모리 모듈이어도 된다. 몇몇 예에서, 멤리스티브 메모리(204)는 프로세서 칩(예컨대, 프로세서 208)에 구현된 임베디드 메모리이다. 예시된 예에서, 메모리 인터페이스(200)는 하나 이상의 버스(206)를 포함한다. 하나 이상의 버스(206)는 메모리(204)와 메모리 컨트롤러(202) 간에 데이터, 제어 신호 등과 같은 정보를 교환하기 위해 제공된다.
도 3 및 도 4는 일례의 메모리 모듈(300, 400)을 도시하는 도면이다. 도 3에 예시된 예에서, PCB 인라인 메모리 모듈(300)은 PCB(304) 상에 장착된 4개의 메모리칩(302a∼302d)을 포함하는 멀티칩 메모리 모듈로서 구현된다. 각각의 메모리칩(302a∼302d)은 메모리셀의 어레이를 포함한다. 구체적으로, 메모리칩 302a는 메모리셀의 어레이 306a를 포함하고, 메모리칩 302b는 메모리셀의 어레이 306b를 포함하며, 메모리칩 302c는 메모리셀의 어레이 306c를 포함하고, 메모리칩 302d는 메모리셀의 어레이 306d를 포함한다. 각각의 메모리칩(302a∼302d)은 또한 메모리셀의 어레이(306a∼306d) 중의 대응하는 어레이에 대한 데이터의 판독 및/또는 기입을 위한 각각의 판독/기입 회로(308a∼308d)를 포함한다. 예시된 예에서, 판독/기입 회로(308a∼308d)는 대응하는 메모리칩(302a∼302d)의 메모리셀 어레이(306a∼306d)의 각각의 어레이와 함께 위치된다(collocated). 예컨대, 메모리칩 302a의 판독/기입 회로 308a는 메모리셀의 어레이 306a에 작동 가능하게 접속된다. 예시된 예에서, 각각의 판독/기입 회로(308a∼308d)는 메모리칩(302a∼302d)의 대응하는 어레이(306a∼306d) 내의 하나 이상의 메모리셀에 논리값을 기입하거나 또는 이들 메모리셀로부터 논리값을 판독할 수 있다.
도 3의 예시된 메모리 모듈(300)은 메모리칩(302a∼302d)의 판독/기입 회로(308a∼308d)와 회로를 이루는 모듈 컨트롤러(310)를 포함한다. 몇몇 예에서, 메모리칩(302a∼302d)에 인가되는 판독 및/또는 기입 전류는 모듈 컨트롤러(310)에 의해 제어되거나, 판독/기입 회로(308a∼308d)에 의해 제어되거나, 또는 모듈 컨트롤러와 판독/기입 회로의 조합에 의해 제어된다. 몇몇 예에서, 모듈 컨트롤러(310)는 메모리셀 어레이(306a∼306d) 중의 하나 이상에 대한 전류(예컨대, 기입 전류, 판독 전류, 또는 기입 전류와 판독 전류 둘 모두)의 인가를 제어한다. 몇몇 예에서, 모듈 컨트롤러(310)는 메모리셀 어레이(306a∼306d)에 대한 전류(예컨대, 기입 전류, 판독 전류, 또는 기입 전류와 판독 전류 둘 모두)의 인가를 제어하기 위해 메모리칩(302a∼302d)의 판독/기입 회로(308a∼308d) 중의 하나 이상과 협동한다. 몇몇 예에서, 모듈 컨트롤러(310)는 판독/기입 회로 308a에 대한 전류를 인에이블시키고, 판독/기입 회로 308a가 메모리셀 어레이 306a에 전류를 인가하거나 경로배정한다. 판독 전류를 인가할 때, 이 예의 판독/기입 회로 308a는 전류를 제1 방향으로 인가하는 것과 전류를 본 명세서에 설명되는 바와 같이 제1 방향과 반대의 제2 방향으로 인가하는 것을 서로 번갈아 행한다. 몇몇 예에서, 모듈 컨트롤러(310)는 전류를 판독/기입 회로 308a에 보내고, 판독/기입 회로 308a는 전류를 증폭하거나 약화시키고, 그 전류를 메모리셀 어레이 306a에 전달한다.
도 4는 일례의 칩 스택 메모리 모듈(400)을 도시하는 도면이다. 일례의 칩 스택 메모리 모듈(400)은 제2 IC 다이(404) 상에 적층된 제1 IC 다이(402)를 포함한다. IC 다이(402, 404)는 볼 그리드 어레이(BGA) 칩 패키지(406) 상에 실장된다. 예시된 예에서, 제1 IC 다이(402)는 멤리스티브 메모리일 수 있고, 제2 IC 다이(404)는 또 다른 멤리스티브 메모리 또는 다른 타입의 메모리(예컨대, SDRAM, SRAM 또는 플래시 메모리) 또는 IC(예컨대, 프로세서, 컨트롤러 등)일 수 있다. 몇몇 예에서, 다이는 프로세서 또는 컨트롤러 다이 상에 적층되거나, 및/또는 다이의 하나 이상의 어드레스 라인, 제어 라인 및/또는 데이터 라인이 칩 스택 패키지 내부의 프로세서 또는 컨트롤러 다이에 직접 경로배정된다. 이러한 예에서, 칩 스택 패키지 외부의 메모리 액세스가 필요하지 않을 수도 있다. 이와 달리 또는 이에 부가하여, 외부 메모리 액세스를 가능하게 하기 위해, 메모리 IC 다이의 어드레스 라인, 제어 라인 및/또는 데이터 라인이 외부 칩 인터페이스(예컨대, BGA 패드, 표면 마운트 패드, 칩 리드 등)에 경로배정될 수 있다. 칩 스택 메모리 모듈(400)이 BGA 패키지로서 도시되어 있지만, 다른 타입의 패지지도 이용될 수 있다.
도 5a 내지 도 5d는 멤리스티브 메모리셀(502)의 일례의 개략적 표현을 보여주는 도면이다. 도 5a 내지 도 5d는 멤리스티브 메모리셀(502)을 동작하지 않게 하거나 또는 데이터 저장 및 판독에 대해 만족스럽지 못하게 할 수 있는 멤리스티브 메모리셀(502)에서의 바람직하지 않은 도펀트 분포 또는 농도를 감소시키거나, 제거하거나, 또는 방지하면서, 메모리셀(502)을 판독하는 일례의 방법과 관련하여 참조될 것이다. 즉, 멤리스티브 메모리셀을 판독하는 종래 기술을 이용하면, 멤리스티브 메모리셀을 가로질러 동일한 방향으로 판독 전류를 반복적으로 인가하는 것은 멤리스티브 메모리셀 내의 도펀트 분포 또는 농도를 증가시켜 바람직하지 않을 수도 있다. 도펀트 분포 또는 농도의 이러한 증가는, 셀의 저항이 감소되고, 그러므로 옴의 법칙(V=IR) 하에서, 멤리스티브 메모리셀에 저장된 데이터를 판독하기 위해 감지 회로에 의해 요구되는 판독 전류가 엄청나게 높게 되도록 하는 레벨에 도달할 수도 있다. 즉, 멤리스티브 메모리셀에서 도펀트 농도가 증가함에 따라, 메모리셀 저항이 감소된다. 메모리셀의 저항이 감소함에 따라, 메모리셀의 컨텐츠를 판독하기 위해 메모리셀 양단에 충분한 전압 강하 또는 전위차를 생성하기 위해 요구되는 전기 전류가 증가된다. 결국에는, 멤리스티브 메모리셀에서의 도펀트 분포 또는 농도의 반복된 증가는 예컨대 충분한 전압 강하 또는 전위차를 생성하기 위한 판독 전류 암페어수가 너무 높게 되기 때문에 멤리스티브 메모리셀을 작동 가능하지 않게 하거나 또는 만족스럽지 못하게 할 수도 있다.
도 5a 내지 도 5d는 예시를 목적으로 일례의 도펀트-레벨 변화를 단자(502a, 502) 사이의 도펀트 재료의 시프팅으로서 도시하는 도면이다. 그러나, 몇몇 예에서, 도펀트 레벨, 도펀트 농도 또는 도펀트 분포의 변화는 멤리스티브 메모리셀(502)에 균일하게 또는 실질적으로 균일하게 분포된 도펀트의 밀도의 변화로서 발생할 수도 있다. 이러한 예에서, 증가된 도펀트 농도 또는 분포로의 시프트는 상대적으로 더 밀집된 도펀트 분포를 야기하는 반면, 감소된 도펀트 농도 또는 분포로의 시프트는 상대적으로 더 빈약한 도펀트 분포를 야기한다.
도 5a를 참조하면, 멤리스티브 메모리셀(502)의 기입 사이클의 발생 전의 일례의 멤리스티브 메모리셀(502) 및 일례의 전류 소스(504)가 도시되어 있다. 도 5a 내지 도 5d의 예가 멤리스티브 메모리셀(502) 및 전류 소스(504) 만을 도시하고 있지만, 멤리스티브 메모리셀(502), 전류 소스(504) 또는 이들 둘 모두에 하나 이상의 추가의 디바이스가 접속될 수 있다. 예컨대, 감지 회로(도시하지 않음)가 멤리스티브 메모리셀(502)에 저장된 데이터를 판독하기 위해 멤리스티브 메모리셀(502)에 작동 가능하게 접속될 수 있다. 도 5a에 예시된 바와 같이, 전류 소스(504)의 포지티브 단자는 멤리스티브 메모리셀(502)의 제1 단자(502a)와 회로를 이루고 있고, 전류 소스(504)의 네거티브 단자는 멤리스티브 메모리셀(502)의 제2 단자(502b)와 회로를 이루고 있다. 멤리스티브 메모리셀(502)의 제1 단자(502a)와 제2 단자(502b) 사이에는 멤리스티브 매트릭스(502c)가 위치되어 있다. 예시된 멤리스티브 매트릭스(502c)는 도펀트(예컨대, 산소 O2)의 재분포가 정보를 저장하는데 영향을 주는 예컨대 이산화티타늄과 같은 매트릭스 재료이다. 도 5a에 예시된 바와 같이, 멤리스티브 매트릭스(502c)는 D0(510a)로서 나타낸 도펀트 분포 또는 농도를 갖는다.
도 5a 내지 도 5d에 예시된 멤리스티브 매트릭스(502c)는 정보를 이진수 "1" 또는 이진수 "0"로서 저장할 수 있다. 그러나, 멤리스티브 매트릭스(502c)는 이진수 정보를 저장할 필요가 없이, 그 대신에 상이한 타입의 정보를 저장할 수도 있다. 예컨대, 멤리스티브 매트릭스(502c)는 3진수(3개의 레벨) 정보를 저장할 수 있다. 도시된 바와 같이, 멤리스티브 매트릭스(502c)의 영역(506a, 506b, 506c)을 임계치 T1(508a) 및 T2(508b)에 의해 개념적으로 분리한다. 예시된 예에서, 임계치 T1(508a) 및 T2(508b)는 시프팅 도펀트 레벨의 개략적 표현에 관련하여 개략적으로 도시되어 있다. 몇몇 예에서, 임계치 T1(508a) 및 T2(508b)는 멤리스티브 매트릭스(502c) 내의 균일하게 분포되거나 또는 실질적으로 균일하게 분포된 도펀트의 빈약성(sparseness) 또는 조밀성(denseness)을 표현하거나 정량화하는 값이다.
예시된 예에서, 멤리스티브 매트릭스(502c)는 멤리스티브 매트릭스(502c)의 도펀트 분포 또는 농도가 영역 506a에 있을 때에는 이진수 "0"을 저장하고, 멤리스티브 매트릭스(502c)의 도펀트 분포가 영역 506c에 있을 때에는 이진수 "1"을 저장한다. 몇몇 예에서, 멤리스티브 매트릭스(502c)는 영역 506a와 506c를 분리하는 히스테리시스 영역(hysteresis region)(506b)이 제공될 수 있다. 예시된 예에서, 도펀트 농도 또는 분포가 히스테리시스 영역(506b)에 있을 때에는, 멤리스티브 매트릭스(502c)는 결정론적으로(deterministically) 어떠한 정보도 저장하지 못한다. 도 5a의 예시된 멤리스티브 매트릭스(502c)에서, 도펀트 분포 D0(510a)는 영역 506a에 있으며, 그에 따라 예시된 예에서 멤리스티브 매트릭스(502c)는 이진수 "0"를 저장한다.
도 5b의 예시된 예에서, 멤리스티브 메모리셀(502)의 기입 사이클의 발생 후의 멤리스티브 메모리셀(502)이 도시되어 있다. 도 5b의 예시된 예에서, 기입 사이클은 멤리스티브 매트릭스(502c) 내의 도펀트 레벨을 멤리스티브 메모리셀(502)에 이진수 "1"을 저장하도록 변화시킨다. 도 5b에 예시된 바와 같이, 전류 소스(504)에 의해 멤리스티브 메모리셀(502)의 제1 단자(502a)로부터 제2 단자(502b)로 흐르는 방향으로 기입 전류 I1(505a)가 인가된다. 일례의 기입 전류 I1(505a)는 멤리스티브 메모리셀(502)을 제조하기 위해 이용되는 제조 공정, 다이 기술, 실리콘 지오메트리, 도펀트 재료 등에 기초하여 선택될 수 있는 직류이다. 도 5b에 예시된 바와 같이, 일례의 기입 전류 I1(505a)는 멤리스티브 매트릭스(502c) 내의 도펀트를 도펀트 분포 D0(510a)(도 5a에 도시된 바와 같이)로부터 도펀트 분포 D1(510b)으로 시프트하게 한다. 도 5b에 도시된 바와 같이, 도펀트 분포 D1(510b)은 영역 506c에 있으며, 그에 따라 예시된 예에서 멤리스티브 매트릭스(502c)는 이진수 "1"을 저장하고, 이 이진수는 후속의 판독 사이클 동안 이진수 "1"로서 판독될 수 있다. 도 5b의 예시된 예에서, 예시된 도펀트 분포 또는 농도 D1(510b)은 임계치 T2(508b)에 비교적 근접해 있다.
도 5c를 참조하면, 멤리스티브 메모리셀(502)을 가로질러 일례의 판독 전류 I2(505b)가 인가되는 하나 이상의 판독 사이클 후의 도 5b에 예시된 멤리스티브 메모리셀(502)이 도시되어 있다. 도 5c에 예시된 바와 같이, 판독 전류 I2(505b)는 전류 소스(504)에 의해 멤리스티브 메모리셀(502)의 제1 단자(502a)로부터 제2 단자(502b)로 흐르는 방향으로 인가된다. 일례의 판독 전류 I2(505b)는 멤리스티브 메모리셀(502)을 제조하기 위해 이용되는 제조 공정, 다이 기술, 실리콘 지오메트리, 도펀트 재료 등에 기초하여 선택될 수 있는 직류이다. 도 5c에 예시된 바와 같이 또한 위에서 설명한 바와 같이, 판독 전류는 멤리스티브 매트릭스(502c) 내의 도펀트 농도 또는 분포의 바람직하지 않은 증가, 또는 도펀트 분포 또는 농도 D1(510b)(도 5b에 도시된)으로부터 도펀트 분포 또는 농도 D2(510c)로의 멤리스티브 매트릭스(502c) 내의 도펀트 농도 또는 분포의 시프트를 야기한다. 예시된 예에서, 도펀트 분포 D2(510c)는 도 5b의 도펀트 분포 D1(510b)에 비하여 임계치 T2(508b)로부터 더 멀어지게 연장한다.
도 5b 및 도 5c에 도시된 바와 같이 멤리스티브 매트릭스(502c)의 도펀트 상태를 분석하는 것은, 도 5b에서 도펀트 분포 D1(510b)이 임계치 T2(508b)에 더 근접하고, 도 5c에서 도펀트 분포 D2(510c)가 임계치 T2(508b)로부터 더 멀어진다는 것을 보여준다. 이와 같이, 도 5c에서의 멤리스티브 매트릭스(502c)는 도 5b에서의 멤리스티브 매트릭스(502c)보다 더 강하게 도핑된다. 일반적으로, 멤리스티브 매트릭스의 도핑이 증가함에 따라, 멤리스티브 메모리셀 양단의 측정 가능한 전압 강하를 발생하기에 충분한 판독 전류의 암페어수 역시 증가하지만, 그 안에 저장된 정보는 동일한 것으로 유지된다. 따라서, 도 5b 및 도 5c에 도시된 예시된 멤리스티브 메모리셀(502)의 도펀트 상태에 대해, 도펀트 분포 D1(510b) 및 D2(510c)가 동일한 정보(예컨대, 이진수 "1")를 저장할 것이다. 그러나, 도 5c에 도시된 바와 같이 도펀트 분포 D2(510c)를 갖는 예시된 멤리스티브 매트릭스(502c)의 컨텐츠를 판독하기 위해서는, 도펀트 분포 D2(510c)는 도 5b에 도시된 도펀트 분포 D1(510b)를 가질 때에 멤리스티브 매트릭스(502c)를 판독하기 위해 요구되는 것보다 충분히 더 높은 암페어수의 판독 전류를 요구한다.
멤리스티브 메모리셀을 판독하는 종래의 방법은 각각의 판독 사이클 동안 판독 전류를 동일한 방향으로 인가한다. 그러나, 각각의 판독 사이클 동안 판독 전류를 동일한 방향으로 인가하는 것은 멤리스티브 매트릭스의 도핑을 과도하게 증가시키고, 멤리스티브 메모리셀 양단의 측정 가능한 전압 강하를 발생하기 위해 더 큰 암페어수의 판독 전류를 요구할 수 있다. 예컨대, 도 5c에 예시된 바와 같은 멤리스티브 메모리셀(502)에서, 판독 전류 I2(505b)와 유사하거나 또는 동일한 후속의 판독 전류가 판독 전류 I2(505b)의 방향으로 멤리스티브 메모리셀(502)에 인가되면, 멤리스티브 매트릭스(502c)의 도펀트 분포가 지속적으로 증가하여, 동일한 저장 정보를 판독하기 위해 더 큰 암페어수의 판독 전류의 필요성을 발생할 것이다.
도 5d를 참조하면, 판독 전류 I3(505c)가 멤리스티브 메모리셀(502)을 가로질러 인가된 제2 판독 사이클이 발생된 후의 도 5c의 멤리스티브 메모리셀(502)이 도시되어 있다. 각각의 판독 사이클에 대해 동일한 방향으로 판독 전류가 인가되는 종래의 방법과는 달리, 도 5d에 예시된 판독 전류 I3(505c)의 방향은 도 5c에 예시된 판독 전류 I2(505b)의 방향과는 반대이다. 구체적으로, 전류 소스(504)는 전류 소스(504)가 전류를 단자 502b로부터 단자 502a로 흐르는 방향으로 전달하도록 반대로 된다. 이러한 방식으로, 판독 전류 I3(505c)는 도 5b 및 도 5c의 판독 전류 I1(505a) 및 판독 전류 I2(505b)의 반대 방향으로 전류 소스(504)에 의해 인가된다. 도 5d에 예시된 바와 같이, 판독 전류 I3(505c)는 멤리스티브 매트릭스(502c) 내의 도펀트를 바람직하지 않은 도펀트 분포 D2(510c)로부터 상대적으로 보다 바람직한 도펀트 분포 D1(520b)으로 감소시키게 한다. 특히, 도펀트 분포 D1(510b)가 여전히 히스테리시스 영역(506c)에 있고, 그에 따라 멤리스티브 매트릭스(502c)가 후속의 판독 사이클 동안 이진수 "1"로서 판독될 수 있는 이진수 "1"(즉, 도 5b 및 도 5c에 저장된 것과 동일한 정보)을 저장한다. 일례의 판독 전류 I3(505c)는 멤리스티브 메모리셀(502)을 제조하기 위해 이용된 제조 공정, 다이 기술, 실리콘 지오메트리, 도펀트 재료 등에 기초하여 선택될 수 있는 직류이다. 예시된 예에서, 일례의 판독 전류 I3(505c)에 대한 전류값은, 일례의 판독 전류 I3(505c)가 인가될 때에 멤리스티브 메모리셀(502)에 저장된 정보 또는 데이터가 의도하지 않게 변경되거나, 변화되거나 또는 삭제되지 않도록 선택된다. 도 5d에 도시된 멤리스티브 매트릭스(502c)는 후속의 판독 사이클 동안 더 낮은 암페어수의 판독 전류 및 더 적은 전력 소모를 요구하면서 여전히 이진수 "1"을 저장하여 이롭다. 이러한 더 낮은 전력 소모는 배터리에 의해 전력을 공급받는 디바이스에서 전력을 절감하기 위해 및/또는 임의의 전자 디바이스를 더욱 에너지 효율적이 되도록 하기 위해 이용될 수 있어서 이롭다.
도 5c 및 도 5d에 예시된 바와 같이, 판독 전류는 멤리스티브 메모리셀(502)의 예시된 멤리스티브 매트릭스(502c) 내의 도펀트 분포 또는 농도의 바람직하지 않은 증가의 작용을 최소화하거나 게거하기 위해 연속적인 판독 사이클 동안 방향을 바꾸어 인가될 수 있다. 예컨대, 도 5d를 참조하면, 도펀트 분포 D1(510b)이 히스테리시스 영역(506b)에 너무 근접하게 되면, 후속의 판독 전류는 도펀트 분포 D1(510b)를 증가시켜 임계치 T2(508b)로부터 멀어지게 하도록 멤리스티브 메모리셀(502)에 인가될 수 있다. 몇몇 예에서, 판독 전류는 사전에 정해진 수의 판독 사이클에 대해서는 예시된 멤리스티브 메모리셀(502)를 가로질러 제1 방향으로 인가될 수 있으며, 그리고나서 판독 전류는 사전에 정해진 수의 판독 사이클에 대해서는 예시된 멤리스티브 메모리셀(502)을 가로질러 제1 방향과는 반대의 제2 방향으로 인가될 수 있다. 즉, 판독 전류의 방향은 매 N번째 판독 사이클의 간격으로 스위칭될 수 있으며, 여기서 간격 파라미터 N은 1보다 크거나 1과 동일하다. 몇몇 예에서, 간격 파라미터 N의 값은 전류의 방향을 스위칭하기 위한 시간 불이익(time penalty)과 멤리스티브 매트릭스(502c) 내의 균형잡힌 도펀트 분포를 유지하는 이점 간의 트레이드오프를 포함한 성과 영향(performance impact)에 기초하여 선택될 수 있다. 예컨대, 2개의 판독 사이클(예컨대, N=2) 마다 전류 방향을 스위칭하는 것이 너무 많은 시간 및/또는 자원 사용을 초래하면, 전류 방향은 그 대신에 더 큰 간격(예컨대, N=3 또는 그보다 많게)으로 스위칭될 수 있다. 또한, 도펀트 분포를 고려할 때, 예컨대 20번째의 판독 사이클마다 전류 방향을 스위칭하는 것이 바람직하지 않은 도펀트 분포(예컨대, 메모리셀(502)을 판독 가능하지 않게 하거나, 또는 메모리셀(502)을 판독하기 위해 메모리셀(502)에 더 높은 전류를 인가하는 것을 요구하거나 또는 메모리셀(502)에 바람직하지 않은 긴 듀레이션(duration) 동안 전류를 인가하는 것을 요구하는 분포)를 발생할 것이면, 전류 방향은 보다 자주(예컨대, N=19 또는 그 미만으로) 스위칭될 수 있다. 이러한 방식으로, 간격 파라미터 N의 값은 판독 전류 방향을 스위칭하기 위해 초래되는 시간/자원 불이익과 보다 바람직한 도펀트 분포를 유지하는 이점 간에 균형을 맞춤으로써 선택될 수 있다.
몇몇 예에서, 멤리스티브 메모리셀(502) 양단의 전압 강하 또는 전위차는 전류를 방향을 바꾸어 인가할 때를 판정하기 위해 모니터링될 수 있다. 예컨대, 전압 강하 또는 전위차가 각각의 전압 임계값에 기초하여 너무 낮게 되거나 또는 너무 높게 될 때, 판독 전류는 반대 방향으로 제공될 수 있다. 이에 부가하여 또는 이와 달리, 멤리스티브 메모리셀(502) 양단의 충분하거나 수용 가능한 전압 강하 또는 전위차를 발생하기 위해 요구되는 전류의 양이 측정될 수 있다. 예컨대, 판독 전류가 각각의 전류 임계치에 기초하여 너무 높거나 또는 너무 낮게 될 때, 판독 전류는 반대 방향으로 제공될 수 있다. 이러한 방식으로, 판독 전류의 방향은 메모리셀 양단의 적합한 전압 강하 또는 전위차를 발생하기에 충분한 판독 전류가 사전에 정해진 암페어수 레벨에 도달할 때에는 하나 또는 그 이상의 후속의 판독 사이클에서 반대로 이루어질 수 있다. 예컨대, 판독 전류는 예시된 멤리스티브 메모리셀(502)의 컨텐츠를 판독하기에 충분한 판독 전류가 사전에 정해진 레벨에 있거나 그보다 위에 있는(예컨대, 판독 사이클 동안의 바람직하지 않게 높은 도펀트 분포 또는 농도로 인해) 것으로 감지 전류(도시하지 않음)가 판정할 때까지는 각각의 판독 사이클 동안 예시된 멤리스티브 메모리셀(502)을 가로질러 제1 방향(예컨대, 도 5c의 전류 I2(505b)의 방향)으로 인가될 수 있다. 이러한 판정 시에, 판독 전류는 예시된 멤리스티브 메모리셀(502)을 가로질러 반대 방향(예컨대, 도 5d의 전류 I3(505c)의 방향)으로 인가될 수 있다.
도 6a 및 도 6b는 도 5a 내지 도 5d의 멤리스티브 메모리셀(502) 양단에 전류를 방향을 바꾸어 인가하기 위해 이용될 수 있는 회로(600)를 예시한다. 예시된 회로(600)는 멤리스티브 메모셀(502) 내의 바람직하지 않게 높은 도펀트 레벨을 감소시키거나, 제거하거나 또는 방지하기 위해 도 5a 내지 도 5d에 관련하여 위에 개시된 기술을 구현하도록 이용될 수 있다. 도 6a 및 도 6b에 예시된 회로는 전류 소스(504)가 멤리스티브 메모리셀(502)과 회로를 이루고 있는 H-브리지 회로(H-bridge circuit)이다. H-브리지 회로가 도 6a 및 도 6b의 예시된 예에 도시되어 있지만, 다른 예에서는 예컨대 연산 증폭기(op-amp) 회로를 포함한 어떠한 다른 적합한 회로가 이용될 수도 있다. 도 6a 및 도 6b의 예에서, 전류 소스(504) 및 멤리스티브 메모리셀(502)은 예컨대 PNP 바이폴라 접합 트랜지스터(BJT), P-채널 금속 산화물 전계 효과 트랜지스터(MOSDFET) 등과 같은 4개의 스위치(604a∼604d)와 회로를 이룬다. 각각의 스위치(604a∼604d)는 전류 컨트롤러(602)에 작동 가능하게 접속된다. 전류 컨트롤러(602)는 예컨대 메모리 컨트롤러(202)(도 2에 도시됨), 모듈 컨트롤러(310)(도 3에 도시됨), 및/또는 판독/기입 회로(308a∼308d)(도 3에 도시됨) 중의 하나의 회로와 같은 전술한 컨트롤러 및/또는 회로의 어떠한 것에 의해서도 구현될 수 있다. 예시된 예에서, 전류 컨트롤러(602)는 스위치(604a∼604d)에 신호를 선택적으로 인가하여 스위치(604a∼604d)를 선택적으로 폐쇄(예컨대, 전류를 통과시킬 위치) 또는 개방(예컨대, 전류를 통과시키지 않을 위치)시킨다. 도 6a는 전류가 멤리스티브 메모리셀(502)을 가로질러 제1 방향으로 인가되는 제1 구성의 회로(600)를 도시한다. 도 6b는 전류가 멤리스티브 메모리셀(502)을 가로질러 제1 방향의 반대인 제2 방향으로 인가되는 제2 구성의 회로(600)를 도시한다.
예시된 예에서, 회로(600)는 또한 멤리스티브 메모리셀(502) 양단에 인가된 전류에 기초하여 생성되는 멤리스티브 메모리셀(502) 양단의 전압 강하 또는 전위차 및 멤리스티브 메모리셀의 도펀트 레벨에 기인하는 멤리스티브 메모리셀(502)의 저항 특성을 감지함으로써 멤리스티브 메모리셀(502)의 컨텐츠를 판독하기 위한 감지 회로(606)를 포함한다. 이러한 방식으로, 전류 컨트롤러(602)가 전류 소스(504)로 하여금 멤리스티브 메모리셀(502) 양단에 전류를 인가하도록 할 때, 멤리스티브 메모리셀(502)의 컨텐츠의 판독은 멤리스티브 메모리셀(502) 양단의 전압 강하 또는 전위차를 감지하기 위해 감지 회로(606)를 이용함으로써 이루어질 수 있다. 예시된 예에서, 감지 회로(606)는 집적회로 제조 공정 동안 멤리스티브 메모리셀(502)에 인접하거나 근접하여 형성되는 전기 회로 디바이스를 이용하여 구현된다. 다른 예에서, 감지 회로(606)를 구현하기 위해 기타 회로 또는 디바이스가 이용될 수도 있다.
도 6a에 도시된 바와 같이, 스위치 604a 및 604d가 폐쇄되고, 스위치 604b 및 604c가 개방된다. 이에 따라, 전류 소스(504)가 멤리스티브 메모리셀(502)에 전류 I2(505b)를 인가할 때, 전류 I2(505b)는 스위치 604a를 가로질러 흐르고, 멤리스티브 메모리셀(502)을 가로질러 제1 방향(도면부호 606으로 나타낸 방향)으로 흐르고, 스위치 604d를 가로질러 흐를 것이다. 도 6a의 예시된 예에서, 전류 I2(505b)는 멤리스티브 메모리셀(502)의 제1 단자(502a)로부터 멤리스티브 메모리셀(502)의 제2 단자(502b)로 흐름으로써 멤리스티브 메모리셀(502)을 가로질러 제1 방향(606)으로 흐른다.
도 6b에 도시된 바와 같이, 스위치 604b 및 604c가 폐쇄되고, 스위치 604a 및 604d가 개방된다. 이에 따라, 전류 컨트롤러(602)가 전류 소스(504)로 하여금 멤리스티브 메모리셀(502)에 전류 I3(505c)를 인가하도록 할 때, 전류 I3(505c)는 스위치 604b를 가로질러 흐르고, 멤리스티브 메모리셀(502)을 가로질러 제1 방향(606)(도 6a)과 반대인 제2 방향(도면 부호 608로 나타낸 방향)으로 흐르고, 스위치 604c를 가로질러 흐를 것이다. 도 6b의 예시된 예에서, 전류 I3(505c)는 멤리스티브 메모리셀(502)의 제2 단자(502b)로부터 멤리스티브 메모리셀(502)의 제1 단자(502a)로 흐름으로써 멤리스티브 메모리셀(502)을 가로질러 제2 방향(608)으로 흐른다.
도 6a 및 도 6b의 전류 컨트롤러(602)는 하드웨어, 펌웨어 및/또는 소프트웨어의 임의의 요구된 조합을 이용하여 구현될 수도 있다. 예컨대, 하나 이상의 집적회로, 별도의 반도체 부품 및/또는 패시브 전자 부품이 이용될 수도 있다. 그러므로, 예컨대, 전류 컨트롤러(602) 또는 그 일부분은 하나 이상의 회로, 프로그래머블 프로세서, ASIC(application specific integrated circuit), 프로그래머블 로직 디바이스(PLD), 필드 프로그래머블 로직 디바이스(FPLD) 등을 이용하여 구현될 수 있다. 몇몇 예에서, 전류 컨트롤러(602) 또는 그 일부분은 기기 액세스 가능한 매체 또는 컴퓨터 판독 가능 매체(예컨대, 램덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 플래시 메모리, 멤리스티브 메모리, 옵티컬 메모리 등) 상에 저장되고 예컨대 프로세서(예컨대, 도 2의 일례의 프로세서(208)) 또는 컨트롤러(예컨대, 도 2의 일례의 메모리 컨트롤러(202) 및/또는 도 3의 일례의 모듈 컨트롤러(310))에 의해 실행할 수 있는 명령, 코드 및/또는 기타 소프트웨어 및/또는 펌웨어 등을 이용하여 구현될 수도 있다. 첨부된 청구항들 중의 임의의 청구항이 순수하게 소프트웨어 구현을 포함하는 것으로 읽혀질 때, 적어도 전류 컨트롤러(602)는 이에 의해 회로 또는 솔리드 스테이트 메모리, 마그네틱 메모리, 디지털 버저틀 디스크(DVD), 컴팩트 디스크(CD) 등과 같은 체감 미디어(tangible media)을 포함하는 것으로 명백하게 정의된다.
도 7을 참조하면, 흐름도는 도 5a 내지 도 5d, 도 6a 및 도 6b와 관련하여 위에서 설명한 바와 같이 메모리셀(예컨대, 도 5a 내지 도 5d, 도 6a 및 도 6b의 멤리스티브 메모리셀)에 저장된 컨텐츠를 판독하기 위해 이용될 수 있는 일례의 프로세서를 예시한다. 명료하게 나타내기 위해, 이하에서는 도 7의 일례의 프로세스가 도 6a 및 도 6b의 전류 컨트롤러(602)에 의해 수행되는 것으로 설명된다. 그러나, 동일한 프로세스 또는 유사한 프로세스는 모듈 컨트롤러(310)(도 3에 도시된), 메모리 컨트롤러(202)(도 2에 도시된), 메모리칩(302a∼302d)의 일례의 판독/기입 회로(308a∼308d) 중의 임의의 회로, 일례의 제1 IC 다이(402) 또는 제2 IC 다이(404) 중의 하나 이상을 단독으로 또는 조합하여 또는 임의의 다른 적합한 장치에 의해 이용함으로써 구현될 수 있다. 몇몇 예에서, 판독/기입 회로(308a∼308d), 메모리 컨트롤러(202), 및/또는 모듈 컨트롤러(310) 중의 하나 이상이 단독으로 또는 조합하여 도 7의 일례의 프로세스를 수행하도록 도 6의 전류 컨트롤러(602)를 구현할 수도 있다.
도 7의 일례의 프로세스는 하나 이상의 프로세서, 컨트롤러, 및/또는 임의의 다른 적합한 디바이스를 이용하여 수행될 수 있다. 예컨대, 도 7의 일례의 프로세스는 플래시 메모리, 리드 온리 메모리(ROM), 및/또는 랜덤 액세스 메모리(RAM)와 같은 하나 이상의 체감할 수 있는(tangible) 컴퓨터 판독 가능 매체 상에 저장된 코딩된 명령(예컨대, 컴퓨터 판독 가능 명령)을 이용하여 구현될 수 있다. 본 명세서에 설명된 바와 같이, 체감할 수 있는 컴퓨터 판독 가능 매체라는 표현은 임의의 타입의 컴퓨터 판독 가능 저장장치를 포함하고 신호를 전파하는 것을 배제하는 것으로 명확하게 정의된다. 이에 부가하여 또는 이와 달리, 도 7의 일례의 프로세스는 플래시 메모리, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 캐시, 또는 임의의 듀레이션 동안(예컨대, 연장된 시간 동안, 영구적으로, 짧은 순간, 일시적으로 버퍼링하는 동안, 및/또는 정보의 캐싱 동안) 정보가 저장되는 임의의 기타 저장장치와 같은 하나 이상의 비일시적(non-transitory) 컴퓨터 판독 가능 매체 상에 저장된 코딩된 명령(예컨대, 컴퓨터 판독 가능 명령)을 이용하여 구현될 수 있다. 본 명세서에 사용된 바와 같이, 비일시적 컴퓨터 판독 가능 매체라는 표현은 임의의 타입의 컴퓨터 판독 가능 매체를 포함하고 신호를 전파하는 것을 배제하는 것으로 명백하게 정의된다.
이와 달리, 도 7의 일례의 프로세스의 일부 또는 전부는 ASIC, 프로그래머블 로직 디바이스(PLD), 필드 프로그래머블 로직 디바이스(FPLD), 디스크리트 로직(discrete logic), 하드웨어, 펌웨어 등의 임의의 조합을 이용하여 구현될 수 있다. 또한, 도 7의 일례의 프로세스의 몇몇 또는 전부는 수동으로 구현되거나 또는 예컨대 펌웨어, 소프트웨어, 디스크리트 로직 및/또는 하드웨어의 임의의 조합과 같은 전술한 기술 중의 임의의 기술의 어떠한 조합으로서도 구현될 수 있다. 또한, 도 7의 일례의 프로세스가 도 7의 흐름도를 참조하여 설명되고 있지만, 도 7의 프로세스를 구현하는 다른 방법이 채용될 수도 있다. 예컨대, 블록의 실행의 순서가 변경될 수도 있고, 및/또는 설명되는 블록의 몇몇이 변경되거나, 제거되거나, 세부 분할되거나, 또는 조합될 수도 있다. 이에 부가하여, 도 7의 일례의 프로세스의 일부 또는 전부가 예컨대 별도의 프로세싱 쓰레드(processing thread), 프로세서, 디바이스, 디스크리트 로직, 회로 등에 의해 순차적으로 및/또는 병렬로 수행될 수 있다.
도 7의 예시된 예에서, 일례의 프로세스는 하나 이상의 기입 사이클 동안 멤리스티브 메모리셀(502)에 대한 하나 이상의 기입 동작을 수행할 수 있다. 이에 부가하여, 도 7의 일례의 프로세스는 하나 이상의 판독 사이클 동안 멤리스티브 메모리셀(502)에 대해 하나 이상의 판독 동작을 수행할 수 있다. 예시된 예에서, 기입 사이클 및 판독 사이클은 하나 이상의 다른 중간(intervening) 판독 및/또는 기입 사이클에 의해 서로 분리될 수도 있다. 예컨대, 하나의 기입 사이클과 후속하는 판독 및/또는 기입 사이클 사이에서 하나 이상의 판독 및/또는 기입 사이클이 발생할 수도 있거나, 하나의 판독 사이클과 후속하는 판독 및/또는 기입 사이클 사이에서 하나 이상의 판독 및/또는 기입 사이클이 발생할 수도 있다.
최초에는, 전류 컨트롤러(602)는 메모리셀에 데이터를 저장하기 위해 메모리셀(예컨대, 도 5a 내지 도 5d의 멤리스티브 메모리셀(502))을 가로질러 기입 전류를 인가한다(단계 702). 전술한 바와 같이, 멤리스티브 메모리셀(502)을 가로질러 기입 전류를 인가하는 것은 메모리셀(502) 내의 도펀트의 분포 또는 농도를 기입된 정보에 대응하는 특정한 분포 또는 농도(예컨대, 도 5b의 도펀트 분포 D1(510b))로 변화시킨다. 이러한 방식으로, 메모리셀(502)의 판독 사이클 동안 추후에 판독될 수 있는 저장된 데이터를 표시하기 위해 도펀트 분포가 이용될 수 있다.
전류 컨트롤러(602)는 판독 요청이 수신되었는지를 판정한다(단계 704). 판독 요청이 수신되지 않았으면, 단계 714로 진행한다. 판독 요청이 수신되었으면(단계 704), 전류 컨트롤러(602)는 판독 사이클 동안 메모리셀(502)을 가로질러 판독 전류(예컨대, 도 5c 및 도 6a의 판독 전류 I2(505b))를 인가한다(단계 706). 예시된 예에서, 동일한 판독 사이클 동안, 감지 회로(606)는 메모리셀(502)의 컨텐츠의 판독을 수행한다(단계 708). 전술한 바와 같이, 판독 전류 I2(505b)의 인가는 메모리셀(502) 내의 도펀트 분포 또는 농도를 도 5b의 제1 분포 D1(510b)으로부터 도 5c의 바람직하지 않은 제2 분포 D2(510c)로 변경되도록 할 수 있다.
그리고나서, 전류 컨트롤러(602)는 다음 판독 사이클이 N번째 판독 사이클인지를 판정한다(단계 710). 예시된 예에서, 간격 파라미터 N은 도 5c 및 도 5d에 관련하여 전술한 바와 같이 1보다 크거나 1과 동일하다. 몇몇 예에서, 간격 파라미터 N의 값은 전류의 방향을 스위칭하기 위한 시간 불이익과 멤리스티브 매트릭스(502c) 내의 균형을 이룬 도펀트 분포를 유지하는 이점 간의 트레이드오프를 포함한 성과 영향에 기초하여 선택될 수 있다.
전류 컨트롤러(602)가 단계 710에서 다음 판독 사이클이 N번째 판독 사이클이 아닌 것으로 판정하면, 단계 714로 진행한다. 그렇지 않고, 다음 판독 사이클이 N번째 판독 사이클이면, 전류 컨트롤러(602)는 N번째 판독 사이클 동안 후속의 판독 전류를 이전의 판독 전류에 대해 반대 방향으로 전달하도록 전류 소스(504)를 설정하거나 구성한다(단계 712). 예컨대, 단계 706에서 이전에 인가된 판독 전류가 멤리스티브 메모리셀(502)의 제1 단자(502a)로부터 제2 단자(502b)로의 방향으로 흐르는 판독 전류 I2(505b)(도 5c)이면, 단계 712에서, 전류 컨트롤러(602)는 N번째 판독 사이클 동안 판독 전류 I3(505c)(도 5d)를 제2 단자(502b)로부터 제1 단자(502a)로 흐르는 방향으로 전달하도록 전류 소스(504)를 설정하거나 구성한다. 예시된 예에서, 도 7의 프로세스는 후속의 판독 요청이 수신될 때에 전류 소스(504)가 사전에 구성되어 있도록 후속의(예컨대, N번째의) 판독 요청을 수신하기 전에 전류 소스(504)의 극성 또는 방향을 설정하거나 구성한다. 이러한 방식으로, 후속의(예컨대, N번째의) 판독 요청이 수신될 때, 판독 요청의 수신과 판독 액세스 동작의 수행 사이에 전류 소스(504)를 구성하기 위해 딜레이 또는 시간 불이익이 초래되지 않는다. 그 대신, 전류 컨트롤러(602)가 이전의 판독 사이클 후에 전류 소스(504)를 이미 설정하거나 구성하였기 때문에, 전류 소스(504)는, 전류 소스(602)가 후속의 판독 요청의 수신과 후속의 판독 사이클의 수행 사이에 전류 소스(504)를 구성할 필요가 있는 것보다, 후속의 판독 요청을 수신한 후에 상대적으로 더 적은 딜레이로 또는 딜레이 없이 후속의(예컨대, N번째의) 판독 사이클 동안 반대 방향으로 판독 전류를 전달할 수 있다.
전류 컨트롤러(602)는 또 다른 메모리셀 액세스 요청이 수신되었는지를 판정한다(단계 714). 또 다른 메모리셀 액세스 요청이 수신되었으면, 전류 컨트롤러(602)는 그 요청이 판독 요청인지를 판정한다(단계 716). 메모리셀 액세스 요청이 판독 요청이 아니면, 단계 702로 복귀하여 판독 동작을 수행한다. 그러나, 메모리셀 액세스 요청이 판독 요청이면, 단계 706으로 복귀하여, 전류 소스(504)가 후속의 판독 전류를 메모리셀(502)에 인가한다. 예컨대, 판독 요청이 N번째(예컨대, 후속의) 판독 요청에 해당하면, 전류 소스(504)는 판독 전류 I3(505c)(도 5d)를 이전의 판독 사이클 동안 전류 소스(504)에 의해 인가된 판독 전류(예컨대, 단계 706에서 이전에 인가된 도 5c의 판독 전류 I2(505b))와는 반대 방향으로 인가한다. 예시된 예에서, 동일한 후속의(예컨대, N번째의) 판독 사이클 동안, 감지 회로(606)는 단계 708에서 메모리셀(502)의 컨텐츠의 후속 판독을 수행한다. 전술한 바와 같이, 후속의(예컨대, N번째의) 판독 사이클 동안 판독 전류 I3(505c)를 인가하는 것은 메모리셀(502) 내의 도펀트 분포 또는 농도를 도 5c의 바람직하지 않은 분포 D2(510c)로부터 도 5d의 제1 분포 D1(510b)로 변경되게 한다.
전술한 바와 같이, 몇몇 예에서, 메모리셀(502)은 전류의 방향을 판독 전류 I2(505b)의 방향과 판독 전류 I3(505c)의 방향으로 반대로 하는 사이에 1회 이상 판독된다. 즉, 본 명세서에 개시된 기술은, 각각의 연속적인 판독 사이클 동안, 또는 판독 전류가 특정한 양의 연속적인 판독 사이클에 대해서는 제1 방향으로 인가되고, N번째 판독 사이클에서 스위칭되며, 다음 N번째 판독 사이클이 도달될 때까지 후속하는 양의 연속적인 판독 사이클에 대해 제1 방향과는 반대인 제2 방향으로 인가되는 이격된 간격으로, 판독 전류 방향을 반대로 하거나 스위칭함으로써 이용될 수 있다.
다시 단계 714에 대해 설명하면, 또 다른 메모리셀 액세스 요청이 수신되지 않은 경우(예컨대, 이전의 메모리셀 액세스 요청 이후의 듀레이션 동안), 전류 컨트롤러(602)는 메모리셀 액세스 요청을 모니터링하는 것을 중지할지를 판정한다(단계 718). 예컨대, 메모리셀(502) 또는 메모리셀(502)이 위치되는 메모리 디바이스가 턴오프도거나 또는 스탠바이 모드, 슬립 모드 또는 기타 저전력 모드에 있게 되면, 전류 컨트롤러(602)는 메모리셀 액세스 요청에 대한 모니터링을 중지해야 하는 것으로 판정할 수 있다. 전류 컨트롤러(602)가 메모리셀 액세스 요청을 모니터링하는 것을 지속해야 한다면, 단계 714로 복귀한다. 그렇지 않은 경우에는 도 7의 일례의 프로세스가 종료된다.
본 명세서에서는 특정한 방법, 장치 및 제조 물품을 개시하였지만, 본 발명의 보호 범위는 이러한 것으로 한정되지 않는다. 반대로, 본 발명은 기재된 바대로 또는 균등론 하에서 청구항들의 범위 내에 있는 방법, 장치 및 제조 물품 모두를 포함한다.

Claims (17)

  1. 메모리셀을 판독하는 방법에 있어서,
    메모리셀의 판독 사이클 동안, 상기 메모리셀의 컨텐츠를 판독하기 위해 상기 메모리셀을 가로질러 전류를 인가하는 단계; 및
    상기 메모리셀의 후속의 판독 사이클 동안, 상기 메모리셀의 컨텐츠를 판독하기 위해 상기 전류와 반대 방향으로 상기 메모리셀을 가로질러 후속 전류를 인가하는 단계
    를 포함하는, 메모리셀을 판독하는 방법.
  2. 제1항에 있어서,
    상기 전류를 인가하는 단계는 상기 메모리셀 내의 도펀트의 제1 분포를 상기 도펀트의 제2 분포로 변화시키며, 여기서 상기 도펀트의 상기 제1 분포와 상기 제2 분포가 동일한 저장 정보를 표시하고,
    상기 후속 전류를 인가하는 단계는 상기 도펀트의 상기 제1 분포로 되게 하는,
    메모리셀을 판독하는 방법.
  3. 제2항에 있어서,
    상기 도펀트의 상기 제1 분포 및 상기 제2 분포는 상기 동일한 저장 정보를 표시하기 위한 임계치보다 높게 되는, 메모리셀을 판독하는 방법.
  4. 제2항에 있어서,
    상기 판독 사이클 전에 발생하는 기입 사이클 동안, 상기 메모리셀 내의 상기 도펀트의 제1 분포로 하기 위해 상기 메모리셀을 가로질러 제3 전류를 인가하는 단계를 더 포함하는, 메모리셀을 판독하는 방법.
  5. 제1항에 있어서,
    상기 메모리셀은 멤리스티브 메모리셀(memristive memory cell)인, 메모리셀을 판독하는 방법.
  6. 제1항에 있어서,
    상기 전류 및 상기 후속 전류는 직류인, 메모리셀을 판독하는 방법.
  7. 제1항에 있어서,
    상기 판독 사이클과 상기 후속의 판독 사이클 사이에 상기 메모리셀의 하나 이상의 중간 판독 사이클(intervening read cycle)을 수행하는 단계를 더 포함하는, 메모리셀을 판독하는 방법.
  8. 제1항에 있어서,
    상기 후속의 판독 사이클에 대한 요청을 수신하기 전에, 상기 전류의 반대 방향으로 상기 메모리셀을 가로질러 상기 후속 전류를 인가하기 위해 전기 전류 구성을 변경하는 단계를 더 포함하는, 메모리셀을 판독하는 방법.
  9. 데이터를 저장하기 위한 장치에 있어서,
    메모리셀; 및
    제1 분포의 도펀트를 갖는 상기 메모리셀의 판독 사이클 동안에는, 상기 도펀트의 제1 분포를 제2 분포로 변화시키도록 상기 메모리셀을 가로질러 전류를 인가함으로써 상기 메모리셀의 컨텐츠를 판독하고, 여기서, 상기 도펀트의 상기 제1 분포와 상기 제2 분포가 동일한 저장 정보를 표시하며,
    상기 메모리셀의 후속의 판독 사이클 동안에는, 상기 도펀트의 제2 분포를 상기 도펀트의 제1 분포로 변화시키도록 상기 메모리셀을 가로질러 후속 전류를 인가함으로써 상기 메모리셀의 컨텐츠를 판독하는
    회로
    를 포함하는, 데이터를 저장하기 위한 장치.
  10. 제9항에 있어서,
    상기 도펀트의 상기 제1 분포 및 상기 제2 분포는 상기 동일한 저장 정보를 표시하기 위한 임계치보다 높게 되는, 데이터를 저장하기 위한 장치.
  11. 제9항에 있어서,
    상기 회로는, 상기 판독 사이클 전의 기입 사이클 동안, 상기 메모리셀 내의 상기 도펀트의 제1 분포를 발생하기 위해 상기 메모리셀을 가로질러 제3 전류를 인가하는, 데이터를 저장하기 위한 장치.
  12. 제9항에 있어서,
    상기 메모리셀은 멤리스티브 메모리셀인, 데이터를 저장하기 위한 장치.
  13. 제9항에 있어서,
    상기 회로는 상기 전류의 반대 방향으로 상기 후속 전류를 인가하는, 데이터를 저장하기 위한 장치.
  14. 제9항에 있어서,
    상기 전류 및 상기 후속 전류는 직류인, 데이터를 저장하기 위한 장치.
  15. 제9항에 있어서,
    상기 전류는 상기 판독 사이클과 상기 후속의 판독 사이클 사이에서 상기 메모리셀의 하나 이상의 중간 판독 사이클을 수행하는, 데이터를 저장하기 위한 장치.
  16. 제9항에 있어서,
    상기 회로는, 상기 후속의 판독 사이클에 대한 요청을 수신하기 전에, 상기 전류의 반대 방향으로 상기 메모리셀을 가로질러 상기 후속 전류를 인가하기 위해 전기 전류 구성을 변경하는, 데이터를 저장하기 위한 장치.
  17. 제9항에 있어서,
    상기 회로는 다이 상에 메모리셀과 함께 위치되는, 데이터를 저장하기 위한 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026476B2 (en) * 2014-11-25 2018-07-17 Hewlett-Packard Development Company, L.P. Bi-polar memristor
US10510956B2 (en) 2016-04-22 2019-12-17 Oxford University Innovation Limited Coupled quantum dot memristor
KR102318764B1 (ko) * 2017-04-26 2021-10-29 삼성디스플레이 주식회사 표시 장치
JP7080178B2 (ja) * 2017-09-12 2022-06-03 ヌヴォトンテクノロジージャパン株式会社 不揮発性記憶装置、及び駆動方法
KR20220033146A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 리드 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4712204B2 (ja) 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
DE602004004253T2 (de) 2003-03-20 2007-11-15 Koninklijke Philips Electronics N.V. Gleichzeitiges lesen von und schreiben in verschiedene speicherzellen
JP4189395B2 (ja) 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
US7453720B2 (en) 2005-05-26 2008-11-18 Maglabs, Inc. Magnetic random access memory with stacked toggle memory cells having oppositely-directed easy-axis biasing
JP4908901B2 (ja) 2006-04-11 2012-04-04 ラピスセミコンダクタ株式会社 不揮発性メモリの製造方法
US7379364B2 (en) 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
US8125821B2 (en) 2007-06-01 2012-02-28 Infineon Technologies Ag Method of operating phase-change memory
KR100961196B1 (ko) 2007-06-29 2010-06-10 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
US20090196093A1 (en) * 2008-01-31 2009-08-06 Qimonda Ag Stacked die memory
US7852665B2 (en) * 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
US20100118602A1 (en) 2008-11-13 2010-05-13 Seagate Technology Llc Double source line-based memory array and memory cells thereof
WO2010077245A1 (en) * 2008-12-30 2010-07-08 Hewlett-Packard Development Company, L.P. Mutliplexer/de-multiplexer memristive device
WO2010082923A2 (en) * 2009-01-13 2010-07-22 Hewlett-Packard Development Company, L.P. Programmable bipolar electronic device
WO2010085241A1 (en) * 2009-01-20 2010-07-29 Hewlett-Packard Development Company, L.P. Multilayer memristive devices
KR101083302B1 (ko) 2009-05-13 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치
US8050078B2 (en) 2009-10-27 2011-11-01 Hewlett-Packard Development Company, L.P. Nanowire-based memristor devices
US8416604B2 (en) * 2010-01-26 2013-04-09 Industrial Cooperation Foundation Chonbuk National University Method of implementing memristor-based multilevel memory using reference resistor array
US8570785B2 (en) * 2010-05-26 2013-10-29 Hewlett-Packard Development Company Reading a memory element within a crossbar array
US8541767B2 (en) * 2011-04-25 2013-09-24 National University Of Singapore Memory component having an electrical contact free of a metal layer

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