TWI541805B - 電阻式隨機存取記憶體裝置以及其方法 - Google Patents

Description

電阻式隨機存取記憶體裝置以及其方法

本發明係有關於半導體電路，尤其適用於電阻式隨機存取記憶體(Resistive Random Access Memory，下稱RRAM)裝置以及其製作方法。

記憶體裝置或內嵌式記憶體裝置的積體電路(Integrated circuits)常用於各種電子裝置，例如通訊裝置、多媒體裝置、計算機裝置、網路裝置、消費者裝置、以及其他電子裝置。電阻式隨機存取記憶體裝置係為使用半導體製程製成的非揮發記憶體裝置。

RRAM裝置以介電質的原理動作，該介電質通常處於非導通狀態，且可藉由足夠的高壓所產生的電阻絲或導通路徑而變為導通狀態。各種不同的機制可用於形成導通路徑，包括缺陷、金屬漂移(metal migration)、以及其他機制。RRAM裝置可採用各種介電質材料。介電質元件可藉由使用合適的電壓而重設為非導通狀態或高電阻狀態，或設定為導通狀態或低電阻狀態。

於重設程序中，RRAM裝置通常需要消耗大量電流來預充電所有的位元線，藉以重設某些記憶體單元同時避免 重設其他不想要重設的記憶體單元。

因此，本發明實施例提供一種RRAM記憶體裝置以及其製作方法用以減低重設電流，降低重設時間，且增加RRAM記憶體裝置的電力效率。

基於上述目的，本發明揭露了一種電阻式隨機存取記憶體(Resistive Random Access Memory，下稱RRAM)裝置，包括複數個位元格、複數條字線、複數條位元線、以及複數條源極線。每個位元格包括一電晶體以及電阻性元件，其中，對每個位元格來說，上述電晶體包括一閘極、一源極和一汲極，以及上述電阻性元件係耦接至上述電晶體之上述汲極。每條字線設置為互相平行，且耦接至上述電晶體之各自閘極。每條位元線設置為互相平行且與上述複數條字線相交，且藉由上述電阻性元件耦接至上述電晶體之各自汲極。上述複數條源極線設置為相互平行且與上述複數條位元線互相平行。

本發明更揭露了一種製作方法，適用於形成一RRAM裝置，包括：提供複數個位元格，每個位元格包括一電晶體以及電阻性元件，其中，對每個位元格來說，上述電晶體包括一閘極、一源極和一汲極，以及上述電阻性元件係耦接至上述電晶體之上述汲極；提供複數條字線，設置為互相平行，且耦接至上述電晶體之各自閘極；提供複數條位元線，設置為互相平行且與上述複數條字線相交，藉由上述電阻性元件耦接 至上述電晶體之各自汲極；以及提供複數條源極線，設置為彼此相互平行並與上述複數條位元線互相平行。

1‧‧‧RRAM裝置

WL<0>、WL<1>、...、WL<1023>‧‧‧字線

BL<0>、BL<1>、...、BL<127>‧‧‧位元線

SL<0>、SL<1>、...、SL<63>‧‧‧源極線

10a、10b‧‧‧位元格

R10a、R10b‧‧‧電阻性元件

T10a、T10b‧‧‧電晶體

AAL1、AAL2、...、AAL6‧‧‧主動區段

20‧‧‧位元格

22‧‧‧源極線接觸

S300、S302、...、S308‧‧‧步驟

第1圖係顯示根據本發明一實施例中RRAM裝置之電路圖。

第2圖係顯示本發明另一實施例中RRAM裝置之布置圖。

第3圖係顯示根據本發明一實施例形成RRAM裝置之方法的流程圖。

在此必須說明的是，於下揭露內容中所提出之不同實施例或範例，係用以說明本發明所揭示之不同技術特徵，其所描述之特定範例或排列係用以簡化本發明，然非用以限定本發明。此外，在不同實施例或範例中可能重覆使用相同之參考數字與符號，此等重覆使用之參考數字與符號係用以說明本發明所揭示之內容，而非用以表示不同實施例或範例間之關係。

本發明實施例提供電阻式隨機存取記憶體(RRAM)裝置的陣列構造。更具體來說，實施例提供RRAM裝置內所包含的位元格記憶體陣列。實施例中使用的"RRAM裝置"或"電阻式記憶體裝置"一詞代表使用切換媒介的記憶體裝置，該切換媒介的電阻能藉由使用電性訊號而不需讓切換媒介產生鐵電性(ferroelectricity)、磁化(magnetization)和相位變化進行控制。RRAM裝置形成非揮發記憶體單元，藉以當電源關閉時保 留資料。後續可藉由合適的電壓設定或重設形成的電阻元件。

第1圖係顯示根據本發明實施例中一種RRAM裝 置1之電路圖，包括以陣列形式設置的位元格、以水平方向延伸的字線WL<0>到WL<1023>、以垂直方向延伸的位元線BL<0>到BL<127>、以及同樣以垂直方向延伸的源極線SL<0>到SL<63>。位元線和源極線之間互相平行且與字線垂直。

每個位元格皆相同，且包括1電晶體/1電阻(1T1R) 位元格，該1T1R位元格包括一個電晶體T和一個電阻性元件R。以第1圖的位元格10a為例，位元格10a包括電晶體T10a和電阻性元件R10a。在每個位元格中，電晶體T包括一閘極、一源極和一汲極，該閘極耦接到複數條字線之一；該源極和汲極中一者耦接至複數條源極線之一，該源極和汲極中另一者耦接至位元格之相應電阻性元件R之一端。相應電阻性元件R之另一端耦接至複數條位元線之一。例如，針對位元格10a來說，電晶體T10a的閘極耦接至字線WL<0>，電晶體T10a的源極/汲極中一者耦接至源極線SL<0>，電晶體T10a的源極/汲極中另一者耦接至電阻性元件R10a之一端，且電阻性元件R10a之另一端耦接至位元線BL<0>。每條位元線負載可以是250fF。

電阻性元件R用於儲存資訊或資料。透過相應字線WL指定電晶體T位址可讀取電阻性元件R內之儲存資訊。例如藉由打開相應字線WL<0>可讀取電阻性元件R10a內資訊至相應位元線BL<0>，且藉由打開相應字線WL<1>可讀取電阻性元件R10b內資訊至相應位元線BL<1>。

每個位元格可被設定或重設。重設動作包含在電 阻性元件R兩端跨接第一電壓以切斷電阻絲(filament)和導通路徑，藉此將電阻性元件R重置於高電阻；設定動作包含在電阻性元件R兩端跨接第二電壓且於電阻性元件R內重新形成電阻絲或導通路徑藉以產生低電阻。一種記憶體控制器(未圖示)會對字線WL<0>到WL<1023>、位元線BL<0>到BL<127>和源極線SL<0>到SL<63>的每條線使用兩種可能的邏輯位準之一者，用以設定或重設RRAM裝置1之位元格。上述兩種可能的邏輯位準係為邏輯高位準和邏輯低位準。例如，邏輯高位準可為2V且邏輯低位準可為0V。位元格10a的電阻性元件R10a可藉由將字線WL<0>和源極線SL<0>設為邏輯高位準以及將位元線BL<0>設為邏輯低位準而重設，藉此將電阻性元件R由低切換至高電阻。位元格10a的電阻性元件R10a可藉由將字線WL<0>和位元線BL<0>設為邏輯高位準，以及將源極線SL<0>設為邏輯低位準，將電阻性元件R由高切換至低電阻。 位元格10a的電阻性元件R10a可藉由對字線WL<0>設定邏輯低位準，或對字線WL<0>設定邏輯高位準且對位元線BL<0>和源極線SL<0>設定相同的邏輯準位(例如邏輯高位準或邏輯低位準)而維持不變。

每對相鄰位元格共用一源極線，即每對相鄰位元 格以鏡射的位置來設置，其中相鄰位元格對之相反源極或汲極連接至相同的源極線。例如，一對相鄰位元格10a和10b設置為以鏡射位置設置，其中電晶體T10a和T10b之相反源極/汲極連接到相同的源極線SL<0>。共用的源極線可減低電路面積 和製造費用。

於一實施例中，位元格10a被重設而同時其他位 元格不需重設。因此，對字線WL<0>設定邏輯高位準且同時將字線WL<1>到WL<1023>設為邏輯低位準，或是地電位gnd。位元格10a係藉由將源極線SL<0>設為邏輯高位準且位元線BL<0>設為邏輯低位準而被重設。相鄰位元格10b係藉由將位元線BL<1>設為邏輯高位準而避免被重設。換句話說，重設動作中只有連接到重設位元格之相鄰位元格的位元線需要被預充電，而連接到其他位元格的則不需預充電且可連接到地電位gnd。因此位元線充電時間以及電流會被減低，導致重設時間降低且電力效率增加。

另外，由於每對位元格受到不同的源極線控制， 所以能夠同時對不同對位元格之位元格進行設定動作和重設動作。

雖然第1圖之電路圖顯示字線WL沿著水平方向延 伸且位元線BL和源極線SL沿著垂直方向延伸，熟習此技藝者可知實施例中的方向僅為相對值，且位元線BL和源極線SL的延伸方向可置於與字線WL的延伸方向大致正交的各個不同方向，第1圖的參考值僅為舉例，並非用以限制本發明。

翻到第2圖，其中顯示本發明實施例中RRAM裝 置1之布置圖。如第2圖所示，RRAM裝置1包括一位元格陣列，該位元格陣列包括位元格20、沿著垂直方向伸展的位元線BL<0>到BL<3>和源極線SL<0>和SL<1>、沿著水平方向伸展且與位元線BL和源極線SL大致垂直的字線WL<0>到 WL<3>、沿著對角方向伸展的主動區段AAL1到AAL6，以及源極線接觸22。形成電晶體閘極的部分通常由主動區段AAL1到AAL6以及字線WL<0>到WL<3>之交叉點表示。

位元格20設置在主動區段AAL1到AAL6和位元 線BL<0>到BL<3>的交叉點。相鄰位元格20設置在垂直方向延伸的欄內。每個位元格包括電晶體T(未圖示)和連接到電晶體T的電阻性元件R(未圖示)連接。根據電阻性元件R兩端跨越的電壓，位元格20可被“設定”或“重設”。透過相應字線WL對電晶體T設定位址可讀取電阻性元件R內的儲存資訊。例如資訊可被讀取至相應位元線BL。

每對相鄰位元格共用共同源極線SL。例如位元線 BL<3>和BL<2>上之相鄰位元格20共用共同源極線SL<1>，且位元線BL<1>和BL<0>上之相鄰位元格20共用共同源極線SL<0>。

源極線接觸22設置於主動區段AAL1到AAL6 以及源極線SL<0>和SL<1>之交叉點。源極線接觸22也以欄的結構配置並依垂直的方向延伸。

字線WL<0>到WL<3>與位元線BL<0>到BL<3>和 源極線SL<0>和SL<1>呈大致正交，且可互相以規律或不規律的距離設置。

主動區段AAL1到AAL6為由左上至右下以及由右 上至左下方向伸展的X形形成。另外，主動區段AAL可與位元線BL和源極線SL間形成15到45度的角度(角主動線)。例如，主動區段AAL1到AAL6可與位元線BL和源極線SL間成 40度角。角主動區段AAL允許位元線BL和源極線SL間互相平行設置。X形角主動區段AAL允許字線WL與位元線BL和源極線SL間互相垂直設置。

在某些實施例中可以實現角位元線BL、角源極線 SL和角字線WL。例如角字線WL可以大致90度穿過角主動區段AAL。

第1圖和第2圖中之RRAM裝置1使用和位元線 平行且和字線垂直的源極線，可避免在重設動作中預充電位元線時消耗過多電流，進而減少RRAM裝置的重設時間以及增加RRAM裝置的電力效率。

第3圖係顯示根據本發明實施例形成第1和第2 圖中RRAM裝置1之方法3的流程圖。以下說明使用第2圖中RRAM裝置1詳細解釋方法3的步驟。

方法3開始後，首先於半導體基底上提供複數個 位元格20(S302)。每個位元格20包括一個電晶體T和一個電阻性元件R。電晶體T包括源極、汲極、和閘極電極。電阻性元件R包括2個端點，且其電阻值會由以不同的電壓跨越電阻性元件R而改變。

下一步，方法3提供複數條字線WL，各條字線 WL互相平行。每條字線WL耦接至位元格20之電晶體T的各自閘極電極(S304)。閘極電極與通道電性隔離，該通道藉由閘極介電質連接源極和汲極電極。閘極電極可成為字線WL的一部分或可形成隔離閘極電極，該隔離閘極電極以相應字線WL連接。

方法3提供複數條位元線BL，各條位元線BL間 互相平行且與複數條字線WL相交。每條位元線BL透過位元格20之電阻性元件R耦接至電晶體T之各自汲極(S306)。於某些實現方式中，複數條位元線BL係和複數條字線WL之間大致垂直。於其他實現方式中，複數條位元線BL和複數條字線WL之間的角度小於90度。複數條位元線BL和主動區段AAL之交叉點形成位元格20，該主動區段AAL沿著RRAM裝置1之對角伸展。主動區段AAL與位元線BL間的角度可在15到45度之間。

接著，方法3提供複數條源極線SL，各條源極線 SL間互相平行且與複數條位元線BL平行(S308)。每條源極線SL耦接至位元格20之電晶體T之各自源極電極。另外，每條源極線SL可由一對相鄰位元格20共用。於某些實現方式中，複數條源極線SL係與複數條字線WL大致垂直。於其他實現方式中，源極線SL和複數條字線WL間的角度小於90度。在複數條源極線SL和主動區段AAL的交叉點形成源極線接觸22。

在重設動作中，由於每條源極線SL與位元線BL 互相平行，所以不需對所有的位元線預充電。因此實施例中RRAM裝置1採用的重設動作僅需較低重設電流以及減低重設時間。另外，根據實施例的電路設定，RRAM裝置1能夠對二或多個位元格20同時執行設定以及重設動作。

方法3到此即完成並結束。

方法3採用和位元線平行且和字線垂直的源極 線，可避免在重設動作中預充電位元線時消耗過多電流，進而減少RRAM裝置的重設時間以及增加RRAM裝置的電力效率。

說明書使用之"判定”一詞包括計算、估算、處理、取得、調查、查找、確定、以及類似意義。"判定”也包括解決、偵測、選擇、獲得、以及類似的意義。

說明書使用的"或”一詞表示包含的"或”而非排除的"或”。即若非另外提出或內容中明顯寫出，"X使用A或B”這句話想要表示自然包含的排列。另外，實施例和申請專利範圍中的"一個"應通常表示”一或多個”，除非另外提出或內容中明顯寫出要表現的是單獨形式。

另外，本發明描述之各種邏輯區塊、模組、以及電路可以使用通用處理器(General Purpose Processor)、數位訊號處理器(Digital Signal Processor，DSP)、特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可程式規劃邏輯元件(Field Programmable Gate Array，FPGA)或其他可程控邏輯元件、離散式邏輯電路或電晶體邏輯閘、離散式硬體元件、或用於執行本發明所描述之執行的功能之其任意組合。通用處理器可以為微處理器，或者，該處理器可以為任意商用處理器、控制器、微處理器、或狀態機。

本發明描述之各種邏輯區塊、模組、單元、以及電路的操作以及功能可以利用電路硬體或嵌入式軟體碼加以實現，該嵌入式軟體碼可以由一處理器存取以及執行。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和 範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧RRAM裝置

WL<0>、WL<1>、...、WL<1023>‧‧‧字線

BL<0>、BL<1>、...、BL<127>‧‧‧位元線

SL<0>、SL<1>、...、SL<63>‧‧‧源極線

10a、10b‧‧‧位元格

R10a、R10b‧‧‧電阻性元件

T10a、T10b‧‧‧電晶體

Claims (10)

1. 一種電阻式隨機存取記憶體(Resistive Random Access Memory，下稱RRAM)裝置，包括：複數個位元格，每個位元格包括一電晶體以及一電阻性元件，其中，對上述每個位元格來說，上述電晶體包括一閘極、一源極和一汲極，而上述電阻性元件係耦接至上述電晶體之上述汲極；複數條字線，設置為互相平行，且耦接至上述電晶體之各自閘極；複數條位元線，設置為互相平行且與上述複數條字線相交，藉由上述電阻性元件耦接至上述電晶體之各自汲極；以及複數條源極線，設置為互相平行且與上述複數條位元線互相平行；其中，每條源極線係耦接至上述複數個位元格之二相鄰位元格的上述電晶體之各自源極；其中，當和上述複數個位元格的一第二位元格相鄰之一第一位元格被重設時，只將連接到上述第二位元格之上述電晶體之一第二汲極之一第二位元線預充電至一高準位電壓。
2. 如申請專利範圍第1項所述之RRAM裝置，其中，當上述複數個位元格的一第二位元格相鄰之一第一位元格被重設時，上述第一和第二位元格之外的一第三位元格會被同時設定。
3. 如申請專利範圍第1項所述之RRAM裝置，更包括：複數條角主動線，與上述複數條位元線和上述複數條源極線相交，其中，上述複數個位元格在上述複數條角主動線和上述複數條位元線之複數第一交叉點形成；以及複數條源極線接觸，設置於上述複數條角主動線和上述複數條源極線之複數第二交叉點。
4. 如申請專利範圍第3項所述之RRAM裝置，其中，上述複數條字線與上述複數條角主動線大致垂直。
5. 如申請專利範圍第1項所述之RRAM裝置，其中，上述複數條字線與上述複數條位元線和上述複數條源極線大致垂直。
6. 一種形成方法，適用於形成一RRAM裝置，包括：提供複數個位元格，每個位元格包括一電晶體以及一電阻性元件，其中，對上述每個位元格來說，上述電晶體包括一閘極、一源極和一汲極，而上述電阻性元件係耦接至上述電晶體之上述汲極；提供複數條字線，設置為互相平行，且耦接至上述電晶體之各自閘極；提供複數條位元線，設置為互相平行且與上述複數條字線相交，藉由上述電阻性元件耦接至上述電晶體之各自汲極；以及提供複數條源極線，設置為互相平行且與上述複數條位元線互相平行；其中，每條源極線係耦接至上述複數個位元格之二相鄰位 元格的上述電晶體之各自源極；該形成方法更包括：當和上述複數個位元格中與一第二位元格相鄰之一第一位元格被重設時，只將連接到上述第二位元格之上述電晶體之一第二汲極之一第二位元線預充電至一高準位電壓。
7. 如申請專利範圍第6項所述之形成方法，更包括：當重設上述複數個位元格中與一第二位元格相鄰之一第一位元格時，上述第一和第二位元格之外的一第三位元格會被同時設定。
8. 如申請專利範圍第6項所述之形成方法，更包括：提供複數條角主動線，與上述複數條位元線和上述複數條源極線相交；於上述複數條角主動線和上述複數條位元線之複數第一交叉點形成上述複數個位元格；以及於上述複數條角主動線和上述複數條源極線之複數第二交叉點形成複數條源極線接觸。
9. 如申請專利範圍第8項所述之形成方法，其中，上述複數條字線與上述複數條角主動線大致垂直。
10. 如申請專利範圍第6項所述之形成方法，其中，上述複數條字線與上述複數條位元線和上述複數條源極線大致垂直。