JP2014149902A - 抵抗ベースのランダムアクセスメモリ及びその操作方法 - Google Patents

抵抗ベースのランダムアクセスメモリ及びその操作方法 Download PDF

Info

Publication number
JP2014149902A
JP2014149902A JP2013257897A JP2013257897A JP2014149902A JP 2014149902 A JP2014149902 A JP 2014149902A JP 2013257897 A JP2013257897 A JP 2013257897A JP 2013257897 A JP2013257897 A JP 2013257897A JP 2014149902 A JP2014149902 A JP 2014149902A
Authority
JP
Japan
Prior art keywords
data line
transistor
coupled
drive unit
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013257897A
Other languages
English (en)
Other versions
JP5744164B2 (ja
Inventor
Hung-Chang Yu
鴻昌 于
Kai-Chun Lin
楷竣 林
Yue-Der Chih
育徳 池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2014149902A publication Critical patent/JP2014149902A/ja
Application granted granted Critical
Publication of JP5744164B2 publication Critical patent/JP5744164B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】抵抗ベースのランダムアクセスメモリ及びその操作方法を提供する。
【解決手段】抵抗ベースのランダムアクセスメモリ回路は、第一データライン、第二データライン、複数のメモリセル、第一駆動ユニット、および、第二駆動ユニットを含む。メモリセルが、第一と第二データラインに平行に一つずつ配列される。各メモリセルは、第一データラインと第二データライン間に結合される。第一駆動ユニットは、第一と第二データラインの第一端に結合される。第一駆動ユニットが設定されて、第一データラインと第二データラインのひとつと第一電圧ノードを電気的に結合する。第二駆動ユニットは、第一と第二データラインの第二端と結合される。第二駆動ユニットが設定されて、第一データラインと第二データラインのもうひとつと第二電圧ノードを電気的に結合する。
【選択図】図１

Description

本発明は、抵抗ベースのランダムアクセスメモリ及びその操作方法に関するものである。
集積回路（ＩＣ：integrated circuit）装置において、抵抗ベースのランダムアクセスメモリ、たとえば、抵抗ランダムアクセスメモリ（ＲＲＡＭ：resistance-based random access memory、ＲｅＲＡＭ：resistive random access memory）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：magnetoresistive random access memory）、および、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：phase-changed random access memory）が、次世代メモリ装置のために開発されている。電荷ベースのランダムアクセスメモリ、たとえば、フラッシュメモリと比較すると、抵抗ベースのランダムアクセスメモリ回路は、それぞれが、少なくとも高抵抗状態と低抵抗状態を有することが可能なメモリセルのアレイを含む。抵抗ベースのランダムアクセスメモリ回路のメモリセルの抵抗状態の設定（すなわち、書込み操作をメモリセルに実行）は、通常、所定電圧差、または、所定電流をメモリセルに加えることにより実現する。メモリセルからデータを読み取る時、所定の読み取り電流（または、電圧）がメモリセルに加えられ、出力データは、メモリセルに生成された電圧（または、電流）にしたがって決定される。
本発明は、抵抗ベースのランダムアクセスメモリ及びその操作方法を提供することを目的とする。
抵抗ベースのランダムアクセスメモリ回路は、第一データライン、第二データライン、複数のメモリセル、第一駆動ユニット、および、第二駆動ユニットを含む。メモリセルが、第一と第二データラインに平行に一つずつ配列される。各メモリセルは、第一データラインと第二データライン間に結合される。第一駆動ユニットは、第一と第二データラインの第一端に結合される。第一駆動ユニットが設定されて、第一データラインと第二データラインのひとつと第一電圧ノードを電気的に結合する。第二駆動ユニットは、第一と第二データラインの第二端と結合される。第二駆動ユニットが設定されて、第一データラインと第二データラインのもうひとつと第二電圧ノードを電気的に結合する。
本発明によれば、第一端と第二端を有する第一データラインと、第一端と第二端を有する第二データラインと、 第一データラインと第二データラインに平行な方向に沿ってひとつずつ配列され、それぞれ、第一データラインに結合される第一端と第二データラインに結合される第二端を有する複数の抵抗ベースメモリセルと、第一データラインの第一端と第二データラインの第一端に結合され、第一データラインと第二データラインのひとつを、第一電圧ノードに電気的に結合するように設定される第一駆動ユニットと、第一データラインの第二端と第二データラインの第二端に結合され、第一データラインと第二データラインのもうひとつを、第二電圧ノードに結合するように設定される第二駆動ユニットとを含み、第一電圧ノードが設定されて、第一電圧レベルを搭載し、第二電圧ノードが設定されて、第一電圧レベルより低い第二電圧レベルを搭載する抵抗ベースのランダムアクセスメモリ回路を容易に提供できるものである。
本発明によれば、第一駆動ユニットを設定して、第一データラインの第一端と第一電圧ノードを結合し、第二データラインの第一端を、第一電圧ノードから減結合する工程と、第二駆動ユニットを設定して、第一データラインの第二端を第二電圧ノードから減結合し、第二データラインの第二端と第二電圧ノードを結合する工程と、メモリ回路の複数の抵抗ベースメモリセルのひとつにより、第一データラインと第二データライン間で、導電性パスを構築し、ワードライン信号に応え、複数の抵抗ベースメモリセルが、第一データラインと第二データラインに沿って、カラムに配列し、各複数の抵抗ベースメモリセルが、第一データラインに結合される第一端と第二データラインに結合される第二端を有する工程と、を含む抵抗ベースのランダムアクセスメモリ回路の操作方法を容易に提供できるものである。
添付の図面は、本発明の実施の形態を説明しており、同様の符号は同様の構成要素を示している。
一実施例の抵抗ベースのランダムアクセスメモリ回路のメモリカラムモジュールの回路図である。 一実施例の異なるメモリセルがアクセスされる時の図１に示されるメモリカラムモジュールの機能ブロック図である。 一実施例の異なるメモリセルがアクセスされる時の図１に示されるメモリカラムモジュールの機能ブロック図である。 一実施例の抵抗ベースのランダムアクセスメモリ回路の機能ブロック図である。 ひとつ以上の実施例の抵抗ベースのランダムアクセスメモリ回路の操作方法のフローチャートである。
以下の開示は、ひとつ以上の異なる実施例、具体例を提供して、本発明の異なる特徴を実行することが理解できる。構成要素と配置の特定の例が以下で示されて、本発明をわかりやすくしている。もちろん、これらは、単なる例であり、これに限定されない。図の各種特徴は、工業における標準的技法によっては描かれておらず、説明目的にのみ用いられている。
さらに、空間的相対語、たとえば、“低”“上部”“水平”“垂直”“上方”“下方”“上”“下”“頂部”“底部”“左”“右”等とその派生用語（たとえば、“水平に”“下方に”“上方に”等）を用いて、本発明の一特徴ともうひとつの特徴の関係をわかりやすくしている。空間的相対語は、特徴を含む装置の異なる配向性をカバーすることが目的である。
図１は、一実施例による抵抗ベースのランダムアクセスメモリ回路（図３中の３００）のメモリカラムモジュール１００の回路図である。メモリカラムモジュール１００は、第一データライン（ビットラインＢＬとも称される）、第二データライン（ソースラインＳＬとも称される）、複数の抵抗ベースメモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]、第一駆動ユニット１２０、および、第二駆動ユニット１３０を含む。図１では、４個のメモリセルだけが示されているが、実施例において、メモリカラムモジュール１００は、カラムに排列された２個以上のメモリセルを含んでいる。実施例において、Ｎは整数で、且つ、2≦Nである。実施例において、Ｎは、512から2048である。
データラインＢＬは、第一駆動ユニット１２０に結合される第一端、および、第二駆動ユニット１３０に結合される第二端を有する。ＮノードＢ[1]、Ｂ[2]、Ｂ[3]、および、Ｂ[N]が、データラインＢＬに沿って特定される。データラインＳＬは、また、第一駆動ユニット１２０に結合される第一端と第二駆動ユニット１３０に結合される第二端を有する。ノードＢ[1]、Ｂ[2]、Ｂ[3]、および、Ｂ[N]に対応するＮノードＳ[1]、Ｓ[2]、Ｓ[3]、および、Ｓ[N]が、データラインＳＬに沿って特定される。抵抗ベースメモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]が、第一データラインＢＬと第二データラインＳＬに平行な方向に沿ってひとつずつ配列される。メモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０ [N]は、それぞれ、データラインＢＬのノードＢ[1]、Ｂ[2]、Ｂ[3]、および、Ｂ[N]のひとつに接続される第一端、および、ノードＢ[1]、Ｂ[2]、Ｂ[3]、および、Ｂ[N]に対応するデータラインＳＬのノードＳ[1]、Ｓ[2]、Ｓ[3]、および、Ｓ[N]のひとつに接続される第二端を有する。
メモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]は、対応するワードラインＷＬ[1]、ＷＬ[2]、ＷＬ[3]、および、ＷＬ[N]により選択可能な磁気抵抗ランダムアクセスメモリセルである。たとえば、例のメモリセル１１０[N]は、誘電層（図示されない）により減結合されるピン層１１２ａと自由層１１２ｂを有する磁気トンネル接合（MTJ）１１２を含む。メモリセル１１０[N]は、また、ワードラインＷＬ[N]に結合されるスイッチ１１４を有する。ワードラインＷＬ[N]が駆動されて、メモリセル１１０[N]を選択する時、スイッチ１１４は、ＭＴＪ１１２とデータラインＳＬを結合し、よって、データラインＢＬとデータラインＳＬ間に、導電性パスを形成している。ピン層１１２ａと自由層１１２ｂの相対配向が、ＭＴＪ１１２の抵抗を決定する。ある具体例において、ピン層１１２ａと自由層１１２ｂが同一方向性で配向する場合、ＭＴＪ１１２は低抵抗状態となる。実施例において、ピン層１１２ａと自由層１１２ｂが反対方向で配向する場合、ＭＴＪ１１２は高抵抗状態となる。
第一駆動ユニット１２０が設定されて、データラインＢＬとデータラインＳＬのひとつを、電圧ノードＶＰに電気的に結合して、書込み操作期間中の書き込みデータに応答するか、または、読み取り操作期間中のセンス増幅器（図３中の３２８）に応答する。第二駆動ユニット１３０が設定されて、データラインＢＬとデータラインＳＬのもうひとつと電圧ノードＶＳＳを電気的に結合する。実施例において、電圧ノードＶＰは、電圧ノードＶＳＳより高い電圧レベルを有する。実施例において、電圧ノードＶＰと電圧ノードＶＳＳは、共に、メモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]の選択されたひとつのＭＴＪ１１２の自由層１１２ｂの配向性を変化させる電流を生成するのに十分な第一駆動ユニット１２０と第二駆動ユニット１３０間に、電圧差を提供する。実施例において、電圧ノードＶＳＳが接地に結合され、電圧ノードＶＰが、0.8から1.5ボルトの電圧レベルを有する電源に結合される。駆動ユニット１２０と１３０は、データラインＢＬとＳＬの反対端に位置するので、データラインＢＬとＳＬの同数のセグメント（ノードＢ[1]、Ｂ[2]、Ｂ[3]、Ｂ[N]、Ｓ[1]、Ｓ[2]、Ｓ[3]、および、Ｓ[N]により特定される)により、個別のメモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]にアクセスする時、導電性パスが生成される。よって、アクセスされる時、メモリセル１１０[1]、１１０[2]、１１０[3]、および、１１０[N]は、同様に、データラインＢＬとＳＬの寄生抵抗の影響を受ける。
第一駆動ユニット１２０は、書き込みバッファ１２２、書き込み選択回路１２４、および、読み取り選択回路１２６を有する。書き込みバッファ１２２は、トランジスタ１４２と１４４、および、ＯＲゲート１４６と１４８を有する。トランジスタ１４２と１４４のソースは、電圧ノードＶＰに結合されている。トランジスタ１４２のドレインはデータラインＢＬに結合され、トランジスタ１４４のドレインはデータラインＳＬに結合されている。ＯＲゲート１４６は、データラインＳＬに結合される第一入力端、および、書き込みイネーブルノードWEN_Bに結合される第二入力端を有し、書き込みイネーブル信号を有している。ＯＲゲート１４８は、データラインＢＬに結合される第一入力端、および、書き込みイネーブルノードWEN_Bに結合される第二入力端を有している。書き込みイネーブルノードWEN_Bで、書き込みイネーブル信号が低レベル論理を有する時、ＯＲゲート１４６と１４８は、スイッチング回路として機能して、トランジスタ１４２と１４４は、一対のクロスカップルドトランジスタとなる。実施例において、トランジスタ１４２と１４４はｐ型トランジスタである。
書き込み選択回路１２４は、電圧ノードＶＰとデータラインＢＬ間に結合されるトランジスタ１５２、および、電圧ノードＶＰとデータラインＳＬ間に結合されるトランジスタ１５４を含む。トランジスタ１５２が設定されて、データラインＢＬの電圧レベルを、電圧ノードＶＰの電圧レベルにして、制御信号 DIN_Bに応答する。トランジスタ１５４が設定されて、データラインＳＬの電圧レベルを、電圧ノードＶＰの電圧レベルにして、制御信号 DINB_Bに応答し、制御信号 DINB_Bは、制御信号 DIN_Bに論理的に相補する信号である。実施例において、アクセスされるメモリセルの書き込みデータムと一組のロウアドレス信号（図３中のＡＹ）に基づいて、信号DIN_BとDINB_Bが、ロウデコーダ（図３中の３３４）により生成される。さらに、読み取り選択回路１２６は、トランジスタ１６２を含み、データラインＢＬをセンス増幅器（図３中の３２８）に電気的に結合し、読み取りカラム選択信号RCSに応答する。実施例において、トランジスタ１５２と１５４はｐ型トランジスタである。
第二駆動ユニット１３０は、二個のトランジスタ１７２と１７４とＯＲゲート１７６を含む。トランジスタ１７２は、データラインＢＬに結合されるドレイン、電圧ノードＶＳＳに結合されるソース、および、データラインＳＬに結合されるゲートを有する。トランジスタ１７４は、データラインＳＬに結合されるドレイン、電圧ノードＶＳＳに結合されるソース、および、ＯＲゲート１７６の出力端に結合されるゲートを有する。ＯＲゲート１７６の入力端はデータラインＢＬに結合され、ＯＲゲートのもう一端は、読み取りイネーブルノード RENに結合されている。読み取りイネーブルノード RENで、読み取りイネーブル信号が低レベル論理を有する時、ＯＲゲート１７６は、スイッチング回路として機能して、トランジスタ１７２と１７４は、一対のクロスカップルドトランジスタとなる。実施例において、トランジスタ１７２と１７４はｎ型トランジスタである。
実施例において、メモリセル、たとえば、メモリセル１１０[X]（図２Ａ−図２Ｂ）を、低抵抗状態を有するように設定する時、信号DIN_Bは低レベル論理を有し、信号DINB_Bは高レベル論理を有し、および、読み取りカラム選択信号 RCSは低レベル論理を有する。書き込みイネーブルノード WEN_B は低レベル論理を有し、よって、トランジスタ１４２と１４４は、一対のクロスカップルドトランジスタとして機能するように設定される。Xは整数で、且つ、1≦X≦Nである。読み取りイネーブルノードは低レベル論理を有し、よって、トランジスタ１７２と１７４も、一対のクロスカップルドトランジスタとして機能するように設定される。トランジスタ１５２をオンにして、データラインＢＬと電圧ノードＶＰを結合し、トランジスタ１５４をオフにして、データラインＳＬを電圧ノードＶＰから切り離す。電圧ノードＶＰ、トランジスタ１４２と１５２、ノードＢ[1] . . . Ｂ[X]（図２Ａ−図２Ｂ）、メモリセル１１０[X]、ノードＳ[X]（図２Ａ−図２Ｂ） . . . S[N]、トランジスタ１７４から、電圧ノードＶＳＳに導電性パスが構築される。
実施例において、メモリセル、たとえば、メモリセル１１０[X]が、低抵抗状態を有するように設定される時、信号DIN_Bは高レベル論理を有し、信号DINB_Bは低レベル論理を有し、および、読み取りカラム選択信号RCSは低レベル論理を有する。書き込みイネーブルノードWEN_Bは低レベル論理を有し、よって、トランジスタ１４２と１４４は、一対のクロスカップルドトランジスタとして機能するように設定される。読み取りイネーブルノードは低レベル論理を有し、トランジスタ１７２と１７４は、一対のクロスカップルドトランジスタとして機能するように設定される。トランジスタ１５２をオフにして、データラインＢＬを電圧ノードＶＰから切り離し、トランジスタ１５４をオンにして、データラインＳＬと電圧ノードＶＰを結合する。導電性パスが、電圧ノードＶＰ、トランジスタ１４４と１５４、ノードＳ[1] . . .Ｓ[X]、メモリセル１１０[X]、ノードＢ[X] . . . Ｂ[N]、トランジスタ１７２、および、電圧ノードＶＳＳから構築される。
実施例において、メモリセル、たとえば、メモリセル１１０[X]の抵抗状態を読み取る時、信号DIN_Bと信号DINB_Bは、低レベル論理を有する。読み取りカラム選択信号RCSは高レベル論理を有し、よって、トランジスタ１６２をオンにして、データラインＢＬとセンス増幅器（図３中の３２８）を結合する。書き込みイネーブルノードWEN_Bは高レベル論理を有して、トランジスタ１４２と１４４をオフにする。読み取りイネーブルノードは高レベル論理を有して、トランジスタ１７４をオンにし、トランジスタ１７２をオフにする。センス増幅器３２８、トランジスタ１６２、ノードＢ[1] . . . Ｂ[X]、メモリセル１１０[X]、ノードＳ[X] . . . Ｓ[N]、トランジスタ１７４から電圧ノードＶＳＳに導電性パスが構築される。
図１において、ＭＲＡＭセルは、抵抗ベースのランダムアクセスメモリセルの例として描かれている。実施例において、メモリセル１１０[1] . . . １１０[N]は、ＲＲＡＭセル、または、ＰＣＲＡＭセルである。
図２Ａは、実施例による第一メモリセル（すなわち、メモリセル１１０[1]）がアクセスされる時の図１中に示されるメモリカラムモジュール１００の機能ブロック図である。メモリセル１１０[1]を読み取り、または、書き込みするために構築される導電性パス２１０は、ノードＢ[1]、メモリセル１１０[1]、および、ノードＳ[1] . . .Ｓ[N]を通過する。図２Ｂは、実施例による第Ｎメモリセル（すなわち、メモリセル１１０[N]）がアクセスされる時の図１に示されるメモリカラムモジュール１００の機能ブロック図である。メモリセル１１０[1]の読み取り、または、書き込みのために構築される導電性パス２２０は、ノードＢ[1] . . . Ｂ[N]、メモリセル１１０[1]、および、ノードＳ[N]を通過する。
実施例において、データラインＢＬとデータラインＳＬは、同じレイアウトを有し、同じ材料で形成される。よって、データラインＢＬとデータラインＳＬは、各ユニット長さで、同じ寄生抵抗を有する。実施例において、ノードＢ[1] . . . B[X]の２個の隣接するひとつにより特定されるデータラインＢＬの各セグメントは、ノードＳ[1] . . . S[X]により特定されるデータラインＳＬの対応するセグメントと、比較可能な、または、ほぼ同じである寄生抵抗値を有する。導電性パス２１０と２２０、または、任意の導電性パスと比較すると、メモリセル１１０[1] . . . １１０[N]のどれかひとつが選択される時、メモリセルにアクセスする各導電性パスは、データラインＢＬの長さ、または、データラインＳＬの長さを通過しなければならない。したがって、各導電性パス（たとえば、２１０、または、２２０）は、同様に、データラインＢＬとＳＬの寄生抵抗の影響を受ける。
よって、駆動ユニット１２０と１３０の包括は、メモリカラムモジュール中の各選択されたメモリセルにとって、データラインＢＬとＳＬの寄生抵抗により生じる電圧降下がほぼ同じになることを確保するのを助ける。よって、メモリカラムモジュールにおいて、各種位置でメモリセルにアクセスする駆動条件は、ほぼ同じである。その一方、データラインＢＬとＳＬの一端でだけ、駆動ユニットを有する設定において、駆動ユニットに近いメモリセルのデータラインＢＬとＳＬの寄生抵抗による電圧降下は、駆動ユニットから遠いメモリセルよりも小さい。データラインＢＬとＳＬの一端でだけ駆動ユニットを有する設定において、近接するメモリセルにアクセスするのに十分な駆動電圧は、さらに遠いメモリセルにとって十分ではなく、さらに遠いメモリセルにアクセスするのに十分な駆動電圧は、近いメモリセルにとって、過度である。その結果、図１と図２Ａ−図２Ｂに示される実施例と比較すると、さらに遠いメモリセルは、読み取り、または、書込み操作が失敗する傾向があり、近いメモリセルは、過剰電圧と電流が加えられるので、回復不能な損傷を受ける傾向がある（異なる抵抗状態間で、切り換えが可能ではない）。実施例において、データライン一端でだけ、駆動ユニットを有する設定と比較すると、例のメモリカラムモジュール１００は、メモリセルが損壊する前、少なくとも２回の読み取り書き込み周期に耐えることができる。実施例において、例のメモリカラムモジュール１００は、メモリセルが損壊する前、少なくとも１００，０００個の読み取り書き込み周期に耐えることができる。
図３は、ある実施例による抵抗ベースのランダムアクセスメモリ回路３００の機能ブロック図である。メモリ回路３００は、Ｍ個のロウとＮ個のカラムに配列された抵抗ベースメモリセル３１０のアレイ、書き込みドライバ３２２、書き込みマルチプレクサー３２４、読み取りマルチプレクサー３２６、センス増幅器３２８、ロウデコーダ３３２、カラムデコーダ３３４、エンドドライバ３４０、および、メモリコントローラー３５０を含む。メモリセル３１０の各カラムは、対応するデータラインＢＬ[1] . . . ＢＬ[M]とＳＬ[1] . . . ＳＬ[M]に結合される。メモリセル３１０の各ロウは、対応するワードラインＷＬ[1] . . . ＷＬ[N]に結合される。ＭとＮは正の整数である。メモリセルのアレイ、書き込みドライバ３２２、書き込みマルチプレクサー３２４、読み取りマルチプレクサー３２６、および、対応するデータラインＢＬ[1] . . . ＢＬ[M]とＳＬ[1] . . . ＳＬ[M]は、また、複数のメモリカラムモジュール３６０、たとえば、図１に示される複数の例のメモリカラムモジュール１００を有するように配列される。よって、実施例において、メモリカラムモジュール３６０の全書き込みバッファ１２２は、まとめて、書き込みドライバ３２２と見なされる；メモリカラムモジュール３６０の全書き込み選択回路１２４は、まとめて、書き込みマルチプレクサー３２４と見なされる；メモリカラムモジュール３６０の全読み取り選択回路１２６は、まとめて、読み取りマルチプレクサー３２４と見なされる；全駆動ユニット１３０は、まとめて、エンドドライバ３４０と見なされる。
メモリコントローラー３５０は、メモリ回路３００に関連する外付け回路から、各種信号を受信する。メモリコントローラー３５０は、読み取りイネーブル信号RENをエンドドライバ３４０に、書き込みイネーブル信号WEN_Bを書き込みドライバ３２２に伝送する。メモリコントローラー３５０は、アクセスされるメモリセルのアドレスの一部を示すロウアドレス信号ＡＸを、ロウデコーダ３３２に伝送する。ロウデコーダ３３２は、ワードラインＷＬ[1] . . . ＷＬ[N]上で、ワードライン信号を生成、並びに、出力して、ロウアドレス信号ＡＸに応答する。メモリコントローラー３５０は、アクセスされるメモリセルのアドレスの別の部分を示すカラムアドレス信号ＡＹ、書き込まれるデータムW_DATA、および、読み取りイネーブル信号RENを、カラムデコーダ３３４に伝送する。カラムデコーダ３３４は、対応する制御信号、たとえば、対応する制御信号DIN_BとDINB_Bを生成して、カラムアドレス信号ＡＹとデータムW_DATAに応答し、並びに、対応する読み取りカラム選択信号RCSを生成して、カラムアドレス信号AYと読み取りイネーブル信号RENに応答する。
カラムデコーダ３３４は、対応する制御信号を生成して、２個以上のデータラインＢＬ[1] . . . ＢＬ[M]をセンス増幅器３２８に選択する。実施例において、データムは、差動方式で保存され、よって、読み取り操作期間中、２個の対応するメモリカラムモジュール３６０のデータラインＢＬがセンス増幅器３２８に結合される。実施例において、データムは、非差動方式で保存され、よって、選択されたメモリカラムモジュール３６０のデータラインＢＬ、全高抵抗状態メモリセルを有する第一参照カラム、および、全低抵抗状態メモリセルを有する第二参照カラムは、読み取り操作期間中、センス増幅器３２８に結合される。センス増幅器３２８は、読み取りマルチプレクサー３２６から、データラインＢＬを読み取り、読み取りデータDOUTを、メモリコントローラー３５０に出力する。
メモリ回路３００は、図１で示される複数のメモリカラムモジュール１００が、どのように、配列されて、メモリ回路を形成するかの例である。当業者なら分かるように、メモリカラムモジュール１００が使用可能で、多くの他の可能なメモリ回路構造と連結するメモリ回路を実行する。
図４は、ひとつ以上の実施例による抵抗ベースのランダムアクセスメモリ回路の操作方法のフローチャートである。図４で示される方法４００を実行する前、実行中、および／または、実行後、追加操作が実行され、別のプロセスが簡潔に示されていることが理解できる。
図４と図１に示されるように、操作４１０中、第一駆動ユニット１２０は、第一データラインＢＬの第一端と電圧ノードＶＰを結合し、第二データラインＳＬの第一端を電圧ノードＶＰから切り離すように設定される。実施例において、操作４１０は、第一駆動ユニット１２０のトランジスタ１５２をオンにして、データラインＢＬの第一端と電圧ノードＶＰを結合して、書き込みデータムに基づいて生成される書き込みイネーブル信号DIN_Bに応答する工程を含む。実施例において、操作４１０は、また、第一駆動ユニット１２０の別のトランジスタ１５４をオフにして、データラインＳＬの第一端を電圧ノードＶＰから切り離して、書き込みイネーブル信号 DIN_Bと補完的である論理レベルを有する書き込みイネーブル信号DINB_Bに応える工程を含む。実施例において、操作４１０中、第一駆動ユニット１２０は、データラインＢＬの第一端を電圧ノードＶＰから切り離して、データラインＳＬの第一端と電圧ノードＶＰを結合するように設定される。
プロセスは、その後、操作４２０に進み、第二駆動ユニット１３０は、データラインＢＬの第二端を第二電圧ノードＶＳＳから切り離して、データラインＳＬの第二端と電圧ノードＶＳＳを結合するように設定される。実施例において、操作４２０は、駆動ユニット１３０のトランジスタ１７２をオフにして、データラインＢＬの第二端を電圧ノードＶＳＳから切り離す工程を含む。実施例において、操作４２０は、また、駆動ユニット１３０の別のトランジスタ１７４をオンにして、データラインＳＬの第二端と電圧ノードＶＳＳを結合する工程を含む。実施例において、操作４２０中、第二駆動ユニット１３０は、データラインＢＬの第二端と電圧ノードＶＳＳを結合して、データラインＳＬの第二端を電圧ノードＶＳＳから切り離すように設定される。
その後、プロセスは操作４３０に進み、複数の抵抗ベースメモリセル１１０[1] . . . １１０[N]のひとつにより、データラインＢＬとデータラインＳＬ間に導電性パスが構築されて、ワードラインＷＬ[1] . . . ＷＬ[N]のひとつで、対応するワードライン信号に応える。
一実施例において、抵抗ベースランダムアクセスメモリ回路は、第一データライン、第二データライン、複数の抵抗ベースメモリセル、第一駆動ユニット、および、第二駆動ユニットを含む。複数の抵抗ベースメモリセルは、第一データラインと第二データラインに平行な方向に沿って配列される。複数の抵抗ベースメモリセルはそれぞれ、第一データラインと結合される第一端と第二データラインと結合される第一端を有する。第一駆動ユニットは、第一データラインの第一端と第二データラインの第一端と結合される。第一駆動ユニットが設定されて、第一データラインと第二データラインのひとつと第一電圧ノードを電気的に結合する。第二駆動ユニットは、第一データラインの第二端と第二データラインの第二端と結合される。第二駆動ユニットが設定されて、第一データラインと第二データラインのもうひとつと第二電圧ノードを電気的に結合する。
別の実施例において、抵抗ベースのランダムアクセスメモリ回路は、複数のメモリカラムモジュールを含む。複数のメモリカラムモジュールのそれぞれは、第一データライン、第二データライン、N抵抗ベースメモリセル、第一駆動ユニット、および、第二駆動ユニットを有する。Nは整数、且つ、2≦Nである。第一データラインは、第一データラインの第一端と第一データラインの第二端間で定義されるＮノードを有する。第二データラインは、第二データラインの第一端と第二データラインの第二端間で特定されるＮノードを有する。各N抵抗ベースメモリセルは、第一データラインのＮノードのひとつに接続される第一端、および、第一データラインのＮノードのひとつに対応する第二データラインのＮノードのひとつに接続される第二端を有する。第一駆動ユニットは、第一データラインの第一端と第二データラインの第一端と結合される。第二駆動ユニットは、第一データラインの第二端と第二データラインの第二端と結合される。第一駆動ユニットと第二駆動ユニットが設定されて、導電性パスを形成し、導電性パスは、第一データラインのＮ個のノード中の前のＸ個のノード、および、第二データラインのＮ個のノード中の(N-X+1)個のノードを通過し、第一データラインのＮ個のノード中の前のＸ個のノードは、第一データラインの第一端からカウントしたＸ個のノードで、第二データラインのＮ個のノード中の(N-X+1)個のノードは、第二データラインの第二端からカウントした(N-X+1)個のノードである。 X は整数、且つ、1≦X≦Nである。
別の実施例において、抵抗ベースのランダムアクセスメモリ回路の操作方法は、第一データラインの第一端と第一電圧ノードを結合し、第二データラインの第一端を第一電圧ノードから減結合するように、第一駆動ユニットを設定する工程を含む。第二駆動ユニットは、第一データラインの第二端を第二電圧ノードから減結合し、第二データラインの第二端と第二電圧ノードを結合するように設定される。メモリ回路の複数の抵抗ベースメモリセルのひとつにより、第一データラインと第二データライン間に導電性パスを構築して、ワードライン信号に応答する。複数の抵抗ベースメモリセルは、第一データラインと第二データラインに沿って、カラムで排列され、複数の抵抗ベースメモリセルは、それぞれ、第一データラインと結合する第一端と第二データラインと結合する第二端を有する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ メモリカラムモジュール
１１０ 抵抗ベースメモリセル
１１２ 磁気トンネル接合（MTJ）
１１２ａ ピン層
１１２ｂ 自由層
１１４ スイッチ
１２０ 第一駆動ユニット
１２２ 書き込みバッファ
１２４ 書き込み選択回路
１２６ 読み取り選択回路
１３０ 第二駆動ユニット
１４２，１４４，１５２，１５４，１６２，１７２，１７４，トランジスタ
１４６，１４８、１７６ ＯＲゲート
２１０，２２０ 導電性パス
３００ 抵抗ベースのランダムアクセスメモリ回路
３１０ 抵抗ベースメモリセル
３２２ 書き込みドライバ
３２４ 書き込みマルチプレクサー
３２６ 読み取りマルチプレクサー
３２８ センス増幅器
３３２，３３４ デコーダ
３４０ エンドドライバ
３５０ メモリコントローラー
３６０ メモリカラムモジュール

Claims (10)

  1. 第一端と第二端を有する第一データラインと、
    第一端と第二端を有する第二データラインと、
    前記第一データラインと前記第二データラインに平行な方向に沿ってひとつずつ配列され、それぞれ、前記第一データラインに結合される第一端と前記第二データラインに結合される第二端を有する複数の抵抗ベースメモリセルと、
    前記第一データラインの前記第一端と前記第二データラインの前記第一端に結合され、前記第一データラインと前記第二データラインのひとつを、第一電圧ノードに電気的に結合するように設定される第一駆動ユニットと、
    前記第一データラインの前記第二端と前記第二データラインの前記第二端に結合され、前記第一データラインと前記第二データラインのもうひとつを、第二電圧ノードに結合するように設定される第二駆動ユニットと、を含み、
    前記第一電圧ノードが設定されて、第一電圧レベルを搭載し、前記第二電圧ノードが設定されて、前記第一電圧レベルより低い第二電圧レベルを搭載することを特徴とする抵抗ベースのランダムアクセスメモリ回路。
  2. 前記第一駆動ユニットは、
    第一トランジスタと、
    第二トランジスタと、
    前記第一トランジスタと前記第二トランジスタを、一対のクロスカップルドトランジスタとして設定するように設定され、書き込みイネーブル信号の論理レベルに応える第一スイッチング回路と、を含み、
    前記第二駆動ユニットは、
    第三トランジスタと、
    第四トランジスタと、
    前記第三トランジスタと前記第四トランジスタを、一対のクロスカップルドトランジスタとして設定するように設定され、読み取りイネーブル信号の論理レベルに応える第二スイッチング回路と、
    を含むことを特徴とする請求項１に記載の抵抗ベースのランダムアクセスメモリ回路。
  3. 前記第一スイッチング回路は、
    前記書き込みイネーブル信号を搭載するように設定される第一ノードと、
    前記第一トランジスタのゲートに結合される出力ノードと、前記第一ノードに結合される第一入力端ノード、および、前記第二トランジスタのドレインに結合される第二入力端ノード、を含む第一ＯＲゲートと、
    前記第二トランジスタのゲートに結合される出力ノードと、前記第一ノードに結合される第一入力端ノード、および、前記第一トランジスタのドレインに結合される第二入力端ノード、を含む第二ＯＲゲートと、を含み、
    前記第二スイッチング回路は、
    前記読み取りイネーブル信号を搭載するように設定される第二ノード、および、
    前記第三トランジスタのゲートに結合される出力ノードと、前記第二ノードに結合される第一入力端ノード、および、前記第四トランジスタのドレインに結合される第二入力端ノード を含む第三ＯＲゲート、
    を含むことを特徴とする請求項２に記載の抵抗ベースのランダムアクセスメモリ回路。
  4. 前記第一と第二トランジスタはｐ型トランジスタで、前記第三と第四トランジスタはｎ型トランジスタであることを特徴とする請求項２に記載の抵抗ベースのランダムアクセスメモリ回路。
  5. 前記第一駆動ユニットは、さらに、
    前記第一データラインを、前記第一電圧ノードに結合するように設定され、書き込みデータムに応える第五トランジスタ、および、
    前記第二データラインを、前記第一電圧ノードに結合するように設定され、書き込みデータムに応える第六トランジスタ、
    を含むことを特徴とする請求項２に記載の抵抗ベースのランダムアクセスメモリ回路。
  6. 抵抗ベースのランダムアクセスメモリ回路は複数のメモリカラムモジュールを含み、
    前記の各複数のメモリカラムモジュールは、
    第一端、第二端、および、前記第一端と前記第一データラインの前記第二端間で定義されるＮノードを含み、Nは整数で、且つ、2≦Nである第一データラインと、
    第一端、第二端、および、前記第一端と前記第二データラインの前記第二端間で定義されるＮノードを有する第二データラインと、
    それぞれ、前記第一データラインの前記Ｎノードのひとつに接続される第一端、および、前記第一データラインの前記Ｎノードのひとつに対応する前記第二データラインの前記Ｎノードのひとつに接続される第二端を有するN抵抗ベースメモリセルと、
    前記第一データラインの前記第一端と前記第二データラインの前記第一端に結合される第一駆動ユニットと、
    前記第一データラインの前記第二端と前記第二データラインの前記第二端に結合される第二駆動ユニットと、を含み、
    前記第一駆動ユニットと前記第二駆動ユニットが設定されて、導電性パスを形成し、
    前記導電性パスは、前記第一データラインのＮ個のノード中の前のＸ個のノード、および、前記第二データラインのＮ個のノード中の(N-X+1)個のノードを通過し、前記第一データラインのＮ個のノード中の前のＸ個のノードは、前記第一データラインの第一端からカウントしたＸ個のノードで、前記第二データラインのＮ個のノード中の(N-X+1)個のノードは、前記第二データラインの第二端からカウントした(N-X+1)個のノードであり、Xは整数、且つ、1≦X≦Nであることを特徴とする抵抗ベースのランダムアクセスメモリ回路。
  7. 前記第一駆動ユニットが設定されて、前記第一データラインと前記第二データラインのひとつを、第一電圧ノードに電気的に結合して、書き込みデータムに応え、
    前記第二駆動ユニットが設定されて、前記第一データラインと前記第二データラインのもうひとつを、第二電圧ノードに電気的に結合し、
    前記第一電圧ノードが設定されて、第一電圧レベルを搭載し、前記第二電圧ノードが設定されて、前記第一電圧レベルより低い第二電圧レベルを搭載することを特徴とする請求項６に記載の抵抗ベースのランダムアクセスメモリ回路。
  8. 前記第一駆動ユニットは、
    第一トランジスタと、
    第二トランジスタ、および、
    前記第一トランジスタと前記第二トランジスタを、一対のクロスカップルドトランジスタとして設定するように設定され、書き込みイネーブル信号の論理レベルに応える第一スイッチング回路、を含み、
    前記第二駆動ユニットは、
    第三トランジスタと、
    第四トランジスタ、および、
    前記第三トランジスタと前記第四トランジスタを、一対のクロスカップルドトランジスタとして設定するように設定され、読み取りイネーブル信号の論理レベルに応える第二スイッチング回路、
    を含むことを特徴とする請求項７に記載の抵抗ベースのランダムアクセスメモリ回路。
  9. 第一駆動ユニットを設定して、第一データラインの第一端と第一電圧ノードを結合し、第二データラインの第一端を、前記第一電圧ノードから減結合する工程と、
    第二駆動ユニットを設定して、前記第一データラインの第二端を第二電圧ノードから減結合し、前記第二データラインの第二端と前記第二電圧ノードを結合する工程と、
    前記メモリ回路の複数の抵抗ベースメモリセルのひとつにより、前記第一データラインと前記第二データライン間で、導電性パスを構築し、ワードライン信号に応え、前記複数の抵抗ベースメモリセルが、前記第一データラインと前記第二データラインに沿って、カラムに配列し、各前記複数の抵抗ベースメモリセルが、前記第一データラインに結合される第一端と前記第二データラインに結合される第二端を有する工程と、
    を含むことを特徴とする抵抗ベースのランダムアクセスメモリ回路の操作方法。
  10. 前記第一駆動ユニットの設定は、
    前記第一駆動ユニットの第一トランジスタをオンにして、前記第一データラインの前記第一端を、前記第一電圧ノードに結合し、第一制御信号に応える工程と、
    前記第一駆動ユニットの第二トランジスタをオフにし、前記第二データラインの前記第一端を、前記第一電圧ノードから減結合し、前記第一制御信号に補完的である論理レベルを有する第二制御信号に応える工程と、を含み、
    前記第二駆動ユニットを設定する前記工程は、
    前記第二駆動ユニットの第三トランジスタをオフにして、前記第二電圧ノードから、前記第一データラインの前記第二端を減結合し、前記第二データラインの論理レベルに応える工程、および、
    前記第二駆動ユニットの第四トランジスタをオンにして、前記第二データラインの前記第二端と前記第二電圧ノードを結合し、前記第一データラインの論理レベルに応える工程、
    を含むことを特徴とする請求項第９項に記載の抵抗ベースのランダムアクセスメモリ回路の操作方法。
JP2013257897A 2013-01-31 2013-12-13 抵抗ベースのランダムアクセスメモリ及びその操作方法 Active JP5744164B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/755,445 US9058872B2 (en) 2013-01-31 2013-01-31 Resistance-based random access memory
US13/755,445 2013-01-31

Publications (2)

Publication Number Publication Date
JP2014149902A true JP2014149902A (ja) 2014-08-21
JP5744164B2 JP5744164B2 (ja) 2015-07-01

Family

ID=51222791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013257897A Active JP5744164B2 (ja) 2013-01-31 2013-12-13 抵抗ベースのランダムアクセスメモリ及びその操作方法

Country Status (4)

Country Link
US (1) US9058872B2 (ja)
JP (1) JP5744164B2 (ja)
KR (1) KR101517673B1 (ja)
CN (1) CN103971725B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721624B2 (en) * 2014-12-23 2017-08-01 Arm Limited Memory with multiple write ports
US9281043B1 (en) * 2014-12-24 2016-03-08 Intel Corporation Resistive memory write circuitry with bit line drive strength based on storage cell line resistance
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
TWI665672B (zh) 2016-09-13 2019-07-11 東芝記憶體股份有限公司 Semiconductor memory device
CN109872749B (zh) * 2017-12-05 2020-12-01 华邦电子股份有限公司 电阻式存储器装置及其操作方法
JP2019117678A (ja) * 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287193A (ja) * 2006-04-12 2007-11-01 Toshiba Corp 磁気記憶装置
JP2011258596A (ja) * 2010-06-04 2011-12-22 Hitachi Ltd 磁気抵抗効果素子及び磁気メモリ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050365A1 (de) * 2000-10-11 2002-05-16 Infineon Technologies Ag MRAM-Anordnung
TW200529414A (en) * 2004-02-06 2005-09-01 Renesas Tech Corp Storage
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
KR101448365B1 (ko) * 2010-04-28 2014-10-07 가부시키가이샤 히타치세이사쿠쇼 반도체 기억 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287193A (ja) * 2006-04-12 2007-11-01 Toshiba Corp 磁気記憶装置
JP2011258596A (ja) * 2010-06-04 2011-12-22 Hitachi Ltd 磁気抵抗効果素子及び磁気メモリ

Also Published As

Publication number Publication date
JP5744164B2 (ja) 2015-07-01
US20140211537A1 (en) 2014-07-31
US9058872B2 (en) 2015-06-16
CN103971725B (zh) 2018-02-27
KR20140098645A (ko) 2014-08-08
KR101517673B1 (ko) 2015-05-04
CN103971725A (zh) 2014-08-06

Similar Documents

Publication Publication Date Title
CN109148507B (zh) 用于具有平面存储器单元的三维存储器的垂直选择器
US7248498B2 (en) Serial transistor-cell array architecture
TWI550608B (zh) 存取基於電阻式儲存元件之記憶體胞元陣列之技術
USRE40995E1 (en) Multi-element resistive memory
JP5744164B2 (ja) 抵抗ベースのランダムアクセスメモリ及びその操作方法
US20070247895A1 (en) Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
US9633708B2 (en) Semiconductor storage device using STT-MRAM
US8004872B2 (en) Floating source line architecture for non-volatile memory
US20060126378A1 (en) Serial transistor-cell array architecture
US20070103964A1 (en) Resistive memory devices including selected reference memory cells and methods of operating the same
JP2013089279A (ja) 抵抗性メモリ装置、そのレイアウト構造及びセンシング回路
JP5045671B2 (ja) Ｍｒａｍにおける電流終端回路
US8824189B2 (en) Semiconductor device
JP2014229328A (ja) 半導体記憶装置
TWI546804B (zh) 基於電阻比之記憶體胞元
TWI552148B (zh) 具電阻式及電容式儲存元件之記憶體胞元
JP5150932B2 (ja) 半導体記憶装置
TW201533739A (zh) 磁阻記憶體裝置
JP6229982B2 (ja) 不揮発性半導体記憶装置
TW202244925A (zh) 記憶體裝置
JP2009134794A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150428

R150 Certificate of patent or registration of utility model

Ref document number: 5744164

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250