JP2007287193A - 磁気記憶装置 - Google Patents

Abstract

【課題】 スピン注入書き込み方式に適した構成を有する磁気記憶装置を提供する。
【解決手段】 磁気抵抗素子２は、第１端および第２端を有し、第１端から第２端に向かう電流を供給されることにより第１データを書き込まれ、第２端から第１端に向かう電流を供給されることにより第２データを書き込まれる。第１ｐ型ＭＯＳＦＥＴ１３は、一端を第１端と接続される。第２ｐ型ＭＯＳＦＥＴ１４は、一端を第２端と接続される。第１ｎ型ＭＯＳＦＥＴ１５は、一端を第１端と接続される。第２ｎ型ＭＯＳＦＥＴ１６は、一端を第２端と接続される。第１電流ソース回路２１は、第１、第２ｐ型ＭＯＳＦＥＴの各他端と接続され、電流を供給する。第１電流シンク回路２４は、第１、第２ｎ型ＭＯＳＦＥＴの各他端と接続され、電流を引き抜く。
【選択図】 図２

Description

本発明は、磁気記憶装置に関し、例えば、スピン注入書き込み方式の磁気記憶装置に関する。

抵抗変化型の不揮発性記憶素子の１つとして、磁気抵抗素子が知られている。磁気抵抗素子は、磁性体である自由層と固定層と、それらの間に挟まれた非磁性層とを含み、自由層の磁化の向きにより異なる抵抗状態になる。この抵抗状態の違いを情報の記憶に用いた磁気記憶装置として、磁気ランダムアクセスメモリ（ＭＲＡＭ）がある。

情報の読み出しは、磁気抵抗素子に読み出し電流を流して、抵抗値を電流値あるいは電圧値に変換し、参照値と比較することによって行なわれる。情報の書き込みは、メモリセルで直交する２本の書き込み線を流れる電流により発生させた磁場が自由層の磁化を反転させることによって行われる。

磁気記憶装置の微細化に伴い、書き込み線および磁気抵抗素子の大きさおよび各要素の相互間の距離が狭まる。このため、書き込み電流が流れる書き込み線からの磁場が、この書き込み線近傍の書き込み対象でないメモリセルへも誤って情報を書き込むおそれが強い。この傾向は、磁気記憶装置の微細化に伴い、一層強くなる。

また、磁気抵抗素子の形状が小さくなると、書き込みに必要な磁場が大きくなる。このため、十分な電流磁場を発生させるために大きな書き込み電流が必要となり、磁気記憶装置の消費電力を小さくするのが難しい。

この磁場書き込み方式の磁気記憶装置に対して、いわゆるスピン注入書き込み方式の磁気記憶装置が提案されている（特許文献１）。スピン注入書き込みでは、磁気抵抗素子の自由層に、固定層の磁気モーメントによりスピン偏極させた電子の電子流が供給される。この電子流の向きに応じて自由層の磁化の向きが変化することにより、磁気抵抗素子に特定のデータが書き込まれる。この書き込み方式は、磁場書き込み方式と比べて、より直接的な作用を及ぼすことが可能である。そのため、隣接メモリセルへの誤書き込みが生じない。また、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。

スピン注入書き込み方式では、書き込みデータに応じて、磁気抵抗素子の一端から他端、他端から一端の両方向に電流が供給されることが必要である。よって、磁気記憶装置は、それを可能とする構成を有することが求められる。このような構成は、磁場書き込み方式では求められていないため、磁場書き込み方式で用いられた構成をスピン注入書き込み方式に転用することはできず、スピン注入書き込み方式に適した構成が求められる。
米国特許第5,695,864号明細書 特開2004-325100号公報

本発明は、スピン注入書き込み方式に適した構成を有する磁気記憶装置を提供しようとするものである。

本発明の第１の視点による磁気記憶装置は、第１端および第２端を有し、前記第１端から前記第２端に向かう電流を供給されることにより第１データを書き込まれ、前記第２端から前記第１端に向かう電流を供給されることにより第２データを書き込まれる、第１磁気抵抗素子と、一端を前記第１端と接続された第１ｐ型ＭＯＳＦＥＴと、一端を前記第２端と接続された第２ｐ型ＭＯＳＦＥＴと、一端を前記第１端と接続された第１ｎ型ＭＯＳＦＥＴと、一端を前記第２端と接続された第２ｎ型ＭＯＳＦＥＴと、前記第１、第２ｐ型ＭＯＳＦＥＴの各他端と接続され、電流を供給する第１電流ソース回路と、前記第１、第２ｎ型ＭＯＳＦＥＴの各他端と接続され、電流を引き抜く第１電流シンク回路と、を具備することを特徴とする。

本発明によれば、スピン注入書き込み方式に適した構成を有する磁気記憶装置を提供できる。

本発明者等は、本発明の開発の過程において、スピン注入書き込み方式に適した磁気記憶装置について研究した。その結果、本発明者等は、以下に述べるような知見を得た。

上記のように、スピン注入書き込み方式では、書き込みデータに応じて、磁気抵抗素子に２方向の電流が供給される構成が求められる。このような構成を他の設計要因を特に考慮せずに実現するとすると、図１のような構成が一般的であると考えられる。

図１に示すように、直列接続された磁気抵抗素子と選択トランジスタからなる複数のメモリセル１０１が設けられる。同じ列（または行）の複数のメモリセル１０１の各一端（例えば右側）は接続線１０２と接続される。各接続線１０２は、トランジスタ等のスイッチ回路１０３を介して電流ソース／シンク回路１０６と接続される。

同様に、同じ列（または行）の複数のメモリセルの各他端（例えば左側）は接続線１０４と接続される。各接続線１０４は、トランジスタ等のスイッチ回路１０５を介して電流ソース／シンク回路１０７と接続される。

電流ソース／シンク回路１０６、１０７は、接続された接続線１０２または１０３に電流を供給する機能と、接続線１０２または１０３から電流を引き抜く機能とを有する。

あるメモリセルに情報を書き込む場合、このメモリセル１０１の選択トランジスタがオンとされ、このメモリセル１０１を含むメモリセル列のアクセス線１０２、１０３と接続されたスイッチ回路１０３、１０５がオンとされる。そして、書き込みデータに応じて、電流ソース／シンク回路１０６、１０７の一方が電流ソース回路として機能し、他方が電流シンク回路として機能する。この結果、図１に示すように、書き込み電流が、電流ソース／シンク回路１０６、１０７間を、スイッチ回路１０３、接続線１０２、メモリセル１０１、接続線１０４、スイッチ回路１０５を介して流れる。

この構成では、各メモリセルに関して、書き込み電流が流れる経路は書き込みデータによらずに同じであり、また、スイッチ回路１０３、１０５は、書き込みデータに応じて、電流ソース回路、電流シンク回路の両方と接続され得る。このため、いわゆる閾値落ちが発生することによって以下の問題が生じる。閾値落ちとは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の導電型と印加電位によって、トランジスタの両端で閾値電圧程度の電圧降下が生じる現象である。

例えば、ｎ型ＭＯＳＦＥＴ（以下、単にトランジスタと記載する場合がある）のドレイン電極に電位Ｖｄｄが印加されている場合にゲート電極に電位Ｖｄｄを印加してトランジスタをオンする場合を例に取る。このトランジスタは、ゲート・ソース間電圧をＶｇｓ（ゲート電位Ｖｇ−ソース電位Ｖｓ）、トランジスタの閾値電圧をＶｔｈをとすると、
Ｖｇｓ＝Ｖｇ−Ｖｓ＝Ｖｄｄ−Ｖｓ＞Ｖｔｈ
を満たすとオンする。このときのソース電位Ｖｓは、
Ｖｓ＜Ｖｄｄ−Ｖｔｈ
となり、Ｖｄｄより小さくなる。

スイッチ１０３、１０５をｎ型ＭＯＳＦＥＴで実現すると、電流ソース回路と接続されるトランジスタ１０３、１０５のメモリセルとの接続ノードの電位が、電源電位Ｖｄｄ−トランジスタ１０３（または１０５）の閾値電圧となる。この結果、メモリセルに印加される電圧が減少し、メモリセルを流れる電流が減少してしまう。

代わりに、スイッチ回路１０３、１０５をｐ型ＭＯＳＦＥＴで実現した場合も同様である。すなわち、電流シンク回路と接続されるスイッチ回路１０３、１０５のメモリセルとの接続ノードの電位が、接地電位Ｖｓｓ＋トランジスタ１０３（または１０５）の閾値電圧の絶対値となり、やはりメモリセルを流れる書き込み電流が減少してしまう。

さらに、スイッチ回路１０３、１０５の一方をｐ型ＭＯＳＦＥＴで実現し、他方をｎ型ＭＯＳＦＥＴで実現することも考えられる。この方法では、各選択メモリセルに関して、電流ソース回路から選択メモリセルを経て電流シンク回路に至る経路は書き込みデータによらずに同じである。このため、ｐ型ＭＯＳＦＥＴが電流ソース回路と接続され且つｎ型ＭＯＳＦＥＴが電流シンク回路と接続される状態（第１状態）と、ｐ型ＭＯＳＦＥＴが電流シンク回路と接続され且つｎ型ＭＯＳＦＥＴが電流ソース回路と接続される状態（第２状態）とが、起こり得る。

第１状態では、ｐ型ＭＯＳＦＥＴの一端が電源電位Ｖｄｄと接続され、ｎ型ＭＯＳＦＥＴの一端が接地電位Ｖｓｓと接続されるので、いずれのＭＯＳＦＥＴも閾値落ちは発生しない。しかしながら、第２状態では、ｐ型ＭＯＳＦＥＴの一端が接地電位と接続され、ｎ型ＭＯＳＦＥＴの一端が電源電位と接続される。このため、２つのＭＯＳＦＥＴの両方によって閾値落ちが発生し、メモリセルに印加される電圧は大きく低下する。このため、この手法は採用できない。

以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図２は、本発明の第１実施形態に係る磁気記憶装置（ＭＲＡＭ）の回路構成を示している。図２に示すように、複数のメモリセル１が行列状に配置されている。各メモリセル１は、直列接続された磁気抵抗素子２と選択トランジスタ３とから構成される。

磁気抵抗素子２は、スピン偏極した電子の電子流（スピン偏極した電流）を、２つの端子の一端から他端、他端から一端に供給されることによって、２つの定常状態の一方を取るように構成された素子である。各定常状態を、“０”データ、“１”データに対応させることによって、磁気抵抗素子２は２値のデータを記憶できる。

磁気抵抗素子２は、最も典型的な例として、例えば、図３に示すように、少なくとも順に積層された、強磁性材料からなる固定層１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（記録層）１０１を含む。

なお、自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。固定層１０３の磁化方向は固定されている。これは、例えば、固定層１０３の、非磁性層と反対の面上に反強磁性層１０４を設けることにより行うことができる。

一方、自由層１０１の磁化方向に関しては、このような固着化機構を設けない。よって、自由層１０１の磁化方向は可変である。

中間層１０２は、非磁性金属、非磁性半導体、絶縁膜等から構成される。

さらに、自由層１０１の非磁性層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５、１０６が設けられていても良い。

固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１０３を通過した電子流のうちの多くは、固定層１０３の磁化方向と平行なスピンを有する。この電子流が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、残りの電子流は、固定層１０３の磁化方向と反平行なスピンを有する。

逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。この電子流は、自由層１０１を透過し、このうちの固定層１０３の磁化方向に反平行なスピンを有する電子の多くは、固定層１０３により反射されて自由層１０１に戻ってくる。そして、自由層１０１に再度流入し、固定層１０３の磁化方向に反平行なスピンを有する電子が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、自由層１０１を透過した、固定層１０３の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１０３を透過する。

自由層１０１、固定層１０３に用いる強磁性材料として、例えばＣｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。反強磁性層１０４の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ₂Ｏ₃、磁性半導体などを用いることができる。

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ₂Ｏ₃、ＳｉＯ₂、ＭｇＯ、ＡｌＮなどを用いることができる。

図２に示すように、同じ行の各選択トランジスタ３のゲート電極は、１つの選択線４と接続され、各選択線４はロウデコーダ５に接続される。書き込みまたは読み出しの際に、ロウデコーダ５にはアドレス信号が供給され、このアドレス信号により特定されるアドレスのメモリセル１と接続された選択線４が活性化される。

同じ列の各メモリセル１は、磁気抵抗素子２側で接続線１１と接続され、選択トランジスタ３側で接続線１２と接続される。各接続線１１、１２の各一端は、ｐ型のＭＯＳＦＥＴ１３、１４の一端とそれぞれ接続される。各接続線１１、１２の他端は、ｎ型のＭＯＳＦＥＴ１５、１６の各一端とそれぞれ接続される。

トランジスタ１３、１４の他端は共通線１７と接続される。トランジスタ１５、１６の他端は、共通線１８と接続される。

共通線１７は、電流ソース回路２１と接続される。電流ソース回路２１は、書き込みの際に共通線１７に書き込み電流を供給する機能を有しており、例えば、直列接続された定電流源２２とトランジスタ等のスイッチ回路２３とから構成される。スイッチ回路２３の、定電流源２１と反対の端部が共通線１７と接続される。

共通線１８は、電流シンク回路２４と接続される。電流シンク回路２４は、書き込みの際に共通線１８から書き込み電流を引き抜く機能を有しており、例えば、共通線１８を接地（共通電位端）に接続する構造を有する。

トランジスタ１３乃至１６のゲート電極は、図４に示すように、制御回路６と接続される。制御回路６は、外部から供給されるアドレス信号に応じて、トランジスタ１３乃至１６のオン、オフを制御する。

次に、図２の磁気記憶装置の動作について、図５、図６を参照して説明する。図５、図６は、互いに異なるデータが書き込まれる場合の状態を示している。図５は、図２の磁気抵抗素子２から選択トランジスタ３の方向に書き込み電流が流れる（例えば“０”データ書き込み）場合を示している。図６は、図２の選択トランジスタ３から磁気抵抗素子２の方向に書き込み電流が流れる（例えば“１”データ書き込み）場合を示している。図５、図６において、オンとされるトランジスタは破線により囲まれている。なお、スタンバイ時は、図２に示すように、選択トランジスタ３、トランジスタ１３乃至１６はオフとされている。

図５に示すように、書き込み対象のメモリセル１（選択メモリセル）の選択トランジスタ３ａのゲート電極と接続された選択線４ａが活性化されることにより、選択トランジスタ３ａがオンとされる。次に、選択メモリセル１を含んだ列において、トランジスタ１３、１６がオンとされる。トランジスタ１４、１５はオフを維持する。また、選択メモリセルを含んだ列以外の列のトランジスタ１３乃至１６はオフを維持している。

この状態で、電流ソース回路２１、電流シンク回路２４が駆動される。すなわち、電流ソース回路２１内のトランジスタ２３がオンとされる。この結果、電流ソース回路２１から選択メモリセル１を介して電流シンク回路２４に至る電流経路が形成されて書き込み電流が流れる。書き込み電流は、選択メモリセル１の磁気抵抗素子（選択磁気抵抗素子）２ａを第１方向（磁気抵抗素子２から選択トランジスタ３に向かう方向）に流れて、メモリセル１が保持し得る２つのデータのうちの一方（例えば“０”データ）が書き込まれる。

同様に、図６に示すように、選択メモリセル１の選択トランジスタ３ａがオンとされ、選択メモリセル１を含んだ列において、トランジスタ１４、１５がオンとされる。トランジスタ１３、１６はオフを維持している。選択メモリセルを含んだ列以外の列のトランジスタ１３乃至１６はオフを維持している。この状態で、電流ソース回路２１、電流シンク回路２４が駆動されることにより、選択磁気抵抗素子２ａを第１方向と反対の第２方向（選択トランジスタ３から磁気抵抗素子２に向かう方向）に書き込み電流が流れる。この結果、メモリセル１が保持し得る２つのデータのうちの他方（例えば“１”データ）が書き込まれる。

以上の構成および書き込み動作により、各書き込みデータの書き込みに対して専用の書き込み電流経路が設けられる。このため、書き込みデータによらずに、ｐ型ＭＯＳＦＥＴ１３、１４のソース電極は電流ソース回路２１と接続され、ｎ型ＭＯＳＦＥＴ１５、１６のソース電極は電流シンク回路２４と接続される。よって、閾値落ちが発生しない。

次に、図７を参照して、トランジスタ１３乃至１６の制御の変形例について説明する。図７は、第１実施形態の変形例を示しており、スタンバイ時の状態を示している。図７に示すように、スタンバイ時、トランジスタ１３、１４は、図２と同様に全てオフとされている。一方、トランジスタ１５、１６は全てオンとされている。こうすることによって、メモリセル１の両端子は、書き込み動作および読み出し動作後に常に接地電位に設定される。このため、書き込み時に各メモリセルの電位変動の開始点が統一されて、書き込み動作が安定する。

書き込み時には、図５、図６の状態と同じになるように、選択メモリセルを含む列のトランジスタ１５、またはトランジスタ１６をオンに維持したまま、残りのトランジスタ１５、１６がオフとされる。

以上述べたように、本発明の第１実施形態に係る磁気記憶装置によれば、閾値落ちが発生しない。このため、メモリセル１への印加電圧が、閾値落ちがない場合よりもトランジスタ１３乃至１６の閾値電圧による降下分、低下することを回避できる。

一方、第１実施形態によれば、上記のように、各書き込みデータの書き込みに対して専用の書き込み電流経路が設けられているので、閾値落ちによるメモリセル１への印加電圧の低下は生じない。この結果、動作マージンが大きく、効率的にメモリセルに書き込み電流を供給可能な磁気記憶装置を実現できる。

なお、特許文献２には、直列接続されたトランジスタＱ１、Ｑ３の接続ノードをコイルＬ１の一端に接続し、直列接続されたトランジスタＱ２、Ｑ４の接続ノードをコイルＬ２の他端に接続することにより、コイルＬ２に２方向の電流を供給可能な構成が開示されている。

しかしながら、特許文献２が開示するのは単に電流を２方向に流すことを可能にする構成であり、各トランジスタＱ１乃至Ｑ４は全て同じ導電型（ｎ型）のＭＯＳＦＥＴである。このため、ｐ型、ｎ型のＭＯＳＦＥＴを併用して、閾値落ちによる電圧降下を回避できる第１実施形態とは大きく異なる。

（第２実施形態）
第２実施形態は、隣接する２つのメモリセルアレイが電流ソース回路を共用する構成に関する。

図８は、本発明の第２実施形態に係る磁気記憶装置の回路構成を示している。図８に示すように、図２に示すように相互に接続された、行列状のメモリセル１からなるメモリセルアレイ、選択線４、ロウデコーダ５、接続線１１、１２、トランジスタ１３乃至１６、共通線１８、電流シンク回路２４からなる組が、１つの共通線１７に対して、２組設けられている。共通線１７には、電流ソース回路２１が接続されている。

スタンバイ時、トランジスタ１３乃至１６は全てオフとされている。書き込み時、選択メモリセル１を含む列のトランジスタ１３とトランジスタ１６、またはトランジスタ１４とトランジスタ１５が、図５、図６のように、オンとされる。その他のトランジスタ１３乃至１６はオフを維持する。

なお、スタンバイ時、図７と同じく、トランジスタ１５、１６をオンにしておくことによって、メモリセル１の両端の端子を接地電位に固定することもできる。この制御の場合、書き込み時、図７に関して記載した説明のように、選択メモリセル１を含む列のトランジスタ１５、１６の一方と、選択メモリセル１を含む列以外の列のトランジスタ１５、１６はオフとされる。

本発明の第２実施形態に係る磁気記憶装置によれば、第１実施形態と同じく、各書き込みデータの書き込みに対して専用の書き込み電流経路が設けられ、書き込みデータによらずに、ｐ型ＭＯＳＦＥＴ１３、１４のソースは電流ソース回路２１と接続され、ｎ型ＭＯＳＦＥＴ１５、１６のソースは電流シンク回路２４と接続される。このため、閾値落ちは発生せず、第１実施形態と同じ効果を得られる。

さらに、第２実施形態によれば、２つのメモリセルアレイが１つの電流ソース回路２１を共用する。このため、各メモリセルアレイに１組の電流ソース回路２１、電流シンク回路２４が設けられる場合よりも磁気記憶装置の平面面積を小さくすることができる。

（第３実施形態）
第３実施形態は、隣接する２つのメモリセルアレイが電流シンク回路を共用する構成に関する。

図９は、本発明の第３実施形態に係る磁気記憶装置の回路構成を示している。図９に示すように、図２に示すように相互に接続された、行列状のメモリセル１からなるメモリセルアレイ、選択線４、ロウデコーダ５、接続線１１、１２、トランジスタ１３乃至１６、共通線１７、電流ソース回路２１からなる組が、１つの共通線１８に対して、２組設けられている。共通線１８には、電流シンク回路２４が接続されている。

スタンバイ時、トランジスタ１３乃至１６は全てオフとされている。書き込み時、選択メモリセル１を含む列のトランジスタ１３とトランジスタ１６、またはトランジスタ１４とトランジスタ１５が、図５、図６のように、オンとされる。その他のトランジスタ１３乃至１６はオフを維持する。

なお、スタンバイ時、図７と同じく、トランジスタ１５、１６をオンとすることによって、メモリセル１の両端の端子を接地電位に固定することもできる。この制御の場合、書き込み時、図７に関して記載した説明のように、選択メモリセルを含む列のトランジスタ１５、１６の一方と、選択メモリセル１を含む列以外の列のトランジスタ１５、１６はオフとされる。

本発明の第３実施形態に係る磁気記憶装置によれば、第１実施形態と同じく、各書き込みデータの書き込みに対して専用の書き込み電流経路が設けられ、書き込みデータによらずに、ｐ型ＭＯＳＦＥＴ１３、１４のソースは電流ソース回路２１と接続され、ｎ型ＭＯＳＦＥＴ１５、１６のソースは電流シンク回路２４と接続される。このため、閾値落ちは発生せず、第１実施形態と同じ効果を得られる。

さらに、第３実施形態によれば、２つのメモリセルアレイが１つの電流シンク回路２４を共用する。このため、各メモリセルアレイに１組の電流ソース回路２１、電流シンク回路２４が設けられる場合よりも磁気記憶装置の平面面積を小さくすることができる。

（第４実施形態）
第４実施形態は、トランジスタ１３乃至１６のオン、オフを制御するための構成（制御回路６）に関する。

図１０は、本発明の第４実施形態に係る磁気記憶装置の回路構成を示している。図１０に示すように、各トランジスタ１３に対してナンド回路３１が設けられる。ナンド回路３１の出力は、対応するトランジスタ１３のゲート電極に供給される。

各トランジスタ１４に対してナンド回路３２が設けられる。ナンド回路３２の出力は、対応するトランジスタ１４のゲート電極に供給される。

各トランジスタ１５に対して、直列接続されたナンド回路３３およびインバータ回路３５が設けられる。インバータ回路３５の出力は、対応するトランジスタ１５のゲート電極に供給される。

各トランジスタ１６に対して、直列接続されたナンド回路３４およびインバータ回路３６が設けられる。インバータ回路３６の出力は、対応するトランジスタ１６のゲート電極に供給される。

ナンド回路３１乃至３４、インバータ回路３５、３６は、図４の制御回路６の一部を構成する。

第１列（図１０の左側の列）のナンド回路３１乃至３４の各第１入力端には、第１列を選択するための列選択信号ＣＳＬ０が供給される。第２列（図１０の右側の列）のナンド回路３１乃至３４の各第１入力端には、第２列を選択するための列選択信号ＣＳＬ１が供給される。

各列のナンド回路３１の第２入力端には、データ決定信号ＬＳＥＬＴが供給される。各列のナンド回路３２の第２入力端には、データ決定信号ＨＳＥＬＴが供給される。各列のナンド回路３３の第２入力端には、データ決定信号ＨＳＥＬＢが供給される。各列のナンド回路３４の第２入力端には、データ決定信号ＬＳＥＬＢが供給される。

上記した以外の構成については、第１実施形態（図２）と同じである。

書き込みの際、第１列のメモリセル１を選択するには、列選択信号ＣＳＬ０がハイレベルとされる。第２列のメモリセル１を選択するには、列選択信号ＣＳＬ１がハイレベルとされる。列選択信号ＣＳＬ０、ＣＳＬ１の一方がハイレベルとされた状態で、第１データ（例えば“０”データ）を書き込むには、データ決定信号ＬＳＥＬＴ、ＬＳＥＬＢがともにハイレベルとされる。この制御により、選択メモリセル１を含む列において、トランジスタ１３、１６がオンとされる。また、選択メモリセル１の選択トランジスタ３がオンとされ、電流ソース回路２１が駆動されることにより、選択メモリセル１に第１データが書き込まれる。

一方、第２データ（例えば“１”データ）を書き込むには、列選択信号ＣＳＬ０、ＣＳＬ１の一方がハイレベルとされた状態で、データ決定信号ＨＳＥＬＴと、ＨＳＥＬＢがともにハイレベルとされる。この制御により、選択メモリセル１を含む列において、トランジスタ１４、１５がオンとされる。この後、選択メモリセル１の選択トランジスタ３がオンとされ、電流ソース回路２１が駆動される。

トランジスタ１３乃至１６を制御するための構成を、第１実施形態に関してのみ説明したが、第２、第３実施形態のトランジスタ１３乃至１６の制御も、全く同様の方法によって可能である。

なお、図１０では、図の簡略化のために２列のみを示している。３列以上の構成も、選択的にハイレベルとされる列選択線を列と同数設けることにより、実現できる。電流ソース回路２１、電流シンク回路２４は、各列によって共用される。

本発明の第４実施形態に係る磁気記憶装置によれば、第１実施形態と同じ効果を得られる。

（第５実施形態）
第５実施形態は、第１実施形態のトランジスタ１３乃至１６のオン、オフを制御するための構成（制御回路６）に関する。

図１１は、本発明の第５実施形態に係る磁気記憶装置の回路構成を示している。図１１に示すように、第１列（図１１の左側の列）のトランジスタ１３、１４の各他端は共通線１７（１７ａ）を介して電流ソース回路２１（２１ａ）と接続されている。第２列（図１１の左側の列）のトランジスタ１３、１４の各他端は共通線１７（１７ｂ）を介して電流ソース回路２１（２１ｂ）と接続されている。

２列のトランジスタ１３に対して１つのナンド回路４１が設けられる。ナンド回路４１の出力は、各トランジスタ１３のゲート電極に供給される。

２列のトランジスタ１４に対して１つのナンド回路４２が設けられる。ナンド回路４２の出力は、各トランジスタ１４のゲート電極に供給される。

２列のトランジスタ１５に対して、１組の直列接続されたナンド回路４３およびインバータ回路４５が設けられる。インバータ回路４５の出力は、各トランジスタ１５のゲート電極に供給される。

２列のトランジスタ１６に対して、１組の直列接続されたナンド回路４４およびインバータ回路４６が設けられる。インバータ回路４６の出力は、各トランジスタ１６のゲート電極に供給される。

ナンド回路４１乃至４４、インバータ回路４５、４６は、図４の制御回路６の一部を構成する。

ナンド回路４１乃至４４の第１入力端には、第１列および第２列を選択するための列選択信号ＣＳＬ０が供給される。ナンド回路４１の第２入力端には、データ決定信号ＬＳＥＬＴが供給される。ナンド回路４２の第２入力端には、データ決定信号ＨＳＥＬＴが供給される。ナンド回路４３の第２入力端には、データ決定信号ＨＳＥＬＢが供給される。ナンド回路４４の第２入力端には、データ決定信号ＬＳＥＬＢが供給される。

上記した以外の構成については、第１実施形態（図２）と同じである。

第１列または第２列のメモリセル１に第１データ（例えば“０”データ）を書き込むには、列選択信号ＣＳＬ０がハイレベルの状態で、データ決定信号ＬＳＥＬＴ、ＬＳＥＬＢがともにハイレベルとされる。この制御により、第１、第２列において、トランジスタ１３、１６がオンとされる。次に、選択メモリセル１の選択トランジスタ３がオンとされる。この状態で、選択メモリセル１が第１列にある場合、第１列と接続された電流ソース回路２１ａが駆動され、第２列にある場合第２列と接続された電流ソース回路２１ｂが駆動される。

一方、第２データ（例えば“１”データ）を書き込むには、列選択信号ＣＳＬ０がハイレベルの状態で、データ決定信号ＨＳＥＬＴ、ＨＳＥＬＢがともにハイレベルとされる。この制御により、第１、第２列において、トランジスタ１４、１５がオンとされる。次に、選択メモリセル１の選択トランジスタ３がオンとされる。この状態で、選択メモリセル１が第１列にある場合、第１列と接続された電流ソース回路２１ａが駆動され、第２列にある場合第２列と接続された電流ソース回路２１ｂが駆動される。

トランジスタ１３乃至１６を制御するための構成を、第１実施形態に関してのみ説明したが、第２、第３実施形態のトランジスタ１３乃至１６の制御も、全く同様の方法によって可能である。

なお、図１１では、図の簡略化のために２列のみを示している。４列、６列等の２ｎ（ｎは自然数）の構成も、図１１に示される２列の構成を複数個設け、選択的にハイレベルとされる複数の列選択信号を各２列に対して設けることにより実現できる。電流ソース回路２１ａは各２列の一方の列によって共用され、電流シンク回路２１ｂは各２列の他方の列によって共用される。電流シンク回路２４は、各列によって共用される。

本発明の第５実施形態に係る磁気記憶装置によれば、第１実施形態と同じ効果を得られる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

一般に考えられるスピン注入方式の磁気記憶装置の回路図。 第１実施形態に係る磁気記憶装置の回路図。 磁気抵抗素子の側面図。 磁気記憶装置の制御回路を示す図。 磁気記憶装置の書き込み状態を示す図。 磁気記憶装置の書き込み状態を示す図。 第１実施形態の変形例を示す。 第２実施形態に係る磁気記憶装置の回路図。 第３実施形態に係る磁気記憶装置の回路図。 第４実施形態に係る磁気記憶装置の回路図。 第５実施形態に係る磁気記憶装置の回路図。

符号の説明

１…メモリセル、２…磁気抵抗素子、３…選択トランジスタ、４…選択線、５…ロウデコーダ、６…制御回路、１１、１２…接続線、１３、１４…ｐＭＯＳＦＥＴ、１５、１６…ｎＭＯＳＦＥＴ、１７、１８…共通線、２１…電流ソース回路、２４…電流シンク回路。

Claims (5)

1. 第１端および第２端を有し、前記第１端から前記第２端に向かう電流を供給されることにより第１データを書き込まれ、前記第２端から前記第１端に向かう電流を供給されることにより第２データを書き込まれる、第１磁気抵抗素子と、
   一端を前記第１端と接続された第１ｐ型ＭＯＳＦＥＴと、
   一端を前記第２端と接続された第２ｐ型ＭＯＳＦＥＴと、
   一端を前記第１端と接続された第１ｎ型ＭＯＳＦＥＴと、
   一端を前記第２端と接続された第２ｎ型ＭＯＳＦＥＴと、
   前記第１、第２ｐ型ＭＯＳＦＥＴの各他端と接続され、電流を供給する第１電流ソース回路と、
   前記第１、第２ｎ型ＭＯＳＦＥＴの各他端と接続され、電流を引き抜く第１電流シンク回路と、
   を具備することを特徴とする磁気記憶装置。
2. 前記第１磁気抵抗素子に前記第１データが書き込まれる際、前記第１ｐ型ＭＯＳＦＥＴと前記第２ｎ型ＭＯＳＦＥＴとがオンとされ、前記第２ｐ型ＭＯＳＦＥＴと前記第１ｎ型ＭＯＳＦＥＴとがオフとされ、
   前記第１磁気抵抗素子に前記第２データが書き込まれる際、前記第２ｐ型ＭＯＳＦＥＴと前記第１ｎ型ＭＯＳＦＥＴとがオンとされ、前記第１ｐ型ＭＯＳＦＥＴと前記第２ｎ型ＭＯＳＦＥＴとがオフとされる、
   ことを特徴とする請求項１に記載の磁気記憶装置。
3. 前記第１、第２ｎ型ＭＯＳＦＥＴが、スタンバイ時にオンとされていることを特徴とする請求項２に記載の磁気記憶装置。
4. 第３端および第４端を有し、前記第３端から前記第４端に向かう電流または前記第３端から前記第４端に向かう電流を供給されることによりデータを書き込まれる、第２磁気抵抗素子と、
   前記第３端と前記第１電流ソース回路との間に接続された第３ｐ型ＭＯＳＦＥＴと、
   前記第４端と前記第１電流ソース回路との間に接続された第４ｐ型ＭＯＳＦＥＴと、
   一端を前記第３端と接続された第３ｎ型ＭＯＳＦＥＴと、
   一端を前記第４端と接続された第４ｎ型ＭＯＳＦＥＴと、
   前記第３、第４ｎ型ＭＯＳＦＥＴの各他端と接続され、電流を引き抜く第２電流シンク回路と、
   をさらに具備する請求項１に記載の磁気記憶装置。
5. 第３端および第４端を有し、前記第３端から前記第４端に向かう電流または前記第３端から前記第４端に向かう電流を供給されることによりデータを書き込まれる、第２磁気抵抗素子と、
   前記第３端と前記第１電流シンク回路との間に接続された第３ｎ型ＭＯＳＦＥＴと、
   前記第４端と前記第１電流シンク回路との間に接続された第４ｎ型ＭＯＳＦＥＴと、
   一端を前記第３端と接続された第３ｐ型ＭＯＳＦＥＴと、
   一端を前記第４端と接続された第４ｐ型ＭＯＳＦＥＴと、
   前記第３、第４ｐ型ＭＯＳＦＥＴの各他端と接続され、電流を供給する第２電流ソース回路と、
   をさらに具備する請求項１に記載の磁気記憶装置。

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