JP2013531859A - ローカル電流シンクを有するメモリデバイス - Google Patents
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Abstract
Description
102 書込みドライバ
103 第1の書込みドライバ
104 マルチプレクサ
105 第2の書込みドライバ
106 電流シンク回路
108 ビットライン
110 ソースライン
120 第1のMTJ
121 第2のMTJ
122 第3のMTJ
123 第4のMTJ
126 第1のアクセストランジスタ
127 第2のアクセストランジスタ
128 第3のアクセストランジスタ
129 第4のアクセストランジスタ
130 トランジスタ
131 グランド
140 第1の書込み操作
141 第2の書込み操作
162 フリー層
164 トンネル障壁層
166 ピンド層
200 メモリデバイス
202 書込みドライバ
203 第1の書込みドライバ
204 マルチプレクサ
205 第2の書込みドライバ
206 電流シンク回路
208 ビットライン
210 ソースライン
220 第1のMTJ
221 第2のMTJ
222 第3のMTJ
223 第4のMTJ
226 第1のアクセストランジスタ
227 第2のアクセストランジスタ
228 第3のアクセストランジスタ
229 第4のアクセストランジスタ
230 第1のトランジスタ
231 グランド
232 第2のトランジスタ
240 第1の書込み操作
241 第2の書込み操作
250 テストモード信号線
252 テストモード信号
260 放電経路
270 第1のデータ値
271 第2のデータ値
300 メモリデバイス
302 ビットライン
303 ビットライン
304 ソースライン
305 ソースライン
308 マルチプレクサ
310 ワードライン
311 ワードライン
312 ワードライン
320 第1のローカルグランド
321 第2のローカルグランド
332 書込みドライバ
333 第1の書込みドライバ
335 第2の書込みドライバ
340 第1の電流シンク回路
341 第2の電流シンク回路
350 第1のMTJ
351 第2のMTJ
352 第3のMTJ
353 第4のMTJ
354 第5のMTJ
355 第6のMTJ
500 電子デバイス製造プロセス
502 物理デバイス情報
504 ユーザインターフェース
506 研究用コンピュータ
508 プロセッサ
510 メモリ
512 ライブラリファイル
514 設計用コンピュータ
516 プロセッサ
518 メモリ
520 電子設計自動化(EDA)ツール
522 回路設計情報
524 ユーザインターフェース
526 GDSIIファイル
528 製造プロセス
530 マスク製造業者
532 マスク
534 ウエハ
536 ダイ
538 パッケージングプロセス
540 パッケージ
542 PCB設計情報
544 ユーザインターフェース
546 コンピュータ
548 プロセッサ
550 メモリ
552 GERBERファイル
554 基板組立プロセス
556 PCB
558 プリント回路アセンブリ(PCA)
560 製品製造プロセス
562 第1の代表的な電子デバイス
564 第2の代表的な電子デバイス
600 デバイス
610 デジタル信号プロセッサ(DSP)
622 システムオンチップデバイス
626 ディスプレイコントローラ
628 ディスプレイ
630 入力デバイス
632 メモリデバイス
634 コーダ/デコーダ(コーデック)
636 スピーカー
638 マイクロフォン
640 ワイヤレスコントローラ
642 ワイヤレスアンテナ
644 電源
650 メモリ
652 ソフトウェア
Claims (46)
ビットラインに結合され、ソースラインに結合された少なくとも1つの磁気トンネル接合(MTJ)と、
単一のトランジスタを含む電流シンク回路であり、前記単一のトランジスタが前記ビットラインおよび前記ソースラインに結合される、電流シンク回路と
を含む電子デバイス。
単一の放電経路を含む電流シンク回路であり、前記単一の放電経路が前記ビットラインをローカルグランドに結合するように構成された、電流シンク回路と
を含む電子デバイス。
データ値を記憶するための手段であり、前記ソースラインおよびビットラインに結合される、手段と、
第2の書込み操作中の前記ソースラインへの放電経路よりも短い前記ビットラインへの放電経路を第1の書込み操作中に提供するための手段と
を含む装置。
前記MTJで第2の書込み操作を開始するステップであり、前記第2の書込み操作が、前記MTJで第2のデータ値を記憶するために第2の電圧を前記ソースラインに印加し、電流シンク回路を介したグランドへの第2の放電経路を有する、ステップと
を含み、前記電流シンク回路ドライバを介したグランドへの前記第2の放電経路が、前記書込みドライバを介したグランドへの前記第1の放電経路よりも短い
方法。
前記MTJで第2の書込み操作を開始するための第2のステップであり、前記第2の書込み操作が、前記MTJで第2のデータ値を記憶するために第2の電圧を前記ソースラインに印加し、電流シンク回路を介したグランドへの第2の放電経路を有する、第2のステップと
を含み、前記電流シンク回路ドライバを介したグランドへの前記第2の放電経路が、前記書込みドライバを介したグランドへの前記第1の放電経路よりも短い
方法。
ビットラインおよびソースラインに結合された磁気トンネル接合(MTJ)で第1の書込み操作を開始するために前記コンピュータによって実行可能な命令であり、前記第1の書込み操作が、前記MTJで第1のデータ値を記憶するために第1の電圧を前記ビットラインに印加し、書込みドライバを介したグランドへの第1の放電経路を有する、命令と、
前記MTJで第2の書込み操作を開始するために前記コンピュータによって実行可能な命令であり、前記第2の書込み操作が、前記MTJで第2のデータ値を記憶するために第2の電圧を前記ソースラインに印加し、電流シンク回路を介したグランドへの第2の放電経路を有し、前記第1の放電経路が前記第2の放電経路よりも短い、命令と
を含む、コンピュータ可読有形媒体。
ビットラインに結合され、ソースラインに結合された少なくとも1つの磁気トンネル接合(MTJ)と、
単一のトランジスタを含む電流シンク回路であり、前記単一のトランジスタが前記ビットラインおよび前記ソースラインに結合される、電流シンク回路と
を含む、ステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む、方法。
前記設計情報に従って、前記半導体デバイスを製造するステップであり
前記半導体デバイスが、
1つまたは複数の書込みドライバと、
ビットラインに結合され、ソースラインに結合された少なくとも1つの磁気トンネル接合(MTJ)と、
単一のトランジスタを含む電流シンク回路であり、前記単一のトランジスタが前記ビットラインおよび前記ソースラインに結合される、電流シンク回路と
を含む、ステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと
を含む方法。
ビットラインに結合され、ソースラインに結合された少なくとも1つの磁気トンネル接合(MTJ)と、
単一のトランジスタを含む電流シンク回路であり、前記単一のトランジスタが前記ビットラインおよび前記ソースラインに結合される、電流シンク回路と
を含む、ステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと、
前記設計情報を変換してデータファイルを生成するステップと
を含む、方法。
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであり、前記パッケージングされた半導体デバイスが、
ビットラインに結合され、ソースラインに結合された少なくとも1つの磁気トンネル接合(MTJ)と、
単一のトランジスタを含む電流シンク回路であり、前記単一のトランジスタが前記ビットラインおよび前記ソースラインに結合される、電流シンク回路と
を含む、ステップと
を含む方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/778,337 US9042163B2 (en) | 2010-05-12 | 2010-05-12 | Memory device having a local current sink |
US12/778,337 | 2010-05-12 | ||
PCT/US2011/035928 WO2011143221A1 (en) | 2010-05-12 | 2011-05-10 | Memory device having a local current sink |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014097448A Division JP5728604B2 (ja) | 2010-05-12 | 2014-05-09 | ローカル電流シンクを有するメモリデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013531859A true JP2013531859A (ja) | 2013-08-08 |
JP5551307B2 JP5551307B2 (ja) | 2014-07-16 |
Family
ID=44279071
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013510243A Expired - Fee Related JP5551307B2 (ja) | 2010-05-12 | 2011-05-10 | ローカル電流シンクを有するメモリデバイス |
JP2014097448A Expired - Fee Related JP5728604B2 (ja) | 2010-05-12 | 2014-05-09 | ローカル電流シンクを有するメモリデバイス |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014097448A Expired - Fee Related JP5728604B2 (ja) | 2010-05-12 | 2014-05-09 | ローカル電流シンクを有するメモリデバイス |
Country Status (6)
Country | Link |
---|---|
US (1) | US9042163B2 (ja) |
EP (1) | EP2569773B1 (ja) |
JP (2) | JP5551307B2 (ja) |
KR (1) | KR101424663B1 (ja) |
CN (2) | CN105719700A (ja) |
WO (1) | WO2011143221A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9196341B2 (en) * | 2010-05-12 | 2015-11-24 | Qualcomm Incorporated | Memory device having a local current sink |
US9190147B2 (en) * | 2013-02-06 | 2015-11-17 | Kabushiki Kaisha Toshiba | Resistance changing memory with a first driver closer than a second driver |
US9711215B2 (en) | 2013-09-27 | 2017-07-18 | Intel Corporation | Apparatus and method to optimize STT-MRAM size and write error rate |
WO2015065462A1 (en) * | 2013-10-31 | 2015-05-07 | Intel Corporation | Apparatus for improving read and write operations of a nonvolatile memory |
US9583171B2 (en) * | 2015-03-11 | 2017-02-28 | Qualcomm Incorporated | Write driver circuits for resistive random access memory (RAM) arrays |
KR20170132510A (ko) * | 2016-05-24 | 2017-12-04 | 에스케이하이닉스 주식회사 | 저항변화 메모리 장치 및 동작 방법 |
KR102435906B1 (ko) * | 2017-06-26 | 2022-08-24 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134027A (ja) * | 2005-10-13 | 2007-05-31 | Renesas Technology Corp | 不揮発性記憶装置 |
JP2007287193A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 磁気記憶装置 |
JP2010027178A (ja) * | 2008-07-23 | 2010-02-04 | Sony Corp | 記憶装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6813181B1 (en) | 2003-05-27 | 2004-11-02 | Infineon Technologies Ag | Circuit configuration for a current switch of a bit/word line of a MRAM device |
US7483332B2 (en) | 2005-08-11 | 2009-01-27 | Texas Instruments Incorporated | SRAM cell using separate read and write circuitry |
US7272034B1 (en) * | 2005-08-31 | 2007-09-18 | Grandis, Inc. | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells |
US7646627B2 (en) * | 2006-05-18 | 2010-01-12 | Renesas Technology Corp. | Magnetic random access memory having improved read disturb suppression and thermal disturbance resistance |
JP4883982B2 (ja) | 2005-10-19 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶装置 |
JP5045671B2 (ja) * | 2006-06-08 | 2012-10-10 | 日本電気株式会社 | Mramにおける電流終端回路 |
US7672152B1 (en) * | 2007-02-27 | 2010-03-02 | Purdue Research Foundation | Memory cell with built-in process variation tolerance |
US8004880B2 (en) | 2007-03-06 | 2011-08-23 | Qualcomm Incorporated | Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory |
US7764537B2 (en) | 2007-04-05 | 2010-07-27 | Qualcomm Incorporated | Spin transfer torque magnetoresistive random access memory and design methods |
-
2010
- 2010-05-12 US US12/778,337 patent/US9042163B2/en active Active
-
2011
- 2011-05-10 CN CN201610035201.4A patent/CN105719700A/zh active Pending
- 2011-05-10 WO PCT/US2011/035928 patent/WO2011143221A1/en active Application Filing
- 2011-05-10 JP JP2013510243A patent/JP5551307B2/ja not_active Expired - Fee Related
- 2011-05-10 EP EP11724313.9A patent/EP2569773B1/en not_active Not-in-force
- 2011-05-10 KR KR1020127032513A patent/KR101424663B1/ko active IP Right Grant
- 2011-05-10 CN CN201180023083.0A patent/CN102893336B/zh not_active Expired - Fee Related
-
2014
- 2014-05-09 JP JP2014097448A patent/JP5728604B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134027A (ja) * | 2005-10-13 | 2007-05-31 | Renesas Technology Corp | 不揮発性記憶装置 |
JP2007287193A (ja) * | 2006-04-12 | 2007-11-01 | Toshiba Corp | 磁気記憶装置 |
JP2010027178A (ja) * | 2008-07-23 | 2010-02-04 | Sony Corp | 記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
CN105719700A (zh) | 2016-06-29 |
JP5551307B2 (ja) | 2014-07-16 |
US20110280057A1 (en) | 2011-11-17 |
WO2011143221A1 (en) | 2011-11-17 |
KR20130018327A (ko) | 2013-02-20 |
CN102893336A (zh) | 2013-01-23 |
EP2569773B1 (en) | 2017-06-14 |
JP2014146414A (ja) | 2014-08-14 |
JP5728604B2 (ja) | 2015-06-03 |
EP2569773A1 (en) | 2013-03-20 |
CN102893336B (zh) | 2016-02-24 |
US9042163B2 (en) | 2015-05-26 |
KR101424663B1 (ko) | 2014-07-31 |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |