JP2007134027A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を提供する。
【解決手段】磁化反転が生じる電流値と供給時間との間には、単調減少の関係がある。これは、供給時間を短くすることで、磁化反転が生じるためのしきい電流値が高くなることを意味する。そのため、読出しディスターブの発生を抑制する観点からは、読出し電流の供給時間を短くすることにより、磁化反転が生じる電流のしきい値を高めて、読出しディスターブマージンを十分に確保できる。
したがって、読出し電流の供給時間を書込み電流の供給時間に比較して短くすることで、読出しディスターブマージンを確保し、読出しディスターブの発生を抑制することができる。
【選択図】図８

Description

本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えるランダムアクセスメモリに関する。

近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory
）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発のデータ記憶を行ない、かつ、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが知られている。

一般的に、このような薄膜磁性体からなるメモリセルにおけるデータ読出しは、メモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ素子）に流れる電流やＴＭＲ素子の両端電圧を測定し、ＴＭＲ素子の電気抵抗値を間接測定することで実行される。

ところで、このようなＭＲＡＭデバイスをＤＲＡＭ（Dynamic Random Access Memory）デバイスが用いられている主記憶メモリの代替として用いることができるように、メモリセルのセル面積を縮小することが特に重要な課題となってきている。

しかしながら、現在一般的に用いられているＤＲＡＭデバイスにおけるメモリセルのセル面積の理論的な最小値を６Ｆ²とすると、ＭＲＡＭデバイスのメモリセルにおいては、
１トランジスタ＋１ＴＭＲ素子構造として、１２Ｆ²がメモリセル面積の理論的な最小値
となる。すなわち、ＤＲＡＭデバイスの２倍のセル面積が必要となる。これは、ＭＲＡＭデバイスのメモリセルには、ＤＲＡＭデバイスのメモリセルに比較して書込み用ワード線がさらに必要となるためである。

それゆえ、ＤＲＡＭデバイスのセル面積と同等のセル面積を実現することが可能なスピン注入方式のメモリセルが近年提唱されている（特許文献１〜３）。このスピン注入方式のメモリセルでは、現行のＭＲＡＭデバイスとの比較において、データの書込み方式が異なる。現行のＭＲＡＭデバイスのメモリセルでは、ＴＭＲ素子に隣接した配線（書込みワード線を含む）に電流を流して磁界を発生させることにより磁化方向を反転させる方式を採用しているが、スピン注入方式のメモリセルでは、ＴＭＲ素子に電流を直接供給することでＴＭＲ素子が有する磁化方向を反転させる方式を採用している。電流を流す向きを変えることで自由層の磁化方向を固定層と平行または反平行に切替える。この方法は、電流中のスピン偏極した電子の作用を利用して磁化方向を反転させるため、スピン注入方式と称される。このスピン注入方式を採用することで、ＭＲＡＭデバイスの理論的なメモリセル面積を現行のＭＲＡＭデバイスの半分にすることが可能である。
特開２００５−０１１９０７号公報 特開２００４−１１１９０４号公報 特開２００５−０９２９１２号公報

スピン注入方式のＭＲＡＭデバイスにおけるデータの読出し方式は、現行のＭＲＡＭデバイスと同様であり、メモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ素子）に流れ
る電流やＴＭＲ素子の両端電圧を測定し、ＴＭＲ素子の電気抵抗値を間接測定することで実行される。そのため、スピン注入方式のＭＲＡＭデバイスでは、データ書込みおよびデータ読出しのいずれの動作においても、ＴＭＲ素子に電流が供給される。したがって、読出し電流値が大きいと、データの誤書込みが行なわれ、記憶するデータが破損するという問題が生じる。このような現象は、「読出しディスターブ」と称される。一方、読出しディスターブを回避するため、読出し電流値を抑制すると、検出電圧レベルが低下するため、データの読出し速度、すなわちアクセス速度が低下するという問題が生じる。

ところで、ＴＭＲ素子自身の温度が上昇すると、自由層が不安定化して磁化方向の反転が生じやすくなる。このような現象は、「熱アシスト効果」と称される。この熱アシスト効果は、電流の供給時間に大きく依存するため、同一の読出し電流または書込み電流であっても、より供給時間が長いほど磁化方向の反転が生じやすくなる。

また、現行のＭＲＡＭデバイスにおいても、ＴＭＲ素子に隣接した配線からの書込み磁界の印加時間および読出し電流の供給時間が長ければ、ＴＭＲ素子自身の温度が上昇する。そのため、周囲温度に対するＴＭＲ素子の記憶データの信頼性、すなわち熱擾乱耐性が低下するという問題があった。

そこで、この発明は、かかる問題を解決するためになされたものであり、第１の目的は、メモリセルに電流を供給することでデータ書込みおよびデータ読出しを実行する不揮発性記憶装置において、読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を提供することである。また、第２の目的は、書込み電流により生じる書込み磁界を印加することでデータ書込みを実行する不揮発性記憶装置において、熱擾乱耐性を高めた不揮発性記憶装置を提供することである。

第１の発明に従う不揮発性記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルが配置される列の各々に対応して設けられる第１および第２の電流供給線と、第１および第２の電流供給線を介して、選択したメモリセルへ書込み電流を供給してデータの書込み、および、選択したメモリセルへ読出し電流を供給してデータの読出し、を実行するデータ書込読出回路とを備える。そして、複数のメモリセルの各々は、書込みデータに応じた方向に流れる書込み電流を受けて不揮発的に抵抗値を変化させ、データ書込読出回路は、読出し電流を供給することにより検出される選択したメモリセルの抵抗値に基づいてデータを読出し、かつ、読出し電流の供給時間が書込み電流の供給時間に比較して短くなるように、読出し電流を供給する。

第２の発明に従う不揮発性記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルが配置される列の各々に対応して設けられる第１および第２の電流供給線と、第１および第２の電流供給線を介して、選択したメモリセルへ書込み電流を供給してデータの書込み、および、選択したメモリセルへ読出し電流を供給してデータの読出し、を実行するデータ書込読出回路とを備える。そして、複数のメモリセルの各々は、書込みデータに応じた方向に流れる書込み電流を受けて不揮発的に抵抗値を変化させる。さらに、データ書込読出回路は、読出し電流を供給することにより検出される選択したメモリセルの抵抗値に基づいてデータを読出し、かつ、書込み電流の流れる各方向における抵抗値を変化させるのに要する書込み電流の絶対値に基づいて、予め定められた方向に読出し電流を流す。

第３の発明に従う不揮発性記憶装置は、書込みデータに応じた方向に流れる書込み電流によって生じる書込み磁界の印加によりデータが書込まれる複数のメモリセルと、複数のメモリセルの各々に隣接して配置され、書込み電流を流すための書込み線と、複数の書込み線に書込み電流を供給するデータ書込回路と、複数のメモリセルの各々と接続される第１および第２の読出し線と、第１および第２の読出し線に電流を供給することにより検出されるメモリセルの抵抗値に基づいてデータを読出すデータ読出回路とを備える。そして、データ書込回路は、書込み電流の供給時間が書込み磁界の印加により生じるメモリセルにおける温度上昇の時定数より短くなるように、書込み電流を供給する。

第１の発明に従う不揮発性記憶装置は、読出し電流の供給時間を書込み電流の供給時間に比較して短くなるように、読出し電流を供給するので、書込み電流による熱アシスト効
果に比較して、読出し電流による熱アシスト効果を抑制することができる。よって、データ読出し時において、メモリセルを不安定化させることがなく、読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を実現できる。

第２の発明に従う不揮発性記憶装置は、書込み電流の流れる各方向における抵抗値を変化させるのに要する書込み電流の絶対値に基づいて、読出し電流を流す方向を決定するので、熱アシスト効果を相対的に小さくできる読出し電流の方向を選択できる。よって、データ読出し時において、メモリセルを不安定化させることがなく、読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を実現できる。

第３の発明に従う不揮発性記憶装置は、書込み電流の供給時間を書込み磁界の印加により生じるメモリセルにおける温度上昇の時定数より短くなるように、書込み電流を供給するので、書込み磁界による熱アシスト効果を抑制できる。よって、データ書込み時において、熱擾乱耐性を高めた不揮発性記憶装置を実現できる。

この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイス１の全体構成図である。

図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、入力データＤｉｎの書込みおよび出力データＤｏｕｔの読出しを実行する。ＭＲＡＭデバイス１におけるデータ書込み動作およびデータ読出し動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。なお、外部からのクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。

そして、ＭＲＡＭデバイス１は、コントロール回路１２と、メモリアレイ１０ａ，１０ｂと、行デコーダ１６と、ワード線ドライバ帯１８ａ，１８ｂと、列デコーダ２４ａ，２４ｂ，２６ａ，２６ｂと、データ入出力回路１４と、読出／書込回路２０，２２ａ，２２ｂとを備える。

コントロール回路１２は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答し、ＭＲＡＭデバイス１の全体動作を制御する。

メモリアレイ１０ａおよび１０ｂは、それぞれ行列状に配置されたＭＴＪメモリセル（以下、単にメモリセルとも称す）ＭＣおよびそれぞれの列に対応して配置されたダミーメモリセルＤＭＣを含む。なお、以下では、メモリアレイ１０ａおよび１０ｂを総称して、メモリアレイ１０とも称し、また、メモリアレイ１０の各々に行列状に配置されたメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称す。なお、図１においては、一対のメモリアレイ１０ａおよび１０ｂからなるＭＲＡＭデバイス１を示しているが、これに限られず、さらに複数対のメモリアレイ１０を備えるように構成してもよい。

また、メモリアレイ１０は、メモリセル行にそれぞれ対応して配置される複数のワード線ＷＬと、メモリセル列にそれぞれ対応して配置される複数のビット線対ＢＬ，／ＢＬと、ダミーメモリセルＤＭＣに対応して１本のダミーワード線ＤＷＬとを含む。なお、ビット線／ＢＬは、隣接する２本のビット線ＢＬに対してそれぞれ相補となるように、２本のビット線ＢＬ毎に１本のビット線／ＢＬが共通に配置される。

図１には、メモリアレイ１０ａおよび１０ｂにおいて、代表的にそれぞれ２つのメモリセルＭＣを示し、その２つのメモリセルＭＣのメモリセル列に対応して、２つのメモリセルＭＣの両端と結合される２本のビット線ＢＬと、２つのメモリセルＭＣの接続点と共通
に結合される１本のビット線／ＢＬとを示す。さらに、図１には、代表的に示す２つのメモリセルＭＣのメモリセル列に対応して、それぞれ２つのダミーメモリセルＤＭＣおよびその２つのダミーメモリセルと共通に結合されるダミーワード線ＤＷＬを示す。その他のメモリアレイ１０についても同様であるので、詳細な説明は繰返さない。

なお、以下では、ワード線、ビット線対、ビット線およびダミーワード線のそれぞれを総称して表現する場合には、符号ＷＬ、ＢＬ（／ＢＬ）、ＤＷＬを用いて表記することとし、特定のワード線、ビット線、ビット線対、ダミーワード線を示す場合には、これら符号に添え字を付して、ＷＬ１ａ、ＢＬ１（／ＢＬ１−２）、ＤＷＬ１ａのように表記する。また、信号、信号線およびデータなどの２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称す。

行デコーダ１６は、アドレス信号ＡＤＤのうちロウアドレスＲＡに基づいて、データ読出しまたはデータ書込み（以下、単にアクセスとも称す）の対象となるメモリアレイ１０における行選択を実行し、ワード線ドライバ帯１８ａ，１８ｂへ指令を与える。

ワード線ドライバ帯１８ａ，１８ｂは、それぞれ複数のワード線ＷＬおよび１本のダミーワード線ＤＷＬと結合され、行デコーダ１６からの指令に基づいて、ワード線ＷＬおよびダミーワード線ＤＷＬを選択的に活性化する。

列デコーダ２４ａ，２４ｂ，２６ａ，２６ｂは、それぞれアドレス信号ＡＤＤのうちカラムアドレスＣＡに基づいて、アクセスの対象となるメモリアレイ１０における列選択を実行する。

データ入出力回路１４は、入力データＤｉｎおよび出力データＤｏｕｔのデータ入出力を制御し、コントロール回路１２からの指令に応答して内部回路へデータを伝達、または内部回路から外部へデータを出力する。

なお、この発明の実施の形態１においては、ビット線ＢＬおよび／ＢＬが「第１および第２の電流供給線」を実現し、コントロール回路１２、読出／書込回路２０および２２ａ，２２ｂ、列デコーダ２４ａ，２４ｂおよび２６ａ，２６ｂ、行デコーダ１６ならびにワード線ドライバ帯１８ａ，１８ｂが「データ書込読出回路」を実現する。

図２は、この発明の実施の形態１に従うメモリアレイ１０およびその周辺回路の概略構成図である。

図２を参照して、メモリアレイ１０ａ，１０ｂの各々は、ｎ×ｍ（ｎ，ｍ：偶数の自然数）に配置された複数のメモリセルＭＣを有する。メモリセルＭＣの各々は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬと結合される。ワード線ＷＬは、メモリセル行にそれぞれ対応して列方向に配置される。一方、ビット線対ＢＬ，／ＢＬは、メモリセル列にそれぞれ対応して行方向に配置される。

すなわち、メモリアレイ１０ａ全体においては、ワード線ＷＬ１ａ〜ＷＬｎａと、ビット線ＢＬ１〜ＢＬｍと、ビット線／ＢＬ１−２〜／ＢＬ（ｎ−１）−ｎが配置され、メモリアレイ１０ｂ全体においては、ワード線ＷＬ１ｂ〜ＷＬｎｂと、ビット線ＢＬ１〜ＢＬｍと、ビット線／ＢＬ１−２〜／ＢＬ（ｎ−１）−ｎが配置される。

メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子ＴＭＲと直列に接続されるアクセストランジスタＡＴＲとを含む。

トンネル磁気抵抗素子ＴＭＲは、記憶データのレベルに応じて、電気抵抗値が変化する磁気記憶部として作用する。すなわち、トンネル磁気抵抗素子ＴＭＲは、２通りの磁化方向のいずかに磁化されて、電気抵抗値を高抵抗状態（最大抵抗値）Ｒｍａｘまたは低抵抗状態（最小抵抗値）Ｒｍｉｎのいずれか一方に変化する。

アクセストランジスタＡＴＲは、対応するワード線ＷＬの活性化に応じて、トンネル磁気抵抗素子ＴＭＲの両端をそれぞれビット線ＢＬおよび／ＢＬと電気的に結合する。また、アクセストランジスタＡＴＲは、半導体基板上に形成される電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。

さらに、メモリアレイ１０は、メモリセル列に対応して１×ｍに配置された複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣの各々は、ダミーワード線ＤＷＬおよびビット線対ＢＬ，／ＢＬと結合される。

ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミー抵抗素子ＴＭＲｄと直列に接続されるダミーアクセストランジスタＡＴＲｄを含む。そして、ダミー抵抗素子ＴＭＲｄの電気抵抗値Ｒｄは、メモリセルＭＣの記憶データレベル「１」および「０」にそれぞれ対応する電気抵抗値ＲｍａｘおよびＲｍｉｎの中間値、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。また、ダミーアクセストランジスタＡＴＲｄは、メモリセルＭＣのアクセストランジスタＡＴＲと同様に、代表的には電界効果型トランジスタで構成される。

ワード線ドライバ帯１８ａ，１８ｂは、ワード線ＷＬのそれぞれと対応して結合された複数のワード線ドライバＷＤＶと、ダミーワード線ＤＷＬと結合されたダミーワード線ドライバＤＷＤＶとを含む。そして、ワード線ドライバ帯１８ａ，１８ｂは、データ書込み時およびデータ読出し時において、行デコーダ１６からの行選択指令に応じて、選択されたワード線ＷＬまたはダミーワード線ＤＷＬをＨレベルに活性化する。

列デコーダ２６ａ，２６ｂは、ビット線ＢＬ１〜ＢＬｍとデータ線ＤＢａ，ＤＢｂとの間に配置され、それぞれビット線ＢＬ１〜ＢＬｍとデータ線ＤＢａ，ＤＢｂとの間の電気的な結合をオン・オフするカラム選択ゲートＣＳＧ１〜ＣＳＧｍを含む。なお、以下では、データ線ＤＢａ，ＤＢｂ、カラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ総称して、単に、データ線ＤＢ、カラム選択ゲートＣＳＧとも称す。

そして、列デコーダ２６ａ，２６ｂは、コントロール回路１２からのカラムアドレスＣＡに応じて、選択されたメモリセル列に対応するカラム選択ゲートＣＳＧを選択状態（Ｈレベル）に活性化し、対応するビット線ＢＬをデータ線ＤＢと電気的に結合する。

また、列デコーダ２４ａ，２４ｂは、データ線ＤＢａ，ＤＢｂに相補であるデータ線／ＤＢａ，／ＤＢｂと、ビット線／ＢＬ１−２〜／ＢＬ（ｍ−１）−ｍとの間に配置され、それぞれビット線／ＢＬ１−２〜／ＢＬ（ｍ−１）−ｍとデータ線／ＤＢａ，／ＤＢｂとの間の電気的な結合をオン・オフするカラム選択ゲートＣＳＧ１−２〜ＣＳＧ（ｍ−１）−ｍを含む。そして、列デコーダ２４ａ，２４ｂは、列デコーダ２６ａ，２６ｂと同様に、コントロール回路１２からのカラムアドレスＣＡに応じて、選択されたメモリセル列に対応するカラム選択ゲートＣＳＧを選択状態（Ｈレベル）に活性化し、対応するビット線／ＢＬをデータ線／ＤＢと電気的に結合する。

なお、以下では、メモリアレイ１０ａ，１０ｂと、列デコーダ２４ａ，２４ｂと、列デコーダ２６ａ，２６ｂとをメモリマット４ａ，４ｂとも総称する。ここで、メモリマット４ａおよび４ｂは、読出／書込回路２０を中心として、対称に配置される。

読出／書込回路２２ａ，２２ｂは、「１」書込み電流源ＳＲＣＩｗ（１）と、「１」書込みゲートＧＩｗ（１）ｄａ，ＧＩｗ（１）ｄｂと、「０」書込みゲートＧＩｗ（０）ｓａ，ＧＩｗ（０）ｓｂとを含む。

「１」書込み電流源ＳＲＣＩｗ（１）は、選択されたメモリセルＭＣに「１」データを書込むための書込み電流Ｉｗ（１）を供給する。「１」書込みゲートＧＩｗ（１）ｄａ，ＧＩｗ（１）ｄｂは、「１」書込み電流源ＳＲＣＩｗ（１）と、データ線／ＤＢａ，／ＤＢｂとの間に配置され、コントロール回路１２からの指令に応じて、「１」書込み電流源ＳＲＣＩｗ（１）と、データ線／ＤＢａ，／ＤＢｂとの間を電気的に結合する。すると、「１」書込み電流源ＳＲＣＩｗ（１）から供給されるデータ書込み電流は、データ線／ＤＢを介して、選択されたメモリセルＭＣへ供給される。

一方、「０」書込みゲートＧＩｗ（０）ｓａ，ＧＩｗ（０）ｓｂは、データ線／ＤＢａ，／ＤＢｂと、基準電位Ｇｎｄの間に配置され、コントロール回路１２からの指令に応じて、データ線／ＤＢａ，／ＤＢｂと、基準電位Ｇｎｄとの間を電気的に結合する。すると、選択されたメモリセルＭＣに供給された「０」データ書込み電流Ｉｗ（０）がデータ線／ＤＢを介して、基準電位Ｇｎｄへ流れる。

さらに、「０」書込みゲートＧＩｗ（０）ｓａ，ＧＩｗ（０）ｓｂは、選択されたメモリセルＭＣからデータを読出す場合おいて、データ線／ＤＢａ，／ＤＢｂと、基準電位Ｇｎｄとの間を電気的に結合する。すると、選択されたメモリセルＭＣを介して、読出／書込回路２０から基準電位Ｇｎｄまでの電流経路が形成され、メモリセルＭＣの電気抵抗値の測定が可能となる。

読出／書込回路２０は、２つの「０」書込み電流源ＳＲＣＩｗ（０）と、「０」書込みゲートＧＩｗ（０）ｄａ，ＧＩｗ（０）ｄｂと、「１」書込みゲートＧＩｗ（１）ｓａ，ＧＩｗ（１）ｓｂとを含む。

「０」書込み電流源ＳＲＣＩｗ（０）は、選択されたメモリセルＭＣに「０」データを書込むための「０」データ書込み電流Ｉｗ（０）を供給する。「０」書込みゲートＧＩｗ（０）ｄａ，ＧＩｗ（０）ｄｂは、「０」書込み電流源ＳＲＣＩｗ（０）と、データ線ＤＢａ，ＤＢｂとの間に配置され、コントロール回路１２からの指令に応じて、「０」書込み電流源ＳＲＣＩｗ（０）と、データ線ＤＢａ，ＤＢｂとの間を電気的に結合する。

一方、「１」書込みゲートＧＩｗ（１）ｓａ，ＧＩｗ（１）ｓｂは、データ線ＤＢａ，ＤＢｂと、基準電位Ｇｎｄの間に配置され、コントロール回路１２からの指令に応じて、データ線ＤＢａ，ＤＢｂと、基準電位Ｇｎｄとの間を電気的に結合する。

なお、以下では、「０」書込みゲートＧＩｗ（０）ｓａ，ＧＩｗ（０）ｓｂ，ＧＩｗ（０）ｄａ，ＧＩｗ（０）ｄｂ、「１」書込みゲートＧＩｗ（１）ｓａ，ＧＩｗ（１）ｓｂ，ＧＩｗ（１）ｄａ，ＧＩｗ（１）ｄｂをそれぞれ総称して、単に、「０」書込みゲートＧＩｗ（０）、「１」書込みゲートＧＩｗ（１）とも称す。

センスアンプ２２は、データ入出力回路１４からセンスアンプイネーブルＳＡＥに応答し、選択されたメモリセルＭＣと、その選択されたメモリセルＭＣの対となるメモリアレイ１０における選択列に配置されるダミーメモリセルＤＭＣとに対して、読出し電流を供給し、そのときに生じる電圧を比較して、いずれがより高電圧であるかを判断する。すなわち、センスアンプ２２は、選択されたメモリセルＭＣの電気抵抗値をダミーメモリセルＤＭＣの電気抵抗値と比較し、メモリセルＭＣに記憶されるデータを読出す。

後述するように、行デコーダ１６（図１）、列デコーダ２４ａ，２４ｂおよび読出／書込回路２０，２２ａ，２２ｂは、データ書込みおよびデータ読出し動作において、選択されたメモリセルＭＣに対する読出し電流が所定の時間幅および所定の電流値をもつように互いに協働し、データの誤書込み、すなわち読出しディスターブを抑制する。

（メモリセルの構造）
図３は、この発明の実施の形態１に従うメモリセルＭＣを説明する概念図である。

図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体である固定磁化層ＰＬと、素子に流す電流によって磁化方向が反転する強磁性体である自由磁化層ＦＬと、固定磁化層ＰＬと自由磁化層ＦＬとの間にトンネル効果を生じるように形成される絶縁体膜であるバリア層ＢＡＬとからなる。

自由磁化層ＦＬは、書込まれるデータのレベルに応じて切替えられる、書込み電流の流れる方向に応じて固定磁化層ＰＬと同一方向（平行）、または固定磁化層ＰＬと反対方向（反平行）に磁化される。これらの固定磁化層ＰＬ、バリア層ＢＡＬおよび自由磁化層ＦＬによって磁気トンネル接合（ＭＴＪ）は形成される。

自由磁化層ＦＬは、ＣｏＦｅ合金，Ｃｏ，Ｆｅ，ＣｏＮｉ合金，ＣｏＦｅＮｉ合金などのＣｏ，Ｆｅ，Ｎｉなどを主成分とする金属材料にＢ（ホウ素）を含んだ強磁性体からなる。また、バリア層ＢＡＬは、ＡｌＯｘやＭｇＯなどのトンネル効果を生じる絶縁物からなる。

一方、固定磁化層ＰＬは、一例として、上述の自由磁化層ＦＬと同様の強磁性体と、ＰｔＭｎ，ＦｅＭｎ，ＩｒＭｎなどの半強磁性体との積層構造を有し、このような積層構造により、強磁性体のスピンの向きが固定され、固定磁化層ＰＬ全体の磁化方向が固定される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＰＬおよび自由磁化層ＦＬにおけるそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、自由磁化層ＦＬの磁化方向と固定磁化層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態Ｒｍａｘとなる。

（データ読出し動作）
選択されたメモリセルＭＣから記憶されるデータを読出す場合には、センスアンプ２２を用いて、選択されたメモリセルＭＣと、その選択されたメモリセルＭＣの対となるメモリアレイ１０において、選択列と同一の選択列に配置されるダミーメモリセルＤＭＣとの電気抵抗値を比較する。

再度、図２を参照して、一例として、メモリアレイ１０ａにおける第１列の第１行目に配置されるメモリセルＭＣのデータを読出す場合には、まず、メモリマット４ａにおいて、列デコーダ２６ａがカラム選択ゲートＣＳＧ１を選択状態とし、列デコーダ２４ａがカラム選択ゲートＣＳＧ１−２を選択状態とし、ワード線ドライバ帯１８ａがワード線ＷＬ１ａをＨレベルに活性化する。一方、メモリマット４ｂにおいて、列デコーダ２６ｂがカラム選択ゲートＣＳＧ１を選択状態とし、列デコーダ２４ｂがカラム選択ゲートＣＳＧ１−２を選択状態とし、ワード線ドライバ帯１８ｂがダミーワード線ＤＷＬｂをＨレベルに活性化する。

すると、センスアンプ２２から見ると、メモリマット４ａにおいて選択されたメモリセルＭＣを介して基準電位Ｇｎｄに流れる電流経路と、メモリマット４ｂにおいて選択されたメモリセルＭＣと同一のメモリセル列に配置されるダミーメモリセルＤＭＣを介して基準電位Ｇｎｄに流れる電流経路とが形成される。なお、いずれのメモリセルＭＣが選択されたとしても、その電流経路のパス長さ（経路長）は略等しくなるので、メモリセルＭＣの構成数が多くなった場合においても、読出し電流の変動などによる電圧値の変動を抑制でき、安定したデータ読出しが可能となる。以下、読出し動作について、より詳細に説明する。

図４は、この発明の実施の形態１に従うメモリセルＭＣからデータを読出す場合の回路
接続図である。

図４を参照して、メモリマット４ａに配置されるメモリセルＭＣからデータを読出す場合には、上述したように、列デコータ２４ａ，２４ｂおよび２６ａ，２６ｂ（図２）は、選択されたメモリセルＭＣおよびそれに対応するダミーメモリセルＤＭＣがそれぞれ接続されるビット線対ＢＬ，／ＢＬをデータ線ＤＢ，／ＤＢと電気的に結合する。そして、行デコーダ１６（図１）がワード線ドライバ帯１８ａ，１８ｂを活性化し、ワード線ＷＬａおよびダミーワード線ＤＷＬｂをそれぞれＨレベルに活性化する。すると、メモリセルＭＣのアクセストランジスタＡＴＲおよびダミーメモリセルＤＭＣのダミーアクセストランジスタＡＴＲｄがターンオンする。さらに、読出／書込回路２２ａ，２２ｂが「０」書込みゲートＧＩｗ（０）ｓａ，ＧＩｗ（０）ｓｂを導通状態にする。

一方、センスアンプ２２は、センスアンプイネーブルＳＡＥを受けると、データ線ＤＢａ，ＤＢｂを介して、それぞれ略同一のデータ読出し電流Ｉｒをメモリマット４ａ，４ｂへ供給する。すると、センスアンプ２２からデータ線ＤＢａへ供給された読出し電流Ｉｒは、ビット線ＢＬａ、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ビット線／ＢＬａおよびデータ線／ＤＢａの順で基準電位Ｇｎｄまでの電流経路を流れる。一方、センスアンプ２２からデータ線ＤＢｂへ供給された読出し電流Ｉｒは、ビット線ＢＬｂ、ダミー抵抗素子ＴＭＲｄ、ダミーアクセストランジスタＡＴＲｄ、ビット線／ＢＬｂおよびデータ線／ＤＢｂの順で基準電位Ｇｎｄまでの電流経路を流れる。

したがって、センスアンプ２２は、メモリマット４ａ，４ｂにおけるそれぞれの経路で生じる電気抵抗値に応じた電圧値を互いに比較することで、トンネル磁気抵抗素子ＴＭＲが高抵抗状態Ｒｍａｘまたは低抵抗状態Ｒｍｉｎのいずれであるかを検出する。

ここで、センスアンプ２２が電圧値を比較する場合には、一次遅れなどの検出遅れが存在する。そのため、センスアンプ２２における検出遅れを抑制するためには、それぞれの電圧値の差が大きい方が望ましい。したがって、センスアンプ２２が供給する読出し電流は可能な限り大きい方がよい。

しかしながら、センスアンプ２２が供給する読出し電流が大きくなれば、データの誤書込みが懸念されるため、行デコーダ１６、列デコーダ２４ａ，２４ｂおよび読出／書込回路２０，２２ａ，２２ｂは、センスアンプ２２の検出遅れ時間およびデータの誤書込み頻度を抑制するように、読出し電流の供給時間およびその電流値を最適化する。

なお、上述の説明では、メモリマット４ａに配置されるメモリセルＭＣからデータの読出し動作を説明したが、メモリマット４ｂについても同様にデータ読出しが可能である。

（データ書込み動作）
図５は、この発明の実施の形態１に従うメモリセルＭＣのデータ書込みを説明する図である。

図５（ａ）は、メモリセルＭＣに「０」データを書込む場合の回路接続である。
図５（ｂ）は、メモリセルＭＣに「１」データを書込む場合の回路接続である。

図５（ａ）を参照して、メモリセルＭＣに「０」データを書込む場合には、読出／書込回路２０および２２ａ，２２ｂは、それぞれにおける「０」書込みゲートＧＩｗ（０）をいずれもオンとし、「１」書込みゲートＧＩｗ（１）をいずれもオフとする。すると、「０」データ書込み電流源ＳＲＣＩｗ（０）から供給される書込み電流Ｉｗ（０）は、「０
」書込みゲートＧＩｗ（０）、データ線ＤＢ、ビット線ＢＬ、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ビット線／ＢＬ、データ線／ＤＢ、および「０」書込みゲートＧＩｗ（０）の経路で基準電位Ｇｎｄへ流れる。そのため、トンネル磁気抵抗素子ＴＭＲには、ビット線ＢＬからビット線／ＢＬの方向、すなわち、自由磁化層ＦＬから固定磁化層ＰＬの方向に書込み電流が通過することになる。

一方、図５（ｂ）を参照して、メモリセルＭＣに「１」データを書込む場合には、読出／書込回路２０および２２ａ，２２ｂは、それぞれにおける「１」書込みゲートＧＩｗ（１）をいずれもオンとし、「０」書込みゲートＧＩｗ（０）をいずれもオフとする。すると、「１」データ書込み電流源ＳＲＣＩｗ（１）から供給される書込み電流Ｉｗ（０）は、「１」書込みゲートＧＩｗ（１）、データ線／ＤＢ、ビット線／ＢＬ、アクセストランジスタＡＴＲ、トンネル磁気抵抗素子ＴＭＲ、ビット線ＢＬ、データ線ＤＢ、および「１」書込みゲートＧＩｗ（０）の経路で基準電位Ｇｎｄへ流れる。そのため、トンネル磁気抵抗素子ＴＭＲには、ビット線／ＢＬからビット線ＢＬの方向、すなわち、固定磁化層ＰＬから自由磁化層ＦＬの方向に書込み電流が通過することになる。

図６は、この発明の実施の形態１に従うメモリセルＭＣの磁化方向の反転を説明する図である。

図６（ａ）は、自由磁化層ＦＬから固定磁化層ＰＬの方向に書込み電流が通過する場合である。

図６（ｂ）は、固定磁化層ＰＬから自由磁化層ＦＬの方向に書込み電流が通過する場合である。

図６（ａ）を参照して、固定磁化層ＰＬの磁化が紙面右向きから紙面左向きに変化する場合を示す。この場合において、書込み電流Ｉｗ（０）が自由磁化層ＦＬから固定磁化層ＰＬの方向に通過するため、電子は固定磁化層ＰＬから自由磁化層ＦＬへ移動し、それに伴い、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子が固定磁化層ＰＬから自由磁化層ＦＬへ注入される。すると、自由磁化層ＦＬは、注入されたスピン偏極電子の偏極方向へのトルクを受け、その電子スピン方向が変化する。そして、最終的に、自由磁化層ＦＬの磁化方向は、固定磁化層ＰＬの磁化方向と同じ、すなわち平行となる。

図６（ｂ）を参照して、固定磁化層ＰＬの磁化が紙面左向きから紙面右向きに変化する場合を示す。この場合において、書込み電流が固定磁化層ＰＬから自由磁化層ＦＬの方向に通過するため、電子は自由磁化層ＦＬから固定磁化層ＰＬへ移動し、それに伴い、自由磁化層ＦＬからは、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子のみが移動する。そのため、自由磁化層ＦＬには、相対的に、固定磁化層ＰＬの磁化方向の電子スピン方向と反対方向に偏極したスピン偏極電子の蓄積量が多くなる。そして、最終的に、自由磁化層ＦＬの磁化方向は、固定磁化層ＰＬの磁化方向と反対、すなわち反平行となる。

（データ書込み特性）
図７は、トンネル磁気抵抗素子ＴＭＲにおいて、磁化反転が生じる書込み電流の電流値と供給時間との関係を示すグラフである。なお、図７に示すグラフにおいて、実線の紙面上側の領域が磁化反転の生じる領域である。

図７を参照して、書込み電流の電流値Ｉｗｒｉｔｅは、供給時間Ｔｗｒｉｔｅに対して、単調減少することがわかる。これは、書込み電流がトンネル磁気抵抗素子ＴＭＲを通過
することで、抵抗損失による熱エネルギーが生じ、その熱エネルギーによる温度上昇に伴い、トンネル磁気抵抗素子ＴＭＲの自由磁化層ＦＬの磁化方向が不安定化するため、より少ない書込み電流で磁化反転が生じるためである。このような現象を「熱アシスト効果」と称する。

特に、供給時間Ｔｗｒｉｔｅが所定の時間より短くなると、磁化反転に要する電流値Ｉｗｒｉｔｅが急激に増加する変極点が存在することがわかる（図７においては、供給時間１０［ｎｓ］）。これは、書込み電流によりトンネル磁気抵抗効果素子ＴＭＲ内に生じる熱エネルギーが短時間では十分発生せず、したがって、トンネル磁気抵抗効果素子ＴＭＲにおける温度上昇が抑制されるためであると考察される。また、単純に、熱エネルギーによるスイッチングに必要なエネルギーが供給されないためという見方もできる。本明細書においては、このような変極点における供給時間を温度上昇の時定数と定義する。

（読出し電流および書込み電流の最適化）
図８は、読出し電流および書込み電流の最適化を説明するための図である。

図８を参照して、データ読出し時には、トンネル磁気抵抗素子ＴＭＲに対して、磁化反転を生じさせないように、磁化反転特性の紙面下方向に十分なマージン（読出しディスターブマージン）をもつ読出し電流を選択する必要がある。また、データ書込み時には、トンネル磁気抵抗素子ＴＭＲに対して、十分な磁化反転を生じさせるように、磁化反転特性の紙面上方向に十分なマージン（書込みマージン）をもつ書込み電流を選択する必要がある。

上述したように、磁化反転が生じる電流値と供給時間との間には、単調減少の関係がある。これは、供給時間を短くすることで、磁化反転が生じる電流のしきい値が高くなることを意味する。そのため、読出しディスターブの発生を抑制する観点から見ると、読出し電流の供給時間を短くすることにより、磁化反転が生じる電流のしきい値を高めて、読出しディスターブマージンを十分に確保できる。

したがって、読出し電流の供給時間を書込み電流の供給時間に比較して短くすることで、読出しディスターブマージンを確保し、読出しディスターブの発生を抑制することができる。

さらに、センスアンプ２２における検出速度を高めるため、読出し電流値は可能な限り大きいことが望ましい。読出し電流の供給時間を書込み電流の供給時間に比較して十分に短くすることで、大きな読出しディスターブマージンを確保できる場合には、その確保した読出しマージンの範囲内において、読出し電流の電流値を書込み電流の電流値に比較して、より大きくすることもできる。すると、読出し電流の電流値が書込み電流の電流値より小さいか、または同程度である場合に比較して、センスアンプ２２における検出速度をより高めることができる。

特に、上述したように、磁化反転が生じる電流値と供給時間との間には、温度上昇の時定数において、電流値が急激に増加する変極点が存在する。そこで、書込み電流の供給時間を温度上昇の時定数より長くし、かつ、読出し電流の供給時間を温度上昇の時定数より短くすることで、書込みマージンおよび読出しディスターブマージンのいずれについても十分に確保できる。

なお、本願発明者は、設計ルール（デザインルール）が０．１［μｍ］以下であるＭＲＡＭデバイス、すなわち、トンネル磁気抵抗素子ＴＭＲが約０．１×０．２［μｍ²］の面積に形成される場合には、常温（たとえば、約２５℃）において、温度上昇の時定数が１０［ｎｓ］程度となることを見出しており、このような条件下においては、読出し電流の供給時間は、１０［ｎｓ］より短いことが望ましいと言える。当然のことながら、この温度上昇の時定数は、トンネル磁気抵抗素子ＴＭＲを構成する物質、環境温度およびトンネル磁気抵抗素子ＴＭＲの大きさ（面積）などに応じて変化する。たとえば、環境温度が常温（たとえば、約２５℃）から１２０°の範囲で変化すれば、温度上昇の時定数は、約５〜１０［ｎｍ］の範囲で変化する。また、トンネル磁気抵抗素子ＴＭＲの大きさが小さくなれば、熱容量も小さくなるので、温度上昇の時定数もより短くなると考えられる。

（動作タイムチャート）
図９は、この発明の実施の形態１に従うＭＲＡＭデバイス１の動作シーケンスである。

図１および図９を参照して、コントロール回路１２は、外部からのクロック信号ＣＬＫに同期したタイミングでデータ読出しまたはデータ書込みを実行する。そして、コントロール回路１２は、読出／書込回路２０へセンスアンプイネーブルＳＡＥを与えセンスアンプ２２を活性化し、行デコーダ１６へロウアドレスＲＡを与えてワード線ＷＬおよびダミーワード線ＤＷＬを活性化し、列デコーダ２６ａ，２６ｂ，２４ａ，２４ｂへカラムアドレスＣＡを与えてビット線対ＢＬ，／ＢＬを活性化することで、選択されたメモリセルＭＣからデータを読出す。すなわち、これらのすべてが活性化されて、初めてデータ読出しが実行される。

そのため、図９においては、一例として、データ読出し時おけるカラム選択ゲートＣＳＧの活性化時間幅をワード線ＷＬおよびダミーワード線ＤＷＬなどの活性化時間幅に比較して最も短くし、カラム選択ゲートＣＳＧの時間幅に応じて読出し電流の供給時間Ｔｒｅａｄが決定されるように構成する。

一方、データ書込み時におけるカラム選択ゲートＣＳＧについても同様に、カラム選択ゲートＣＳＧの活性化時間幅をワード線ＷＬおよびダミーワード線ＤＷＬなどの活性化時間幅に比較して最も短くし、カラム選択ゲートの時間幅により書込み電流の供給時間Ｔｗｒｉｔｅが決定されるように構成する。

そして、データ読出し時およびデータ書込み時におけるカラム選択ゲートの時間幅を適切に設計することで、読出し電流の供給時間Ｔｒｅａｄおよび書込み電流の供給時間Ｔｗｒｉｔｅを最適化できる。

（読出／書込回路）
図１０は、読出／書込回路における書込み電流源および書込みゲートの実現例を示す図である。なお、図１０は、一例として、読出／書込回路２０の要部を実現する構成である。

図１０を参照して、読出／書込回路２０は、データ入出力回路１４（図１）から制御信号Ｗ０を受けて、「０」書込み電流Ｉｗ（０）をデータ線ＤＢａへ与える一方、制御信号Ｗ１を受けて、基準電位Ｇｎｄをデータ線ＤＢａへ与える。そして、読出／書込回路２０は、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１０，ＱＮ１１，ＱＮ１０と、インバータ４２とを含む。そして、トランジスタＱＰ１１は、電源電圧Ｖｄｄの供給を受けるノードＮ１０とノードＮ１１との間に配置されて、そのゲートがノードＮ１１と電気的に結合される。トランジスタＱＰ１２は、ノードＮ１０とノードＮ１１との間に配置され、そのゲートに制御信号Ｗ０を受ける。トランジスタＱＰ１０は、電源電圧Ｖｄｄとデータ線ＤＢａとの間に配置され、そのゲートがノードＮ１１と電気的に結合される。インバータ４２は、制御信号Ｗ０を受け、反転信号を出力する。トランジスタＱＮ１１は、ノードＮ１１と基準電位Ｇｎｄとの間に配置され、そのゲートがインバータ４２と電気的に結合される。トランジスタＱＮ１０は、データ線ＤＢａと基準電位Ｇｎｄとの間に配置され、そのゲートに制御信号Ｗ１を受ける。

さらに、読出／書込回路２０は、データ線ＤＢａと電気的に結合されるセンスアンプ２２を含む。そして、センスアンプ２２は、データ線ＤＢａおよびデータ線ＤＢｂに生じる読出し電流差に応じた電圧差をセンスする。

読出／書込回路２０は、データ書込み時において、コントロール回路１２（図１）から制御信号Ｗ０およびＷ１を受ける。すなわち、トランジスタＱＰ１２は、「０」データ書込み時において、「Ｌ」に活性化される制御信号Ｗ０を受け活性化される一方、トランジスタＱＮ１０は、「１」データ書込み時において、「Ｈ」に活性化される制御信号Ｗ１を受け活性化される。このように、読出／書込回路２０は、制御信号Ｗ０またはＷ１の入力に伴い活性化される。

ここで、トランジスタＱＰ１０〜ＱＰ１２は、一例としてＰチャンネルＭＯＳトランジスタである。また、トランジスタＱＮ１０，ＱＮ１１は、一例としてＮチャンネルＭＯＳトランジスタである。なお、本発明の実施の形態１に従う読出／書込回路２０においては、トランジスタＱＰ１０〜ＱＰ１２の各トランジスタサイズは互いに等しく、また、トランジスタＱＮ１０，ＱＮ１１の各トランジスタサイズは互いに等しいものとする。

そのため、トランジスタＱＰ１０およびＱＰ１１は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給する。なお、上述の説明では、各トランジスタサイズが互いに等しいものとして説明したが、トランジスタサイズを調整することにより、各動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流を供給可能である。以下においても同様である。

トランジスタＱＰ１０は、ノードＮ１１を流れる電流と同一の電流をデータ線ＤＢａに供給する。一方、トランジスタＱＰ１２およびＱＮ１１は、電源電圧Ｖｄｄと基準電位Ｇｎｄとの間に配置され、「Ｌ」に活性化される制御信号Ｗ０を受けて、いずれもターンオンする。そして、トランジスタＱＰ１２およびＱＮ１１を介して、電源電圧Ｖｄｄから基準電位Ｇｎｄへ貫通電流が流れるようになる。すると、トランジスタＱＰ１０は、ノードＮ１１を流れる貫通電流と同一の「０」書込み電流をデータ線ＤＢａへ供給する。

また、トランジスタＱＮ１０は、データ線ＤＢａと基準電位Ｇｎｄとの間に配置され、「Ｈ」に活性化される制御信号Ｗ１を受けて、ターンオンする。そして、基準電位Ｇｎｄをデータ線ＤＢａへ供給する。

したがって、読出／書込回路２０は、制御信号Ｗ０またはＷ１に応答して、書込み電流または基準電位Ｇｎｄをデータ線ＤＢａへ供給可能である。

以下、読出／書込回路２０に含まれる、データ線ＤＢｂへ書込み電流または基準電位Ｇｎｄを供給するための回路構成、ならびに読出／書込回路２２ａおよび２２ｂの回路構成については、図１０と同様であるので詳細な説明は繰返さない。

図１１は、読出／書込回路２０におけるセンスアンプ２２の実現例を示す図である。
図１１を参照して、センスアンプ２２は、データ線ＲＤ，／ＲＤを所定の電圧以下に維持するとともに、データ線ＲＤ，／ＲＤに生じる読出し電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。そして、センスアンプ２２は、トランジスタＱＰＳ，ＱＰ１〜ＱＰ５，ＱＮ１〜ＱＮ３と、アンプ４４とを含む。

トランジスタＱＰＳは、電源電圧Ｖｄｄと電源供給ノードＮ０との間に配置され、そのゲートにセンスアンプイネーブル／ＳＡＥを受ける。トランジスタＱＰ２は、電源電圧Ｖｄｄの供給を受けるノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合される。トランジスタＱＰ５は、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合される。トランジスタＱＰ１は、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合される。トランジスタＱＰ４は、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合される。トランジスタＱＰ３は、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ１と電気的に結合される。トランジスタＱＰ６は、ノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ２と電気的に結合される。トランジスタＱＮ１は、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合される。トランジスタＱＮ２は、ノードＮ４とノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合される。トランジスタＱＮ３は、センスノードＳＮとノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合される。トランジスタＱＮ４は、ノードＮ６とノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合される。

アンプ４４は、センスノードＳＮ，／ＳＮに接続されて、センスノードＳＮ，／ＳＮに伝達されたセンス出力Ｓｏｕｔ，／Ｓｏｕｔの差をさらに増幅して出力データＤｏｕｔを出力する。

さらに、センスアンプ２２は、トランジスタＱＶ１，ＱＶ２を含む。トランジスタＱＶ１は、ノードＮ１とデータ線ＤＢａとの間に配置され、そのゲートがＶｒｅｆ発生回路４０によって生成される参照電圧Ｖｒｅｆの入力を受ける。トランジスタＱＶ２は、ノードＮ２とデータ線ＤＢｂとの間に配置され、そのゲートが参照電圧Ｖｒｅｆの入力を受ける。これに伴い、トランジスタＱＶ１およびＱＶ２は、データ線ＤＢａ，ＤＢｂを所定の電圧以下に維持する。

センスアンプ２２は、データ読出し時において、コントロール回路１２（図１）からセンスアンプイネーブルＳＡＥ，／ＳＡＥを受ける。そして、トランジスタＱＰＳは、データ読出し時において、「Ｌ」レベルに活性化されるセンスアンプイネーブル／ＳＡＥの入力を受ける一方、トランジスタＱＮＳは、データ読出し時において、「Ｈ」レベルに活性化されるセンスアンプイネーブルＳＡＥの入力を受ける。このように、センスアンプ２２は、センスアンプイネーブルＳＡＥ，／ＳＡＥの入力に伴い活性化される。

ここで、トランジスタＱＰ１〜ＱＰ７およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタである。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタである。なお、本発明の実施の形態１に従うセンスアンプ２２においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは互いに等しく、また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは互いに等しいものとする。

トランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給する。同様に、トランジスタＱＰ４〜ＱＰ６は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給する。また、トランジスタＱＮ１およびＱＮ２は、カレントミラー回路を構成し、同一の動作電流（ミラー電流）を供給する。同様に、トランジスタＱＮ３およびＱＮ４は、カレントミラー回路を構成し、同一の動作電流を供給する。なお、上述の説明では、各トランジスタサイズが互いに等しいものとして説明したが、トランジスタサイズを調整することにより、各動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流を供給可能である。以下においても同様である。

なお、トランジスタＱＰ２は、ノードＮ１を流れる動作電流と同一の動作電流をセンスノード／ＳＮに供給するとともに、トランジスタＱＰ６，ＱＮ１，ＱＮ２は、センスノード／ＳＮからノードＮ２に向けて流れる動作電流と同一の動作電流を供出する。

一方、トランジスタＱＰ５は、ノードＮ２を流れる動作電流と同一の動作電流をセンスノードＳＮに供給するとともに、トランジスタＱＰ３，ＱＮ３，ＱＮ４は、センスノードＳＮからノードＮ１に向けて流れる動作電流と同一の動作電流を供出する。

以下、センスアンプ２２のセンス動作について説明する。
一例として、データ線ＤＢａ，ＤＢｂにそれぞれ読出し電流ＩｒａおよびＩｒｂが流れたとすると、上述したようにトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成するため、トランジスタＱＰ２およびＱＰ３は、トランジスタＱＰ１を流れる読出し電流Ｉｒａと同一の動作電流をセンスノード／ＳＮおよびノードＮ６にそれぞれ供給しようとする。同時に、トランジスタＱＰ５およびＱＰ６においても、トランジスタＱＰ４に流れる読出し電流Ｉｒｂと同一の動作電流をセンスノードＳＮおよびノードＮ４にそれぞれ供給しようとする。

一方、上述したようにトランジスタＱＮ１およびＱＮ２もカレントミラー回路を構成するため、トランジスタＱＮ１は、トランジスタＱＮ２と同一の動作電流Ｉｒｂをセンスノード／ＳＮから接地電圧と接続されたノードＮ５に供給しようとする。また、上述したようにトランジスタＱＮ３およびＱＮ４もカレントミラー回路を構成するため、トランジスタＱＮ４は、トランジスタＱＮ３と同一の動作電流ＩｒａをセンスノードＳＮから基準電位Ｇｎｄと接続されたノードＮ５に供給しようとする。

すると、センスノードＳＮには、トランジスタＱＰ５により動作電流Ｉｒｂが供給されようとするが、トランジスタＱＮ３がトランジスタＱＮ４と同一の動作電流ＩｒａをセンスノードＳＮから供出しようとする。一方、センスノード／ＳＮにはトランジスタＱＰ２により動作電流Ｉｒａが供給されようとするが、トランジスタＱＮ１がトランジスタＱＮ２と同一の動作電流Ｉｒｂをセンスノード／ＳＮから供出しようとする。

したがって、カレントミラー回路によりデータ線ＤＢａ，ＤＢｂを通過する読出し電流に応じたミラー電流を生じさせるとともに、生成されたミラー電流の電流差が電圧差に変換され、センスノードＳＮ，／ＳＮに出力される。たとえば、読出し電流Ｉｒａ＞Ｉｒｂの場合には、センスノードＳＮ，／ＳＮの電圧レベルはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに変換される。一方、動作電流Ｉｒｂ＞Ｉｒａの場合には、センスノードＳＮ，／ＳＮの電圧レベルは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに変換される。

そして、アンプ４４において、このセンスノードＳＮ，／ＳＮの電圧レベルであるセンス出力Ｓｏｕｔ，／Ｓｏｕｔをさらにアンプ４４で増幅して出力データＤｏｕｔが生成される。

この発明の実施の形態１によれば、コントロール回路、読出／書込回路、行デコーダおよび列デコーダにおいて活性化時間および活性化タイミングが調整されることで、データ読出し時における読出し電流の供給時間をデータ書込み時における書込み電流の供給時間に比較して短くなるように構成される。そのため、読出し電流によるトンネル磁気抵抗素子における熱アシスト効果が抑制され、磁化反転を生じるしきい電流値に対する読出しディスターブマージンを十分確保することができる。よって、読出し電流によるデータの誤書込みを抑制することができ、安定したアクセス動作を実行する不揮発性記憶装置を実現できる。

さらに、この発明の実施の形態１によれば、十分な読出しディスターブマージンを確保できるため、読出し電流の電流値を書込み電流の電流値より大きくすることも可能となる。よって、センスアンプにおける検出遅れ時間を抑制し、高速な読出し動作を実行する不揮発性記憶装置を実現できる。

また、この発明の実施の形態１によれば、読出／書込回路が共通のデータ線を介して読出し電流および書込み電流を選択されたメモリセルへ供給する。よって、読出し電流を流すための読出し線および書込み電流を流すための書込み線をそれぞれ配置する構成に比較して、全体の配線数をより低減することができ、チップ面積の小さい不揮発性記憶装置を実現できる。

また、この発明の実施の形態１によれば、選択されたメモリセルに関わらず、読出し電流、「０」書込み電流および「１」書込み電流のいずれも、メモリマットの対角に配置される電流源から基準電位までの経路を流れる。そのため、選択メモリセルのアドレス、データ読出し動作およびデータ書込み動作に関わらず、電流パスの経路長が同一となるので、電流パスにおける電気抵抗値を均一化できる。よって、読出し電流および書込み電流を安定して供給することができ、安定した動作を実行する不揮発性記憶装置を実現できる。

（変形例１）
上述の実施の形態１においては、図９に示すように、カラム選択ゲートＣＳＧの活性化時間幅をワード線ＷＬおよびダミーワード線ＤＷＬの活性化時間幅に比較して最も短くすることで、読出し電流および書込み電流の供給時間を最適化する構成について説明した。一方、カラム選択ゲートＣＳＧの活性化時間幅に代えて、ワード線ＷＬおよびダミーワード線ＤＷＬの活性化時間幅、または、ワード線ＷＬおよびダミーワード線ＤＷＬの活性化時間幅とカラム選択ゲートの活性化タイミングを調整することで、読出し電流および書込み電流の供給時間を最適化することもできる。

図１２は、この発明の実施の形態１の変形例１に従うＭＲＡＭデバイスの動作シーケンスである。

図１２を参照して、上述したように、センスアンプ２２、ワード線ＷＬおよびダミーワード線ＤＷＬ、ならびにビット線対ＢＬ，／ＢＬのすべてが活性化されて、初めてデータ読出しが実行される。そこで、ワード線ＷＬおよびダミーワード線ＤＷＬの活性化時間幅を図９の場合に比較して短くする。一方、カラム選択ゲートＣＳＧの活性化時間幅は図９の場合に比較して長くしてもよい。すると、ワード線ＷＬおよびダミーワード線ＤＷＬの
活性化期間と、カラム選択ゲートＣＳＧの活性化期間との重なり期間により、読出し電流の供給時間Ｔｒｅａｄおよびおよび書込み電流の供給時間Ｔｗｒｉｔｅが決定される。

よって、データ読出し時およびデータ書込み時におけるワード線ＷＬおよびダミーワード線ＤＷＬの活性化時間幅またはそのタイミングを適切に設計することで、読出し電流の供給時間Ｔｒｅａｄおよび書込み電流の供給時間Ｔｗｒｉｔｅを最適化できる。

（変形例２）
実施の形態１および実施の形態１の変形例１に示す構成に加えて、読出／書込回路のセンスアンプまたは電流源回路の活性化時間幅を調整することで、読出し電流および書込み電流の供給時間を最適化することもできる。

図１３は、この発明の実施の形態１の変形例２に従うＭＲＡＭデバイスの動作シーケンスである。

図１３を参照して、上述したように、センスアンプ２２、ワード線ＷＬおよびダミーワード線ＤＷＬ、ならびにビット線対ＢＬ，／ＢＬのすべてが活性化されて、初めてデータ読出しが実行される。そこで、センスアンプイネーブルＳＡＥの活性化時間幅を図９の場合に比較して短くする。一方、カラム選択ゲートＣＳＧの活性化時間幅は図９の場合に比較して長くしてもよい。すると、センスアンプ２２の活性化期間と、カラム選択ゲートＣＳＧの活性化期間との重なり期間により、読出し電流の供給時間Ｔｒｅａｄおよびおよび書込み電流の供給時間Ｔｗｒｉｔｅが決定される。

よって、データ読出し時におけるセンスアンプイネーブルＳＡＥの活性化時間幅、および、電流源イネーブルの活性化時間幅を適切に設計することで、読出し電流の供給時間Ｔｒｅａｄおよび書込み電流の供給時間Ｔｗｒｉｔｅを最適化できる。

なお、上述の実施の形態１およびその変形例においては、スピン注入方式のＭＲＡＭメモリデバイスについて説明したがこれに限られず、電流（電圧）の印加によりメモリセルデータを書換える抵抗可変メモリ素子、例えばＲＲＡＭ（Resistance RAM）にも同様に適用可能である。

［実施の形態２］
上述の実施の形態１においては、熱アシスト効果を考慮して、読出し電流および書込み電流の供給時間とその電流値とを最適化したスピン注入方式のＭＲＡＭメモリデバイスについて説明した。一方、実施の形態２においては、熱アシスト効果を考慮して、読出し電流の供給方向を最適化したスピン注入方式のＭＲＡＭメモリデバイスについて説明する。

この発明の実施の形態２に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイスの全体構成ならびに、メモリアレイおよびその周辺回路の概略構成図は、上述した図１および図２と同様であるので、詳細な説明は繰返さない。また、この発明の実施の形態２に従うＭＲＡＭデバイスを構成するメモリセルＭＣについても、上述した図３と同様であるので、詳細な説明は繰返さない。

さらに、メモリセルＭＣからデータ読出しを行なう場合の回路動作およびメモリセルＭＣへデータ書込みを行なう場合の回路動作についても、メモリセルＭＣの記憶データレベル「１」をトンネル磁気抵抗素子ＴＭＲの低抵抗状態（最小抵抗値）Ｒｍｉｎに対応させ、記憶データレベル「０」をトンネル磁気抵抗素子ＴＭＲの高抵抗状態（最大抵抗値）Ｒｍａｘに対応させる点を除いて、上述した図４および図５と同様であるので、詳細な説明は繰返さない。

図１４は、この発明の実施の形態２に従うメモリセルＭＣの磁化方向の反転を説明する図である。

図１４（ａ）は、自由磁化層ＦＬから固定磁化層ＰＬの方向に書込み電流Ｉｗ（−）が流れる場合である。

図１４（ｂ）は、固定磁化層ＰＬから自由磁化層ＦＬの方向に書込み電流Ｉｗ（＋）が流れる場合である。

なお、書込み電流Ｉｗの添え字（−）および（＋）は、トンネル磁気抵抗素子ＴＭＲの電気抵抗値の変化方向を示すものである。すなわち、書込み電流Ｉｗ（−）は、トンネル磁気抵抗素子ＴＭＲの電気抵抗値を高抵抗状態（最大抵抗値）Ｒｍａｘから低抵抗状態（最小抵抗値）Ｒｍｉｎへ変化させる方向に流れる書込み電流を示し、書込み電流Ｉｗ（＋）は、トンネル磁気抵抗素子ＴＭＲの電気抵抗値を低抵抗状態（最小抵抗値）Ｒｍｉｎから高抵抗状態（最大抵抗値）Ｒｍａｘへ変化させる方向に流れる書込み電流を示す。

図１４（ａ）を参照して、書込み電流Ｉｗ（−）は、自由磁化層ＦＬから固定磁化層ＰＬの方向に通過するため、電子が固定磁化層ＰＬから自由磁化層ＦＬへ移動し、それに伴い、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子が固定磁化層ＰＬから自由磁化層ＦＬへ注入される。すると、自由磁化層ＦＬは、注入されたスピン偏極電子の偏極方向へのトルクを受け、その電子スピン方向が変化する。そして、最終的に、自由磁化層ＦＬの磁化方向は、固定磁化層ＰＬの磁化方向と同じ、すなわち平行となる。この自由磁化層ＦＬの磁化反転により、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、低抵抗状態（最小抵抗値）Ｒｍｉｎに変化する。

図１４（ｂ）を参照して、書込み電流Ｉｗ（＋）は、固定磁化層ＰＬから自由磁化層ＦＬの方向に通過するため、電子は自由磁化層ＦＬから固定磁化層ＰＬへ移動し、それに伴い、自由磁化層ＦＬからは、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子のみが移動する。そのため、自由磁化層ＦＬには、相対的に、固定磁化層ＰＬの磁化方向の電子スピン方向と反対方向に偏極したスピン偏極電子の蓄積量が多くなる。そして、最終的に、自由磁化層ＦＬの磁化方向は、固定磁化層ＰＬの磁化方向と反対、すなわち反平行となる。この自由磁化層ＦＬの磁化反転により、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、高抵抗状態（最大抵抗値）Ｒｍａｘに変化する。

なお、上述したように、この発明の実施の形態２においては、メモリセルＭＣの記憶データレベル「１」をトンネル磁気抵抗素子ＴＭＲの低抵抗状態（最小抵抗値）Ｒｍｉｎに対応させ、記憶データレベル「０」を高抵抗状態（最大抵抗値）Ｒｍａｘに対応させるので、書込み電流Ｉｗ（−）が「１」データ書込み電流Ｉｗ（１）に相当し、書込み電流Ｉｗ（＋）が「０」データ書込み電流Ｉｗ（０）に相当する。

（データ書込み特性）
図１５は、トンネル磁気抵抗素子ＴＭＲにおいて、磁化反転が生じる書込み電流Ｉｗの電流値と供給時間との関係を示すグラフである。なお、図１５に示すグラフにおいて、実線の紙面上側の領域が磁化反転の生じる領域である。

本願発明者は、図１４に示すようなトンネル磁気抵抗素子ＴＭＲでは、書込み電流Ｉｗの流れる方向に応じて、磁化反転が生じる書込み電流Ｉｗの絶対値に差異が生じることを見出した。

スピン偏極電子がトンネル磁気抵抗素子ＴＭＲに注入されることで、磁化反転が生じるメカニズムとしては、（Ｉ）ｓ軌道伝導電子とｄ軌道磁化電子との間のスピントルク遷移、および（ＩＩ）スピン偏極電子の抵抗損失による熱アシスト効果、の２つが主要要因となる。

図１５を参照して、書込み電流のＩｗの供給時間が時定数以上となると、（ＩＩ）の熱アシスト効果が顕著となり、書込み電流Ｉｗ（−）の絶対値と書込み電流Ｉｗ（＋）の絶対値との間の差異は、ほとんど見られない。一方、書込み電流のＩｗの供給時間が時定数未満の領域においては、（ＩＩ）の熱アシスト効果が小さくなり、トンネル磁気抵抗素子ＴＭＲの構造上の非対称性が顕著に現れて、書込み電流Ｉｗ（−）の絶対値と書込み電流Ｉｗ（＋）の絶対値との間には差異を生じると考えられる。

（読出し電流の最適化）
上述したように、書込み電流Ｉｗの供給時間が時定数未満であれば、書込み電流Ｉｗ（−）の絶対値に比較して、書込み電流Ｉｗ（＋）の絶対値が大きくなる。したがって、読出し電流がトンネル磁気抵抗素子ＴＭＲに対して、磁化反転特性の紙面下方向に十分なマージン（読出しディスターブマージン）をもつためには、より絶対値の大きい書込み電流Ｉｗ（＋）と同じ方向に読出し電流を流すことが望ましい。よって、読出し電流Ｉｒは、磁化反転を生じるのに要する絶対値がより大きい書込み電流Ｉｗ（＋）（この発明の実施の形態２においては、「０」データ書込み電流Ｉｗ（０）に相当）と同じ方向に流すことが望ましい。

このように、読出し電流の流れる方向を決定することで、読出しディスターブマージンを相対的に大きくできる。さらに、センスアンプ２２（図２）における検出速度を高めるため、読出し電流値は可能な限り大きいことが望ましい。そこで、書込み電流Ｉｗ（＋）に対する読出しディスターブマージンを確保できる場合には、その確保した読出しディスターブマージの範囲内において、読出し電流の電流値を書込み電流の電流値に比較して、より大きくすることもできる。

その他については、上述したこの発明の実施の形態１と同様であるので、詳細な説明は繰返さない。

この発明の実施の形態２によれば、書込み電流の流れる方向に依存して、抵抗値を変化させる（トンネル磁気抵抗素子の磁化反転を生じる）ために要する書込み電流の絶対値に差異を生じるメモリセルに対して、抵抗値を変化させるための書込み電流の絶対値がより大きい方向と一致するように、読出し電流が供給される。そのため、抵抗値を変化させるために要する書込み電流の絶対値と読出し電流の絶対値との差、すなわち読出しディスターブマージンをより大きくできる。よって、データ読出し時において、メモリセルを不安定化させることがなく、読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を実現できる。

［実施の形態３］
上述のこの発明の実施の形態２においては、電気抵抗値を高抵抗状態から低抵抗状態に変化させるのに要する書込み電流の絶対値と、低抵抗状態から高抵抗状態に変化させるのに要する書込み電流の絶対値との間に差異があるトンネル磁気抵抗素子について説明した。一方、この発明の実施の形態３においては、電気抵抗値がいずれの方向に変化する場合であっても、対応の書込み電流の絶対値が略一致するトンネル磁気抵抗素子について説明する。

この発明の実施の形態３に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイスの全体構成ならびに、メモリアレイおよびその周辺回路の概略構成図は、上述した図１および図２と同様であるので、詳細な説明は繰返さない。

図１６は、この発明の実施の形態３に従うメモリセルＭＣを説明する概念図である。
図１６を参照して、トンネル磁気抵抗素子ＴＭＲ＃は、図３に示すトンネル磁気抵抗素子ＴＭＲにおいて、自由磁化層ＦＬに代えて自由磁化部ＦＬ＃を配置したものと等価である。

自由磁化部ＦＬ＃は、バリア層ＢＬに近接する順に、第１自由磁化層ＦＬ１、第１非磁性層ＡＭＬ１、第２自由磁化層ＦＬ２、第２非磁性層ＡＭＬ２および固定磁化層ＰＬ＃が積層されて形成される。そして、第１自由層ＦＬ１および第２自由層ＦＬ２は、その磁化方向を互いに反対方向に保ちつつ、書込み電流の流れる方向に応じて磁化方向を変化させる。すなわち、第１自由層ＦＬ１および第２自由層ＦＬ２は、その間に介挿される第１非磁性層ＡＭＬ１とともに、いわゆるＳＡＦ（Synthetic Ferro-Magnet）構造を形成する。そのため、第１自由層ＦＬ１の磁化と、第２自由層ＦＬ２の磁化とは、互いに打消しあって、全体としては実質的に無磁化状態となる。

このように、ＳＡＦ構造を有する自由磁化部ＦＬ＃においては、構造上の非対称性を抑制できるので、第１自由磁化層ＦＬ１および第２自由磁化層ＦＬ２の磁化方向を変化させるために要する書込み電流の絶対値は、いずれの方向であっても略一致する。

一方、第２自由層ＦＬ２と、第２非磁性層ＡＭＬ２を介して接合される固定磁化層ＰＬ＃は、固定された固定磁化層ＰＬと同じ磁化方向を有する強磁性体である。そのため、自由磁化部ＦＬ＃の全体としては、書込み電流にかかわらず、固定磁化層ＰＬに略等しい磁化を常に生じることになる。

さらに、トンネル磁気抵抗素子ＴＭＲ＃の電気抵抗値は、自由磁化部ＦＬ＃のうち第１自由磁化層ＦＬ１と、固定磁化層ＰＬとにおけるそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、第１自由磁化層ＦＬ１の磁化方向と固定磁化層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態Ｒｍａｘとなる。

したがって、この発明の実施の形態３に従うトンネル磁気抵抗素子ＴＭＲ＃においては、書込み電流の流れる方向にかかわらず、抵抗値を変化させる（磁化反転を生じる）ために要する書込み電流の絶対値は互いに略一致する。

その他については、図３に示すトンネル磁気抵抗素子ＴＭＲと同様であるので、詳細な説明は繰返さない。

図１７は、この発明の実施の形態３に従うメモリセルＭＣの磁化方向の反転を説明する図である。

図１７（ａ）は、自由磁化部ＦＬ＃から固定磁化層ＰＬの方向に書込み電流Ｉｗ（−）が流れる場合である。

図１７（ｂ）は、固定磁化層ＰＬから自由磁化部ＦＬ＃の方向に書込み電流Ｉｗ（＋）が流れる場合である。

なお、書込み電流Ｉｗの添え字（−）および（＋）は、トンネル磁気抵抗素子ＴＭＲ＃の電気抵抗値の変化方向を示すものである。すなわち、書込み電流Ｉｗ（−）は、トンネル磁気抵抗素子ＴＭＲ＃の電気抵抗値を高抵抗状態（最大抵抗値）Ｒｍａｘから低抵抗状態（最小抵抗値）Ｒｍｉｎへ変化させる方向に流れる書込み電流を示し、書込み電流Ｉｗ（＋）は、トンネル磁気抵抗素子ＴＭＲ＃の電気抵抗値を低抵抗状態（最小抵抗値）Ｒｍｉｎから高抵抗状態（最大抵抗値）Ｒｍａｘへ変化させる方向に流れる書込み電流を示す。

図１７（ａ）を参照して、書込み電流Ｉｗ（−）が自由磁化部ＦＬ＃から固定磁化層ＰＬの方向に流れることにより、固定磁化層ＰＬから第１自由磁化層ＦＬ１へ電子が移動する一方、第２自由磁化層ＦＬ２から固定磁化層ＰＬ＃へも電子が移動する。

このような電子の移動に伴って、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子が固定磁化層ＰＬから第１自由磁化層ＦＬ１へ注入される。すると、第１自由磁化層ＦＬ１は、注入されたスピン偏極電子の偏極方向へのトルクを受け、その電子スピン方向が変化する。そして、最終的に、第１自由磁化層ＦＬ１の磁化方向は、固定磁化層ＰＬの磁化方向と同じ、すなわち平行となる。

また、第２自由磁化層ＦＬ２からは、固定磁化層ＰＬ＃の電子スピン方向と同一方向に偏極したスピン偏極電子のみが移動する。そのため、第２自由磁化層ＦＬ２には、相対的に、固定磁化層ＰＬ＃の磁化方向の電子スピン方向と反対方向に偏極したスピン偏極電子の蓄積量が多くなる。そして、最終的に、第２自由磁化層ＦＬ２の磁化方向は、固定磁化層ＰＬ＃の磁化方向と反対、すなわち反平行となる。

書込み電流Ｉｗ（−）は、トンネル磁気抵抗素子ＴＭＲ＃を貫通して流れるので、それぞれのスピン偏極電子の注入量は略一致する。その結果、第１自由層ＦＬ１と第２自由層ＦＬ２とは、その磁化方向を互いに反対方向に保ちつつ、書込み電流Ｉｗ（−）の流れる方向に応じた磁化方向に変化する。同時に、固定磁化層ＰＬと近接する第１自由磁化層ＦＬ１の磁化反転により、トンネル磁気抵抗素子ＴＭＲ＃の全体の電気抵抗値は、低抵抗状態（最小抵抗値）Ｒｍｉｎに変化する。

図１７（ｂ）を参照して、書込み電流Ｉｗ（＋）が固定磁化層ＰＬから自由磁化部ＦＬ＃の方向に流れることにより、第１自由磁化層ＦＬ１から固定磁化層ＰＬへ電子が移動する一方、固定磁化層ＰＬ＃から第２自由磁化層ＦＬ２へも電子が移動する。

このような電子の移動に伴って、第１自由磁化層ＦＬ１からは、固定磁化層ＰＬの電子スピン方向と同一方向に偏極したスピン偏極電子のみが移動する。そのため、第１自由磁化層ＦＬ１には、相対的に、固定磁化層ＰＬの磁化方向の電子スピン方向と反対方向に偏極したスピン偏極電子の蓄積量が多くなる。そして、最終的に、第１自由磁化層ＦＬ１の磁化方向は、固定磁化層ＰＬの磁化方向と反対、すなわち反平行となる。

また、固定磁化層ＰＬ＃の電子スピン方向と同一方向に偏極したスピン偏極電子が固定磁化層ＰＬ＃から第２自由磁化層ＦＬ２へ注入される。すると、第２自由磁化層ＦＬ２は、注入されたスピン偏極電子の偏極方向へのトルクを受け、その電子スピン方向が変化する。そして、最終的に、第２自由磁化層ＦＬ２の磁化方向は、固定磁化層ＰＬ＃の磁化方向と同じ、すなわち平行となる。

書込み電流Ｉｗ（＋）は、トンネル磁気抵抗素子ＴＭＲ＃を貫通して流れるので、スピン偏極電子の注入量はそれぞれの略一致する。その結果、第１自由層ＦＬ１と第２自由層ＦＬ２とは、その磁化方向を互いに反対方向に保ちつつ、書込み電流Ｉｗ（＋）の流れる方向に応じた磁化方向に変化する。同時に、固定磁化層ＰＬと近接する第１自由磁化層ＦＬ１の磁化反転により、トンネル磁気抵抗素子ＴＭＲ＃の全体の電気抵抗値は、高抵抗状態（最大抵抗値）Ｒｍａｘに変化する。

（データ書込み特性）
図１８は、トンネル磁気抵抗素子ＴＭＲ＃において、磁化反転が生じる書込み電流Ｉｗの電流値と供給時間との関係を示すグラフである。なお、図１８に示すグラフにおいて、実線の紙面上側の領域が磁化反転の生じる領域である。

上述したように、ＳＡＦ構造を含むトンネル磁気抵抗素子ＴＭＲ＃では、書込み電流Ｉｗの流れる各方向において、磁化反転が生じる書込み電流Ｉｗの絶対値は互いに略一致する。そのため、書込み電流Ｉｗ（−）および書込み電流Ｉｗ（＋）のいずれについても、上述した図７に示すような、磁化反転が生じる書込み電流の電流値と供給時間との関係が得られる。

（読出し電流の最適化）
上述したように、書込み電流Ｉｗの流れる方向にかかわらず、磁化反転特性は略一致するので、読出しディスターブマージンを大きくするという観点からは、読出し電流をいずれの方向に流してもよいとも考えられる。しかしながら、上述の図１１で示すように、センスアンプ２２は、複数の直列接続されたトランジスタに電源電圧Ｖｄｄが供給されることで、読出し電流を生成する。したがって、センスアンプ２２は、電圧源としての作用を持ち、接続されるメモリセルＭＣ、すなわちトンネル磁気抵抗素子ＴＭＲ＃の電気抵抗値に応じて、流れる読出し電流Ｉｒの電流値が変化する。

そのため、トンネル磁気抵抗素子ＴＭＲ＃が低抵抗状態（最小抵抗値Ｒｍｉｎ）である場合に比較して、高抵抗状態（最大抵抗値Ｒｍａｘ）である場合には、センスアンプ２２から供給される読出し電流の絶対値はより小さくなる。このことは、読出し電流の流れる方向を、トンネル磁気抵抗素子ＴＭＲの電気抵抗値を高抵抗状態（最大抵抗値）Ｒｍａｘから低抵抗状態（最小抵抗値）Ｒｍｉｎへ変化させる方向に流れる書込み電流Ｉｗ（−）と一致させることで、読出しディスターブマージンをより大きくできることを意味する。

そこで、この発明の実施の形態３においては、書込み電流Ｉｗ（−）を「０」データ書込み電流Ｉｗ（０）に相当させ、書込み電流Ｉｗ（−）を「１」データ書込み電流Ｉｗ（１）に相当させる。このような記憶データレベル「０」および「１」の割当てを行なうことで、図２に示すメモリアレイ１０およびその周辺回路の構成を用いて、読出し電流Ｉｒの流れる方向を書込み電流Ｉｗ（−）と一致させることができる。

なお、その流れる方向を書込み電流Ｉｗ（−）と一致させた読出し電流Ｉｒを用いた場合には、書込み電流Ｉｗ（＋）による磁化反転と同様の読出しディスターブを生じることはない。すなわち、読出し電流Ｉｒは、トンネル磁気抵抗素子ＴＭＲ＃を高抵抗状態（最大抵抗値Ｒｍａｘ）から低抵抗状態（最小抵抗値Ｒｍｉｎ）に変化させる方向に作用するので、読出し電流Ｉｒにより、トンネル磁気抵抗素子ＴＭＲ＃が低抵抗状態（最小抵抗値Ｒｍｉｎ）から高抵抗状態（最大抵抗値Ｒｍａｘ）に変化することはない。

このように、読出し電流の流れる方向を決定することで、読出しディスターブマージンを相対的に大きくできる。さらに、センスアンプ２２（図２）における検出速度を高めるため、読出し電流値は可能な限り大きいことが望ましい。そこで、書込み電流Ｉｗ（−）に対する読出しディスターブマージンを確保できる場合には、その確保した読出しディスターブマージの範囲内において、読出し電流の電流値を書込み電流の電流値に比較して、より大きくすることもできる。

その他については、上述したこの発明の実施の形態１と同様であるので、詳細な説明は繰返さない。

この発明の実施の形態３によれば、書込み電流の流れる方向にかかわらず、抵抗値を変化させる（トンネル磁気抵抗素子の磁化反転を生じる）ために要する書込み電流の絶対値が互いに略一致するメモリセルに対して、抵抗値をより大きい値からより小さい値に変化させるために流される書込み電流の方向と一致するように、読出し電流が供給される。そのため、メモリセルが同一の電源電圧に接続されて電気抵抗値を間接測定される場合において、読出しディスターブを生じ得る読出し電流の絶対値を相対的に小さくできる。よって、データ読出し時において、メモリセルを不安定化させることがなく、読出しディスターブを抑制し、かつ、アクセス速度の高速化が可能な不揮発性記憶装置を実現できる。

［実施の形態４］
上述の実施の形態１〜３においては、スピン注入方式のＭＲＡＭメモリデバイスにおいて、熱アシスト効果を考慮したデータ読出しおよびデータ書込みを実行する構成について説明した。一方、実施の形態４においては、現行のＭＲＡＭデバイスにおいて、熱アシスト効果を考慮してデータ読出しおよびデータ書込みを実行する構成について説明する。

図１９は、この発明の実施の形態４に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。

図１９を参照して、この発明の実施の形態４に従うＭＲＡＭデバイス２は、上述したこの発明の実施の形態１に従うＭＲＡＭデバイスと同様に、外部からの制御信号（図示せず）およびアドレス信号ＡＤＤに応じてランダムアクセスを実行し、入力データＤｉｎの入力および出力データＤｏｕｔの出力を実行する。

ＭＲＡＭデバイス２は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるメモリセルＭＣを含むメモリアレイ１０を備える。

メモリアレイ１０には、メモリセル列に対応して、データ読出し用の読出しワード線ＲＷＬ１〜ＲＷＬｎおよびデータ書込み用の書込みワード線ＷＷＬ１〜ＷＷＬｎが配置される。メモリセル行にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。各ビット線対は、２本の相補のビット線で構成され、たとえば、ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１から構成される。

各メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、トンネル磁気抵抗素子と直列に接続されるアクセストランジスタＡＴＲとを含む。そして、メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方と接続される。たとえば、第１番目のメモリセル列に属するメモリセルについて説明すれば、第１行目のメモリセルは、ビット線／ＢＬと結合され、第２行目のメモリセルはビット線／ＢＬ１と結合され、以下同様に、メモリセルの各々は、奇数行において一方のビット線／ＢＬ１〜／ＢＬｍと接続され、偶数行において、他方のビット線ＢＬ１〜ＢＬｍと接続される。

さらに、メモリアレイ１０は、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される、データ読出し参照用の複数のダミーメモリセルＤＭＣを有する。

ダミーメモリセルＤＭＣは、ダミー読出しワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミー読出しワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１〜ＢＬｍとそれぞれ結合される。一方、ダミー読出しワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍとそれぞれ結合される。さらに、ダミーメモリセルの行にそれぞれ対応して、ダミー書込みワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。

ワード線ドライバ帯３０は、データ読出し時において、行選択結果に応じて、各読出しワード線ＲＷＬおよびダミー読出しワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル
に活性化する。具体的には、奇数行が選択されて、選択行のメモリセルがビット線／ＢＬ１〜／ＢＬｍと接続される場合には、ダミー読出しワード線ＤＲＷＬ１がさらに活性化されて、ダミーメモリセル群がビット線ＢＬ１〜ＢＬｍと接続される。偶数行が選択される場合には、選択行の読出しワード線ＲＷＬに加えて、ダミー読出しワード線ＤＲＷＬ２が活性化される。

また、ワード線ドライバ帯３０は、データ書込み時において、選択行の書込みワード線ＷＷＬの一端を、電源電圧Ｖｄｄと結合する。これにより、選択行の書込みワード線ＷＷＬ上に、ワード線ドライバ帯３０から紙面下方向に、行方向のデータ書込み電流を流すことができる。一方、非選択行の書込みワード線ＷＷＬは、ワード線ドライバ帯３０によって、基準電位Ｇｎｄと結合される。

また、ＭＲＡＭデバイス２は、メモリセル列にそれぞれ対応して、列選択を実行するためのカラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。列デコーダ２５は、カラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込み時およびデータ読出し時の各々において、カラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（たとえば、Ｈレベル）に活性化する。

さらに、ＭＲＡＭデバイス２は、読出しデータおよび書込みデータを伝達するための互いに相補のデータ線ＤＢおよび／ＤＢと、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル行にそれぞれ対応して設けられるカラム選択ゲートＣＳＧ１〜ＣＳＧｍとを含む。なお、以下では、カラム選択線ＣＳＬ１〜ＣＳＬｍ、カラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ総称して、単に、カラム選択線ＣＳＬ、カラム選択ゲートＣＳＧとも称する。

各カラム選択ゲートＣＳＧは、データ線ＤＢと対応するビット線ＢＬとの間に電気的に結合されるトランジスタスイッチと、データ線／ＤＢと対応するビット線／ＢＬとの間に電気的に結合されるトランジスタスイッチとを含む。これらのトランジスタスイッチは、対応するカラム選択線ＣＳＬの電圧に応じてオン・オフする。すなわち、対応するカラム選択線ＣＳＬが選択状態（Ｈレベル）に活性化された場合には、各カラム選択ゲートＣＳＧは、データ線ＤＢおよび／ＤＢを、それぞれ対応するビット線ＢＬおよび／ＢＬと電気的に結合する。

さらに、ＭＲＡＭデバイス２は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍおよび制御ゲート６６−１〜６６−ｍと、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと基準電位Ｇｎｄとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂとを含む。

なお、以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍ、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂ、制御ゲート６６−１〜６６−ｍをそれぞれ総称して、単に、短絡スイッチトランジスタ６２、プリチャージトランジスタ６４、制御ゲート６６とも称する。

各制御ゲート６６は、対応するカラム選択線ＣＳＬと制御信号ＷＥとの論理積の演算結果を出力する。したがって、データ書込み時には、カラムアドレスＣＡに対応する選択列において、制御ゲート６６の出力が選択的にＨレベルへ活性化される。

短絡スイッチトランジスタ６２は、対応する制御ゲート６６の出力にそれぞれ応答して
オン・オフする。したがって、データ書込み時には、カラムアドレスＣＡに対応する選択列において、ビット線ＢＬおよび／ＢＬの一端同士は、短絡スイッチトランジスタ６２によって電気的に結合される。

各プリチャージトランジスタ６４は、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの各々を基準電位Ｇｎｄにプリチャージする。ビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス２のアクティブ期間において、少なくともデータ読出し実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス２のアクティブ期間におけるデータ読出し動作時およびデータ書込み動作時において、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。

なお、実施の形態４においては、書込みワード線ＷＷＬが「書込み線」を実現し、ビット線ＢＬおよび／ＢＬが「第１および第２の読出し線」を実現する。

（データ書込み動作）
ワード線ドライバ帯３０は、選択されたメモリセルの選択行に対応する書込みワード線ＷＷＬを電源電圧Ｖｄｄに活性化する。各書込みワード線ＷＷＬの一端は、基準電位Ｇｎｄと結合されているので、選択行の書込みワード線ＷＷＬには、ワード線ドライバ帯３０から紙面下側に向かう方向にデータ書込み電流が流される。一方、非選択行においては、書込みワード線ＷＷＬは非活性状態（Ｌレベル）に維持されるので、データ書込み電流は流れない。

列デコーダ２５が選択列のカラム選択線ＣＳＬを選択状態（Ｈレベル）に活性化すると、選択列のビット線ＢＬおよび／ＢＬの一端の各々は、データ線ＤＢおよび／ＤＢとそれぞれ結合される。さらに、対応する短絡スイッチトランジスタ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端同士を短絡させる。

データ書込回路５１Ｗは、データ線ＤＢおよび／ＤＢを、それぞれ電源電圧Ｖｄｄまたは基準電位Ｇｎｄのいずれか一方に設定する。たとえば、入力データＤｉｎのデータレベルがＬレベルである場合には、データ線ＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。

選択列のビット線ＢＬに流されるデータ書込み電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込み電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込み電流＋Ｉｗは、カラム選択ゲートＣＳＧを介してデータ線／ＤＢに伝達される。

入力データＤｉｎのデータレベルがＨレベルである場合には、データ線ＤＢおよび／ＤＢの電圧設定を入れ替えることによって、反対方向のデータ書込電流を、選択列のビット線ＢＬ，／ＢＬに流すことができる。

これにより、対応する書込みワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込み電流が流された選択メモリセルに対して、データ書込が実行される。

図２０は、この発明の実施の形態４に従うメモリセルＭＣの構成およびデータ記憶原理を説明する概念図である。

図２０を参照して、トンネル磁気抵抗素子ＴＭＲは、上述の実施の形態１と同様に、固定された一定の磁化方向を有する強磁性体である固定磁化層ＰＬと、素子に流す電流によって磁化方向が反転する強磁性体である自由磁化層ＦＬと、固定磁化層ＰＬと自由磁化層ＦＬとの間にトンネル効果を生じるように形成される絶縁体膜であるバリア層ＢＡＬとからなる。

自由磁化層ＦＬは、書込まれるデータのレベルに応じて切替えられる、書込み電流の流れる方向に応じて固定磁化層ＰＬと同一方向（平行）、または固定磁化層ＰＬと反対方向（反平行）に磁化される。これらの固定磁化層ＰＬ、バリア層ＢＡＬおよび自由磁化層ＦＬによって磁気トンネル接合（ＭＴＪ）は形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＰＬおよび自由磁化層ＦＬにおけるそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、自由磁化層ＦＬの磁化方向と固定磁化層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態Ｒｍａｘとなる。

データ書込み時においては、読出しワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＦＬを磁化するためのデータ書込み磁界Ｈ（ＢＬ）およびＨ（ＷＷＬ）が、ビット線ＢＬおよび書込みワード線ＷＷＬを流れるデータ書込み電流によってそれぞれ発生される。特に、ビット線ＢＬ上のデータ書込電流は、書込データのレベルに応じて、互いに反対方向の＋Ｉｗおよび−Ｉｗの一方に設定されるので、自由磁化層ＦＬに印加されるデータ書込磁界Ｈ（ＢＬ）の方向は、書込データのレベルに応じて異なる。

ここで、書込みワード線ＷＷＬから印加される書込み磁界Ｈ（ＷＷＬ）により、トンネル磁気抵抗素子ＴＭＲには熱エネルギーが生じ、トンネル磁気抵抗素子ＴＭＲの自由磁化層ＦＬの磁化方向が不安定化する。すなわち、書込みワード線ＷＷＬから印加される書込み磁界Ｈ（ＷＷＬ）により、トンネル磁気抵抗素子ＴＭＲには「熱アシスト効果」が生じる。そのため、磁化反転を生じさせる書込みワード線ＷＷＬにおける書込み電流値とその供給時間との関係は、この発明の実施の形態１における図７と同様となる。

したがって、書込みワード線ＷＷＬにおける書込み電流の供給時間を長くすると、周囲温度に対するトンネル磁気抵抗素子ＴＭＲの記憶データの信頼性、すなわち熱擾乱耐性が低下する。そこで、書込みワード線ＷＷＬにおける書込み電流の供給時間は、その書込み電流により印加される書込み磁界Ｈ（ＷＷＬ）で生じるトンネル磁気抵抗素子ＴＭＲにおける温度上昇の時定数より短くなるように設定する。具体的には、ワード線ドライバ帯３０が、選択行の書込みワード線ＷＷＬの一端を電源電圧Ｖｄｄと結合する時間を所定の時間となるように制御する。さらに、書込みワード線ＷＷＬにおける書込み電流の供給時間は、５［ｎｓ］より短いことが望ましい。

（データ読出し動作）
再度、図１９を参照して、ワード線ドライバ帯３０は、選択されたメモリセルの選択行に対応する読出しワード線ＲＷＬをＨレベルに活性化する。非選択行においては、読出しワード線ＲＷＬの電圧レベルは非活性状態（Ｌレベル）に維持される。データ読出しが開始され、選択行の読出しワード線ＲＷＬが活性化されて、対応するアクセストランジスタＡＴＲがターンオンすると、選択行に対応するメモリセルＭＣは、アクセストランジスタＡＴＲを介して、ビット線ＢＬ，／ＢＬと基準電位Ｇｎｄとの間に電気的に結合される。

データ読出回路５１Ｒは、所定の読出し電流をデータ線ＤＢおよび／ＤＢに供給する。また、列デコーダ２５は、データ書込み時と同様に、カラムアドレスＣＡに応じて、選択列のカラム選択線ＣＳＬを選択状態（Ｈレベル）に活性化する。

すると、列デコーダ２５から供給される読出し電流は、データ線ＤＢ，／ＤＢおよび選択列のビット線ＢＬ，／ＢＬを介して、選択メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲを通過する。これにより、選択列のビット線ＢＬ，／ＢＬの一方およびデータ線ＤＢ，／ＤＢの一方には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値、すなわち選択メモリセル記憶データのレベルに応じた電圧変化が生じる。同様に、選択列のビット線ＢＬ，／ＢＬの他方およびデータ線ＤＢ，／ＤＢの他方には、ダミーメモリセルＤＭＣのダミー抵抗素子ＴＭＲｄの電気抵抗値に応じた電圧変化が生じる。

データ読出回路５１Ｒは、このようにして生じたデータ線ＤＢおよび／ＤＢの間の電圧差を検知増幅して、選択メモリセルの記憶データを出力データＤｏｕｔとして出力する。

ここで、ビット線ＢＬまたは／ＢＬから供給される読出し電流がトンネル磁気抵抗素子ＴＭＲを通過することで、トンネル磁気抵抗素子ＴＭＲには熱エネルギーが生じ、トンネル磁気抵抗素子ＴＭＲの自由磁化層ＦＬの磁化方向が不安定化する。すなわち、読出し電流により、トンネル磁気抵抗素子ＴＭＲには「熱アシスト効果」が生じる。

したがって、上述の書込み動作時と同様に、読出し電流の供給時間を長くすると、周囲温度に対するトンネル磁気抵抗素子ＴＭＲの記憶データの信頼性、すなわち熱擾乱耐性が低下する。そこで、読出し電流の供給時間は、その読出し電流で生じるトンネル磁気抵抗素子ＴＭＲにおける温度上昇の時定数より短くなるように設定する。具体的には、ワード線ドライバ帯３０による読出しワード線ＲＷＬの活性化時間の制御、データ読出回路５１Ｒによる読出し電流供給時間の制御、および列デコーダによるカラム選択線ＣＳＬの活性化時間の制御、のいずれかまたは複数の組み合わせにより、読出し電流の供給時間が所定の時間となるように制御する。さらに、読出し電流の供給時間は、１０［ｎｓ］より短いことが望ましい。

この発明の実施の形態４によれば、書込み電流の供給時間が書込み磁界の印加により生じるメモリセルにおける温度上昇の時定数より短くなるように、選択されたメモリセルに対応する書込みワード線に書込み電流が供給される。また、読出し電流の供給時間が読出し電流により生じるメモリセルにおける温度上昇の時定数より短くなるように、選択されたメモリセルに読出し電流が供給される。よって、書込み磁界および読出し電流によるメモリセルにおける熱アシスト効果を抑制することができ、周囲などからの温度外乱に対する熱擾乱耐性を高めた不揮発性記憶装置を実現できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従う不揮発性記憶装置の代表例であるＭＲＡＭデバイスの全体構成図である。 この発明の実施の形態１に従うメモリアレイおよびその周辺回路の概略構成図である。 この発明の実施の形態１に従うメモリセルを説明する概念図である。 この発明の実施の形態１に従うメモリセルからデータを読出す場合の回路接続図である。 この発明の実施の形態１に従うメモリセルのデータ書込みを説明する図である。 この発明の実施の形態１に従うメモリセルの磁化方向の反転を説明する図である。 トンネル磁気抵抗素子において、磁化反転が生じる書込み電流の電流値と供給時間との関係を示すグラフである。 読出し電流および書込み電流の最適化を説明するための図である。 この発明の実施の形態１に従うＭＲＡＭデバイスの動作シーケンスである。 読出／書込回路における書込み電流源および書込みゲートの実現例を示す図である。 読出／書込回路におけるセンスアンプの実現例を示す図である。 この発明の実施の形態１の変形例１に従うＭＲＡＭデバイスの動作シーケンスである。 この発明の実施の形態１の変形例２に従うＭＲＡＭデバイスの動作シーケンスである。 この発明の実施の形態２に従うメモリセルＭＣの磁化方向の反転を説明する図である。 トンネル磁気抵抗素子ＴＭＲにおいて、磁化反転が生じる書込み電流Ｉｗの電流値と供給時間との関係を示すグラフである。 この発明の実施の形態３に従うメモリセルＭＣを説明する概念図である。 この発明の実施の形態３に従うメモリセルＭＣの磁化方向の反転を説明する図である。 トンネル磁気抵抗素子ＴＭＲ＃において、磁化反転が生じる書込み電流Ｉｗの電流値と供給時間との関係を示すグラフである。 この発明の実施の形態４に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態４に従うメモリセルの構成およびデータ記憶原理を説明する概念図である。

符号の説明

１，２ ＭＲＡＭデバイス、４ａ，４ｂ メモリマット、１０，１０ａ，１０ｂ メモリアレイ、１２ コントロール回路、１４ データ入出力回路、１６ 行デコーダ、１８ａ，１８ｂ，３０ ワード線ドライバ帯、２０，２２ａ，２２ｂ 読出／書込回路、２２
センスアンプ、２４ａ，２４ｂ，２５，２６ａ，２６ｂ 列デコーダ、４０ Ｖｒｅｆ発生回路、４２ インバータ、４４ アンプ、５１Ｗ データ書込回路、５１Ｒ データ読出回路、６２ 短絡スイッチトランジスタ、６４ プリチャージトランジスタ、６６ 制御ゲート、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＡＬ バリア層、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＢＬＰＲ ビット線プリチャージ信号、ＣＡ カラムアドレス、ＣＬＫ クロック信号、ＣＭＤ 制御信号、ＣＳＧ カラム選択ゲート、ＣＳＬ カラム選択線、ＤＢ，／ＤＢ データ線、Ｄｉｎ 入力データ、ＤＭＣ ダミーメモリセル、Ｄｏｕｔ 出力データ、ＤＲＷＬ１，ＤＲＷＬ２ ダミー読出しワード線、ＤＷＤＶ ダミーワード線ドライバ、ＤＷＬ ダミーワード線、ＤＷＷＬ１，ＤＷＷＬ２ ダミー書込みワード線、ＦＬ 自由磁化層、ＧＩｗ 書込みゲート、Ｇｎｄ 基準電位、ＭＣ メモリセル、ＰＬ 固定磁化層、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＱＮ１０，ＱＮＳ，ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＱＰ５，ＱＰ６，ＱＰＳ，ＱＰ１０，ＱＰ１１，ＱＰ１２，ＱＶ１，ＱＶ２ トランジスタ、ＲＡ ロウアドレス、ＲＤ，／ＲＤ データ線、Ｒｍａｘ，Ｒｍｉｎ 電気抵抗値、ＲＷＬ 書込みワード線、ＳＡＥ，／ＳＡＥ センスアンプイネーブル、ＳＮ，／ＳＮ センスノード、Ｓｏｕｔ，／Ｓｏｕｔ センス出力、ＳＲＣＩｗ 電流源、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｄ ダミー抵抗素子、Ｖｄｄ 電源電圧、Ｖｒｅｆ 参照電圧、ＷＤＶ ワード線ドライバ、ＷＬ ワード線、ＷＷＬ 書込みワード線。

Claims (18)

1. 行列状に配置される複数のメモリセルと、
   前記複数のメモリセルが配置される列の各々に対応して設けられる第１および第２の電流供給線と、
   第１および第２の電流供給線を介して、選択したメモリセルへ書込み電流を供給してデータの書込み、および、選択したメモリセルへ読出し電流を供給してデータの読出し、を実行するデータ書込読出回路とを備え、
   前記複数のメモリセルの各々は、書込みデータに応じた方向に流れる前記書込み電流を受けて不揮発的に抵抗値を変化させ、
   前記データ書込読出回路は、
   前記読出し電流を供給することにより検出される前記選択したメモリセルの抵抗値に基づいてデータを読出し、かつ、
   前記読出し電流の供給時間が前記書込み電流の供給時間に比較して短くなるように、前記読出し電流を供給する、不揮発性記憶装置。
2. 前記データ書込読出回路は、前記読出し電流の供給時間が供給電流により生じる前記磁気抵抗素子における温度上昇の時定数より短くなるように、前記読出し電流を供給する、請求項１に記載の不揮発性記憶装置。
3. 前記読出し電流の供給時間は、１０ナノ秒より短い、請求項１または２に記載の不揮発性記憶装置。
4. 前記データ書込読出回路は、前記読出し電流の電流値が前記書込み電流の電流値に比較して大きくなるように、前記読出し電流を供給する、請求項１〜３のいずれか１項に記載の不揮発性記憶装置。
5. 前記複数のメモリセルの各々は、磁気的に不揮発的なデータ記憶を行なう磁気抵抗素子を含み、
   前記磁気抵抗素子は、
   磁化方向が所定の方向に固定される固定磁化層と、
   前記第１および第２の電流供給線を介して供給される電流の流れる方向に応じて、磁化方向を変化させる自由磁化層とを含み、さらに、
   前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との相対関係に応じて抵抗値を変化させる、請求項１〜４のいずれか１項に記載の不揮発性記憶装置。
6. 前記磁気抵抗素子は、前記固定磁化層と前記自由磁化層との間に介挿され、非磁性体からなるバリア層をさらに含み、
   前記自由磁化層は、前記第１および第２の電流供給線から供給される電流によるスピン偏極電子の移動に起因して磁化方向を変化させる、請求項５に記載の不揮発性記憶装置。
7. 行列状に配置される複数のメモリセルと、
   前記複数のメモリセルが配置される列の各々に対応して設けられる第１および第２の電流供給線と、
   第１および第２の電流供給線を介して、選択したメモリセルへ書込み電流を供給してデータの書込み、および、選択したメモリセルへ読出し電流を供給してデータの読出し、を実行するデータ書込読出回路とを備え、
   前記複数のメモリセルの各々は、書込みデータに応じた方向に流れる前記書込み電流を受けて不揮発的に抵抗値を変化させ、
   前記データ書込読出回路は、
   前記読出し電流を供給することにより検出される前記選択したメモリセルの抵抗値に基づいてデータを読出し、かつ、
   前記書込み電流の流れる各方向における前記抵抗値を変化させるのに要する前記書込み電流の絶対値に基づいて、予め定められた方向に前記読出し電流を流す、不揮発性記憶装置。
8. 前記複数のメモリセルの各々は、前記書込み電流の流れる方向に依存して前記抵抗値を変化させるのに要する前記書込み電流の絶対値に差異を生じ、
   前記データ書込読出回路は、前記抵抗値を変化させるのに要する前記書込み電流の絶対値がより大きい方向と一致するように、前記読出し電流を流す、請求項７に記載の不揮発性記憶装置。
9. 前記複数のメモリセルの各々は、磁気的に不揮発的なデータ記憶を行なう磁気抵抗素子を含み、
   前記磁気抵抗素子は、
   磁化方向が所定の方向に固定される固定磁化層と、
   前記第１および第２の電流供給線を介して供給される電流の流れる方向に応じて、磁化方向を変化させる自由磁化層とを含み、さらに、
   前記固定磁化層の磁化方向と前記自由磁化層の磁化方向との相対関係に応じて抵抗値を変化させる、請求項８に記載の不揮発性記憶装置。
10. 前記磁気抵抗素子は、前記固定磁化層と前記自由磁化層との間に介挿され、非磁性体からなるバリア層をさらに含み、
    前記自由磁化層は、前記第１および第２の電流供給線から供給される電流によるスピン偏極電子の移動に起因して磁化方向を変化させる、請求項９に記載の不揮発性記憶装置。
11. 前記複数のメモリセルの各々は、前記書込み電流の流れる各方向における前記抵抗値を変化させるのに要する前記書込み電流の絶対値が互いに略一致するように構成され、
    前記データ書込読出回路は、前記抵抗値をより大きい値からより小さい値に変化させるために流される前記書込み電流の方向と一致するように、前記読出し電流を流す、請求項７に記載の不揮発性記憶装置。
12. 前記複数のメモリセルの各々は、磁気的に不揮発的なデータ記憶を行なう磁気抵抗素子を含み、
    前記磁気抵抗素子は、
    磁化方向が所定の同一方向に固定される第１および第２の固定磁化層と、
    前記第１の固定磁化層と前記第２の固定磁化層との間に配置される第１および第２の自由磁化層とを含み、
    前記第１および第２の自由磁化層は、その磁化方向を互いに反対方向に保ちつつ、前記第１および第２の電流供給線を介して供給される電流の流れる方向に応じて磁化方向を変化させ、
    前記磁気抵抗素子は、前記第１および第２の固定磁化層の磁化方向と前記第１および第２の自由磁化層の磁化方向との相対関係に応じて抵抗値を変化させる、請求項１１に記載の不揮発性記憶装置。
13. 前記第１および第２の自由磁化層は、第１および第２の固定磁化層を介して前記第１および第２の電流供給線から供給される電流による、スピン偏極電子の移動に起因して磁化方向を変化させる、請求項１２に記載の不揮発性記憶装置。
14. 前記データ書込読出回路は、前記読出し電流の電流値が前記書込み電流の電流値に比較して大きくなるように、前記読出し電流を供給する、請求項７〜１３のいずれか１項に記載の不揮発性記憶装置。
15. 書込みデータに応じた方向に流れる書込み電流によって生じる書込み磁界の印加によりデータが書込まれる複数のメモリセルと、
    前記複数のメモリセルの各々に隣接して配置され、前記書込み電流を流すための書込み線と、
    前記複数の書込み線に書込み電流を供給するデータ書込回路と、
    前記複数のメモリセルの各々と接続される第１および第２の読出し線と、
    前記第１および第２の読出し線に電流を供給することにより検出される前記メモリセルの抵抗値に基づいてデータを読出すデータ読出回路とを備え、
    前記データ書込回路は、前記書込み電流の供給時間が前記書込み磁界の印加により生じ
    る前記メモリセルにおける温度上昇の時定数より短くなるように、前記書込み電流を供給する、不揮発性記憶装置。
16. 前記書込み電流の供給時間は、５ナノ秒より短い、請求項１５に記載の不揮発性記憶装置。
17. 前記データ読出回路は、前記読出し電流の供給時間が前記読出し電流の供給により生じる前記メモリセルにおける温度上昇の時定数より短くなるように、前記読出し電流を供給する、請求項１５または１６に記載の不揮発性記憶装置。
18. 前記読出し電流の供給時間は、１０ナノ秒より短い、請求項１７に記載の不揮発性記憶装置。

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