JP2010238288A - 磁気抵抗効果メモリ - Google Patents
磁気抵抗効果メモリ Download PDFInfo
- Publication number
- JP2010238288A JP2010238288A JP2009083347A JP2009083347A JP2010238288A JP 2010238288 A JP2010238288 A JP 2010238288A JP 2009083347 A JP2009083347 A JP 2009083347A JP 2009083347 A JP2009083347 A JP 2009083347A JP 2010238288 A JP2010238288 A JP 2010238288A
- Authority
- JP
- Japan
- Prior art keywords
- read
- current
- magnetization
- magnetic layer
- magnetoresistive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1693—Timing circuits or methods
Abstract
【解決手段】本発明の例に関わる磁気抵抗効果メモリは、磁化方向が不変な第1の磁性層と、磁化方向が可変な第2の磁性層と、第1の磁性層と第2の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子1と、磁気抵抗効果素子1にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路2と、を具備し、読み出し電流のパルス幅は、第2の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短い。
【選択図】図1
Description
しかし、メモリセルアレイを構成するMTJ素子の特性ばらつきに起因して、反転しきい値もばらつく。また、同じ素子に対して、データを繰り返して書き込んだ場合においても、その素子に対する反転しきい値が揺らぐ現象がある。
図1乃至図6を用いて、本発明の実施形態に係る磁気抵抗効果メモリについて、説明する。
図2の(b)に示されるMTJ素子1は、参照層11B及び記憶層13Bの容易磁化方向が、膜面(或いは積層面)に対して垂直になっている。図2の(b)に示されるMTJ素子は、垂直磁化型MTJ素子と呼ばれる。
面内磁化の磁性層は、面内方向の磁気異方性を有し、垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有している。MTJ素子1に垂直磁化型を用いた場合は、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
読み出し回路2は、スイッチ30がオフしたときに、ビット線BLから電気的に分離される。スイッチ30がオンしたときに、ビット線BLと電気的に接続される。MTJ素子1からデータの読み出す際に、スイッチ30がオンし、読み出し回路2とMTJ素子1が、電気的に接続される。
シミュレーションに用いられたMTJ素子は、垂直磁化型のMTJ素子である。MTJ素子の膜厚は、2.2nm、MTJ素子の直径は、30nmに設定されている。記憶層の磁化は、膜面に対して垂直方向に向いており、記憶層の磁気異方性エネルギーKuは、3.5Merg/cc、記憶層の飽和磁化Msは、500emu/ccである。エネルギーバリアΔEaは、86kBT(kB:ボルツマン定数)である。“T”は絶対温度を示している。エネルギーバリアΔEaはMTJ素子が平行状態から反平行状態、あるいは反平行状態から平行状態に反転する過程で超えなければいけないエネルギーバリアの大きさを示している。温度(絶対温度)Tは300Kに設定される。また、MTJ素子に流れる電流密度Jの範囲は、2.8〜4MA/cm2に設定される。そして、0.934〜1.436の範囲内における電流密度比J/JC(22nsec,midpoint)を用いて、シミュレーションが実行されている。尚、“J”は、パルス電流の電流密度を示し、“JC(22nsec,midpoint)”は、パルス幅が22nsecの書き込み電流を用いてMTJ素子にデータを書き込んだ場合に、そのMTJ素子の記憶層の磁化反転確率が0.5になる電流密度を示している。
そのシミュレーションは、例えば、記憶層(磁性層)内の32個の磁化を示すセルを用いて、実行された。セルは、磁性層内に含まれる磁性粒に対応する。図4の(a)において、横軸は時間(単位:nsec)を示している。図4の(a)において、破線で示される特性線は、左側の軸Mz−aveに対応している。図4の(a)の左側の軸Mz−aveは、磁化のz成分(垂直成分)の平均値Mz−ave(単位:a.u.(arbitrary unit))を示している。尚、磁化のz成分のMz−aveにおいて、“1”は磁化が記憶層の膜面に対して上側を向いている状態を示し、“−1”は磁化が記憶層の膜面に対して下側を向いている状態を示している。
図4の(a)に示されるシミュレーションでは、初期状態(0nsec)において、磁化の平均値Mz−aveは、ほぼ1を示し、磁化はMTJ素子の膜面に対して垂直上向き方向を向いている。そして、0nsecにおいて、記憶層に対して磁化反転電流の供給を開始し、スピン注入によって磁化が反転して、平均値Mz−aveがほぼ−1になるまでの過程が、検証された。
図4の(b)に示されるように、磁化の向きは2つの偏角θ及び偏角Φを用いた極座標で表わすことができる。垂直磁化膜の磁化は、膜面垂直方向(z軸)を回転軸として、歳差運動を行う。赤道面cにおける、歳差運動の位相を、偏角Φと定義する。また、歳差運動を行っている際に、磁化Mの傾きとz軸とがなす角を、偏角θと定義する。
歳差運動の位相ばらつきは、偏角Φのばらつきを調べることで得られる。しかし、極座標で示される偏角Φは、+π又は−πの周期で不連続になるか、あるいは多値になる。そのため、偏角Φを単に用いて位相の分散(位相のばらつき)を計算すると、数値が不連続な部分において正確な計算結果が得られない。
そこで、本実施形態では、偏角Φの代わりに、歳差運動の位相を複素数、つまり、“Φ=cosφ+isinφ”で表わすことによって、位相の分散σΦを計算し、位相のばらつきを求めた。このように、複素数を用いて偏角Φを表現することで、数値の不連続に起因する問題は解消され、簡単に位相ばらつきを計算することができる。位相の分散σΦは以下の(式5)及び(式6)式で表わされる。
本実施形態においては、磁性層内の各磁性粒の磁化の位相が揃い、共動して歳差運動することを、“コヒーレントな歳差運動”と呼ぶ。
図4の(a)に示すように、記憶層内の磁化の位相の分散σΦが減少し、磁化がコヒーレントな歳差運動になると、磁化の運動が熱活性過程に移行して、磁化が反転し始める。そして、磁化の平均値Mz−aveは減少を始める。
図4の(a)中の期間t’は、コヒーレントな歳差運動になるまでの時間に相当する。但し、同一条件でシミュレーションを繰り返して行った場合においても、初期状態からコヒーレントな歳差運動が実現するまでの期間t’は変動する。しかし、記憶層内の磁化の位相が揃い、コヒーレントな歳差運動が実現した時に、磁化の反転が開始される現象は再現される。
尚、位相の分散σΦが、0.5程度になると、磁化の平均値Mz−aveは、初期状態(1)の95%程度に減少する。典型的な例としては、位相の分散σΦが0.5になるまでの時間を、磁化がコヒーレントな歳差運動を始めるまでの時間とみなすことができる。
尚、ここでは、スピン注入磁化反転が完了する条件は、電流(パルス電流)をオフしても記憶層のスピンが元の状態にもどらず、最後まで反転することとする。これは、図4の(b)において、磁化の向きが赤道面cまで回転し、磁化の垂直成分Mzが、“0”になることを意味する。
これによれば、MTJ素子に読み出し電流が供給されている時間が、磁化が反転するのに要する時間より短くなり、記憶層内の磁化がコヒーレントな歳差運動をする前に、読み出し電流の供給が停止される。その結果として、読み出し電流によって磁化が反転する、すなわち、読み出し電流によってデータが書き込まれるのを抑制できる。
以下、図7A及び図14を用いて、本発明の実施形態に係る磁気抵抗効果メモリの具体例について、説明する。
ここで、(式8)中の電流Iを、読み出し電流とする。そして、ある読み出し電流Iを1つのMTJ素子に供給した時、読み出しディスターブが発生する確率を、読み出しディスターブ発生確率qとする。この場合、図7Bに示される磁化反転時間の分布Ln(tsw)において、累積確率は、1ビット(1つのMTJ素子)の読み出しディスターブ発生確率に相当する。
図8を用いて、この電流密度JC(10nsec,midpoint)について説明する。図8は、磁化反転確率Pの電流密度比J/JC0に対する依存性を示している。“J”は、パルス電流の電流密度を示し、“JC0”は、1個のフォノンを受け取る時間にパルス幅が設定された場合における反転しきい値の電流密度である。
例えば、電流のパルス幅が1nsec程度になると、磁性層の磁化反転は、ダイナミック領域或いはプリセッション領域と呼ばれる領域における磁化反転となる。その領域における磁化反転は、10nsec以上のパルス幅を有する電流を用いた場合とは、異なる磁化反転過程を示し、磁化反転過程が断熱的な過程となる。それゆえ、1nsec程度のパルス幅の電流を読み出し電流として用いた場合には、熱擾乱によって読み出しディスターブが支配される状況とは異なる。また、磁気抵抗効果メモリに用いられる書き込み電流の典型例としては、10nsecのパルス幅が用いられている。よって、10nsecのパルス幅の書き込み電流を基準として用いることは、実用的で、検証しやすい。
以下、図9を用いて、本実施系形態に係る磁気抵抗効果メモリを、電力使用量メータに用いた例について、説明する。
これによって、電力使用量メータとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、得られた特性線の形状の違いから、本発明の実施形態で述べた磁化反転モデル((式4)参照)が、(式1)に示される磁化反転モデルと異なることが分かる。
以下、図10を用いて、本実施形態に係る磁気抵抗効果メモリの具体例2について説明する。ここでは、磁気抵抗効果メモリを、コンピュータのワークメモリとして用いた場合について説明する。
コンピュータのワークメモリは、読み出し頻度が高いため、読み出しディスターブの影響を受けやすい。
以下では、1Gbitの磁気抵抗効果メモリ(例えば、MRAM)を例として、説明するが、メモリ容量には依存しないのはもちろんである。ここで、ワークメモリとしての磁気抵抗効果メモリの使用形態は、1回の書き込みサイクルが50nsecに設定され、1回の読み出しサイクルが50nsecに設定され、10年間使用する場合を例にして説明する。そして、読み出しディスターブが発生した場合、読み出しディスターブに起因するエラー(誤書き込み)は、例えば、ECC(Error checking and correcting)によって、訂正される。書き込み/読み出しデータは、例えば、32bitを1単位とし、ハミングコードで誤り訂正するためにさらに6bitを付加し、38bitのデータを1ブロックとする。そして、この1ブロックのデータに対して、書き込み/読み出しデータ内のエラーが訂正される。そして、読み出されたデータは、ECCによって毎回エラーの検知及び訂正が実行された後、メモリに再び書き込まれる。
(式13)に基づくと、1ビットの読み出しディスターブ発生確率qが1×10−9未満にされることで、2ビット以上同時に読み出しディスターブに起因するエラーが発生する確率p2+が1.59×10−16未満になる。
これによって、ワークメモリとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、図10中に示されるように、得られた特性線が示す傾向の違いから、本発明の実施形態で述べた磁化反転モデル((式4))が、(式1)に示される磁化反転モデルと異なることが分かる。
図11を用いて、本実施形態に係る磁気抵抗効果メモリの具体例3について、説明する。
ここでは、具体例2と同様に、コンピュータのワークメモリとして使用した場合について述べる。具体例3においては、10年間の使用期間において、読み出しディスターブに起因するエラーが0.5回程度起きる不良の発生頻度を、1ppm(1×10−6)以下にする場合を考える。この場合、1ビットのリードディスターブ発生確率qは1×10−12未満になればよい。
これによって、10年間の使用期間において、読み出しディスターブに起因するエラーを0.5回程度起こす不良の発生頻度が、1ppm以下になり、ワークメモリとして使用される磁気抵抗効果メモリとして、動作が保証され、実用に耐えることができる。また、図11に示すように、得られた特性線が示す傾向の違いから、本発明の実施形態で述べた磁化反転モデル((式4)参照)が、(式1)に示される磁化反転モデルと異なることが分かる。
図12を用いて、本実施形態に係る磁気抵抗効果メモリの具体例4について、説明する。具体例4においては、具体例2及び具体例3と同様に、コンピュータのワークメモリとして使用する場合について述べる。
具体例4では、データを読み出すたびにECCを毎回行って、データを検証及び訂正するのではなく、1000回の読み出し動作に対して、1回程度データを訂正し、訂正したデータをメモリに書き戻す場合について考える。
そして、10年間の使用期間において、読み出しディスターブに起因するエラーが0.5回程度起きる不良の発生頻度を、1ppm以下にする。この場合、1ビットの読み出しディスターブ発生確率qは4×10−14未満になればよい。
これによって、10年間の使用期間内で、1000回の読み出し動作に対して1回データを訂正する場合に、読み出しディスターブに起因するエラーが0.5回程度起きる不良の発生頻度を、1ppm以下になる。尚、図12に示す例においても、本発明の実施形態で述べた磁化反転モデル((式4)参照)が、(式1)に示される磁化反転モデルと異なることが分かる。
(読み出し電流のパルス幅について)
具体例1乃至具体例4で述べたように、メモリチップにおいて、1ビット(1つのMTJ素子)に対する読み出しディスターブ発生確率qとして許容される値は、不良発生の頻度の保証値、読み出し回数の動作条件、ECCなどの誤り訂正技術の適用など、メモリチップの使用状況によって、一意的に求めることができる。
(式10)、(式14)、(式15)及び(式16)のような読み出し電流IREADのパルス幅TP(磁化反転時間tsw)として許容される条件に基づいて、読み出し電流IREADのパルス幅TPについて規格化を行うと、以下の式で表される。
ここでは、MTJ素子の磁化反転時間(読み出し電流のパルス幅)に対する記憶層の減衰定数依存性について、述べる。
MTJ素子の磁化反転時間は、記憶層の飽和磁化が大きいほど長くなり、記憶層の減衰定数が小さいほど長くなる。
したがって、磁気抵抗効果メモリの読み出しディスターブを低減できる。
本発明の実施形態の適用例について説明する。
本発明の実施形態に係る磁気抵抗効果メモリは、スピン注入型磁気抵抗ランダムアクセスメモリ(MRAM)に用いられる。以下、図15乃至図25を用いて、MRAMの構成について、説明する。
図15は、MRAMのメモリセルアレイ近傍の回路構成を示す図である。
尚、下部電極33及び引き出し電極34の少なくとも1つを省略してもよい。例えば、下部電極33を省略する場合には、MTJ素子1は、引き出し配線34上に形成される。また、引き出し配線34を省略する場合には、下部電極33は、プラグ35上に形成される。さらに、下部電極33及び引き出し電極34を省略する場合には、磁気抵抗効果素子1は、プラグ35上に形成される。
(a) 基本構成
図17は、読み出し回路2A,2Bが備えるセンスアンプ21及びラッチ回路22の構成例を示す図である。
図17の(a)に示されるように、センスアンプ21は、制御信号(以下、S/A駆動信号とよぶ)EN,bENによって、その動作が制御される。センスアンプ21の2つの入力端子には、参照信号REF及び入力信号(読み出し信号)INが、それぞれ入力される。読み出し信号INは、読み出し電流IREADがMTJ素子を流れたときに、MTJ素子のMR比(データ)に応じて変動するビット線の電位の値である。参照信号REFは、読み出し信号の電位レベルを判定するための基準となる一定の電位である。
ラッチ回路22は、制御信号(以下、データ取り込み信号とよぶ)LCHによって、その動作が制御される。ラッチ回路22は、センスアンプ21から出力された信号を一時的に保持し、その保持した信号を、出力信号OUTとして出力する。出力信号OUTが、メモリセルから読み出されたデータに対応する。
また、フリップフロップ回路FFには、Nチャネル型FET24Aを経由して、グランド電位Vss(GND)が供給される。FET24Aのゲートには、制御信号ENが入力され、その制御信号ENによって、FET24Aのオン/オフが制御される。
制御信号ENと制御信号bENは互いに相補の関係を有しており、制御信号ENが“H(high)”レベルのとき、制御信号bENは“L(low)”レベルを示す。制御信号ENが“L”レベルの時には、制御信号bENは“H”レベルを示す。
ノードn2には、Nチャネル型FET23Bの電流経路の一端が接続される。Nチャネル型FET23Bの電流経路の他端には、読み出し信号INが入力される。Nチャネル型FET23Bのゲートには、データ取り込み信号LCHが入力され、データ取り込み信号LCHによって、FET23Bのオン/オフが制御される。
2つのFET23A,23Bにそれぞれ入力されるデータ取り込み信号LCHは、同じ信号レベルを有して、FET23A,23Bにそれぞれ入力される。
(回路構成)
図18乃至図20を用いて、本適用例に係るMRAMに用いられる読み出し回路及び読み出し動作の一例について説明する。ここでは、読み出し回路及び読み出し動作を説明するのに必要な構成要素を抽出して説明し、他の構成要素に関しては図示及び説明を省略する。尚、図15及び図17を用いて説明した構成要素と同じ要素については、同じ符号を付し、その説明は必要に応じて行う。
ビット線対BL<0>,bBL<0>の一端及び他端に接続されたカラム制御スイッチ30A,30Bは、カラム制御信号CS<0>によって、動作(オン/オフ)が制御される。カラム制御スイッチ30A及びカラム制御スイッチ30Bには、同じ信号レベルのカラム制御信号CS<0>が入力される。
選択されたビット線(以下、選択ビット線とよぶ)に接続されたカラム制御スイッチはオンされ、選択ビット線以外のビット線(以下、非選択ビット線とよぶ)に接続されたカラム制御スイッチは、オフにされる。
ここでは、選択ビット線はビット線BL<0>とビット線bBL<0>であり、オン状態にされるカラム制御スイッチは、スイッチ30Aとスイッチ30Bである。
図20を用いて、図18及び図19に示される回路(MRAM)の読み出し動作について、説明する。図20は、図18及び図19に示される回路の読み出し動作のタイミングチャートを示している。ここでは、図18又は図19も用いる。図18及び図19に示す回路において、MTJ素子を流れる読み出し電流の向きが異なるのみで、その動作は実質的に同じである。尚、上述したように、読み出しの対象となる選択セルは、図18及び図19中において、破線で囲まれたセルSelected_MCであり、選択ワード線はワード線WL<1>、選択ビット線はビット線BL<0>とビット線bBL<0>である。
このように、読み出し電流駆動信号bRBが駆動されて、読み出し電流IREADが出力された後、データ取り込み信号LCHが駆動されて、ラッチ回路22がオンされるのは、読み出し電流IREADがMTJ素子1を流れることによって生じるビット線の電位変動、すなわち、読み出し信号が、MTJ素子1の抵抗状態(MR比)を十分に反映した信号となる前に、ラッチ回路22が、その不十分な信号をデータとして誤って取り込むのを防ぐためである。
この後、期間T4を経過してから、読み出し電流駆動信号bRBの信号レベルが、電位Vssから電位Vddにされる。読み出し電流IREADは、読み出し電流駆動信号bRBの信号レベルが、電位Vssになっている期間TREADの間、選択セル内のMTJ素子に供給されている。
ラッチ回路22が停止されてから読み出し電流IREADの供給が停止されるのは、上記と同様に、ラッチ回路22が誤ったデータを取り込むのを防止するためである。
読み出し電流IREADが、選択セルSelected_MC内のMTJ素子1に供給されている状態で、センスアンプ21は、MTJ素子1のMR比の影響を受けたビット線BL<0>,bBL<1>の電位を読み出し信号INとして、検知する。センスアンプ21は、検知した読み出し信号INと参照信号REFとの比較結果(電位差)をラッチ回路22へ出力する。センスアンプ21の出力をラッチ回路22が保持し、データとして外部へ出力する。
図17の(b)において、読み出し電流IREADが出力され、センスアンプ21の入力となる読み出し信号INと参照信号REFとの間の電位差が検知するのに十分な値(大きさ)になったときに、データ取り込み信号LCHの信号レベルが“H(Vdd)”レベルであれば、読み出し信号INと参照信号REFに対応する電位は、出力端子OUT,bOUTに転送される。
この保持状態で、S/A駆動信号ENが“H”レベルにされ、それと相補の関係にある制御信号bENが“L”レベルに設定されることによって、出力端子OUT,bOUTの電位が、電位Vddのレベルと電位Vssのレベルにそれぞれ増幅される。尚、電位レベルの増幅を高速化するために、出力端子OUT,bOUTの容量が等しくされることが好ましい。
以上によって、MRAMの読み出し動作が終了する。
これによって、パルス幅TPが磁化反転時間tsw以下の読み出し電流IREADを、選択セル内のMTJ素子に供給できる。
(回路構成)
図21及び図22を用いて、本実施形態の適用例であるMRAMの構成例2について、説明する。ここでは、構成例1で述べた構成例との相違点を主に説明し、共通する構成要素についての説明は、必要に応じて行う。
図22に示すように、本構成例2においては、はじめに、プリチャージ駆動信号PREの信号レベルが電位Vssから電位Vddにされ、プリチャージ回路29A〜29Cが駆動する。これによって、ビット線及び共通配線に、プリチャージ電位Vpreが印加される。
図23は、ビット線の配線容量が200fF、MTJ素子1と選択トランジスタTrとの抵抗値の合計が15kΩに設定された場合における読み出し信号の時間変化のシミュレーション結果を示している。図23の横軸は時間(単位:nsec)を示し、図23の縦軸は読み出し信号に対応する電圧(単位:a.u.)を示している。図23に示すように、プリチャージを行わなかった場合においては、読み出し信号が立ち上がって飽和するまでに、7nsec程度を要している。一方、本例のように、各配線のプリチャージが実行された場合には、読み出し信号が、2nsec程度で所定のレベルに達している。
図24及び図25を用いて、ビット線に接続されたメモリセルの個数が、読み出し電流に及ぼす影響について、検討する。
但し、ビット線や共通配線の抵抗値は、メモリセルMCを構成するMTJ素子1及び選択トランジスタTrの抵抗値に比べて、十分に小さい。よって、ここでは、読み出し電流IREADが流れる配線経路において、MTJ素子1と選択トランジスタの抵抗値を考慮し、配線の抵抗値は実質的に0として、検討する。
図25に示される傾向から、1本のビット線BLに接続されるメモリセル数が、5000個以下であれば、読み出し電流IREADのパルス幅TPを、8nsec以下にできる。
したがって、本発明の実施形態によれば、読み出しディスターブを低減した磁気抵抗効果メモリを提供できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
Claims (8)
- 磁化方向が不変な第1の磁性層と、磁化方向が可変な第2の磁性層と、前記第1の磁性層と前記第2の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流のパルス幅は、前記第2の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短いことを特徴とする磁気抵抗効果メモリ。 - 磁化方向が不変な第1の磁性層と、磁化方向が可変な第2の磁性層と、前記第1の磁性層と前記第2の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流の電流密度が、10nsecのパルス幅を有する書き込み電流を用いて前記磁気抵抗効果素子にデータを書き込んだ場合に前記磁気抵抗効果素子の磁化反転確率が0.5以下になる電流密度の0.9倍以下であり、かつ、前記読み出し電流のパルス幅が8nsec以下であることを特徴とする磁気抵抗効果メモリ。 - 磁化方向が不変な第1の磁性層と、磁化方向が可変な第2の磁性層と、前記第1の磁性層と前記第2の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路と、
を具備し、
前記読み出し電流のパルス幅をTP、前記読み出し電流の電流密度をJread、前記第1の電流の電流密度をJC(10ns,midpoint)、読み出しディスターブの発生確率をパラメータとする第1の値をA、前記読み出しディスターブの発生確率をパラメータとする第2の値をBとした場合に、前記パルス幅TPが以下の条件式(i)を満たすことを特徴とする磁気抵抗効果メモリ。
- 前記読み出し回路は、
前記磁気抵抗効果素子に記憶されたデータに対応する読み出し信号を増幅するセンスアンプと、
前記センスアンプによって増幅された読み出し信号を保持するラッチ回路を具備し、
前記ラッチ回路がオフされた後に、前記センスアンプが前記読み出し信号を増幅することを特徴とする請求項1乃至6のいずれか1項に記載の磁気抵抗効果メモリ。 - 前記磁気抵抗効果素子に前記読み出し電流を供給する前に、前記磁気抵抗効果素子と前記読み出し回路とを接続する配線を充電するプリチャージ回路を、さらに備えることを特徴とする請求項1乃至7のいずれか1項に記載の磁気抵抗効果メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009083347A JP4901899B2 (ja) | 2009-03-30 | 2009-03-30 | 磁気抵抗効果メモリ |
US12/748,785 US8472242B2 (en) | 2009-03-30 | 2010-03-29 | Magnetoresistive effect memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009083347A JP4901899B2 (ja) | 2009-03-30 | 2009-03-30 | 磁気抵抗効果メモリ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012000698A Division JP5306487B2 (ja) | 2012-01-05 | 2012-01-05 | 磁気抵抗効果メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010238288A true JP2010238288A (ja) | 2010-10-21 |
JP4901899B2 JP4901899B2 (ja) | 2012-03-21 |
Family
ID=42784031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009083347A Active JP4901899B2 (ja) | 2009-03-30 | 2009-03-30 | 磁気抵抗効果メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US8472242B2 (ja) |
JP (1) | JP4901899B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251035A (ja) * | 2012-06-04 | 2013-12-12 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP2017010604A (ja) * | 2015-06-18 | 2017-01-12 | イーエム・ミクロエレクトロニク−マリン・エス アー | メモリ回路 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5443420B2 (ja) * | 2011-03-23 | 2014-03-19 | 株式会社東芝 | 半導体記憶装置 |
US9337865B2 (en) | 2012-05-04 | 2016-05-10 | Seagate Technology Llc | Log-likelihood ratio (LLR) dampening in low-density parity-check (LDPC) decoders |
US9235346B2 (en) | 2012-05-04 | 2016-01-12 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Dynamic map pre-fetching for improved sequential reads of a solid-state media |
US8930778B2 (en) | 2012-11-15 | 2015-01-06 | Seagate Technology Llc | Read disturb effect determination |
JP2014143315A (ja) * | 2013-01-24 | 2014-08-07 | Toshiba Corp | 磁気メモリおよびその製造方法 |
US9025364B2 (en) | 2013-03-14 | 2015-05-05 | Micron Technology, Inc. | Selective self-reference read |
US9076541B2 (en) | 2013-03-14 | 2015-07-07 | Samsung Electronics Co., Ltd. | Architecture for magnetic memories including magnetic tunneling junctions using spin-orbit interaction based switching |
US9093148B2 (en) | 2013-03-22 | 2015-07-28 | Kabushiki Kaisha Toshiba | Resistance change type memory |
US20230047939A1 (en) * | 2021-08-13 | 2023-02-16 | Ememory Technology Inc. | Fuse-type one time programming memory cell |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134027A (ja) * | 2005-10-13 | 2007-05-31 | Renesas Technology Corp | 不揮発性記憶装置 |
JP2008028362A (ja) * | 2006-06-22 | 2008-02-07 | Toshiba Corp | 磁気抵抗素子及び磁気メモリ |
JP2008047257A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 磁気記憶素子およびこの磁気記憶素子を備えた磁気メモリならびに磁気メモリの駆動方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6760244B2 (en) * | 2002-01-30 | 2004-07-06 | Sanyo Electric Co., Ltd. | Magnetic memory device including storage elements exhibiting a ferromagnetic tunnel effect |
JP4346373B2 (ja) | 2002-10-31 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
JP5076361B2 (ja) | 2006-05-18 | 2012-11-21 | 株式会社日立製作所 | 半導体装置 |
US7633699B2 (en) * | 2006-12-15 | 2009-12-15 | Seagate Technology Llc | CPP reader with phase detection of magnetic resonance for read-back |
JP5260040B2 (ja) * | 2007-12-19 | 2013-08-14 | 株式会社日立製作所 | 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置 |
-
2009
- 2009-03-30 JP JP2009083347A patent/JP4901899B2/ja active Active
-
2010
- 2010-03-29 US US12/748,785 patent/US8472242B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134027A (ja) * | 2005-10-13 | 2007-05-31 | Renesas Technology Corp | 不揮発性記憶装置 |
JP2008028362A (ja) * | 2006-06-22 | 2008-02-07 | Toshiba Corp | 磁気抵抗素子及び磁気メモリ |
JP2008047257A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 磁気記憶素子およびこの磁気記憶素子を備えた磁気メモリならびに磁気メモリの駆動方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251035A (ja) * | 2012-06-04 | 2013-12-12 | Toshiba Corp | 磁気ランダムアクセスメモリ |
US9147458B2 (en) | 2012-06-04 | 2015-09-29 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
US9548097B2 (en) | 2012-06-04 | 2017-01-17 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
JP2017010604A (ja) * | 2015-06-18 | 2017-01-12 | イーエム・ミクロエレクトロニク−マリン・エス アー | メモリ回路 |
KR101799682B1 (ko) | 2015-06-18 | 2017-12-20 | 이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님 | 메모리 회로 |
Also Published As
Publication number | Publication date |
---|---|
US8472242B2 (en) | 2013-06-25 |
JP4901899B2 (ja) | 2012-03-21 |
US20100246244A1 (en) | 2010-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4901899B2 (ja) | 磁気抵抗効果メモリ | |
US9972373B2 (en) | Self-referenced read with offset current in a memory | |
US10109334B2 (en) | Magnetic memory | |
JP6270934B2 (ja) | 磁気メモリ | |
Chen et al. | A 130 nm 1.2 V/3.3 V 16 Kb spin-transfer torque random access memory with nondestructive self-reference sensing scheme | |
Bishnoi et al. | Avoiding unnecessary write operations in STT-MRAM for low power implementation | |
CN102956268A (zh) | 数据读取电路、非易失性存储器件以及读取数据的方法 | |
US7633795B2 (en) | Magnetoresistive random access memory and its write control method | |
JP2008310868A (ja) | 半導体メモリデバイス、および、そのデータ読み出し方法 | |
KR20150144037A (ko) | 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법 | |
US10311931B2 (en) | Semiconductor memory device | |
US10249352B2 (en) | Memory device and memory system | |
US9818466B2 (en) | Robust slope detection technique for STTRAM and MRAM sensing | |
JP2011204287A (ja) | 記憶装置 | |
Faraji et al. | DUSTER: Dual source write termination method for STT-RAM memories | |
JP2006277822A (ja) | 磁気ランダムアクセスメモリ及びその動作方法 | |
JP5306487B2 (ja) | 磁気抵抗効果メモリ | |
JP6363543B2 (ja) | 不揮発性半導体メモリ | |
WO2011036817A1 (ja) | 磁気メモリ | |
Kim | Circuit Design for Non-volatile Magnetic Memory | |
Wang | Design and Robustness Analysis on Non-volatile Storage and Logic Circuit | |
JP2011159358A (ja) | 半導体メモリおよび半導体メモリの動作方法 | |
Kim et al. | A novel sensing circuit for high speed synchronous magneto-resistive RAM | |
Chun | Design techniques for dense embedded memory in advanced cmos technologies |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111227 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4901899 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |