JP5230783B2 - 薄膜磁性体記憶装置 - Google Patents

Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについての報告がなされている（例えば、非特許文献１〜３参照）。

図２１は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図２１を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧ＧＮＤ）との間に結合される。

ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。

図２２は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。

データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの電流経路に、データ読出電流Ｉｓを流すことができる。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。

したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、データ読出電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにデータ読出電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。

図２３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図２３を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。

図２４は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。

図２４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。

図２４の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

また、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。

ロイ・ショイアーライン（Roy Scheuerline)他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。 ダーラム(M.Durlam)他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。 ナジ（Peter K. Naji)他４名、"２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM）"（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（2001 IEEE ISSCC Digest of Technical Papers, TA7.6），ｐ．１２２−１２３。

このように、ＭＲＡＭデバイスではデータ書込時において、データ書込対象に選択されたＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの磁化方向を反転させる必要がある。したがって、ライトワード線ＷＷＬおよびビット線ＢＬに流されるデータ書込電流の方向を、書込データのレベルに応じて制御する必要が生じる。このため、データ書込電流を供給する回路系の構成が複雑化して、ＭＲＡＭデバイスのチップサイズが増加してしまうという問題点が生じる。

この発明は、このような問題点を解決するためになされるものであって、この発明の目的は、簡易な回路構成で書込データレベルに応じたデータ書込電流を供給可能な薄膜磁性体記憶装置の構成を提供することである。

この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第１および第２のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第１のデータ書込磁界を生じさせる第１のデータ書込電流を所定方向に流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられる複数の第１のビット線と、選択列において、対応する第１のビット線のうちの選択メモリセルに対応する部分において、第２のデータ書込磁界を生じさせる第２のデータ書込電流を書込データに応じた方向に流すためのデータ書込回路とを備え、データ書込回路は、複数のメモリセル列の各々において、対応する第１のビット線上の、一端側に相当する第１のノード、他端側に相当する第２のノードおよび少なくとも１つの中間ノードにそれぞれ対応して設けられる複数のビット線駆動部を含み、選択列において、複数のビット線駆動部のうちの選択メモリセルに対応する部分の両端に位置する２つは、第１のビット線上の対応するノードを、第１および第２の電圧の書込データに応じた一方ずつに設定する。

好ましくは、薄膜磁性体記憶装置は、各第１のビット線の一端側および他端側にそれぞれ対応して配置される第１および第２のデータ線と、データ書込時において、第１および第２のデータ線と相補のデータを伝達するための逆相データ線とをさらに備え、データ書込回路は、データ書込時に書込データに応じて、第１および第２のデータ線の一方を、第１および第２の電圧の一方に設定するとともに、逆相データ線を第１および第２の電圧の他方に設定し、各ビット線駆動部は、対応する第１のビット線上の第１および第２のノードと、第１および第２のデータ線との間にそれぞれ設けられる第１および第２の駆動スイッチと、対応する第１のビット線上の１つの中間ノードと逆相データ線との間に設けられる第３の駆動スイッチとを有し、データ書込時に選択列において、第１および第２の駆動スイッチの一方と、第３の駆動スイッチとがオンされる。

また好ましくは、薄膜磁性体記憶装置は、複数のメモリセル列にそれぞれ対応して設けられ、各々が対応する第１のビット線と相補ビット線対を形成する複数の第２のビット線と、各第１のビット線の両端にそれぞれ対応して配置される第１および第２のデータ線対とを備え、第１および第２のデータ線対の各々は、データ書込時において、互いに相補のデータを伝達するための２本のデータ線を含み、データ書込回路は、データ書込時に書込データに応じて、第１および第２のデータ線対の一方を構成する２本のデータ線を、第１および第２の電圧の一方および他方にそれぞれ設定し、各ビット線駆動部は、対応する第１および第２のビット線上の第１のノードと第１のデータ線対との間に設けられる第１の駆動スイッチと、対応する第１および第２のビット線上の第２のノードと第２のデータ線対との間に設けられる第２の駆動スイッチと、対応する第１のビット線上の１つの中間ノードおよび対応する第２のビット線上の１つの中間ノードの間に設けられる第３の駆動スイッチとを有し、データ書込時に、選択列において、第１および第２の駆動スイッチの一方と、第３の駆動スイッチとがオンされる。

さらに好ましくは、データ書込時に、選択列において、第１および第２のスイッチは、選択メモリセルと中間ノードとの位置関係に応じて選択的にオンされる。

あるいは好ましくは、各メモリセルは、書込まれたデータに応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応する第１のビット線の間に、磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数の第１のビット線と交差する方向に沿って、少なくとも１つの中間ノードのうちの１つの中間ノードに対応して配置される読出データ線と、複数の第１のビット線にそれぞれ対応して設けられ、各々が、データ読出時に、対応する第１のビット線上の１つの中間ノードと読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。

さらに好ましくは、１つの中間ノードは、複数の第１のビット線の各々のほぼ中央部に位置する。

また好ましくは、複数のビット線駆動部の各々は、第１のビット線上の対応するノードと第１の電圧の間に設けられ、データ書込回路によってオンおよびオフが制御される第１のドライバトランジスタと、第１のビット線上の対応するノードと第２の電圧の間に設けられ、データ書込回路によってオンおよびオフが制御される第２のドライバトランジスタとを含む。

この発明のさらに別の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第１および第２のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第１のデータ書込磁界を生じさせる第１のデータ書込電流を所定方向に流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられ、選択列において、第２のデータ書込磁界を生じさせる第２のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、選択行において、対応するライトワード線の少なくとも一部分において、第１のデータ書込電流を流すためのライトワード線駆動回路とを備え、ライトワード線駆動回路は、選択行において、対応するライトワード線上の、一端側に相当する第１ノード、他端側に相当する第２ノードおよび少なくとも１つの中間ノードのうちの、選択メモリセルに対応する部分の両端に位置する２つのノードを、第１および第２の電圧の一方ずつに設定する。

好ましくは、ライトワード線駆動回路は、メモリセル行ごとに設けられ、対応するライトワード線上の、第１ノード、少なくとも１つの中間ノードおよび第２ノードにそれぞれ対応して、一端側から他端側へ向かう方向に順に配置される第１番目から第Ｍ番目（Ｍ：３以上の整数）までのＭ個の駆動スイッチを含み、各メモリセル行において、奇数番目の駆動スイッチの各々は、第１および第２の電圧の一方と対応するノードとの間に設けられ、偶数番目の駆動スイッチの各々は、第１および第２の電圧の他方と対応するノードとの間に設けられ、Ｍ個の駆動スイッチのうちの選択メモリセルに対応する部分の両端に位置する２つの駆動スイッチはターンオンする。

さらに好ましくは、奇数行において、奇数番目の駆動スイッチの各々は、第１および第２の電圧の一方と対応するノードとの間に設けられ、偶数行において、奇数番目の駆動スイッチの各々は、第１および第２の電圧の他方と対応するノードとの間に設けられる。

この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第１および第２のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第１のデータ書込磁界を生じさせる第１のデータ書込電流を流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられ、選択列において、第２のデータ書込磁界を生じさせる第２のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、選択行において、対応するライトワード線の少なくとも一部分において、第１のデータ書込電流を流すためのライトワード線駆動回路とを備え、各ライトワード線は、中間ノードにおいて第１の電圧と接続され、ライトワード線駆動回路は、複数のメモリセル行の各々において、対応するライトワード線上の、一端側に相当する第１ノードおよび他端側に相当する第２ノードにそれぞれ対応して設けられる第１および第２の駆動スイッチを含み、選択行において、第１および第２の駆動スイッチのうちの、選択メモリセルと中間ノードとの位置関係に応じて選択された一方は、対応するノードを第２の電圧と接続する。

この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、複数のビット線のうちの少なくとも１本に対して、データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、データ書込回路は、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第１のドライバ回路を含み、複数のビット線は、複数のグループに分割され、複数のグループの各々は、各々の他端側が短絡ノードを介して電気的に結合されたＸ本（Ｘ：２以上の整数）のビット線を有し、データ書込回路は、複数のグループにそれぞれ対応して設けられた、各々が対応する短絡ノードの電圧を駆動するための複数の第２のドライバ回路をさらに含み、複数の第１のドライバ回路のうちの選択メモリセルに対応する少なくとも１つは、書込データに応じて、対応する一端側を第１および第２の電圧の一方で駆動し、複数の第２のドライバ回路のうちの選択メモリセルに対応する少なくとも１つは、書込データに応じて、対応する短絡ノードを第１および第２の電圧の他方で駆動する。

好ましくは、各メモリセルは、磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応するビット線の間に磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数のビット線と交差する方向に沿って、複数のビット線の他端側に対応して配置される読出データ線と、複数のグループにそれぞれ対応して設けられ、各々がデータ読出時に、対応する短絡ノードと読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。

この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が、印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、複数のビット線のうちの少なくとも１本に対して、データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、複数のビット線は、複数のグループに分割され、複数のグループの各々は、中間点同士が電気的に結合された２本のビット線を有し、データ書込回路は、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第１のドライバ回路と、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の他端側の電圧を駆動するための複数の第２のドライバ回路とを含み、複数のグループのうちの選択メモリセルを含む少なくとも１つにおいて、対応する２個の第１のドライバ回路および対応する２個の第２のドライバ回路の一方は、対応する２本のビット線の一端側および他端側の一方を、書込データに応じて、第１および第２の電圧の一方ずつへそれぞれ駆動する。

好ましくは、各メモリセルは、磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応するビット線の間に磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数のビット線と交差する方向に沿って、複数のビット線の各々の中間点に対応して配置される読出データ線と、複数のグループにそれぞれ対応して設けられ、各々が、データ読出時に、対応する中間点と読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。

この発明によれば、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。

または、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができるので、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択行の非選択メモリセルに対するデータ誤書込についても抑制することができる。

あるいは、ビット線に他端側に対応するドライバ回路のレイアウトピッチをＸ倍に拡大できるので、チップ面積を削減できる。

または、ビット線の中間点にドライバ回路を配置することなく、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、チップ面積の増大を招くことなく、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。

本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 実施の形態１に従うメモリアレイの構成を説明する回路図である。 図２に示された電流帰還配線の配置を説明するための構造図である。 図２に示されたデータ書込回路の構成を示す回路図である。 実施の形態１の変形例に従うメモリアレイの構成を説明する回路図である。 実施の形態２に従うメモリアレイの構成を示す回路図である。 実施の形態３に従うビット線の配置を説明する概念図である。 実施の形態３の変形例に従うビット線の配置を示す概念図である。 実施の形態４に従うメモリアレイの構成を示す回路図である。 実施の形態４の変形例１に従うメモリアレイの構成を示す回路図である。 実施の形態４の変形例２に従うメモリアレイの構成を示す回路図である。 実施の形態５に従うライトワード線へのデータ書込電流の供給を説明する回路図である。 図１２に示される電流供給回路の構成を示す回路図である。 実施の形態５の変形例１に従うメモリアレイの構成を示す回路図である。 実施の形態５の変形例２に従う駆動スイッチの配置を説明する概念図である。 実施の形態６に従うメモリアレイの周辺構成を示す回路図である。 実施の形態６の変形例に従うメモリアレイの周辺構成を示す第１の回路図である。 実施の形態６の変形例に従うメモリアレイの周辺構成を示す第２の回路図である。 実施の形態７に従うメモリアレイの周辺構成を示す回路図である。 実施の形態７の変形例に従うメモリアレイの周辺構成を示す回路図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。

以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。

［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬが配置される。

ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。

行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、データ読出時にはリードワード線ＲＷＬを選択的に活性化し、データ書込時にはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。

ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧ＧＮＤと結合される。

読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対してデータ書込電流およびデータ読出電流を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。

図２は、実施の形態１に従うメモリアレイの構成を説明する回路図である。図２においては、メモリアレイ１０に対するデータ書込動作を実行するための回路構成が代表的に示される。

図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが、行列状に配置される。各ＭＴＪメモリセルＭＣは、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲ、およびアクセス素子として作用するアクセストランジスタＡＴＲを含む。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。

図２においては、第１番目〜第４番目までのメモリセル列の一部のメモリセルＭＣと、これらのメモリセルに対応するビット線ＢＬ１〜ＢＬ４、リードワード線ＲＷＬ１，ＲＷＬ２、およびライトワード線ＷＷＬ１，ＷＷＬ２が代表的に示されている。

なお、以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添え字を付して、ＷＷＬ１，ＲＷＬ１，ＢＬ１のように表記するものとする。また、信号および信号線の高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。

データ書込動作時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行のライトワード線ＷＷＬを活性化して、電源電圧Ｖｃｃと接続する。図１で既に説明したように、各ライトワード線ＷＷＬの一端は、領域４０において接地電圧ＧＮＤと結合されているので、選択行のライトワード線ＷＷＬには、ワード線ドライバ３０から領域４０に向かう所定の方向にデータ書込電流Ｉｐが流される。

一方、非選択行においては、ライトワード線ＷＷＬは非活性状態（Ｌレベル：接地電圧ＧＮＤ）に維持されるので、データ書込電流は流れない。また、リードワード線ＲＷＬの各々は、データ書込時においては非活性状態（Ｌレベル）に維持される。

データ書込電流Ｉｐによって生じる磁界は、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲにおいて、磁化困難軸方向に作用する。一方、データ書込動作時において、選択列のビット線ＢＬを流れるデータ書込電流によって生じる磁界は、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲにおいて、磁化容易軸方向に作用する。

したがって、選択列のビット線ＢＬを流れるデータ書込電流の方向を、書込データＤＩＮのレベルに応じて制御する必要がある。以下においては、“１”および“０”データをぞれぞれ書込む場合における、選択列のビット線上を流されるデータ書込電流を＋Ｉｗおよび−Ｉｗとそれぞれ表記する。また、データ書込電流＋Ｉｗおよび−Ｉｗを総括的に、データ書込電流±Ｉｗとも表記する。

次に、選択列のビット線に書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを供給するための構成について説明する。

実施の形態１に従う構成においては、ビット線ＢＬと同じ方向に沿って、複数の電流帰還配線ＲＬが配置される。各電流帰還配線ＲＬは、複数個のメモリセル列ごとに設けられる。

メモリアレイ１０は、各々がＫ個（Ｋ：２以上の整数）のメモリセル列を有する複数の列ブロックＣＢに分割される。図２においては、隣接する２つのメモリセル列ごとに列ブロックＣＢが構成される例、すなわちＫ＝２である例が示される。この場合には、各列ブロックＣＢは、１つずつの奇数列および偶数列から構成される。たとえば、第１番目および第２番目のメモリセル列によって、列ブロックＣＢ１が構成され、第３番目および第４番目のメモリセル列によって、列ブロックＣＢ２が構成される。

電流帰還配線ＲＬは、各列ブロックＣＢごとに配置される。電流帰還配線ＲＬは、同一の列ブロックＣＢに属する複数のメモリセル列によって共有される。たとえば、列ブロックＣＢ１に対応して配置される電流帰還配線ＲＬ１は、ビット線ＢＬ１およびＢＬ２にそれぞれ対応する第１番目および第２番目のメモリセル列によって共有される。

図３は、電流帰還配線ＲＬの配置を説明するための構造図である。
図３を参照して、実施の形態１に従う構成において、ＭＴＪメモリセルは、半導体基板上に配置される。半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧ＧＮＤと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲよりも上層側の第３の金属配線層Ｍ３に設けられる。

トンネル磁気抵抗素子ＴＭＲは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホール１５０に形成された金属膜と、第１および第２の金属配線層Ｍ１およびＭ２ならびにバリアメタル１４０を介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。バリアメタル１４０は、トンネル磁気抵抗素子ＴＭＲと金属配線との間を電気的に結合するために設けられる緩衝材である。

既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。

一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。

図３に示した構造例では、電流帰還配線ＲＬは、ビット線ＢＬとは異なる金属配線層Ｍ４を用いて形成される。しかし、電流帰還配線ＲＬは、ビット線ＢＬよりも下層側の金属配線層、あるいはビット線ＢＬと同一の金属配線層Ｍ３を用いてに形成することも可能である。

再び図２を参照して、メモリアレイ１０に隣接する領域に、Ｋ本のデータバス、逆相データバス／ＷＤＢおよびデータ書込回路５１が設けられる。Ｋ＝２である場合には、２本のデータバスＤＢｏおよびＤＢｅが奇数列および偶数列にそれぞれ対応して配置される。

データ書込時においては、データバスＤＢｏおよびＤＢｅの一方と、逆相データバス／ＷＤＢとを用いて、データ書込電流±Ｉｗの供給が実行される。一方、データ読出時においては、データバスＤＢｏおよびＤＢｅのいずれか一方に対して、選択メモリセルが結合される。

図４は、データ書込回路５１の構成を示す回路図である。
図４を参照して、データ書込回路５１は、データ書込電流供給部５２と、スイッチ回路５３とを有する。

データ書込電流供給部５２は、ノードＮｗ０に一定電流を供給するためのＰチャネルＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するためのＰチャネルＭＯＳトランジスタ１５２および電流源１５３とを含む。

データ書込電流供給部５２は、さらに、ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電圧レベルを反転してノードＮｗ１に伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転してノードＮｗ２に伝達する。したがって、ノードＮｗ１およびＮｗ２は、書込データＤＩＮの電圧レベルに応じて、電圧を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。

ノードＮｗ１は、逆相データバス／ＷＤＢと接続される。スイッチ回路５３は、奇数列および偶数列のいずれが選択されたかを示す選択信号ＣＳＯＥに応じて、書込データＤＩＮと同じレベルの電圧に設定されるノードＮｗ２を、データバスＤＢｅおよびＤＢｏのいずれか一方と選択的に接合する。

したがって、データ書込時において、データ書込回路５１は、データバスＤＢｅおよびＤＢｏの列選択結果に応じた一方を、書込データＤＩＮと同じレベルの電圧に設定するとともに、逆相データバス／ＷＤＢを書込データＤＩＮの反転レベルに対応する電圧に設定する。一方、データ読出時には、データ書込回路５１は、ノードＮｗ１およびＮｗ２の各々をフローティング状態とする。

次に、メモリアレイ１０における列選択について説明する。
再び図２を参照して、各列ブロックＣＢごとに、コラム選択線ＣＳＬおよびライトコラム選択線ＷＣＳＬが設けられる。各コラム選択線ＣＳＬは、データ読出時およびデータ書込時の両方において、対応する列ブロックＣＢ内のメモリセル列が選択された場合にＨレベルに活性化される。一方、各ライトコラム選択線ＷＣＳＬは、データ書込時において、対応する列ブロックＣＢ内のメモリセル列が選択された場合にＨレベルに活性化される。

さらに、各列ブロックＣＢにおいてＫ個のメモリセル列のうちの１個を選択するための、Ｋ本のライトコラムサブ選択線が配置される。Ｋ＝２である場合には、奇数列および偶数列にそれぞれ対応する、ライトコラムサブ選択線ＷＣＳＬｏおよびＷＣＳＬｅが配置される。ライトコラムサブ選択線ＷＣＳＬｏは、奇数列がデータ書込対象となった場合にＨレベルに活性化され、ライトコラムサブ選択線ＷＣＳＬｅは、偶数列がデータ書込対象となった場合にＨレベルに活性化される。

各コラム選択線ＣＳＬ、各ライトコラム選択線ＷＣＳＬおよびライトコラムサブ選択線ＷＣＳＬｏ，ＷＣＳＬｅの活性化および非活性化は、列デコーダ２５によって、列選択結果に応じて制御される。

次に、ビット線ＢＬとデータバスおよび逆相データバスとの間の接続制御のための構成について説明する。

メモリセル列にそれぞれ対応して、コラム選択ゲートＣＳＧが設けられる。コラム選択ゲートＣＳＧは、奇数列においては、対応するビット線ＢＬとデータバスＤＢｏとの間に電気的に接合され、偶数列においては、対応するビット線ＢＬとデータバスＤＢｅとの間に電気的に結合される。各コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化に応答してオンする。

たとえば、列ブロックＣＢ１においては、コラム選択ゲートＣＳＧ１は、ビット線ＢＬ１およびデータバスＤＢｏの間に設けられ、コラム選択ゲートＣＳＧ２は、ビット線ＢＬ２およびデータバスＤＢｅの間に設けられる。コラム選択ゲートＣＳＧ１およびＣＳＧ２の各々は、コラム選択線ＣＳＬ１の活性化に応答してオンする。

列ブロックＣＢごとに設けられた電流帰還配線ＲＬは、ノード／Ｎｄおよび逆相データバス／ＷＤＢの間に、選択ゲートＲＳＧと直列に接続される。選択ゲートＲＳＧは、対応するライトコラム選択線ＷＣＳＬの活性化に応答してオンする。

たとえば、列ブロックＣＢ１においては、電流帰還配線ＲＬ１が、ライトコラム選択線ＷＣＳＬ１の活性化に応答してオンする選択ゲートＲＳＧ１と直列に、逆相データバス／ＷＤＢおよびノード／Ｎｄの間に接続される。

さらに、同一の列ブロックに属するＫ本のビット線は、独立したＫ個のライトコラム選択ゲートをそれぞれ介して、対応する電流帰還配線ＲＬと接続される。Ｋ個のライトコラム選択ゲートは、対応するライトコラムサブ選択線の活性化に応答してオンする。

たとえば、列ブロックＣＢ１においては、ビット線ＢＬ１は、ライトコラム選択ゲートＷＣＳＧｏを介してノード／Ｎｄと接続され、ビット線ＢＬ２は、ライトコラム選択ゲートＷＣＳＧｅを介して、ノード／Ｎｄと接続される。ライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅは、ライトコラムサブ選択線ＷＣＳＬｏおよびＷＣＳＬｅの活性化にそれぞれ応答してオンする。

奇数列のビット線ＢＬ１に対応するメモリセル列が選択列である場合には、データバスＤＢｏおよび逆相データバス／ＷＤＢは、書込データＤＩＮのレベルに応じて、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）の一方ずつに設定される。さらに、コラム選択線ＣＳＬ１、ライトコラム選択線ＷＣＳＬ１およびライトコラムサブ選択線ＷＣＳＬｏが活性化されるので、コラム選択ゲートＣＳＧ１、選択ゲートＲＳＧ１およびライトコラム選択ゲートＷＣＳＧｏがオンする。

したがって、ノード／Ｎｄを介してその一端同士が電気的に結合された、選択列のビット線ＢＬ１および対応する電流帰還配線ＲＬ１を用いて、ビット線ＢＬ１上に、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

同様に、偶数列のビット線ＢＬ２に対応するメモリセル列が選択列である場合には、データバスＤＢｅおよび逆相データバス／ＷＤＢは、書込データＤＩＮのレベルに応じて、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）の一方ずつに設定される。さらに、コラム選択線ＣＳＬ１、ライトコラム選択線ＷＣＳＬ１およびライトコラムサブ選択線ＷＣＳＬｅが活性化されるので、コラム選択ゲートＣＳＧ２、選択ゲートＲＳＧ１およびライトコラム選択ゲートＷＣＳＧｅがオンする。

したがって、ノード／Ｎｄを介してその一端同士が電気的に結合された、選択列のビット線ＢＬ２および対応する電流帰還配線ＲＬ１を用いて、ビット線ＢＬ２上において、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

このように、実施の形態１に従う構成においては、Ｋ個のメモリセル列によって共有される、逆相データバス／ＷＤＢと接続された電流帰還配線ＲＬを含む電流経路を用いて、選択列のビット線ＢＬを流れるデータ書込電流±Ｉｗが流される。

したがって、メモリアレイ１０内のメモリセル列全体で共有されるＫ本（Ｋ＝２）のデータバスＤＢｏ，ＤＢｅおよび逆相データバス／ＷＤＢの電圧レベルの制御によって、選択列のビット線上に書込データに応じたデータ書込電流±Ｉｗを流すことができる。すなわち、データ書込電流±Ｉｗの方向を書込データレベルに応じて制御するための回路構成を簡素化することができる。

一方、データ読出動作時においては、ワード線ドライバ３０は、選択行のリードワード線ＲＷＬをＨレベルに活性化する。列デコーダ２５は、各ライトコラム選択線ＷＣＳＬおよびライトコラムサブ選択線ＷＣＳＬｏ，ＷＣＳＬｅの各々をＬレベルに非活性化する。

これにより、各メモリセル列において、ビット線ＢＬは、逆相データバス／ＷＤＢと電気的に切離される。さらに、選択メモリセルは、データバスＤＢｏおよびＤＢｅのいずれかと電気的に結合される。したがって、選択メモリセルと結合されたデータバスに対して、図示しないデータ読出回路からデータ読出電流を供給して、当該データバスの通過電流または電圧変化を検知することによって、選択メモリセルの記憶データを読出すことが可能となる。

なお、図２には、第１番目〜第４番目のメモリセル列に対応する構成を代表的に示したが、その他のメモリセル列においても、同様の構成に従って、信号線や選択ゲート等が配置される。

［実施の形態１の変形例］
図５は、実施の形態１の変形例に従うメモリアレイの構成を説明する回路図である。

図５を参照して、実施の形態１の変形例に従う構成においては、図２に示した実施の形態１に従う構成と比較して、各電流帰還配線ＲＬと逆相データバス／ＷＤＢとの間に設けられる選択ゲートＲＳＧが省略される点で異なる。実施の形態１の変形例に従う構成によれば、各列ブロックＣＢにおいて、ノード／Ｎｄは逆相データバス／ＷＤＢと常時電気的に結合される。

しかしながら、データ書込時において、非選択の列ブロックにおいては、対応するコラム選択線ＣＳＬの非活性化に応答して、各コラム選択ゲートＣＳＧがオフされる。したがって、非選択の列ブロックにおいては、ビット線ＢＬ上をデータ書込電流±Ｉｗが流れることはない。同様に、データ読出時においても、ライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅの両方が、各列ブロックにおいてオフされるので、各ビット線ＢＬと対応する電流帰還配線との間は、電気的に切離される。この結果、実施の形態１の変形例に従う構成においても、実施の形態１と同様のデータ読出動作が実行できる。

このように、電流帰還配線ＲＬに対応して設けられる選択ゲートＲＳＧの配置を省略しても、実施の形態１と同様のデータ読出およびデータ書込動作を実行できる。このような構成とすることにより、メモリアレイ１０の構成を簡略化できる。

なお、実施の形態１およびその変形例においては、コラム選択線ＣＳＬおよびライトコラム選択線ＷＣＳＬは、ビット線ＢＬと平行方向、すなわち列方向に沿って配置され、ライトコラムサブ選択線ＷＣＳＬｏ，ＷＣＳＬｅは、行方向に沿って配置される構成を示したが、これらの選択線は、いずれの方向に沿って配置することも可能である。

［実施の形態２］
図６は、実施の形態２に従うメモリアレイの構成を示す回路図である。

図６を参照して、実施の形態２に従う構成においては、実施の形態１に従う構成と比較して、各列ブロックにおける電流帰還配線ＲＬの配置が省略される点と、データバスＤＢｏ，ＤＢｅおよび逆相データバス／ＷＤＢが、メモリアレイ１０を挟んで、互いに反対側の領域に配置される点が異なる。

実施の形態１と同様に、各列ブロックＣＢは、それぞれが異なる列アドレスに対応するＫ個のメモリセル列を有する。図６においても、Ｋ＝２の場合の構成が示される。

データバスＤＢｏおよびＤＢｅは、メモリアレイ１０に列方向に隣接する２つの領域のうちの一方に、実施の形態１と同様に、行方向に沿って配置される。これに対して、逆相データバス／ＷＤＢは、メモリアレイ１０を挟んで、データバスＤＢｏおよびＤＢｅとは反対側の領域において、行方向に沿って配置される。

各列ブロックＣＢにおいて、ライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅは、逆相データバス／ＷＤＢと対応するビット線との間に電気的に結合される。

その他の部分の構成および動作は、実施の形態１およびその変形例と同様であるので詳細な説明は繰返さない。

したがって、データ書込時に、各列ブロックにおいて、Ｋ個のコラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化に応答して、Ｋ本のビット線の一端側とＫ本のデータバスとの間をそれぞれ電気的に結合する。また、ライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅは、対応するライトコラムサブ選択線ＷＣＳＬｏおよびＷＣＳＬｅの活性化にそれぞれ応答してオンする。これにより、Ｋ本のビット線のうちの列選択結果に応じて選択された１本の他端側は、逆相データバス／ＷＤＢと電気的に結合される。

このような構成とすることにより、実施の形態２に従う構成においては、電流帰還配線ＲＬを設けることなく、選択列のビット線に対して、実施の形態１およびその変形例と同様の簡易な構成によってデータ書込電流±Ｉｗの供給を行なうことができる。

また、実施の形態１と同様に、コラム選択線ＣＳＬを、列ブロックごとに、すなわち複数（Ｋ個）のメモリセル列ごとに１本配置すればよいため、列選択に必要な信号配線数を大幅に削減することができる。

［実施の形態３］
図７は、実施の形態３に従うビット線の配置を示す概念図である。

図７を参照して、実施の形態３に従う構成においては、各メモリセル列に対応して、２本の相補なビット線から構成されるビット線対が配置される。図７においては、代表的に第ｊ番目（ｊ：自然数）のメモリセル列に対応する構成が示されるが、各メモリセル列に対応して、同様の構成が設けられる。

ビット線対ＢＬＰｊを構成するビット線ＢＬｊおよび／ＢＬｊは、ＭＴＪメモリセルＭＣよりも上層側に位置する２つの金属配線層Ｍ３およびＭ４にそれぞれ形成された金属配線を用いて、長手方向の所定箇所において上下方向に互いに交差するように設けられる。

メモリアレイ１０は、ｎ個（ｎ：２以上の整数）のメモリセル行を含み、ビット線ＢＬおよび／ＢＬが交差される所定領域の右側および左側領域のそれぞれにおいて、ｍ個（ｍ：ｍ＝ｎ／２で示される整数）ずつのメモリセル行が配置される。リードワード線ＲＷＬ１〜ＲＷＬｍおよびライトワード線ＷＷＬ１〜ＷＷＬｍが配置される左側領域においては、ビット線ＢＬおよび／ＢＬは、金属配線層Ｍ４およびＭ３にそれぞれ配置された配線によって形成される。一方、リードワード線ＲＷＬｍ＋１〜ＲＷＬｎおよびライトワード線ＷＷＬｍ＋１〜ＷＷＬｎが配置される右側領域においては、ビット線ＢＬおよび／ＢＬは、金属配線層Ｍ３およびＭ４にそれぞれ配置された配線によって形成される。

金属配線層Ｍ３およびＭ４にそれぞれ形成されたビット線ＢＬに対応する配線同士は、所定領域において結合される。同様に、金属配線層Ｍ３およびＭ４にそれぞれ形成されたビット線／ＢＬに対応する配線同士も、所定領域において結合される。ビット線ＢＬおよび／ＢＬは、ＭＴＪメモリセルとの距離が短い方の、すなわち下層側の金属配線層Ｍ３において、ＭＴＪメモリセルＭＣと結合される。

ライトコラム選択ゲートＷＣＳＧｊは、対応するビット線ＢＬｊおよび／ＢＬｊの一端側同士間を、対応するライトコラム選択線ＷＣＳＬｊの活性化に応答して結合する。

さらに、相補のデータバスＤＢおよび／ＤＢによって構成されるデータバス対ＤＢＰが設けられる。データ書込時において、データバスＤＢおよび／ＤＢの電圧は、図３に示したデータ書込電流供給部５２のノードＮｗ２およびＮｗ１とそれぞれ接続される。したがって、データバスＤＢおよび／ＤＢは、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。

コラム選択ゲートＣＳＧｊは、ビット線ＢＬｊおよび／ＢＬｊの他端側と、データバスＤＢおよび／ＤＢとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、対応するコラム選択線ＣＳＬｊの活性化に応答してオンする。

このような構成とすることにより、選択列のビット線ＢＬおよび／ＢＬに対して、ライトコラム選択ゲートＷＣＳＧｊによって折返された往復電流として、書込データＤＩＮに応じた方向のデータ書込電流±Ｉｗを流すことができる。左側領域においては、ビット線ＢＬを流れる電流によってデータ書込が実行され、右側領域においては、ビット線／ＢＬを流れる電流によってデータ書込が実行される。

したがって、実施の形態１と同様に、周辺回路の複雑化を招くことなく、選択列のビット線に対して、書込データレベルに応じた方向のデータ書込電流を供給することができる。

また、上下方向に隣接するビット線ＢＬおよび／ＢＬにそれぞれ逆方向の電流が流れるので、選択列のビット線ＢＬおよび／ＢＬからそれぞれ生じる、隣接するメモリセル列のＭＴＪメモリセルに対して作用する磁気ノイズは、互いに弱め合う。したがって、磁気ノイズの影響を軽減して、データ誤書込の防止による動作安定化を図ることができる。

一方、データ読出時には、各メモリセル列においてライトコラム選択ゲートＷＣＳＧはターンオフされるので、ビット線ＢＬおよび／ＢＬの一端側同士は、電気的に切離される。さらに、選択列において、コラム選択ゲートＣＳＧがオンして、対応するビット線ＢＬおよび／ＢＬの他端側と、データバスＤＢおよび／ＤＢとをそれぞれ接続する。データ読出時において、データバスＤＢおよび／ＤＢの少なくとも一方は、データ読出電流の供給を受ける。

特に、各メモリセル列において、相補のビット線ＢＬおよび／ＢＬのそれぞれに対して選択的に接続可能な、各々が中間的な電気抵抗を有するダミーメモリセル（図示せず）を配置する構成とすることができる。すなわち、各ダミーメモリセルの電気抵抗は、“１”および“０”を記憶するＭＴＪメモリセルがそれぞれ有する２種類の電気抵抗の中間値に設定される。

このようなダミーメモリセルを配置すれば、各ビット線対を単位として、相補のビット線ＢＬ，／ＢＬ間の電圧比較に基づいたノイズ耐性の高いデータ読出を実行することができる。

また、実施の形態３に従うビット線の配置においては、ビット線対を構成するビット線ＢＬおよび／ＢＬの各々に対して結合されるメモリセルの数を同等としているので、同一ビット線対ＢＬＰを形成するビット線ＢＬおよび／ＢＬ間におけるＲＣ負荷のアンバランスを是正することができる。さらに、ビット線ＢＬおよび／ＢＬをツイスト（交差）させているので、データ読出時における両者間での干渉ノイズを軽減して、高速かつ高精度のデータ読出が実行できる。

［実施の形態３の変形例］
実施の形態３の変形例においては、実施の形態２および３に従う構成を組合せたビット線配置が示される。

図８は、実施の形態３の変形例に従うビット線の配置を示す概念図である。
図８を参照して、実施の形態３の変形例に従う構成においては、実施の形態３に従う構成と比較して、データバス対ＤＢＰに代えて、データバスＤＢｌおよびＤＢｒと逆相データバス／ＷＤＢとが配置される点と、ライトコラム選択ゲートＷＣＳＧｊに代えて、ライトコラム選択ゲートＷＣＳＧｌ−ｊおよびＷＣＳＧｒ−ｊが配置される点とが異なる。

ライトコラム選択ゲートＷＣＳＧｌ−ｊは、逆相データバス／ＷＤＢおよびビット線ＢＬｊの一端側の間に設けられ、制御信号ＳＧｌの活性化に応答してオンする。制御信号ＳＧｌは、データ書込時に、ビット線ＢＬおよび／ＢＬが交差する所定領域よりも左側領域に選択メモリセルが含まれる場合に、Ｈレベルへ活性化される。

ライトコラム選択ゲートＷＣＳＧｒ−ｊは、逆相データバス／ＷＤＢおよびビット線／ＢＬｊの一端側の間に設けられ、制御信号ＳＧｒの活性化に応答してオンする。制御信号ＳＧｒは、データ書込時に、ビット線ＢＬおよび／ＢＬが交差する所定領域よりも右側領域に選択メモリセルが含まれる場合に、Ｈレベルへ活性化される。

データ読出時には、各メモリセル列において、逆相データバス／ＷＤＢおよびビット線ＢＬ，／ＢＬの間は電気的に切離され、さらに、データバスＤＢｌおよびＤＢｒの少なくとも一方に対してデータ書込電流を供給することによって、実施の形態３と同様のデータ読出が実行される。

このような構成とすることにより、データ書込時に、選択列においても選択メモリセルが含まれない領域においては、ＭＴＪメモリセルと近接する金属配線には、データ書込電流が流れない。したがって、選択列において、非選択メモリセルに対するデータ誤書込の発生を抑制することができる。

また、選択列のビット線対上におけるデータ書込電流経路を、実施の形態３に従う構成よりも短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることができる。

なお、実施の形態３およびその変形例においては、長手方向の所定の１ヵ所の領域でビット線ＢＬおよび／ＢＬを上下方向に交差させる構成を例示したが、このような交差箇所を複数個設ける構成とすることもできる。

［実施の形態４］
図９は、実施の形態４に従うメモリアレイの構成を示す回路図である。

図９を参照して、実施の形態４に従う構成においては、メモリアレイ１０は、行方向に沿って、複数のメモリブロックに分割される。図９においては、メモリアレイ１０は、一例として、２つのメモリブロックＭＢａおよびＭＢｂに分割される。

メモリブロックＭＢａにおいて、メモリセル行にそれぞれ対応して、リードワード線ＲＷＬａ１，ＲＷＬａ２，…、およびライトワード線ＷＷＬａ１，ＷＷＬａ２，…が配置される。同様に、メモリブロックＭＢｂにおいては、メモリセル行にそれぞれ対応して、リードワード線ＲＷＬｂ１，ＲＷＬｂ２，…、およびライトワード線ＷＷＬｂ１，ＷＷＬｂ２，…が配置される。すなわち、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリブロックＭＢａおよびＭＢｂにおいて、独立に設けられる。

これに対して、ビット線ＢＬは、各メモリセル列に対応して、メモリブロックＭＢａおよびＭＢｂに共通に配置される。一方、データバスは、メモリブロックごとに配置される。

メモリブロックＭＢａに対応するデータバスＤＢａは、ビット線ＢＬの一端側（メモリブロックＭＢａ側）に対応して、メモリアレイ１０に隣接する領域に行方向に沿って配置される。メモリブロックＭＢｂに対応するデータバスＤＢｂは、ビット線ＢＬの他端側（メモリブロックＭＢｂ側）に対応して、メモリアレイ１０に隣接する領域に行方向に沿って配置される。逆相データバス／ＷＤＢは、メモリブロックＭＢａおよびＭＢｂに対して共通に、たとえば、メモリブロックＭＢａおよびＭＢｂの境界部に行方向に沿って配置される。

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍを介して逆相データバス／ＷＤＢと接続される。たとえば、ビット線ＢＬ１に対応して、その一端側および他端側にそれぞれ相当するノードＮａ（１）およびＮｂ（１）と、データバスＤＢａおよびＤＢｂとの間に、駆動スイッチＣＤＧａ１およびＣＤＧｂ１がそれぞれ設けられ、中間ノードＮｍ（１）および逆相データバス／ＷＤＢの間に、駆動スイッチＷＤＧ１が設けられる。

なお、以下においては、特定のビット線上のノードを表記する場合には、Ｎａ（１），Ｎｂ（１），Ｎｍ（１）のようにカッコ付きの数字を付記し、ビット線を特定せずに総括的に表記する場合には、単に、Ｎａ，Ｎｂ，Ｎｍのように表記するものとする。

駆動スイッチＣＤＧａ１およびＣＤＧｂ１は、コラム制御ゲートＣＧａ１およびＣＧｂ１の出力にそれぞれ応答してオン・オフする。駆動スイッチＷＤＧ１は、対応するライトコラム選択線ＷＣＳＬ１の活性化に応答してオンする。ライトコラム選択線ＷＣＳＬは、各メモリセル列ごとに設けられ、データ書込動作時に選択列においてＨレベルへ活性化される。

コラム制御ゲートＣＧａ１は、データ書込時において、対応する第１番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックＭＢａに属する場合に、対応する駆動スイッチＣＤＧａ１をオンさせる。データ読出時においては、コラム制御ゲートＣＧａ１は、対応する第１番目のメモリセル列が選択された場合に、対応する駆動スイッチゲートＣＤＧａ１をオンさせる。

すなわち、コラム制御ゲートＣＧａ１は、対応するライトコラム選択線ＷＣＳＬ１およびブロック選択信号ＳＢａの電圧レベル間のＡＮＤ論理演算結果を出力するＡＮＤゲートと、このＡＮＤゲートの出力および対応するリードコラム選択線ＲＣＳＬ１の電圧レベル間のＯＲ論理演算結果を出力するＯＲゲートとを有する。ＯＲゲートの出力は、ＮチャネルＭＯＳトランジスタで構成される駆動スイッチＣＤＧａ１のゲートへ入力される。

リードコラム選択線ＲＣＳＬは、各メモリセル列ごとに設けられ、データ読出動作時に選択列においてＨレベルへ活性化される。ブロック選択信号ＳＢａは、選択メモリセルがメモリブロックＭＢａに属する場合にＨレベルへ活性化される。選択メモリセルがメモリブロックＭＢｂに属する場合には、同様に設けられたブロック選択信号ＳＢｂがＨレベルへ活性化される。

コラム制御ゲートＣＧｂ１は、データ書込時において、対応する第１番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックＭＢｂに属する場合に、対応する駆動スイッチＣＤＧｂ１をオンさせる。一方、データ読出時においては、コラム制御ゲートＣＧｂ１は、列選択結果にかかわらず、対応する駆動スイッチＣＳＧｂ１をオフさせる。

コラム制御ゲートＣＧｂ１は、対応するライトコラム選択線ＷＣＳＬ１およびブロック選択信号ＳＢｂの電圧レベル間のＡＮＤ論理演算結果を出力するＡＮＤゲートを有する。ＡＮＤゲートの出力は、ＮチャネルＭＯＳトランジスタで構成される駆動スイッチＣＤＧｂ１のゲートへ入力される。

データ書込時において、データバスＤＢａ，ＤＢｂおよび逆相データバス／ＷＤＢは、実施の形態１におけるデータバスＤＢｏ，ＤＢｅおよび逆相データバス／ＷＤＢとそれぞれ同様に設定される。具体的には、実施の形態１に従うデータ書込回路５１と同様の構成において、スイッチ回路５３をブロック選択信号ＳＢａ，ＳＢｂに応じて制御すればよい。

このような構成とすることにより、たとえば、データ書込時に、第１番目のメモリセル列が選択された場合には、駆動スイッチＷＤＧ１がオンされ、さらに、選択メモリセルがメモリブロックＭＢａ，ＭＢｂのいずれに属するかに応じて、駆動スイッチＣＤＧａ１およびＣＤＧｂ１の一方がオンされる。

すなわち、選択メモリセルがメモリブロックＭＢａに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチＣＤＧａ１およびＷＤＧ１がオンして、ビット線ＢＬ１上のノードＮａ（１）およびＮｍ（１）を、データバスＤＢａおよび逆相データバス／ＷＤＢとそれぞれ接続する。これにより、ノードＮａ（１）およびＮｍ（１）は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの書込データＤＩＮに応じた一方ずつに設定される。

したがって、選択列のビット線ＢＬ１において、選択メモリセルを含むメモリブロックに対応するノードＮａ（１）〜Ｎｍ（１）間にのみ、書込データＤＩＮに応じた方向のデータ書込電流±Ｉｗを流すことができる。一方、駆動スイッチＣＤＧｂ１はオフされるので、選択列のビット線ＢＬ１上においても、選択メモリセルに対応しないノードＮｂ（１）〜Ｎｍ（１）間には、データ書込電流は流れない。

反対に、選択メモリセルがメモリブロックＭＢｂに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチＣＤＧｂ１およびＷＤＧ１がオンするとともに、駆動スイッチＣＤＧａ１がオフされる。したがって、選択列のビット線ＢＬ１において、選択メモリセルを含むメモリブロックに対応するノードＮｂ（１）およびＮｍ（１）の間にのみ、書込データＤＩＮに応じた方向のデータ書込電流±Ｉｗを流すことができる。一方、選択列のビット線ＢＬ１上においても、選択メモリセルに対応しないノードＮａ（１）およびＮｍ（１）の間には、データ書込電流は流れない。

図９においては、第１番目から第４番目までのメモリセル列、ならびに、これらのメモリセル列にそれぞれ対応して配置される駆動スイッチＣＤＧａ１〜ＣＤＧａ４，ＣＤＧｂ１〜ＣＤＧｂ４，ＷＤＧ１〜ＷＤＧ４、コラム制御ゲートＣＧａ１〜ＣＧａ４，ＣＧｂ１〜ＣＧｂ４、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬ４およびライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬ４が代表的に示される。その他のメモリセル列においても同様に、これらの駆動スイッチ、制御ゲートおよびコラム選択線等が配置される。また、各メモリセル列において、データ書込時の動作は、上述した第１番目のメモリセル列と同様に実行される。

以上説明したように、実施の形態４に従う構成においては、実施の形態１と同様に、周辺回路の複雑化を招くことなく、選択列のビット線に対して、書込データレベルに応じた方向のデータ書込電流を供給することができる。

さらに、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すので、データ書込電流の経路を短く、すなわち低抵抗化できる。近年、低消費電力化等の要求で低電圧動作化が進んでいるが、データ書込電流経路の低抵抗化によって、低電圧動作時にも必要なデータ書込電流を供給することが容易になる。また、データ書込電流経路の低抵抗化は、データ書込動作の高速化にも寄与できる。

さらに、選択列においても、ビット線ＢＬのうちの非選択メモリブロックに対応する区間にはデータ書込電流は流れないので、非選択メモリブロックのメモリセルに対するデータ誤書込についても抑制することができる。

なお、実施の形態４に従う構成においては、各ビット線において、中間ノードを複数個設けて、データ書込電流が流される区間をさらに細分化して制御することも可能である。この場合には、ビット線ＢＬごとに、一端側のノード、複数の中間ノード、および他端側のノードにそれぞれ対応して設けられる複数の駆動スイッチの各々を、データバスおよび逆相データバスの一方と交互に対応付けることが必要である。

［実施の形態４の変形例１］
図１０は、実施の形態４の変形例１に従うメモリアレイ１０の構成を示す回路図である。

図１０を参照して、実施の形態４の変形例１においては、メモリアレイ１０において折返し型ビット線構成が採用される。メモリアレイ１０は、実施の形態４と同様に、行方向に沿って複数のメモリブロックに分割される。図１０においても、メモリアレイ１０は、２つのメモリブロックＭＢａおよびＭＢｂに分割される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリブロックＭＢａおよびＭＢｂのそれぞれにおいて、メモリセル行ごとに設けられる。

折返し型ビット線構成に基づき、各メモリセル列に対応して、相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。相補のビット線ＢＬおよび／ＢＬは、メモリブロックＭＢａおよびＭＢｂに共通に配置される。たとえば、第１番目のメモリセル列に対応しては、ビット線ＢＬ１および／ＢＬ１によってビット線対ＢＬＰ１が構成される。

ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと交互に接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線ＢＬ１と接続され、偶数行においてビット線／ＢＬ１と接続される。

さらに、メモリアレイ１０に隣接する領域に、メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して、データバス対ＤＢＰａおよびＤＢＰｂが設けられる。データバス対ＤＢＰａは、メモリブロックＭＢａ側の領域に行方向に沿って配置され、相補のデータバスＤＢａおよび／ＤＢａを含む。同様に、データバス対ＤＢＰｂは、メモリブロックＭＢｂ側の領域に行方向に沿って配置され、相補のデータバスＤＢｂおよび／ＤＢｂを含む。

実施の形態４の変形例１に従う構成においても、各メモリセル列における駆動スイッチ、制御ゲートおよびコラム選択線等は同様である。したがって、以下においては、第１番目のメモリセル列に対する構成を代表的に説明する。

駆動スイッチＣＤＧａ１は、ビット線ＢＬ１および／ＢＬ１の一端側にそれぞれ対応するノードＮａ（１）および／Ｎａ（１）と、データバスＤＢａおよび／ＤＢａとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、図９と同様の構成を有するコラム制御ゲートＣＧａ１の出力に応答して、オン・オフする。

駆動スイッチＣＤＧｂ１は、ビット線ＢＬ１および／ＢＬ１の他端側にそれぞれ対応するノードＮｂ（１）および／Ｎｂ（１）と、データバスＤＢｂおよび／ＤＢｂとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、図９と同様の構成を有するコラム制御ゲートＣＧｂ１の出力に応答して、オン・オフする。

駆動スイッチＷＤＧ１は、メモリブロックＭＢａおよびＭＢｂの境界部分に相当する、ビット線ＢＬ１の中間ノードＮｍ（１）およびビット線／ＢＬの中間ノード／Ｎｍ（１）の間に接続される。図９に従う構成と同様に、駆動スイッチＷＤＧ１は、対応するライトコラム選択線ＷＣＳＬ１に応答してオン・オフする。

データバス対ＤＢＰａを構成するデータバスＤＢａおよび／ＤＢａの電圧は、メモリブロックＭＢａ内に選択メモリセルが含まれている場合において、図３に示したデータ書込電流供給部５２のノードＮｗ２およびＮｗ１とそれぞれ接続される。したがって、データバスＤＢａおよび／ＤＢａは、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。

同様に、データバス対ＤＢＰｂを構成するデータバスＤＢｂおよび／ＤＢｂは、メモリブロックＭＢｂ内に選択メモリセルが含まれている場合において、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。

したがって、第１番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックＭＢａに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチＣＤＧａ１およびＷＤＧ１がオンして、選択列のビット線対ＢＬＰ１上のノードＮａ（１）〜Ｎｍ（１）〜／Ｎｍ（１）〜／Ｎａ（１）の経路を、書込データＤＩＮに応じたデータ書込電流±Ｉｗが流れる。一方、駆動スイッチＣＤＧｂ１はオフされるので、選択列のビット線対ＢＬＰ１上においても、選択メモリセルに対応しないノードＮｂ（１）〜Ｎｍ（１）の区間およびノード／Ｎｂ（１）〜／Ｎｍ（１）の区間には、データ書込電流は流れない。

反対に、選択メモリセルがメモリブロックＭＢｂに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチＣＤＧｂ１およびＷＤＧ１がオンするとともに、駆動スイッチＣＤＧａ１がオフされる。したがって、選択列のビット線対ＢＬＰ１において、選択メモリセルを含むメモリブロックに対応する経路にのみ、書込データＤＩＮに応じた方向のデータ書込電流±Ｉｗを流すことができる。一方、選択列のビット線対ＢＬＰ１上においても、選択メモリセルに対応しない区間には、データ書込電流は流れない。

このような構成とすることにより、実施の形態４の変形例１に従う構成においては、メモリアレイ１０に折返し型ビット線構成を採用した場合においても、実施の形態４と同様のデータ書込を実行することができる。

さらに、各メモリセル列において、相補のビット線ＢＬおよび／ＢＬのそれぞれに対して選択的に接続可能な、各々が中間的な電気抵抗を有するダミーメモリセル（図示せず）を配置する構成とすることができる。すなわち、各ダミーメモリセルの電気抵抗は、“１”および“０”を記憶するＭＴＪメモリセルがそれぞれ有する２種類の電気抵抗の中間値に設定される。

このようなダミーメモリセルを配置すれば、各ビット線対を単位として、相補のビット線ＢＬ，／ＢＬ間の電圧比較に基づいたノイズ耐性の高いデータ読出を実行することができる。

［実施の形態４の変形例２］
図１１は、実施の形態４の変形例２に従うメモリアレイ１０の構成を示す回路図である。

図１１を参照して、実施の形態４の変形例２に従う構成においては、図９に示した実施の形態４に従う構成と比較して、各ビット線ＢＬに対応して、駆動スイッチＣＤＧａ，ＣＤＧｂ，ＷＤＧに代えてビット線ドライバＢＤＶａ，ＢＤＶｂ，ＢＤＶｍが配置される点が異なる。

たとえば、ビット線ＢＬ１に対しては、その一端側および他端側にそれぞれ相当するノードＮａ（１）およびＮｂ（１）に対応してビット線ドライバＢＤＶａ１およびＢＤＶｂ１がそれぞれ設けられ、中間ノードＮｍ（１）に対応して、ビット線ドライバＢＤＶｍ１が設けられる。

ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとノードＮａ（１）との間にそれぞれ接続されたドライバトランジスタＤＴＨａおよびＤＴＨａを有する。ドライバトランジスタＤＴＨａおよびＤＴＬａは、書込制御信号／ＷＨａ１およびＷＬａ１にそれぞれ応答して、オン・オフする。同様に、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとノードＮｂ（１）との間にそれぞれ接続されたドライバトランジスタＤＴＨｂおよびＤＴＬｂを有する。ドライバトランジスタＤＴＨｂおよびＤＴＬｂは、書込制御信号／ＷＨｂ１およびＷＬｂ１にそれぞれ応答して、オン・オフする。また、ビット線ドライバＢＤＶｍ１は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤと中間ノードＮｍ（１）との間にそれぞれ接続されたドライバトランジスタＤＴＨｍおよびＤＴＬｍを有する。ドライバトランジスタＤＴＨｍおよびＤＴＬｍは、書込制御信号Ｗｍ１およびＷｍ♯１にそれぞれ応答して、オン・オフする。

各メモリセル列において、同様の構成を有するビット線ドライバＢＤＶａ，ＢＤＶｂ，ＢＤＶｍが配置されるが、ドライバトランジスタ群を制御する書込制御信号は、メモリセル列ごとに独立に設定される。この変形例では、データ書込回路（図示せず）は、書込データレベル、メモリブロック選択結果および列選択結果に応じて、書込制御信号を生成する。

選択列において、選択メモリセルがメモリセルブロックＭＢａに属する場合には、ビット線ドライバＢＤＶａおよびＢＤＶｍは、対応するノードＮａおよびＮｍを、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの書込データに応じた一方ずつへ駆動する。一方、ビット線ドライバＢＤＶｂは、ノードＮｂを電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれへも駆動しない。

これに対して、選択メモリセルがメモリセルブロックＭＢｂに属する場合には、選択列において、ビット線ドライバＢＤＶｂおよびＢＤＶｍは、対応するノードＮｂおよびＮｍを、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの書込データに応じた一方ずつへ駆動し、ビット線ドライバＢＤＶａは、ノードＮａを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれへも駆動しない。

この結果、図９に示した構成と同様に、選択列のビット線上において、選択メモリセルに対応する部分（ノードＮａ〜Ｎｍ間あるいはノードＮｂ〜Ｎｍ間）のみに、書込データに応じた方向のデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリブロックのメモリセルに対するデータ誤書込についても抑制することができる。

一方、データ書込時の非選択列においては、ビット線ドライバＢＤＶａ，ＢＤＶｂ，ＢＤＶｍは、対応するノードＮａ，Ｎｂ，Ｎｍを接地電圧ＧＮＤへ駆動して、意図しない電流が流れることを防止する。また、データ書込時以外には、各ビット線ドライバＢＤＶａ，ＢＤＶｂ，ＢＤＶｍは、対応するノードＮａ，Ｎｂ，Ｎｍを電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれへも駆動しない。

さらに、読出データバスＲＤＢ１，ＲＤＢ２が、中間ノードＮｍに対応して、メモリブロックＭＢａ，ＭＢｂの境界部分に配置される。読出データバスＲＤＢ１，ＲＤＢ２は、ビット線ＢＬと交差して、行方向に沿って設けられる。

メモリセル列にそれぞれ対応して、読出データバスＲＤＢ１，ＲＤＢ２およびビット線ＢＬの間を選択的に接続するための読出選択ゲートＲＤＳＧ１〜ＲＤＳＧ４，…が設けられる。読出選択ゲートＲＤＳＧ１〜ＲＤＳＧ４，…は、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬ４，…の活性化にそれぞれ応答してオンする。各読出選択ゲートは、奇数列においては、対応する中間ノードＮｍと読出データバスＲＤＢ１との間に接続され、偶数列においては、対応する中間ノードＮｍと読出データバスＲＤＢ２との間に接続される。

データ読出時には、選択行のリードワード線ＲＷＬの活性化に応答して、選択列のビット線は、選択メモリセルを介して接地電圧ＧＮＤと接続される。この状態で、データ読出回路５５によって、読出データバスＲＤＢ１，ＲＤＢ２に読出電流を通過させることにより、読出データバスＲＤＢ１，ＲＤＢ２の電流・電圧の検知によって、選択メモリセルからのデータ読出が実行される。

この際に、読出データバスＲＤＢ１，ＲＤＢ２を選択列のビット線の中間ノードＮｍと接続する構成としているので、読出電流経路上のビット線長を短縮して、読出電流経路の電気抵抗を低減できる。したがって、データ読出速度およびデータ読出マージンの向上を図ることができる。

なお、図１０に示した折返し型ビット線構成においても、駆動スイッチＣＤＧａ，ＣＤＧｂ，ＷＤＧに代えて、ビット線ドライバＢＤＶａ，ＢＤＶｂ，ＢＤＶｍを配置する構成することが可能である。また、このような構成において、中間ノードＮｍに対応させて読出データバスおよび読出選択ゲートを、図１１と同様にさらに配置することも可能である。

［実施の形態５］
図１２は、実施の形態５に従うライトワード線へのデータ書込電流の供給を説明する回路図である。

図１２を参照して、実施の形態５に従う構成において、メモリアレイ１０は、列方向に沿って複数の列ブロックに分割される。図１２においては、メモリアレイ１０は、２つの列ブロックＣＢａおよびＣＢｂに分割される。

列ブロックＣＢａにおいて、メモリセル列にそれぞれ対応して、ビット線ＢＬａ１，…が配置される。同様に、列ブロックＣＢｂにおいて、メモリセル列にそれぞれ対応して、ビット線ＢＬｂ１，…が配置される。すなわち、ビット線ＢＬは、列ブロックＣＢａおよびＣＢｂにおいて、独立に設けられる。

これに対して、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、各メモリセル行に対応して、列ブロックＣＢａおよびＣＢｂに共通に配置される。

各ライトワード線ＷＷＬは、列ブロックＣＢａおよびＣＢｂの境界位置に相当する中間ノードＮｍにおいて、接地電圧ＧＮＤと接続される。たとえば、第１番目のメモリセル行に対応するライトワード線ＷＷＬ１は、中間ノードＮｍ（１）において接地電圧ＧＮＤと接続され、第２番目のメモリセル行に対応するライトワード線ＷＷＬ２は、中間ノードＮｍ（２）において接地電圧ＧＮＤと接続される。

図１２には、ワード線ドライバ３０のうちの、ライトワード線ＷＷＬを駆動するための構成が代表的に示される。

ワード線ドライバ３０は、列ブロックごとに設けられる電流供給配線ＳＰＬおよび電流供給回路３１を有する。図１２には、列ブロックＣＢａおよびＣＢｂにそれぞれ対応する、電流供給配線ＳＰＬａおよびＳＰＬｂと、電流供給回路３１ａおよび３１ｂが示される。

図１３は、図１２に示される電流供給回路の構成を示す回路図である。
図１３を参照して、電流供給回路３１ａは、電源電圧Ｖｃｃおよび電流供給配線ＳＰＬａの間に電気的に結合されたＰチャネルＭＯＳトランジスタ３３ａと、電源電圧ＶｃｃおよびノードＮｐ１の間に電気的に結合されたＰチャネルＭＯＳトランジスタ３３ｂと、ノードＮｐ１および接地電圧ＧＮＤの間に電気的に結合されるＮチャネルＭＯＳトランジスタ３４とを有する。

トランジスタ３３ａおよび３３ｂの各ゲートは、ノードＮｐ１と接続される。トランジスタ３４のゲートには、制御電圧Ｖｒｐが入力される。これにより、トランジスタ３３ａおよび３３ｂによって構成されるカレントミラーによって、制御電圧Ｖｒｐに応じた一定電流が、電源電圧Ｖｃｃに設定された電流供給配線ＳＰＬａに対して供給される。電流供給回路３１ｂも、電流供給回路３１ａと同様の構成を有する。

再び図１２を参照して、ワード線ドライバ３０は、さらに、ライトワード線ＷＷＬの一端側のノードＮａと電流供給配線ＳＰＬａとの間に設けられた駆動スイッチＲＤＧａと、ライトワード線ＷＷＬの他端側のノードＮｂと、電流供給配線ＳＰＬｂとの間に設けられた駆動スイッチＲＤＧｂとを有する。図１２においては、第１番目および第２番目のメモリセル行において、ノードＮａ（１），Ｎａ（２），Ｎｂ（１），Ｎｂ（２）にそれぞれ対応する、駆動スイッチＲＤＧａ１，ＲＤＧａ２，ＲＤＧｂ１，ＲＤＧｂ２が代表的に示される。

駆動スイッチＲＤＧａは、対応するメモリセル行が選択され、かつ選択メモリセルが列ブロックＣＢａに属する場合にオンする。同様に、駆動スイッチＲＤＧｂは、対応するメモリセル行が選択され、かつ選択メモリセルが列ブロックＣＢｂに属する場合にオンする。たとえば、駆動スイッチＲＤＧａ１のゲートには、データ書込時において、第１番目のメモリセル行が選択され、かつ選択メモリセルが列ブロックＣＢａに属する場合にＬレベルに活性化される制御信号／ＷＲＤ１ａが入力される。同様に、駆動スイッチＲＤＧｂ１のゲートには、データ書込時において、第１番目のメモリセル行が選択され、かつ選択メモリセルが列ブロックＣＢｂに属する場合にＬレベルに活性化される制御信号／ＷＲＤ１ｂが入力される。制御信号／ＷＲＤ１ａ，／ＷＲＤ１ｂ，…は、行選択結果に応じて、行デコーダ２０によって生成される。

行デコーダ２０は、メモリセル行ごとに制御信号ＲＲｄを生成する。
制御信号ＲＲｄは、データ読出時に、対応するメモリセル行が選択された場合にＨレベルへ活性化される。各リードワード線ＲＷＬの電圧は、対応する制御信号ＲＲｄに応じて制御される。たとえば、リードワード線ＲＷＬ１は、制御信号ＲＲｄ１の活性化に応答して、Ｈレベルへ活性化される。

このような構成とすることにより、ワード線ドライバ３０は、選択行において、駆動スイッチＲＤＧａおよびＲＤＧｂの一方を、選択メモリセルと中間ノードＮｍとの位置関係に応じて選択的にオンする。この結果、選択行のライトワード線上の、ノードＮａ〜Ｎｍ間およびノードＮｂ〜Ｎｍ間の、選択メモリセルに対応する一方に対して、所定方向のデータ書込電流Ｉｐを選択的に流すことができる。

以上説明したように、実施の形態５に従う構成によれば、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択行の非選択の列ブロックのメモリセルに対するデータ誤書込についても抑制することができる。

［実施の形態５の変形例１］
図１４は、実施の形態５の変形例１に従うメモリアレイの構成を示す回路図である。

図１４を参照して、実施の形態５の変形例１に従う構成においては、図１２に示した実施の形態５に従う構成と比較して、ワード線ドライバが、各ライトワード線ＷＷＬに対応して設けられる駆動スイッチＲＧＧをさらに含む点で異なる。駆動スイッチＲＧＧは、中間ノードＮｍと接地電圧ＧＮＤとの間に接続される。たとえば、ライトワード線ＷＷＬ１に対応して、中間ノードＮｍ（１）および接地電圧ＧＮＤの間に電気的に結合される駆動スイッチＲＧＧ１が配置される。

駆動スイッチＲＧＧは、たとえばＮチャネルＭＯＳトランジスタで構成され、そのゲートには、対応するメモリセル行が選択された場合にＨレベルへ活性化される制御信号ＷＲｄが入力される。たとえば、駆動スイッチＲＤＧ１のゲートには、第１番目のメモリセル行が選択された場合にＨレベルへ活性化される制御信号ＷＲｄ１が入力される。したがって、選択行においては、駆動スイッチＲＧＧのオンによって、対応する中間ノードＮｍが接地電圧ＧＮＤと接続される。

ワード線ドライバ３０のその他の部分の構成は、実施の形態５に従う構成と同様であるので詳細な説明は繰返さない。

このような構成とすることにより、実施の形態５に従う構成と比較して、非選択行のライトワード線ＷＷＬにおいて、意図しないデータ書込電流が流れる可能性を低下させて、データ誤書込の発生をさらに抑制することが可能となる。

［実施の形態５の変形例２］
実施の形態５の変形例２においては、ワード線ドライバを構成する駆動スイッチの効率的な配置について説明する。

図１５は、実施の形態５の変形例２に従う駆動スイッチの配置を説明する概念図である。

図１５においては、一例として、メモリアレイ１０が列方向に沿って４つの列ブロックＣＢ１〜ＣＢ４に分割される構成が示される。各メモリセル行において、ライトワード線ＷＷＬは、列ブロックＣＢ１〜ＣＢ４に対して共通に設けら得る。

実施の形態５およびその変形例１で示したように、ライトワード線ＷＷＬの一端側および他端側にそれぞれ対応するノードＮａおよびＮｂ、列ブロックの境界部に相当する中間ノードＮｍのそれぞれに対応して、駆動スイッチＲＤＧまたはＲＧＧが配置される。

駆動スイッチＲＤＧは、対応するノードを電源電圧Ｖｃｃと接続するために設けられ、駆動スイッチＲＧＧは、対応するノードを接地電圧ＧＮＤと接続するために設けられる。各メモリセル行において、駆動スイッチＲＤＧおよびＲＧＧは、順番に交互配置される。

たとえば、図１５に示される構成例において、第ｊ行目のライトワード線ＷＷＬｊに対しては、その一端側に相当するノードＮａ（ｊ）に対しては、駆動スイッチＲＤＧが設けられ、列ブロックＣＢ１およびＣＢ２の境界部分に当たる中間ノードＮｍ１２（ｊ）に対しては、駆動スイッチＲＧＧが配置される。以降、列ブロックＣＢ２およびＣＢ３の境界部に相当する中間ノードＮｍ２３（ｊ）、列ブロックＣＢ３およびＣＢ４の境界部に相当する中間ノードＮｍ３４（ｊ）およびライトワード線ＷＷＬａの他端側に相当するノードＮｂ（ｊ）にそれぞれ対応して、駆動スイッチＲＤＧ、ＲＧＧおよびＲＤＧが交互に配置される。

すなわち、列ブロックの個数にかかわらず、各メモリセル行において、ノードＮａからノードＮｂへ向かう方向へ順に配置されるＭ個（Ｍ：３以上の整数）の駆動スイッチについて、奇数番目の駆動スイッチを駆動スイッチＲＤＧおよびＲＧＧの一方で構成し、偶数番目の駆動スイッチを駆動スイッチＲＤＧおよびＲＧＧの他方で構成する。

データ書込時に選択行において、ライトワード線ＷＷＬの選択メモリセルに対応する部分の両端に相当する２つのノードにそれぞれ対応する駆動スイッチＲＤＧおよびＲＧＧがオンされる。したがって、実施の形態５およびその変形例と同様に、選択行のライトワード線ＷＷＬ上において、選択メモリセルが属する列ブロックに対応する部分にのみデータ書込電流を流すことができる。

このような構成とすることにより、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって選択行において、非選択メモリブロックのメモリセルに対するデータ誤書込の発生を抑制することができる。また、データ書込電流の経路を短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることができる。また、隣接する列ブロック間で、駆動スイッチＲＤＧもしくはＲＧＧを共有することができるので、駆動スイッチの配置個数を減少して、回路面積を低減できる。

さらに、次の第（ｊ＋１）行のライトワード線ＷＷＬｊ＋１に対しては、同様のノードＮａ（ｊ＋１）、中間ノードＮｍ１２（ｊ＋１）、Ｎｍ２３（ｊ＋１）、Ｎｍ３４（ｊ＋１）およびＮｂ（ｊ＋１）にそれぞれ対応して、駆動スイッチＲＧＧ、ＲＤＧ、ＲＧＧ、ＲＤＧおよびＲＧＧが順に交互に設けられる。

すなわち、電源電圧Ｖｃｃに対応する駆動スイッチＲＤＧおよび接地電圧ＧＮＤに対応する駆動スイッチＲＧＧの配置は、隣接行ごとに交互に入れ換えられる。言換えれば、各メモリセル行において奇数番目の駆動スイッチに着目すれば、奇数行と偶数行とでは、配置される駆動スイッチの種類が異なる。たとえば、奇数行において、奇数番目の駆動スイッチの各々が、電源電圧Ｖｃｃに対応する駆動スイッチＲＤＧであるときには、偶数行において、奇数番目の駆動スイッチの各々は、接地電圧ＧＮＤに対応する駆動スイッチＲＧＧで構成される。

これにより、これらの駆動スイッチの配置ピッチを緩和して、より効率的に配置することができる。この結果、さらに、小面積化を図ることができる。なお、接地電圧ＧＮＤに対応する駆動スイッチＲＧＧについては、図１１と同様にその配置を省略して、対応する中間ノードＮｍと接地電圧ＧＮＤとを直接結合する構成としてもよい。

［実施の形態６］
実施の形態６においては、図１１に示したビット線ドライバの効率的な配置について説明する。

図１６は、実施の形態６に従うメモリアレイの周辺構成を示す回路図である。
図１６を参照して、実施の形態６に従う構成においては、ビット線ＢＬは、Ｘ本（Ｘ：２以上の整数）ずつの複数のグループに分割され、各グループにおいて、Ｘ本のビット線の他端側は、短絡ノードＮｓを介して電気的に結合される。図１６には、一例として、Ｘ＝２の場合の構成が示される。

各ビット線ＢＬにおいて、一端側に相当するノードＮａの電圧を駆動するためのビット線ドライバＢＤＶａが設けられる。たとえば、ビット線ＢＬ１に対しては、ノードＮａ（１）に対応してビット線ドライバＢＤＶａ１が設けられる。

一方、ビット線ＢＬの他端側においては、各グループごとに、短絡ノードＮｓの電圧を駆動するためのビット線ドライバＢＤＶｂが配置される。たとえば、ビット線ＢＬ１およびＢＬ２に対して共通に、短絡ノードＮｓ（１）に対応してビット線ドライバＢＤＶｂ１が設けられる。ビット線ドライバＢＤＶａ，ＢＤＶｂの構成および動作は、図１１に示したと同様であるので詳細な説明は繰り返さない。

データ書込時には、選択列に対応するビット線ドライバＢＤＶａおよび選択グループに対応するビット線ドライバＢＤＶｂは、データ書込回路（図示せず）からの書込制御信号に応答して、対応するノードＮａおよびＮｓを、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの書込データに応じた一方ずつへ駆動する。この結果、選択列のビット線ＢＬに、書込データに応じた方向のデータ書込電流を流すことができる。

読出データバスＲＤＢ１，ＲＤＢ２は、ビット線ＢＬと交差する方向（行方向）に沿って、ビット線ＢＬの他端側に対応して設けられる。さらに、ブロックにそれぞれ対応して、読出データバスＲＤＢ１，ＲＤＢ２および短絡ノードＮｓの間を選択的に接続するための読出選択ゲートＲＤＳＧ１、ＲＤＳＧ２，…が設けられる。読出選択ゲートＲＤＳＧ１、ＲＤＳＧ２，…は、ビット線ドライバＢＤＶｂよりも外側に配置される。

奇数番目の読出選択ゲートの代表例である読出選択ゲートＲＤＳＧ１は、対応する短絡ノードＮｓ（１）と読出データバスＲＤＢ１との間を、リードコラム選択線ＲＣＳＬ１またはＲＣＳＬ２の活性化に応答して、電気的に結合する。偶数番目の読出選択ゲートの代表例である読出選択ゲートＲＤＳＧ２は、対応する短絡ノードＮｓ（２）と読出データバスＲＤＢ２との間を、リードコラム選択線ＲＣＳＬ３またはＲＣＳＬ４の活性化に応答して、電気的に結合する。

データ読出時には、選択行のリードワード線ＲＷＬの活性化に応答して、選択列のビット線は、選択メモリセルを介して接地電圧ＧＮＤと接続される。この状態で、データ読出回路５５によって、読出データバスＲＤＢ１，ＲＤＢ２に読出電流を通過させることにより、読出データバスＲＤＢ１，ＲＤＢ２の電流・電圧の検知によって、選択メモリセルからのデータ読出が実行される。

このように、実施の形態６に従う構成においては、各グループにおいて、Ｘ本のビット線ＢＬ間でビット線ドライバＢＤＶｂが共有されるので、ビット線ドライバＢＤＶｂのレイアウトピッチをＸ倍にできる。したがって、ビット線ＢＬの他端側において、上述の拡大されたレイアウトピッチを利用して、読出選択ゲートＲＤＳＧ１、ＲＤＳＧ２，…を効率的に配置することができる。この結果、チップ面積を削減できる。

［実施の形態６の変形例］
図１７および図１８は、実施の形態６の変形例に従うメモリアレイの周辺構成を示す回路図である。

図１７を参照して、実施の形態６の変形例１に従う構成においては、図１６に示した構成と比較して、読出選択ゲートＲＤＳＧ１，ＲＤＳＧ２，…がビット線ドライバＢＤＶｂよりも内側に設けられている点が異なる。その他の部分の構成は、図１６と同様であるの
で詳細な説明は繰り返さない。

読出選択ゲートをビット線ドライバよりも内側に設けることによって、読出電流経路におけるビット線長を相対的に短縮して、ビット線部分の電気抵抗を低減できる。したがって、データ読出速度およびデータ読出マージンの向上を図ることができる。

言換えれば、図１６に示した様に、読出選択ゲートをビット線ドライバよりも外側に設ける構成とすれば、データ書込電流の経路長を相対的に短縮して、当該経路の電気抵抗を低減できる。したがって、データ書込速度の向上および低消費電力化を図ることができる。

あるいは、図１８に示す構成のように、読出データバスＲＤＢ１，ＲＤＢ２および読出選択ゲートＲＤＳＧ１，ＲＤＳＧ２，…をビット線ＢＬの中間点に対応して配置してもよい。

［実施の形態７］
実施の形態７においては、ビット線ドライバの配置個数を削減した上で、ビット線ＢＬ上の選択メモリセルに対応する部分にのみデータ書込電流を供給可能な構成について説明する。

図１９は、実施の形態７に従うメモリアレイの周辺構成を示す回路図である。
図１９を参照して、実施の形態７に従う構成においては、ビット線ＢＬは、２本ずつの複数のグループに分割され、各グループにおいて、対応する２本のビット線の中間点（すなわち中間ノードＮｍ）同士は電気的に結合される。図１９では、隣接する２本ずつのビット線によって、各グループが構成されている。

各ビット線ＢＬに対して、一端側に相当するノードＮａの電圧を駆動するためのビット線ドライバＢＤＶａおよび他端側に相当するノードＮｂの電圧を駆動するためのビット線ドライバＢＤＶｂが設けられる。ビット線ドライバＢＤＶａ，ＢＤＶｂの構成および動作は、図１１に示したと同様であるので詳細な説明は繰り返さない。

たとえば、ビット線ＢＬ１に対しては、ノードＮａ（１）に対応してビット線ドライバＢＤＶａ１が設けられ、ノードＮｂ（１）に対応してビット線ドライバＢＤＶｂ１が設けられる。さらに、中間ノードＮｍ（１）およびＮｍ（２）の間は、電気的に結合されている。

データ書込時に選択メモリセルがメモリセルブロックＭＢａに属する場合には、データ書込回路（図示せず）からの書込制御信号に応答して、選択ブロックに対応する２個のビット線ドライバＢＤＶａは、対応するノードＮａのそれぞれを、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの書込データに応じた一方ずつへ駆動する。一方、選択ブロックに対応する２個のビット線ドライバＢＤＶｂは、対応するノードＮｂを電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれへも駆動しない。

これに対して、選択メモリセルがメモリセルブロックＭＢｂに属する場合には、選択ブロックに対応する２個のビット線ドライバＢＤＶｂは、対応するノードＮｂのそれぞれを、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの書込データに応じた一方ずつへ駆動する。一方、選択ブロックに対応する２個のビット線ドライバＢＤＶａは、対応するノードＮａを電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれへも駆動しない。

この結果、中間ノードに対応してビット線ドライバを配置することなく、図１１に示した構成と同様に、選択列のビット線上において選択メモリセルに対応する部分（ノードＮａ〜Ｎｍ〜Ｎａ間あるいはノードＮｂ〜Ｎｍ〜Ｎｂ間）のみに、書込データに応じた方向のデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。

一方、データ書込時の非選択グループにおいては、意図しない電流が流れることを防止するために、ビット線ドライバＢＤＶａ，ＢＤＶｂは、対応するノードＮａ，Ｎｂを接地電圧ＧＮＤへ駆動する。また、データ書込時以外には、各ビット線ドライバＢＤＶａ，ＢＤＶｂは、対応するノードＮａ，Ｎｂを電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれへも駆動しない。

読出データバスＲＤＢ１，ＲＤＢ２は、ビット線ＢＬと交差する方向（行方向）に沿って、ビット線ＢＬの他端側に対応して設けられる。さらに、ブロックにそれぞれ対応して、読出データバスＲＤＢ１，ＲＤＢ２と対応する２本のビット線の一方とを選択的に接続するための読出選択ゲートＲＤＳＧ１、ＲＤＳＧ２，…が設けられる。奇数番目の読出選択ゲートの代表例である読出選択ゲートＲＤＳＧ１は、対応するビット線の一方（ＢＬ２）と読出データバスＲＤＢ１との間を、リードコラム選択線ＲＣＳＬ１またはＲＣＳＬ２の活性化に応答して、電気的に結合する。偶数番目の読出選択ゲートの代表例である読出選択ゲートＲＤＳＧ２は、対応するビット線の一方（ＢＬ４）と読出データバスＲＤＢ２との間を、リードコラム選択線ＲＣＳＬ３またはＲＣＳＬ４の活性化に応答して、電気的に結合する。

これにより、データ読出回路５５によって、読出データバスＲＤＢ１，ＲＤＢ２に読出電流を通過させることにより、読出データバスＲＤＢ１，ＲＤＢ２の電流・電圧の検知によって、選択メモリセルからのデータ読出が実行できる。

［実施の形態７の変形例］
図２０は、実施の形態７の変形例に従うメモリアレイの周辺構成を示す回路図である。

図２０を参照して、実施の形態７の変形例に従う構成においては、図１９に示した構成と比較して、読出データバスＲＤＢ１，ＲＤＢ２は、ビット線ＢＬの中間ノードＮｍに対応して、ビット線ＢＬの中央部に配置される点が異なる。その他の部分の構成は、図１９と同様であるので、詳細な説明は繰り返さない。

このような構成とすることにより、図１９に示す構成と比較して、読出電流経路におけるビット線長を短縮して、ビット線部分の電気抵抗を低減できる。したがって、実施の形態７に従う構成による効果に加えて、データ読出速度およびデータ読出マージンの向上を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、３１，３１ａ，３１ｂ 電流供給回路、５１ データ書込回路、ＢＬ，／ＢＬ ビット線、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、 ＢＤＶａ，ＢＤＶｂ，ＢＤＶｍ ビット線ドライバ、ＣＡ コラムアドレス、ＣＢ 列ブロック、ＣＤＧａ，ＣＤＧｂ，ＷＤＧ，ＲＤＧａ，ＲＤＧｂ，ＲＤＧ，ＲＧＧ 駆動スイッチ、ＣＧａ，ＣＧｂ コラム制御ゲート、ＣＳＧ コラム選択ゲート、ＣＳＧ 各コラム選択ゲート、ＣＳＬ コラム選択線、ＤＢｏ，ＤＢｅ，ＤＢｒ，ＤＢｌ，ＤＢ，ＤＢａ，ＤＢｂ，／ＤＢ，／ＤＢａ，／ＤＢｂ データバス、ＤＢＰ，ＤＢＰａ，ＤＢＰｂ データバス対、ＤＩＮ 書込データ、ＧＮＤ 接地電圧、Ｉｐ，±Ｉｗ データ書込電流、Ｍ１，Ｍ２，Ｍ３，Ｍ４ 金属配線層、ＭＢａ，ＭＢｂ メモリブロック、ＭＣ ＭＴＪメモリセル、ＲＣＳＬ リードコラム選択線、ＲＤＳＧ 読出選択ゲート、ＲＬ 各電流帰還配線、ＲＷＬ リードワード線、ＳＰＬａ，ＳＰＬｂ 電流供給配線、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、ＷＣＳＧ，ＷＣＳＧｅ，ＷＣＳＧｏ ライトコラム選択ゲート、ＷＣＳＬ ライトコラム選択線、ＷＣＳＬｅ，ＷＣＳＬｏ ライトコラムサブ選択線、／ＷＤＢ 逆相データバス、ＷＷＬ ライトワード線。

Claims (2)

1. 各々が、印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、
   前記複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
   前記複数のビット線のうちの少なくとも１本に対して、前記データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、
   前記データ書込回路は、前記複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第１のドライバ回路を含み、
   前記複数のビット線は、複数のグループに分割され、
   前記複数のグループの各々は、各々の他端側が短絡ノードを介して電気的に結合されたＸ本（Ｘ：２以上の整数）の前記ビット線を有し、
   前記データ書込回路は、前記複数のグループにそれぞれ対応して設けられた、各々が対応する前記短絡ノードの電圧を駆動するための複数の第２のドライバ回路をさらに含み、
   前記複数の第１のドライバ回路のうちの選択メモリセルに対応する少なくとも１つは、前記書込データに応じて、前記対応する一端側を第１および第２の電圧の一方で駆動し、
   前記複数の第２のドライバ回路のうちの前記選択メモリセルに対応する少なくとも１つは、前記書込データに応じて、前記対応する短絡ノードを前記第１および第２の電圧の他方で駆動する、薄膜磁性体記憶装置。
2. 各前記メモリセルは、
   磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、
   所定電圧および対応するビット線の間に前記磁気抵抗素子と直列に接続されるアクセス素子とを含み、
   データ読出時に、前記アクセス素子は、少なくとも選択メモリセルにおいてターンオン
   し、
   前記薄膜磁性体記憶装置は、
   前記複数のビット線と交差する方向に沿って、前記複数のビット線の前記他端側に対応して配置される読出データ線と、
   前記複数のグループにそれぞれ対応して設けられ、各々が前記データ読出時に、対応する前記短絡ノードと前記読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える、請求項１記載の薄膜磁性体記憶装置。

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