JP2011146124A - 薄膜磁性体記憶装置 - Google Patents

Abstract

【課題】ダミーセルを用いたデータ読出における消費電力を低減する。
【解決手段】メモリセル列にそれぞれ対応してダミーメモリセルＤＭＣが配置される。ダミーメモリセルＤＭＣは、ダミーアクセストランジスタＡＴＲｄおよびダミー抵抗ＭＴＪｄを有する。ダミーアクセストランジスタＡＴＲｄは、対応するメモリセル列のコラム選択線ＣＳＬ１〜ＣＳＬｍの活性化に応答してオンする。ダミーアクセストランジスタＡＴＲｄがオンされたダミーメモリセルは、活性化されて、データバス／ＤＢおよび接地電圧ＶＳＳの間に電気的に結合される。データ読出時には、選択列のダミーメモリセルのみが活性化されるので、非選択列のビット線には充放電電流が発生しない。
【選択図】図３３

Description

この発明は薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。

図３９は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図３９を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、ビット線ＢＬと接地電圧ＶＳＳとの間に、磁気トンネル接合部ＭＴＪと直列に接続される。

ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。

図４０は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４０を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁化方向を有する磁性体層（以下、単に「固定磁気層」とも称する）ＦＬと、自由な磁化方向を有する磁性体層（以下、単に「自由磁気層」とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬは、記憶データのレベルに応じた方向、すなわち固定磁気層ＦＬと同一方向あるいは異なる方向のいずれか一方に磁化されている。

データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜接地電圧ＶＳＳの電流パスに、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。

磁気トンネル接合部ＭＴＪの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁化方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁化方向と自由磁気層ＶＬに書込まれた磁化方向とが同一である場合には、両者の磁化方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの電気抵抗値は小さくなる。

したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、たとえばビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化を検知することによってＭＴＪメモリセルの記憶データのレベルを読出すことができる。

図４１は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図４１を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、これに応答してアクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬを記憶データレベルに応じた方向に磁化するためのデータ書込磁界を発生させるデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。

図４２は、データ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を説明する概念図である。

図４２を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示す。

自由磁気層ＶＬの磁化方向は、データ書込磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当するデータ書込磁界が印加された場合においては、自由磁気層ＶＬの磁化方向は更新されない。

したがって、ＭＴＪメモリセルに記憶データを書込むためには、ライトワード線ＷＷＬとビット線ＢＬとの両方にデータ書込電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁化方向すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間、不揮発的に保持される。

データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。

上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。

図４３は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図４３を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図４３においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。

データ読出時には、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの１本が選択的に活性化されて、選択されたメモリセル行（以下、単に「選択行」とも称する）に属するメモリセルは、ビット線ＢＬ１〜ＢＬｍのそれぞれと接地電圧ＶＳＳとの間に電気的に結合される。この結果、ビット線ＢＬ１〜ＢＬｍの各々には、対応するメモリセルの記憶データレベルに応じた電圧変化が生じる。

したがって、選択されたメモリセル列（以下、単に「選択列」とも称する）に対応するビット線の電圧を、センスアンプ等を用いて所定の参照電圧と比較することによって、選択されたメモリセルの記憶データレベルを読出すことができる。

ロイ・ショイアーライン（Roy Scheuerlein）他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９ ダーラム（M.Durlam）他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１

しかしながら、このような方式のデータ読出動作では、選択行に属するメモリセルの全てにおいてセンス電流Ｉｓの経路が形成されるので、非選択のメモリセル列（以下、単に「非選択列」とも称する）列に対応するビット線においても、データ読出に直接寄与することのない無駄な充放電電流が生じる。これにより、データ読出時の消費電力が増大してしまう。

さらに、上述した技術文献に記載されるように、磁気トンネル接合部の両端に印加されるバイアス電圧が大きくなると、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁化方向の相対関係、すなわち記憶データレベルに応じた電気抵抗値の変化が現れにくくなる。このため、データ読出時において、磁性体メモリセルの両端に印加される電圧が大きくなると、記憶データレベルに対応したビット線の電圧変化の差異が顕著に現れず、データ読出動作の高速性および安定性が阻害されるおそれがある。

また、選択メモリセルと結合されたビット線の電圧と比較するための参照電圧の生成には、ダミーメモリセルが一般的に用いられる。ＭＴＪメモリセルのデータ読出に用いられるダミーセルとしては、たとえば、ＭＴＪメモリセルにおいて、“１（Ｈレベル）”および“０（Ｌレベル）”データを記憶した場合にそれぞれ対応する電気抵抗値Ｒ１およびＲ０の中間値に相当する電気抵抗値Ｒｄを有する抵抗素子を適用することができる。このような抵抗素子に対して、ＭＴＪメモリセルとの同様のセンス電流Ｉｓを供給することによって、当該参照電圧をに生成することができる。

一般的に、ダミーメモリセルは、ダミー行もしくはダミー列を形成するように配置される。

ダミー行を形成するようにダミーセルを配置する場合には、隣接する２本ずつのビット線によって形成されるビット線対によって、いわゆる折返し型ビット線構成に基づいたデータ読出を実行することが可能である。このような構成では、隣接する２本のビット線の１本ずつに、選択されたＭＴＪメモリセルおよびダミーメモリセルをそれぞれ結合することができる。このため選択されたＭＴＪメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のＲＣ時定数を揃えて、データ読出マージンを確保することができる。

しかしながら、非選択のメモリセル列に対応するダミーメモリセルに対してもセンス電流を流す必要があるので、データ読出時の消費電力が増大してしまう。

反対に、ダミー列を形成するようにダミーセルを配置する場合には、複数のダミーメモリセルにセンス電流を供給する必要がない一方で、選択されたＭＴＪメモリセルが結合されるビット線と、ダミー列に対応して設けられダミーメモリセルと結合されるダミービット線とを必ずしも近接して配置することができない。この結果、選択されたＭＴＪメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のＲＣ時定数の違いによって、データ読出マージンを損なう、あるいはデータ読出速度の低下を招くおそれがある。

一方、すでに説明したように、ＭＴＪメモリセルに対するデータ書込は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によってそれぞれ発生するデータ書込磁界の組合せによって実行される。したがって、磁気トンネル接合部ＭＴＪ中の自由磁気層ＶＬを効果的かつ安定的に磁化するように、データ書込電流の供給を行なう必要がある。

また、選択されたＭＴＪメモリセルに印加されるデータ書込磁界は、隣接する他のＭＴＪメモリセルにとっては磁界ノイズとして作用するので、データ書込対象以外のメモリセルにおいて、誤ったデータ書込が生じないように配慮する必要がある。特に、データ書込に必要な所定磁界の発生に必要なデータ書込電流を低減できれば、低消費電力化および磁気ノイズ抑制による動作安定化の両方に効果を上げることができる。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力で高速なデータ読出を実行可能な薄膜磁性体記憶装置を提供することである。

この発明の他の目的は、効率的かつ安定的なデータ書込を実行可能な薄膜磁性体記憶装置を提供することである。

請求項１記載の薄膜磁性体記憶装置は、印加磁界によって書込まれた記憶データレベルに応じて電気抵抗値が変化する複数のメモリセルと、各々が、複数のメモリセルの一定区分ごとに設けられ、データ読出時に記憶データレベルを読出すための複数の第１のデータ線と、複数の第１のデータ線に対応してそれぞれ配置されて、各々がデータ読出時において、一定区分に属するメモリセルのうちの選択された１つを介して、複数の第１のデータ線のうちの対応する１本と電気的に結合される複数のソース線と、複数の第１のデータ線に対応してそれぞれ配置される複数の第１のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部を備える。第１のデータ線選択部は、データ読出の前において、複数の第１のデータ線のうちの対応する１本を第１の電圧にプリチャージするとともに、データ読出時において、対応する１本の第１のデータ線を第１の電圧から電気的に切離す。各ソース線選択部は、データ読出の前に、複数のソース線のうちの対応する１本を第２の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する１本のソース線を第３の電圧と電気的に結合するためのソース線駆動部とを含む。

請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、第１および第２の電圧は、同一の電圧である。

請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、同一の電圧は接地電圧に相当する。

請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、各メモリセルは、その両端に印加される電圧が大きくなるにつれて、記憶データレベルに違いに応じて生じる電気抵抗値の差が現れにくくなる特性を有し、第１および第２の電圧は、同一の電圧であり、各ソース線駆動部は、対応する１本のソース線と第３の電圧との間に所定の通過電流量の電流経路を形成して、対応する１本のソース線における、データ読出時の電圧変化速度を調整するための第１の電流スイッチ部を有する。

請求項５記載の薄膜磁性体記憶装置は、請求項４記載の薄膜磁性体記憶装置であって、各ソース線プリチャージ部は、対応する１本のソース線と第２の電圧との間に電気的に結合される第２の電流スイッチ部を有し、第１の電流スイッチ部の通過電流量は、第２の電流スイッチ部の通過電流量よりも小さい。

請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数の第１のデータ線は、メモリセル列にそれぞれ対応して設けられ、各第１のデータ線選択部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する１本の第１のデータ線を第１の電圧と電気的に切離し、非選択のメモリセル列に対応する残りの第１のデータ線は、第１の電圧に維持される。

請求項７記載の薄膜磁性体記憶装置は、請求項６記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化もしくは非活性化される複数のコラム選択線をさらに備える。第１のデータ線選択部は、対応する１本の第１のデータ線と第１の電圧との間に電気的に結合されて、対応する１つのコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンするトランジスタスイッチを有する。

請求項８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数のソース線は、メモリセル列にそれぞれ対応して設けられる。ソース線駆動部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する１本のソース線を第３の電圧と電気的に結合し、非選択のメモリセル列に対応する残りのソース線は、第２の電圧に維持される。

請求項９記載の薄膜磁性体記憶装置は、請求項８記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化および非活性化される複数のコラム選択線をさらに備える。ソース線駆動部は、対応する１本のソース線と第３の電圧との間に電気的に結合されて、複数のコラム選択線のうちの対応する１本の活性化および非活性化にそれぞれ応答してオンおよびオフする第１のトランジスタスイッチを有し、ソース線プリチャージ部は、対応する１本のソース線と第２の電圧との間に電気的に結合されて、対応する１本のコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンする第２のトランジスタスイッチを有する。

請求項１０記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、データ読出時において、複数の第１のデータ線のうちの１本の電圧と比較するための参照電圧が伝達される第２のデータ線と、第１および第２のデータ線の電圧差を検知増幅するためのデータ読出回路と、記憶データレベルにそれぞれ対応する、各メモリセルの電気抵抗値の中間の電気抵抗値を有するダミーメモリセルと、第２のデータ線に対応して配置され、データ読出時において、ダミーメモリセルを介して、第２のデータ線と電気的に結合されるダミーソース線と、第２のデータ線に対応する第２のデータ線選択部と、ダミーソース線に対応にするダミーソース線選択部とを備える。第２のデータ線選択部は、データ読出前において、第２のデータ線を第１の電圧にプリチャージするとともに、データ読出時において、第２のデータ線を第１の電圧と電気的に切離す。ダミーソース線選択部は、データ読出の前に、ダミーソース線を第２の電圧にプリチャージするためのダミーソース線プリチャージ部と、データ読出時において、ダミーソース線を第３の電圧と電気的に結合するためのダミーソース線駆動部とを含む。

請求項１１記載の薄膜磁性体記憶装置は、請求項１０記載の薄膜磁性体記憶装置であって、データ読出回路と第３の電圧との間に形成される、データ読出対象に選択されたメモリセルを含む第１の電流経路中の第１のデータ線の電気抵抗値と、ダミーメモリセルを含む第２の電流経路中の第２のデータ線との電気抵抗値とが同様となるように、複数の第１のデータ線および第２のデータ線の単位長当たりの電気抵抗値は設計される。

請求項１２記載の薄膜磁性体記憶装置は、請求項１０記載の薄膜磁性体記憶装置であって、第２のデータ線は、複数の第１のデータ線のそれぞれに対応して複数本配置され、複数個の第２のデータ線にそれぞれ対応するダミーソース線の各々は、各複数のソース線と共通の配線を共有して設けられ、各ダミーソース線に対応するダミーソース線選択部は、
各ソース選択部を共有して設けられる。

請求項１３記載の薄膜磁性体記憶装置は、データ記憶を実行するためのメモリセルと、第１のデータ書込磁界を発生させる第１のデータ書込電流を流すための第１の信号線と、第２のデータ書込磁界を発生させる第２のデータ書込電流を流すための第２の信号線とを備える。メモリセルは、記憶データのレベルに応じて電気抵抗値が変化する磁気記憶部を含む。磁気記憶部は、固定された所定の磁化方向を保持する第１の磁性体層と、磁化困難軸方向に沿った磁界を印加するための第１のデータ書込磁界および、磁化容易軸方向に沿った磁界を印加するための第２のデータ書込磁界の組合せに応じて書込まれる磁化方向を保持する第２の磁性体層とを有する。データ書込時において、第１のデータ書込電流の供給は、第２のデータ書込電流の供給よりも先に開始される。

請求項１４記載の薄膜磁性体記憶装置は、請求項１３記載の薄膜磁性体記憶装置であって、第２の信号線は、データ読出時において、磁気記憶部を通過させるためのデータ読出電流を流し、第２の信号線における、データ読出動作の開始からデータ読出電流が流れ始める時間は、データ書込動作の開始から第２のデータ書込電流が流れ始めるまでの時間よりも短い。

請求項１５記載の薄膜磁性体記憶装置は、請求項１３記載の薄膜磁性体記憶装置であって、データ読出時において、メモリセルを介して第２の信号線と電気的に結合される第３の信号線と、第２の信号線の電圧を制御するための第１の信号線選択部と、第３の信号線の電圧を制御するための第２の信号線選択部とをさらに備える。第１の信号線選択部は、データ読出の前において、第２の信号線を第１の電圧にプリチャージするとともに、データ読出時において、第２の信号線を第１の電圧から電気的に切離す。第２の信号線選択部は、データ読出の前に、第３の信号線を第２の電圧にプリチャージするためのプリチャージ部と、データ読出時において、第３の信号線を第３の電圧と電気的に結合するための信号線駆動部とを含む。

請求項１６記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において選択的に活性化されて、第１のデータ書込磁界を発生させるための第１のデータ書込電流が流される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置される複数のビット線と、列にそれぞれ対応して配置され、各々が、複数のビット線のうちの対応する１本との間に、対応する列に属するメモリセルを挟むように配置される複数のソース線と、列にそれぞれ対応して配置され、データ書込時において、複数のソース線およびビット線のうちの列選択結果に対応する１本ずつの一端側同士を電気的に結合するための複数の結合スイッチと、データ書込時において第２のデータ書込磁界を発生させる第２のデータ書込電流を供給するためのデータ書込回路とを備える。複数のメモリセルの各々は、第１および第２のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。データ書込回路は、列選択結果に対応する１本ずつのソース線およびビット線の他端側のそれぞれを、記憶データのレベルに応じて第１および第２の電圧の一方ずつと結合する。

請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、データ読出時において、列選択結果に対応する１本ずつのソース線およびビット線の他端側のそれぞれを、第１および第２の電圧のそれぞれと電気的に結合するとともに、列選択結果に対応するビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路をさらに備える。各メモリセルは、データ読出時において選択的にオンして、複数のビット線およびソース線のうちの対応する１本ずつの間に磁気記憶部を電気的に結合するためのアクセス部をさらに含む。複数の結合スイッチは、データ読出時において、列選択結果に対応する１本ずつのソース線およびビット線の一端側同士を電気的に切離す。

請求項１８記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において第１のデータ書込磁界を発生させる第１のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、行にそれぞれ対応して配置され、各々の一端側が第１の電圧と結合される複数のソース線と、複数のメモリセルの列にそれぞれ対応して配置され、データ書込時において第２のデータ書込磁界を発生させる第２のデータ書込電流の供給を列選択結果に応じて選択的に受ける複数のビット線と、データ書込時において、複数の書込ワード線のうちの活性化された１本の一端側を第２の電圧と結合するためのワード線ドライバとを備える。複数のメモリセルの各々は、第１および第２のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。第１のデータ書込電流は、活性化された書込ワード線および、複数のソース線のうちの活性化された書込ワード線と他端側同士が電気的に結合された少なくとも１本によって構成される電流経路を流れる。

請求項１９記載の薄膜磁性体記憶装置は、請求項１８記載の薄膜磁性体記憶装置であって、複数の書込ワード線およびソース線のうちの同一の行に対応する１本ずつの他端側同士は電気的に結合される。各書込ワードおよび各ソース線は、各書込ワード線および各ソース線をそれぞれ流れる第１のデータ書込電流によって磁気記憶部にそれぞれ生じる磁界の方向が揃うように配置される。

請求項２０記載の薄膜磁性体記憶装置は、請求項１９記載の薄膜磁性体記憶装置であって、各書込ワード線および各ソース線は、磁気記憶部を高さ方向に挟むように配置される。

請求項２１記載の薄膜磁性体記憶装置は、請求項１８記載の薄膜磁性体記憶装置であって、各書込ワード線と、他の行に属する複数のソース線との間にそれぞれ配置される複数の結合スイッチをさらに備える。データ書込時において、活性化された書込ワード線に対応する少なくとも１つの結合スイッチはオンする。

請求項２２記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時において行選択結果に応じてアクセス部をオンさせる複数の読出ワード線と、行にそれぞれ対応して配置され、デ
ータ書込時において第１のデータ書込磁界を発生させる第１のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置され、各々が、メモリセルを介して複数の書込ワード線と電気的に結合される複数のビット線と、第１のデータ書込電流を流すために、複数の書込ワード線のうちの活性化された１本の一端側を第１の電圧と結合するとともに残りの書込ワード線を第２の電圧に設定するためのワード線ドライバと、各書込ワード線と他の行に属する複数の書込ワード線の各々との間に結合され、結合された２本の書込ワード線のうちのいずれか一方が活性化された場合にオンする結合スイッチと、データ読出時において、複数のビット線のうちの列選択結果に対応する１本に対してデータ読出電流を供給するとともに、列選択結果に対応する１本のビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路とを備える。複数のメモリセルの各々は、第１および第２のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、磁気記憶部と直列に結合されて、データ読出時において選択的にオンしてデータ読出電流を通過するとともに、データ書込時においてオフされるアクセス部とを含む。ワード線ドライバは、データ読出時において、各書込ワード線を読出基準電圧に設定する。

請求項２３記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時においてデータ読出電流の供給を選択的に受ける複数のデータ線と、列にそれぞれ対応して設けられ、データ読出時において列選択結果に応じて選択的に活性化されて、複数のデータ線のうちの対応する１つの電圧と比較される参照電圧を生成する参照電圧生成部とを備える。複数のメモリセルの各々は、書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、データ読出時において選択的にオンしてデータ読出電流を通過するためのアクセス部とを含む。各メモリセルは、複数のデータ線のうちの対応する１本と所定電圧との間に結合される。

請求項２４記載の薄膜磁性体記憶装置は、請求項２３記載の薄膜磁性体記憶装置であって、列にそれぞれ対応して設けられ、データ読出時において対応する列がデータ読出対象に選択された場合にデータ読出電流の供給を受けるダミーデータ線をさらに備える。参照電圧生成部は、各メモリセルの記憶データレベルのそれぞれに対応する電気抵抗値の中間の電気抵抗値を有するダミー抵抗と、対応する１つのデータ線および所定電圧の間にダミー抵抗と直列に電気的に結合されて、対応する列が選択された場合にオンするダミーアクセス部とを有するダミーメモリセルと、対応する列がデータ読出対象に選択された場合に、ダミーアクセス部をオンさせるためのダミー選択部とを含む。

請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置であって、参照電圧生成部部は、各列ごとに２個ずつ配置される。各データ線およびダミーデータ線は、列の各々に対応して設けられる２本ずつの信号線を用いて構成され、２本ずつの信号線の一方および他方は、行選択結果に応じて、メモリセルおよびダミーメモリセルのいずれか一方ずつと電気的に結合される。

請求項２６記載の薄膜磁性体記憶装置は、請求項２３記載の薄膜磁性体記憶装置であって、複数のデータ線に対応してそれぞれ配置されて、各々が、データ読出時において、同一の列に属するメモリセルのうちの選択された１つを介して、複数のデータ線のうちの対応する１本と電気的に結合される複数のソース線と、複数のデータ線に対応してそれぞれ配置される複数のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部とをさらに備える。各データ線選択部は、データ読出の前に、複数のデータ線のうちの対応する１本を第１の電圧にプリチャージするとともに、データ読出時において、対応する１本のデータ線を第１の電圧と電気的に切離す。各ソース線選択ゲートは、データ読出の前に、複数のソース線のうちの対応する１本を第２の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する１本のソース線を所定電圧と電気的に結合するためのソース線駆動部とを含む。

請求項１および２に記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、各ソース線の電圧を変化させることができる。したがって、データ読出に直接関連しない第１のデータ線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。

請求項３記載の薄膜磁性体記憶装置は、ビット線およびソース線をプリチャージする際に充電電流が不要であるので、請求項２記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力をさらに低減することができる。

請求項４および５記載の薄膜磁性体記憶装置は、データ読出時において、データ読出対象のメモリセルの両端に印加される電圧を抑制できるので、第１のデータ線における記憶データレベルの違いに応じた電圧変化の差を顕著に生じさせることができる。この結果、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。

請求項６から９に記載の薄膜磁性体記憶装置は、列選択結果に応じて、ビット線もしくはソース線の電圧を、プリチャージ時とデータ読出時との間で変化させることができる。したがって、非選択列に対応したビット線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。

請求項１０および１１記載の薄膜磁性体記憶装置は、選択メモリセルが結合された第１のデータ線と、ダミーメモリセルと結合された第２のデータ線との電圧差に基いてデータ読出を実行するので、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。

請求項１２記載の薄膜磁性体記憶装置は、請求項１０記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルおよびその関連回路を効率的に配置できる。

請求項１３記載の薄膜磁性体記憶装置は、磁気記憶部に対するデータ書込動作において、磁化困難軸方向に沿った磁界を発生させた後に、磁化容易軸方向に沿った磁界を発生させるので、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。

請求項１４記載の薄膜磁性体記憶装置は、請求項１３記載が奏する効果に加えて、高速なデータ読出を実行することができる。

請求項１５記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、第３の信号線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応する第２のデータ線に不要な充放電電流が流れることを回避できる。したがって、請求項１３記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。

請求項１６記載の薄膜磁性体記憶装置は、列選択結果に対応するビット線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第２のデータ書込磁界として用いてデータ書込を実行する。したがって、第２のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。

請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出を実行することができる。

請求項１８から２１に記載の薄膜磁性体記憶装置は、行選択結果に対応するライトワード線を流れる第１のデータ書込電流のリターンパスを１本のソース線を用いて形成することができるので、ライトワード線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第１のデータ書込磁界として用いてデータ書込を実行する。したがって、第１のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。

請求項２２記載の薄膜磁性体記憶装置は、ソース線の配置を省略したアレイ構成において、行選択結果に対応するライトワード線を流れる第１のデータ書込電流のリターンパスを、他の行に属する複数のソース線を用いて形成することができる。したがって、選択行に対応するライトワード線および非選択行に対応する複数のライトワード線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第１のデータ書込磁界として用いてデータ書込を実行することができる。この結果、第１のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。

請求項２３および２４記載の薄膜磁性体記憶装置は、非選択列に対応する参照電圧発生部を非活性化したままでデータ読出を実行できる。この結果、参照電圧発生部における消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。

請求項２５記載の薄膜磁性体記憶装置は、各メモリセル列ごとに、折返し型構成で配置される２本ずつの信号線を用いてデータ読出を実行することができるので、請求項２４記載の薄膜磁性体記憶装置が奏する効果に加えて、電気的なノイズ耐性が高い安定的なデータ読出を実行することができる。

請求項２６記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、ソース線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応するビット線に不要な充放電電流が流れることを回避できる。したがって、請求項２３記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。

本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を示す概念図である。 図２に示されるデータ読出回路の構成を示す回路図である。 実施の形態１に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例１に従う構成を示す概念図である。 図５に示されるデータ読出回路の構成を示す回路図である。 実施の形態１の変形例１に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例２に従う構成を示す概念図である。 図８に示されるデータ読出回路の構成を示す回路図である。 実施の形態１の変形例２に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例３に従う構成を示す概念図である。 実施の形態１の変形例３に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例４に従う構成を示す概念図である。 実施の形態１の変形例４に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態２に従う構成を示す概念図である。 図１５に示されるデータ書込回路の構成を示す回路図である。 コラム選択クロック生成回路の構成を示す回路図である。 コラム選択クロックの位相変化を説明するタイミングチャートである。 実施の形態２に従うデータ読出およびデータ書込動作を説明するタイミングチャートである。 メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。 トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。 磁化容易軸領域における磁化特性を説明するためのヒステリシス曲線である。 磁化困難軸領域における磁化特性を説明するためのヒステリシス曲線である。 データ書込時における自由磁気層の磁化を説明する概念図である。 メモリアレイ１０およびその周辺回路の実施の形態３に従う構成を示す概念図である。 図２５に示されるビット線およびソース線の配置を示す構造図である。 メモリアレイ１０およびその周辺回路の実施の形態３の変形例１に従う構成を示す概念図である。 図２７に示されるライトワード線およびソース線の配置を示す構造図である。 図２７に示されるデータ読出回路の構成を示す回路図である。 メモリアレイ１０およびその周辺回路の実施の形態３の変形例２に従う構成を示す概念図である。 メモリアレイ１０およびその周辺回路の実施の形態３の変形例３に従う構成を示す概念図である。 メモリアレイ１０およびその周辺回路の実施の形態３の変形例４に従う構成を示す概念図である。 メモリアレイ１０およびその周辺回路の実施の形態４に従う構成を示す概念図である。 図３３に示されるデータ読出回路の構成を示す回路図である。 実施の形態４に従うデータ読出動作を説明するタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態４の変形例１に従う構成を示す概念図である。 メモリアレイ１０およびその周辺回路の実施の形態４の変形例２に従う構成を示す概念図である。 メモリアレイ１０およびその周辺回路の実施の形態４の変形例３に従う構成を示す概念図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 データ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を説明する概念図である。 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。

以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、以下の説明において、同一または相当部分については同一の参照符号を付すものとする。

［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列にそれぞれ対応してビット線ＢＬおよびソース線ＳＬが配置される。

ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、ワード線電流制御回路４０と、読出／書込制御回路５０，６０とを備える。

行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込動作の対象に指定された選択メモリセルが示される。

ワード線電流制御回路４０は、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すために設けられる。たとえば、ワード線電流制御回路４０によって各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合することによって、ワード線ドライバ３０によって選択的に電源電圧ＶＤＤと結合されたライトワード線に対して、データ書込電流を流すことができる。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、ビット線にデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路等を総称したものである。

図２は、メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を示す概念図である。図２においては、データ読出に関連する構成が主に示される。

図２を参照して、メモリアレイ１０は、ｎ行×ｍ列に配列される、図３９に示した構成を有するＭＴＪメモリセルＭＣ（以下、単に「メモリセルＭＣ」とも称する）を含む。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよびソース線ＳＬ１〜ＳＬｍがそれぞれ設けられる。

図２には、第１行および第２行と、第１、２およびｍ列とに対応する、ライトワード線ＷＷＬ１，ＷＷＬ２、リードワード線ＲＷＬ１，ＲＷＬ２、ビット線ＢＬ１，ＢＬ２，ＢＬｍ、ソース線ＳＬ１，ＳＬ２，ＳＬｍおよび一部のメモリセルが代表的に示される。

以下においては、ライトワード線、リードワード線、ビット線およびソース線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＳＬを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびソース線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１，ＢＬ１，ＳＬ１のように表記することとする。また、信号または信号線の高電圧状態（電源電圧ＶＤＤ）および低電圧状態（接地電圧ＶＳＳ）のそれぞれを、ＨレベルおよびＬレベルとも称することとする。

ワード線ドライバ３０は、データ読出時において、ロウアドレスＲＡのデコード結果、すなわち行選択結果に応じて、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの１本をＨレベルに活性化する。これに応答して、選択されたメモリセル行に属するメモリセルの各々において、アクセストランジスタＡＴＲがオンすることによって、磁気トンネル接合部ＭＴＪが、対応するビット線ＢＬおよびソース線ＳＬの間に電気的に結合される。

メモリアレイ１０と隣接する領域に、リードワード線ＲＷＬおよびライトワード線ＷＷＬと同一方向に沿ってデータバスＤＢが配置される。メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが配置される。列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ読出時において、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本をＨレベルに活性化する。

ビット線ＢＬ１〜ＢＬｍにそれぞれ対応して、ビット線選択ゲートＢＣＳＧａ１〜ＢＣＳＧａｍがそれぞれ配置される。ビット線選択ゲートＢＣＳＧａ１は、電源電圧ＶＤＤとビット線ＢＬ１との間に電気的に結合されるビット線プリチャージトランジスタＴａ１と、データバスＤＢとビット線ＢＬ１との間に電気的に結合されるビット線駆動トランジスタＴａ２とを含む。

プリチャージトランジスタＴａ１は、Ｐ型ＭＯＳトランジスタで構成され、ビット線駆動トランジスタＴａ２は、ビット線プリチャージトランジスタＴａ１と反対の導電型のＮ型ＭＯＳトランジスタで構成される。ビット線プリチャージトランジスタＴａ１およびビット線駆動トランジスタＴａ２のゲートは、コラム選択線ＣＳＬ１と結合される。

その他のメモリセル列に対応して配置されるビット線選択ゲートＢＣＳＧａ２〜ＢＣＳＧａｍの各々の構成も同様であるので、詳細な説明は繰り返さない。

ソース線ＳＬ１〜ＳＬｍにそれぞれ対応して、ソース線選択ゲートＳＣＳＧａ１〜ＳＣＳＧａｍがそれぞれ配置される。ソース線選択ゲートＳＣＳＧａ１は、接地電圧ＶＳＳとソース線ＳＬ１との間に電気的に結合されるソース線駆動トランジスタＴａ３と、電源電圧ＶＤＤとソース線ＳＬ１との間に電気的に結合されるソース線プリチャージトランジスタＴａ４とを含む。

ソース線駆動トランジスタＴａ３は、Ｎ型ＭＯＳトランジスタで構成され、ソース線プリチャージトランジスタＴａ４は、ソース線駆動トランジスタＴａ３と反対の導電型のＰ型ＭＯＳトランジスタで構成される。ソース線駆動トランジスタＴａ３およびソース線プリチャージトランジスタＴａ４のゲートは、コラム選択線ＣＳＬ１と結合される。

その他のメモリセル列に対応して配置されるソース線選択ゲートＳＣＳＧａ２〜ＳＣＳＧａｍの各々の構成も同様であるので、詳細な説明は繰り返さない。

以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍ、ビット線選択ゲートＢＣＳＧａ１〜ＢＣＳＧａｍおよびソース線選択ゲートＳＣＳＧａ１〜ＳＣＳＧａｍをそれぞれ総称する場合には、単にコラム選択線ＣＳＬ、ビット線選択ゲートＢＣＳＧａおよびソース線選択ゲートＳＣＳＧａとも称する。

データ読出回路５１ｒは、データバスＤＢの電圧に応じて、読出データＤＯＵＴを出力する。

図３は、データ読出回路５１ｒの構成を示す回路図である。
図３を参照して、データ読出回路５１ｒは、差動増幅器５７と、トランスファーゲートＴＧａ，ＴＧｂと、ラッチ回路５８と、プリチャージトランジスタＰＴａとを含む。

差動増幅器５７は、２つの入力ノード間の電圧差を増幅して読出データＤｏｕｔを生成する。トランスファーゲートＴＧａは、トリガパルスφｒに応答して動作する。トリガパルスφｒの活性化期間に応答して、トランスファーゲートＴＧａは、データバスＤＢを差動増幅器５７の入力ノードの一方と電気的に結合する。差動増幅器５７の入力ノードの他方には、所定の参照電圧ＶＲＥＦが入力される。

トランスファーゲートＴＧｂは、トランスファーゲートＴＧａと同様に、トリガパルスφｒに応答して動作する。トリガパルスφｒの活性化期間に応答して、トランスファーゲートＴＧｂは、差動増幅器５７の出力をラッチ回路５８に伝達する。ラッチ回路５８は、ラッチされた差動増幅器５７の出力電圧を、読出データＤＯＵＴとして出力する。

したがって、データ読出回路５１ｒは、トリガパルスφｒの活性化期間において、データバスＤＢおよび参照電圧ＶＲＥＦの電圧差を増幅して、読出データＤＯＵＴのデータレベルを設定する。トリガパルスφｒの非活性化期間においては、読出データＤＯＵＴのレベルは、ラッチ回路５８によって保持される。

プリチャージトランジスタＰＴａは、電源電圧ＶＤＤとデータバスＤＢとの間に電気的に結合され、制御信号／ＰＲに応じて、オン・オフする。制御信号／ＰＲは、データバスＤＢのプリチャージ期間において、活性状態（Ｌレベル）に設定される。制御信号／ＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＬレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時においては、制御信号／ＰＲは、Ｈレベルに非活性化される。

この結果、制御信号／ＰＲがＬレベルに活性化されるプリチャージ期間において、データバスＤＢは、ビット線ＢＬと同様に電源電圧ＶＤＤにプリチャージされる。一方、データ読出動作時においては、制御信号／ＰＲがＨレベルに非活性化されるので、データバスＤＢは電源電圧ＶＤＤから切離される。

図４は、実施の形態１に従うデータ読出動作を説明するタイミングチャートである。図４には、第ｊ番目（ｊ：１〜ｍの自然数）のメモリセル列がデータ読出対象に選択された場合の動作が示される。

図４を参照して、データ読出動作が開始される時刻ｔ０以前においては、全てのリードワード線ＲＷＬおよびコラム選択線ＣＳＬは、非活性化（Ｌレベル）される。

これに応答して、各ビット線選択ゲートＢＣＳＧａ中のビット線プリチャージトランジスタＴａ１がオンし、各ソース選択ゲートＳＣＳＧａ中のソース線プリチャージトランジスタＴａ４がオンするので、各ビット線ＢＬおよび各ソース線ＳＬは、電源電圧ＶＤＤにプリチャージされる。

また、データバスＤＢは、データ読出前において活性状態に設定される制御信号／ＰＲに応答して、電源電圧ＶＤＤにプリチャージされる。

時刻ｔ０においてデータ読出動作が開始されると、制御信号／ＰＲは、Ｈレベルに非活性化される。これに応答して、データバスＤＢは、データ読出動作時においては、プリチャージトランジスタＰＴａのターンオフによって、電源電圧ＶＤＤから切離される。

選択行に対応するリードワード線は、ワード線ドライバ３０によってＨレベルに活性化される。この結果、各ビット線ＢＬおよび各ソース線ＳＬの間に、選択行に対応するメモリセルが電気的に結合される。一方、非選択行に対応する残りのリードワード線は、Ｌレベルに維持される。

さらに、選択列に対応するコラム選択線ＣＳＬｊが選択的に活性化されて、Ｈレベルに活性化される。これに応答して、選択列に対応するビット線選択ゲートＢＣＳＧａｊおよびソース選択ゲートＳＣＳＧａｊにおいて、ビット線駆動トランジスタＴａ２およびソース線駆動トランジスタＴａ３がそれぞれオンして、ビット線プリチャージトランジスタＴａ１およびソース線プリチャージトランジスタＴａ４がそれぞれオフされる。

この結果、ビット線選択ゲートＢＣＳＧａｊは、選択列に対応するビット線ＢＬｊを、プリチャージ電圧である電源電圧ＶＤＤと切離すとともに、データバスＤＢと結合する。また、ソース選択ゲートＳＣＳＧａｊは、選択列に対応するソース線ＳＬｊを接地電圧ＶＳＳと電気的に結合する。すなわち、選択列に対応するソース線ＳＬｊのみが、接地電圧ＶＳＳに選択的に駆動される。

したがって、データバスＤＢ（電源電圧ＶＤＤプリチャージ）〜ビット線駆動トランジスタＴａ２〜ビット線ＢＬｊ〜選択メモリセル〜ソース線ＳＬｊ（接地電圧ＶＳＳに駆動）の電流パスが形成されて、データバスＤＢには、選択メモリセルの電気抵抗値に応じた速度で、下降方向の電圧変化が生じる。

すなわち、選択メモリセルの記憶データレベルに応じて、データバスＤＢにおけるプリチャージ電圧からの電圧変化速度が異なるので、データ読出動作時におて一定のタイミングでデータバスＤＢの電圧を検知すれば、選択メモリセルの記憶データレベルを読出すことができる。

一方、図示しないが、非選択列に対応する残りのコラム選択線は、Ｌレベルに維持されるので、非選択列に対応するビット線ＢＬおよびソース線の各々は、プリチャージ電圧のままに維持される。

したがって、非選択列に対応するビット線ＢＬおよびソース線ＳＬの間には、両者のブリチャージ電圧差に応じた電流が流れる。したがって、ソース線ＳＬおよびビット線ＢＬとプリチャージ電圧を同一にすることによって、非選択列に対応するビット線ＢＬに不要な充放電電流が流れることを回避できる。

データ読出動作の開始から所定時間が経過した時刻ｔ１において、トリガパルスφｒは、ワンショット状に活性化（Ｈレベル）される。これに応答して、データ読出回路５１ｒは、データバスＤＢの電圧を検知し、さらに所定の参照電圧ＶＲＥＦとの電圧差を増幅して、読出データＤＯＵＴを生成する。参照電圧ＶＲＥＦは、記憶データレベルがＨレベルおよびＬレベルである場合にそれぞれ対応する、時刻ｔ１におけるデータバスＤＢの電圧の中間値となるように定められる。

このように、ソース線ＳＬの電圧をデータ読出時に駆動されるべき接地電圧ＶＳＳに固定せず、データ読出前において、ビット線ＢＬと同様にプリチャージすることによって、データ読出動作に直接必要な選択列に対応するビット線ＢＬｊのみで充放電電流が消費されるので、データ読出動作を低消費電力化できる。

さらに、データ読出開始時における、選択列に対応するソース線ＳＬｊの電圧変化速度が緩やかになるように調整することによって、選択メモリセル中の磁気トンネル接合部ＭＴＪの両端に印加されるバイアス電圧を抑制することができる。ソース線ＳＬｊにおける電圧変化速度は、ソース線駆動トランジスタＴａ３のトランジスタサイズに依存する通過電流量によって調整することができる。少なくとも、ソース線駆動トランジスタＴａ３のトランジスタサイズは、プリチャージのための電流が通過するソース線プリチャージトランジスタＴａ４よりも小さく設計される。

この結果、各メモリセルにおける、記憶データレベルに応じた電気抵抗値の変化が現れ易くなるので、データバスＤＢの電圧検知タイミング（時刻ｔ１）における、記憶データレベルの違いによって生じるデータバスＤＢの電圧差を拡大させて、データ読出マージンを確保できる。

読出動作終了後においては、時刻ｔ０以前と同様に、全てのリードワード線ＲＷＬおよびコラム選択線ＣＳＬは、非活性化（Ｌレベル）される。また、制御信号／ＰＲも再び活性化されるので、各ビット線ＢＬ、各ソース線ＳＬおよびデータバスＤＢは、電源電圧ＶＤＤにプリチャージされる。

なお、実施の形態１においては、ビット線ＢＬ、ソース線ＳＬおよびデータバスＤＢのプリチャージ電圧を電源電圧ＶＤＤとしたが、プリチャージ電圧はＶＤＤ／２等の異なる電圧レベルに設定することもできる。

［実施の形態１の変形例１］
図５は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例１に従う構成を示す概念図である。

図５を参照して、実施の形態１の変形例１に従う構成においては、ビット線選択ゲートＢＣＳＧａ１〜ＢＣＳＧａｍおよびソース線選択ゲートＳＣＳＧａ１〜ＳＣＳＧａｍに代えて、ビット線選択ゲートＢＣＳＧｂ１〜ＢＣＳＧｂｍおよびソース線選択ゲートＳＣＳＧｂ１〜ＳＣＳＧｂｍがそれぞれ設けられる点、ならびにデータ読出回路５１ｒに代えてデータ読出回路５２ｒが設けられる点が、図２に示した実施の形態１の構成と異なる。その他の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。

実施の形態１の変形例１においては、ビット線ＢＬおよびソース線ＳＬのプリチャージ電圧は接地電圧ＶＳＳに設定され、データ読出動作におけるソース線ＳＬの駆動電圧は、電源電圧ＶＤＤに設定される。すなわち、プリチャージ電圧およびデータ読出動作時の駆動電圧の極性が、実施の形態１の場合とは逆転している。

ビット線選択ゲートＢＣＳＧｂ１は、接地電圧ＶＳＳとビット線ＢＬ１との間に電気的に結合されるビット線プリチャージトランジスタＴｂ１と、データバスＤＢとビット線ＢＬ１との間に電気的に結合されるビット線駆動トランジスタＴｂ２とを含む。ビット線プリチャージトランジスタＴｂ１およびビット線駆動トランジスタＴｂ２は、Ｎ型ＭＯＳトランジスタで構成される。ビット線プリチャージトランジスタＴｂ１のゲートには、コラム選択線ＣＳＬ１の反転電圧が入力される。ビット線駆動トランジスタＴｂ２のゲートは、コラム選択線ＣＳＬ１と結合される。

その他のメモリセル列に対応して配置されるビット線選択ゲートＢＣＳＧ２ｂ〜ＢＣＳＧｂｍの各々の構成も同様であるので、詳細な説明は繰り返さない。

ソース線選択ゲートＳＣＳＧｂ１は、電源電圧ＶＤＤとソース線ＳＬ１との間に電気的に結合されるソース線駆動トランジスタＴｂ３と、接地電圧ＶＳＳとソース線ＳＬ１との間に電気的に結合されるソース線プリチャージトランジスタＴｂ４とを含む。

ソース線駆動トランジスタＴｂ３は、Ｐ型ＭＯＳトランジスタで構成され、ソース線プリチャージトランジスタＴｂ４は、Ｎ型ＭＯＳトランジスタで構成される。ソース線駆動トランジスタＴｂ３およびソース線プリチャージトランジスタＴｂ４のゲートには、コラム選択線ＣＳＬ１の反転電圧が入力される。

その他のメモリセル列に対応して配置されるソース線選択ゲートＳＣＳＧａ２〜ＳＣＳＧａｍの各々の構成も同様であるので、詳細な説明は繰り返さない。

なお、以下においては、ビット線選択ゲートＢＣＳＧｂ１〜ＢＣＳＧｂｍおよびソース線選択ゲートＳＣＳＧｂ１〜ＳＣＳＧｂｍをそれぞれ総称する場合には、単にビット線選択ゲートＢＣＳＧｂおよびソース線選択ゲートＳＣＳＧｂとも称する。

各ビット線選択ゲートＢＣＳＧｂは、対応するコラム選択線ＣＳＬが非活性状態（Ｌレベル）である場合には、対応するビット線ＢＬをプリチャージ電圧である接地電圧ＶＳＳと電気的に結合し、対応するコラム選択線ＣＳＬが活性状態（Ｈレベル）である場合には、対応するビット線ＢＬをデータバスＤＢと電気的に結合する。

各ソース線選択ゲートＳＣＳＧｂは、対応するコラム選択線ＣＳＬが非活性状態（Ｌレベル）である場合には、対応するソース線ＳＬをプリチャージ電圧である接地電圧ＶＳＳと電気的に結合し、対応するコラム選択線ＣＳＬが活性状態（Ｈレベル）である場合には、対応するソース線ＳＬを電源電圧ＶＤＤに駆動する。

図６は、データ読出回路５２ｒの構成を示す回路図である。
図６を参照して、データ読出回路５２ｒは、データ読出回路５１ｒと比較して、プリチャージトランジスタＰＴａに代えてプリチャージトランジスタＰＴｂを含む点で異なる。その他の部分の構成は、データ読出回路５１ｒと同様であるので、詳細な説明は繰り返さない。

プリチャージトランジスタＰＴｂは、接地電圧ＶＳＳとデータバスＤＢとの間に電気的に結合され、制御信号ＰＲに応じて、オン・オフする。制御信号ＰＲは、データバスＤＢのプリチャージ期間において活性状態（Ｈレベル）に設定される。制御信号ＰＲおよび／ＰＲは、活性状態における信号レベルが異なるが、活性化される期間は同様に設定される。

この結果、制御信号ＰＲがＨレベルに活性化されるプリチャージ期間において、データバスＤＢは、ビット線ＢＬと同様に、接地電圧ＶＳＳにプリチャージされる。一方、データ読出動作時においては、制御信号ＰＲがＬレベルに非活性化されるので、データバスＤＢは接地電圧ＶＳＳから切離される。

図７は、実施の形態１の変形例１に従うデータ読出動作を説明するタイミングチャートである。

図７を参照して、時刻ｔ０以前においては、各ビット線ＢＬおよび各ソース線ＳＬは、接地電圧ＶＳＳにプリチャージされる。また、データバスＤＢも同様に接地電圧ＶＳＳにプリチャージされる。

時刻ｔ０において、データ読出動作が開始されると、選択行に対応するリードワード線ＲＷＬが活性化されて、各ビット線ＢＬおよび各ソース線ＳＬの間に、選択行に対応するメモリセルが電気的に結合される。

データバスＤＢは、データ読出動作時においては、プリチャージトランジスタＰＴｂのターンオフによって、接地電圧ＶＳＳから切離されている。

さらに、選択列に対応するコラム選択線ＣＳＬｊが選択的に活性化されて、Ｈレベルに活性化される。これに応答して、選択列に対応するビット線ＢＬｊおよびソース線ＳＬｊは、データバスＤＢおよび電源電圧ＶＤＤとそれぞれ電気的に結合される。すなわち、選択列に対応するソース線ＳＬｊのみが、電源電圧ＶＤＤに選択的に駆動される。

選択列に対応するソース線ＳＬｊの電圧変化速度は、実施の形態１の場合と同様に、ソース線駆動トランジスタＴｂ３のトランジスタサイズによって調整することができる。これにより、選択メモリセル中の磁気トンネル接合部ＭＴＪの両端に印加されるバイアス電圧を抑制して、データ読出動作の信号マージンを確保できる。ソース線駆動トランジスタＴｂ３およびソース線プリチャージトランジスタＴｂ４のトランジスタサイズは、ソース線駆動トランジスタＴａ３およびソース線プリチャージトランジスタＴａ４のトランジスタサイズと同様に設計される。

コラム選択線ＣＳＬｊの活性化に応答して、データバスＤＢ（接地電圧ＶＳＳプリチャージ）〜ビット線駆動トランジスタＴｂ２〜ビット線ＢＬｊ〜選択メモリセル〜ソース線ＳＬｊ（電源電圧ＶＤＤに駆動）の電流パスが形成されて、データバスＤＢには、選択メモリセルの電気抵抗値に応じた速度で、上昇方向の電圧変化が生じる。

したがって、実施の形態１の場合と同様に、所定の時刻ｔ１において、トリガパルスφｒをワンショット状に活性化（Ｈレベル）して、データ読出回路５２ｒによってデータバスＤＢの電圧の検知および参照電圧ＶＲＥＦとの電圧差の増幅を行なって、読出データＤＯＵＴを生成することができる。

また、非選択列に対応するビット線ＢＬおよびソース線ＳＬの各々は、プリチャージ電圧のままに維持されるので、非選択列に対応するビット線ＢＬに不要な充放電電流が流れることを回避できる。この結果、実施の形態１と同様の低消費電力化を図ることができる。

実施の形態１の変形例１においては、プリチャージ電圧を接地電圧ＶＳＳに設定しているので、ビット線ＢＬおよびソース線ＳＬにおいてプリチャージ時に消費される充電電流をさらに削減できる。この結果、実施の形態１の場合と比較して、さらなる低消費電力化を図ることができる。

［実施の形態１の変形例２］
図８は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例２に従う構成を示す概念図である。

図８を参照して、実施の形態１の変形例２に従う構成においては、図５に示した実施の形態１の変形例１に従う構成に加えて、参照電圧ＶＲＥＦを生成するためのダミーメモリセルＤＭＣと、これに対応して設けられる、ダミービット線ＤＢＬ、ダミーソース線ＤＳＬ、ダミービット線選択ゲートＢＣＳＧｄ、およびダミーソース線選択ゲートＳＣＳＧｂｄとがさらに配置される。

さらに、データバスＤＢとの間でデータバス対ＤＢＰを構成する、参照電圧ＶＲＥＦを伝達するためのデータバス／ＤＢが設けられる。また、データ読出回路５２ｒに代えてデータ読出回路５３ｒが設けられる。その他の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。

ダミーメモリセルＤＭＣは、ダミービット線ＤＢＬおよびダミーソース線ＤＳＬとの間に直列に接続された、ダミー抵抗ＭＴＪｄと、ダミーアクセストランジスタＡＴＲｄとを有する。ダミー抵抗ＭＴＪｄは、記憶データレべルがＨレベルおよびＬレベルである場合にそれぞれ対応する電気抵抗値Ｒ１およびＲ０の中間値に相当する電気抵抗値Ｒｄを有する。ダミーアクセストランジスタＡＴＲｄのゲートには電源電圧ＶＤＤが印加されているので、ダミー抵抗ＭＴＪｄは、ダミービット線ＤＢＬおよびダミーソース線ＤＳＬとの間に電気的に結合される。

ダミー選択線ＣＳＬｄは、データ読出時において、列選択結果にかかわらず常に活性状態（Ｈレベル）に設定される。

ダミービット線選択ゲートＢＣＳＧｄは、接地電圧ＶＳＳとダミービット線ＤＢＬとの間に電気的に結合され、ダミー選択線ＣＳＬｄの反転電圧に応答してオン・オフするトランジスタスイッチを有する。したがって、ダミービット線選択ゲートＢＣＳＧｄは、ダミー選択線ＣＳＬｄが非活性状態（Ｌレベル）に設定されるデータ読出前において、ダミービット線ＤＢＬを接地電圧ＶＳＳにプリチャージするとともに、ダミー選択線ＣＳＬｄが活性状態（Ｈレベル）に設定されるデータ読出時において、ダミービット線ＤＢＬを接地電圧ＶＳＳから切離す。また、ダミービット線ＤＢＬは、データバス／ＤＢと電気的に結合されている。

ダミーソース線選択ゲートＳＣＳＧｂｄは、ソース線線選択ゲートＳＣＳＧｂと同様の構成を有し、データ読出前にダミーソース線ＤＳＬを接地電圧ＶＳＳにプリチャージするとともに、データ読出時において、ダミーソース線ＤＳＬを電源電圧ＶＤＤに駆動する。すなわち、ダミーソース線ＤＳＬの電圧は、選択列に対応するソース線ＳＬと同様に設定される。

このような構成とすることによって、データ読出時において、ダミービット線ＤＢＬおよびデータバス／ＤＢは、ダミーメモリセルＤＭＣと結合され、データバスＤＢは、選択メモリセルと結合される。

図９は、データ読出回路５３ｒの構成を示す回路図である。
図９を参照して、データ読出回路５３ｒは、データ読出回路５２ｒと比較して、データバス／ＤＢに対応して配置されるプリチャージトランジスタＰＴｃおよびトランスファーゲートＴＧｃをさらに含む点で異なる。その他の部分の構成は、データ読出回路５１ｒと同様であるので、詳細な説明は繰り返さない。

プリチャージトランジスタＰＴｃは、接地電圧ＶＳＳとデータバス／ＤＢとの間に電気的に結合され、プリチャージトランジスタＰＴｂと同様に、制御信号ＰＲに応答してオン・オフする。したがって、データ読出前において、データバスＤＢおよび／ＤＢの各々は、接地電圧ＶＳＳにプリチャージされる。また、データ読出時において、データバスＤＢおよび／ＤＢの各々は、接地電圧ＶＳＳから切離される。

トランスファーゲートＴＧｃは、データバス／ＤＢと差動増幅器５７の入力ノードとの間に接続され、トランスファーゲートＴＧａと同様にトリガパルスφｒに応答して動作する。したがって、トリガパルスφｒの活性化期間において、トランスファーゲートＴＧａおよびＴＧｃは、データバスＤＢおよび／ＤＢを差動増幅器５７の入力ノードの一方ずつと電気的に結合する。

差動増幅器５７は、伝達されたデータバスＤＢおよび／ＤＢの電圧差に応じて、読出データＤＯＵＴを生成する。

図１０は、実施の形態１の変形例２に従うデータ読出動作を説明するタイミングチャートである。

図１０を参照して、ダミー選択線ＣＳＬｄおよびダミーソース線ＤＳＬの電圧は、選択列に対応する、コラム選択線ＣＳＬｊおよびソース線ＳＬｊと同様に設定される。

図１０においては、図４に示したタイミングチャートに加えて、ダミービット線ＤＢＬおよびデータバス／ＤＢの電圧波形が示される。

ダミーメモリセルＤＭＣを介して、電源電圧ＶＤＤに駆動されるダミーソース線ＤＳＬと電気的に結合される、ダミービット線ＤＢＬおよびデータバス／ＤＢには、ダミー抵抗ＭＴＪｄの中間的な電気抵抗値Ｒｄに応じた速度の電圧変化が生じる。すなわち、記憶データレベルがＨレベルの場合におけるデータバスＤＢの電圧変化速度と、記憶データレベルがＬレベルの場合におけるデータバスＤＢの電圧変化速度との中間的な速度で、データバス／ＤＢの電圧は変化する。

したがって、実施の形態１の変形例１の場合と同様に、所定の時刻ｔ１において、トリガパルスφｒをワンショット状に活性化（Ｈレベル）して、データ読出回路５３ｒによってデータバスＤＢおよび／ＤＢの電圧差を検知増幅することによって、読出データＤＯＵＴを生成する。

なお、ダミーメモリセルＤＭＣを用いて参照電圧ＶＲＥＦを正確に生成するためには、データ読出回路５３ｒと接地電圧ＶＳＳとの間に形成される、選択メモリセルを含む第１の電流パスと、ダミーメモリセルＤＭＣを含む第２の電流パスとの電気抵抗値が同様の値となるように、データバスＤＢ，／ＤＢ、ビット線ＢＬ，およびダミービット線ＤＢＬを設計する必要がある。たとえば、これらの配線の単位長当たりの抵抗値を、上述した条件を配慮して設計すればよい。

このように、ダミーメモリセルを用いて比較対象となる参照電圧ＶＲＥＦを生成することによって、データ読出回路５３ｒの電圧検知タイミング、すなわちトリガパルスφｒの活性化タイミングに誤差が生じても、データ読出を正確に実行することができる。すなわち、データ読出回路５３ｒの電圧検知タイミングの変動が生じても、データ読出マージンを確保することができる。

［実施の形態１の変形例３］
実施の形態１の変形例３においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。

図１１は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例３に従う構成を示す概念図である。

図１１を参照して、メモリアレイ１０は、行方向に沿って２つのメモリマットＭＴａおよびＭＴｂに分割される。メモリマットＭＴａおよびＭＴｂの各々において、メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、メモリセル列にそれぞれ対応してビット線ＢＬおよびソース線ＳＬが配置される。

メモリマットＭＴａおよびＭＴｂの各々には、ｍ本ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図１１においては、一方のメモリマットＭＴａに配置されるビット線およびソース線をＢＬ１〜ＢＬｍ，ＳＬ１〜ＳＬｍと表記し、他方のメモリマットＭＴａに配置されるビット線およびソース線を／ＢＬ１〜／ＢＬｍ，／ＳＬ１〜／ＳＬｍと表記する。メモリセルＭＣは、各メモリセル行においてビット線ＢＬとソース線ＳＬとの間に設けられる。また、ビット線を／ＢＬ１〜／ＢＬｍおよびソース線／ＳＬ１〜／ＳＬｍを総括的に表記する場合には、単にビット線／ＢＬおよびソース線／ＳＬと表記する。

メモリマットＭＴａのビット線ＢＬ１〜ＢＬｍにそれぞれ対応して、ビット線選択ゲートＢＣＳＧｂ１ａ〜ＢＣＳＧｂｍａが配置される。同様に、メモリマットＭＴｂのビット線／ＢＬ１〜／ＢＬｍにそれぞれ対応して、ビット線選択ゲートＢＣＳＧｂ１ｂ〜ＢＣＳＧｂｍｂが配置される。

ビット線選択ゲートＢＣＳＧｂ１ａ〜ＢＣＳＧｂｍａの各々は、ビット線選択ゲートＢＣＳＧｂと同様の構成を有し、データ読出前においては対応するビット線ＢＬを接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線ＢＬをデータバスＤＢと電気的に結合する。

ビット線選択ゲートＢＣＳＧｂ１ｂ〜ＢＣＳＧｂｍｂの各々は、ビット線選択ゲートＢＣＳＧｂと同様の構成を有し、データ読出前においては対応するビット線／ＢＬを接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線／ＢＬをデータバス／ＤＢと電気的に結合する。

メモリマットＭＴａのソース線ＳＬ１〜ＳＬｍにそれぞれ対応して、ソース線選択ゲートＳＣＳＧｂ１ａ〜ＳＣＳＧｂｍａが配置される。同様に、メモリマットＭＴｂのソース線／ＳＬ１〜／ＳＬｍにそれぞれ対応して、ソース線選択ゲートＳＣＳＧｂ１ｂ〜ＳＣＳＧｂｍｂが配置される。

ソース線選択ゲートＳＣＳＧｂ１ａ〜ＳＣＳＧｂｍａおよびＳＣＳＧｂ１ｂ〜ＳＣＳＧｂｍｂの各々は、ソース線選択ゲートＳＣＳＧｂと同様の構成を有し、データ読出前においては対応するソース線ＳＬもしくは／ＳＬを接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するソース線ＳＬもしくは／ＳＬを電源電圧ＶＤＤに駆動する。

データバス対ＤＢＰを構成するデータバスＤＢおよび／ＤＢに対して、図９に示した構成のデータ読出回路５３ｒによって、プリチャージおよびデータ電圧の検知増幅が実行される。

メモリマットＭＴａおよびＭＴｂの各々において、１つのダミー行を形成するように複数のダミーメモリセルＤＭＣが配置される。メモリマットＭＴａに配置される複数のダミーメモリセルは、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬ１〜ＳＬｍとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルＭＣとダミーメモリセルＤＭＣとは、ビット線ＢＬおよびソース線ＳＬ、ならびに、ビット線選択ゲートＢＣＳＧｂおよびソース線選択ゲートＳＣＳＧｂを共有するように効率的に配置される。

同様に、メモリマットＭＴｂに配置される複数のダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍとソース線／ＳＬ１〜／ＳＬｍとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルＭＣとダミーメモリセルＤＭＣとは、ビット線／ＢＬおよびソース線／ＳＬ、ならびに、ビット線選択ゲートＢＣＳＧｂおよびソース線選択ゲートＳＣＳＧｂを共有するように配置される。

メモリマットＭＴａにおいて、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１ａ，ＲＷＬ２ａ，…およびライトワード線ＷＷＬ１ａ，ＷＷＬ２ａ，…が配置される。さらに、ダミー行に対応してダミーリードワード線ＤＲＷＬａおよびダミーライトワード線ＤＷＷＬａが配置される。なお、ダミーメモリセルＤＭＣに対して、磁気的なデータ書込を実行する必要があるとは限らないが、そのような場合においても、メモリセルＭＣが配置される領域との間における形状の連続性を確保するために、ダミーライトワード線ＤＷＷＬａを配置することが望ましい。

同様に、メモリマットＭＴｂにおいて、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１ｂ，ＲＷＬ２ｂ，…およびライトワード線ＷＷＬ１ｂ，ＷＷＬ２ｂ，…が配置される。さらに、ダミー行に対応してダミーリードワード線ＤＲＷＬｂおよびダミーライトワード線ＤＷＷＬｂが配置される。

図１２は、実施の形態１の変形例３に従うデータ読出動作を説明するタイミングチャートである。

図１２を参照して、ダミーリードワード線ＤＲＷＬａおよびＤＲＷＬｂは、データ読出対象となる選択メモリセルが含まれていない、非選択のメモリブロックにおいて活性化される。一方、選択メモリセルが含まれている、選択されたメモリブロックにおいては、行選択結果に対応するリードワード線ＲＷＬが活性化される。

たとえば、選択メモリセルがメモリマットＭＴａの第ｉ行（ｉ：自然数）に属する場合には、選択されたメモリマットＭＴａにおいては、リードワード線ＲＷＬｉａが活性化（Ｈレベル）され、ダミーリードワード線ＤＲＷＬａは非活性状態（Ｌレベル）に維持される。非選択のメモリマットＭＴｂにおいては、ダミーリードワード線ＤＲＷＬｂが活性化されるが、リードワード線ＲＷＬ１ｂ〜ＲＷＬｎｂは、いずれも非活性状態（Ｌレベル）に維持される。

反対に、選択メモリセルがメモリマットＭＴｂの第ｉ行（ｉ：自然数）に属する場合には、選択されたメモリマットＭＴｂにおいては、リードワード線ＲＷＬｉｂが活性化（Ｈレベル）され、ダミーリードワード線ＤＲＷＬｂは非活性状態（Ｌレベル）に維持される。このとき、非選択のメモリマットＭＴａにおいては、ダミーリードワード線ＤＲＷＬａが活性化される一方で、リードワード線ＲＷＬ１ａ〜ＲＷＬｎａは、いずれも非活性状態（Ｌレベル）に維持される。

この結果、選択されたメモリマットにおいては、ビット線およびソース線の各々の間にはメモリセルＭＣが電気的に結合され、非選択のメモリマットにおいては、ビット線およびソース線の各々の間にはダミーメモリセルＤＭＣが電気的に結合される。

さらに、接地電圧ＶＳＳにプリチャージされた各ビット線ＢＬ，／ＢＬおよび各ソース線ＳＬ，／ＳＬのうちから、選択列に対応するビット線ＢＬｊおよび／ＢＬｊが、データバスＤＢおよび／ＤＢとそれぞれ結合され、選択列に対応するソース線ＳＬｊおよび／ＳＬｊが、電源電圧ＶＤＤに駆動される。

図１２においては、メモリマットＭＴａが選択された場合、すなわちビット線ＢＬｊおよびデータバスＤＢに選択メモリセルが結合され、ビット線／ＢＬｊおよびデータバス／ＤＢにダミーメモリセルＤＭＣが結合された場合の電圧波形が示される。

選択列に対応するビット線ＢＬｊ，／ＢＬｊおよびソース線ＳＬｊ，／ＳＬｊならびに、データバスＤＢ，／ＤＢの電圧変化は、図１０の場合と同様であるので、詳細な説明は繰り返さない。

したがって、実施の形態１の変形例２と同様に、データ読出回路５３ｒの電圧検知タイミング、すなわちトリガパルスφｒの活性化タイミングの変動が生じても、データ読出マージンを確保することができる。

さらに、実施の形態１の変形例２の構成と比較して、ダミーメモリセル専用のダミービット線ＤＢＬ、ダミーソース線ＤＳＬおよびこれらに対応した選択ゲートを設ける必要がないので、デバイスの小型化を図ることができる。

また、メモリマットＭＴａ，ＭＴｂのそれぞれに対して、対を成すように配置される、ビット線ＢＬと／ＢＬ、ソース線ＳＬと／ＳＬ、およびデータバスＤＢと／ＤＢとの単位長当たりの電気抵抗値が同様となるように、それらの材質・断面形状・断面積等を同様に設計すれば、特別な配慮を行なうことなく、データ読出回路５３ｒと接地電圧ＶＳＳとの間に形成される、選択メモリセルを含む第１の電流パスと、ダミーメモリセルＤＭＣを含む第２の電流パスとの電気抵抗値を揃えて、参照電圧ＶＲＥＦを正確に生成できる。

［実施の形態１の変形例４］
実施の形態１の変形例４においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。

図１３は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例４に従う構成を示す概念図である。

図１３を参照して、実施の形態１の変形例４に従う構成においては、メモリセル列のそれぞれに対応して、ビット線対ＢＬＰおよびソース線ＳＬが配置される。ビット線対ＢＬ
Ｐは、相補のビット線ＢＬおよび／ＢＬから構成される。

図１３においては、第１番目のメモリセル列に対応して配置される、ビット線ＢＬ１および／ＢＬ１によって構成されるビット線対ＢＬＰ１と、ソース線ＳＬ１とが代表的に示される。

ビット線ＢＬ１および／ＢＬ１にそれぞれ対応して、ビット線選択ゲートＢＣＳＧｂ１および／ＢＣＳＧｂ１がそれぞれ配置される。ビット線選択ゲートＢＣＳＧｂ１は、ビット線選択ゲートＢＣＳＧｂと同様の構成を有し、データ読出前においてビット線ＢＬ１を接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線ＢＬ１をデータバスＤＢと電気的に結合する。

ビット線選択ゲート／ＢＣＳＧｂ１は、ビット線選択ゲートＢＣＳＧｂと同様の構成を有し、データ読出前においてビット線／ＢＬ１を接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線／ＢＬ１をデータバス／ＤＢと電気的に結合する。

ソース線ＳＬ１に対応して、ソース線選択ゲートＳＣＳＧｂ１が配置される。ソース線選択ゲートＳＣＳＧｂは、ソース線選択ゲートＳＣＳＧｂと同様の構成を有し、データ読出前においてソース線ＳＬ１を接地電圧ＶＳＳにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ソース線ＳＬ１を電源電圧ＶＤＤに駆動する。

以降のメモリセル列に対しても、同様に、ビット線対、ビット線対を構成する相補のビット線にそれぞれ対応するビット線選択ゲート、ソース線およびソース線選択ゲートが配置される。

データバス対ＤＢＰを構成するデータバスＤＢおよび／ＤＢに対して、図９に示した構成のデータ読出回路５３ｒによって、プリチャージおよびデータ電圧の検知増幅が実行される。

メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１ａ，ＲＷＬ２ａ，…およびライトワード線ＷＷＬ１，ＷＷＬ２，…が配置される。メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつとソース線ＳＬとの間に設けられる。たとえば、第１列に属するメモリセルＭＣについて説明すれば、第１行目のメモリセルは、ビット線ＢＬ１とソース線ＳＬ１との間に設けられ、第２行目のメモリセルは、ビット線／ＢＬ１とソース線ＳＬ１との間に設けられる。以下同様に、メモリセルＭＣの各々は、奇数行においてビット線ＢＬとソース線ＳＬとの間に設けられ、偶数行においてビット線／ＢＬとソース線との間に設けられる。

この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、各メモリセル列において、ビット線ＢＬおよびソース線ＳＬの間、もしくはビット線／ＢＬおよびソース線ＳＬの間にメモリセルＭＣが結合される。

ダミーメモリセルＤＭＣは、２つのダミー行を形成するように配置される。ダミー行にそれぞれ対応して、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１と、ダミーライトワード線ＤＷＷＬ０およびＤＷＷＬ１とが配置される。既に説明したように、メモリセルＭＣが配置される領域との間における形状の連続性を考慮して、ダミーライトワード線ＤＷＷＬ０，ＤＷＷＬ１は配置される。

各メモリセル列において、ダミーメモリセルＤＭＣは、ビット線ＢＬおよび／ＢＬとソース線ＳＬとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルＭＣとダミーメモリセルＤＭＣとは、ビット線ＢＬ，／ＢＬおよびソース線ＳＬ、ならびに、ビット線選択ゲートＢＣＳＧｂ，／ＢＣＳＧｂおよびソース線選択ゲートＳＣＳＧｂを共有するように効率的に配置される。

図１４は、実施の形態１の変形例４に従うデータ読出動作を説明するタイミングチャートである。

図１４を参照して、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１は、各ビット線対において、ビット線ＢＬおよび／ＢＬのうちメモリセルＭＣと結合されていない一方をダミーメモリセルＤＭＣと結合するように選択的に活性化される。

すなわち、奇数行が選択された場合には、ダミーリードワード線ＤＲＷＬ１が活性化され、偶数行が選択された場合には、ダミーリードワード線ＤＲＷＬ０が活性化される。この結果、各ビット線対において、ビット線ＢＬおよび／ＢＬとソース線ＳＬとの間には、メモリセルＭＣおよびダミーメモリセルＤＭＣとの一方ずつがそれぞれ結合される。

図１４においては、一例として、第ｉ行（ｉ：奇数）が選択されたものとする。この結果、各メモリセル列において、ビット線ＢＬとソース線ＳＬとの間にメモリセルＭＣが電気的に結合され、ビット線／ＢＬとソース線ＳＬとの間にはダミーメモリセルＤＭＣが電気的に結合される。

さらに、接地電圧ＶＳＳにプリチャージされた各ビット線ＢＬ，／ＢＬおよび各ソース線ＳＬのうちから、選択列に対応するビット線ＢＬｊおよび／ＢＬｊが、データバスＤＢおよび／ＤＢとそれぞれ結合され、選択列に対応するソース線ＳＬｊが、電源電圧ＶＤＤに駆動される。

選択列に対応するビット線ＢＬｊ，／ＢＬｊおよびソース線ＳＬｊ，／ＳＬｊならびに、データバスＤＢ，／ＤＢの電圧変化は、図１０および１２の場合と同様であるので、詳細な説明は繰り返さない。

したがって、実施の形態１の変形例３に従う構成と同様に、データ読出回路５３ｒの電圧検知タイミングの変動が生じても、データ読出マージンを確保可能であるとともに、ソース線、ビット線対およびこれらに対応した選択ゲートをメモリセルＭＣと共有して、デバイスの小型化を図ることができる。また、特別な配慮を行なうことなく、データ読出回路５３ｒと接地電圧ＶＳＳとの間に形成される、選択メモリセルを含む第１の電流パスと、ダミーメモリセルＤＭＣを含む第２の電流パスとの電気抵抗値を容易に揃えて、参照電圧ＶＲＥＦを正確に生成できる。

さらに、実施の形態１の変形例４に従う構成においては、折返し型ビット線構成に基づくデータ読出が実行できるため、ビット線対ＢＬＰおよびデータバス対ＤＢＰに対する電気的なノイズへの耐性を高めることができる。

［実施の形態２］
実施の形態２においては、メモリセルに対するデータ書込動作を安定化するようにデータ書込電流を供給する構成について説明する。

図１５は、メモリアレイ１０およびその周辺回路の実施の形態２に従う構成を示す概念図である。

図１５を参照して、メモリアレイ１０における、メモリセルＭＣ、リードワード線ＲＷＬ、ビット線対ＢＬＰ、ソース線ＳＬ等、およびデータ読出に関する回路群の構成は、図１３に示した構成と同様であるので、詳細な説明は繰り返さない。

図１５には、データ書込電流を流すためのワード線電流制御回路４０およびデータ書込回路５１ｗがさらに示される。さらに、各ビット線対に対応して、ビット線結合トランジスタ６２が設けられる。ビット線結合トランジスタ６２は、メモリアレイ１０を挟んで、ビット線選択ゲートＢＣＧＳｂおよびソース線選択ゲートＳＣＳＧｂと反対側の領域に配置される。図１５においては、ビット線対ＢＬＰ１に対応するビット線結合トランジスタ６２−１が代表的に示される。

ビット線結合トランジスタ６２は、データ書込時において、対応するビット線対を構成する相補のビット線の一端同士を電気的に結合する。たとえば、ビット線結合トランジスタ６２−１は、データ書込時にＨレベルに活性化される制御信号ＷＥに応答して、ビット線ＢＬ１および／ＢＬ１を電気的に結合する。

ワード線電流制御回路４０は、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、ライトワード線ＷＷＬの各々を接地電圧ＶＳＳと結合する。ワード線ドライバ３０は、行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを電源電圧ＶＤＤと電気的に結合することによって活性化する。したがって、ワード線ドライバ３０による選択的なライトワード線ＷＷＬの活性化に応答して、ワード線ドライバ３０からワード線電流制御回路４０へ向かう方向に、データ書込電流Ｉｐを流すことができる。

図１６は、データ書込回路５１ｗの構成を示す回路図である。
図１６を参照して、データ書込回路５１ｗは、制御信号ＷＥに応答して動作する。データ書込回路５１ｗは、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源１５３とを含む。

データ書込回路５１ｗは、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電圧レベルを反転してデータバスＤＢに伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５４の出力を反転して、データバス／ＤＢに伝達する。

したがって、データ書込回路５１ｗは、書込データＤＩＮの電圧レベルに応じて、データバスＤＢおよび／ＤＢの電圧を電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方ずつに設定する。

再び図１５を参照して、データ書込時においても、選択列に対応するコラム選択線ＣＳＬがＨレベルに活性化される。これに応答して、選択列に対応するビット線ＢＬおよび／ＢＬは、データ書込回路５１ｗによって書込データＤＩＮのレベルに応じた電圧に設定されたデータバスＤＢおよび／ＤＢとそれぞれ電気的に結合される。

既に説明したように、各メモリセル列において、ビット線ＢＬおよび／ＢＬは、ビット線結合トランジスタ６２によって一端同士が電気的に結合されている。したがって、選択列においては、対応するコラム選択線ＣＳＬの活性化（Ｈレベル）に応答して、データ書込回路５１ｗ〜データバスＤＢ（／ＤＢ）〜ビット線選択ゲートＢＣＳＧｂ（／ＢＣＳＧｂ）〜ビット線ＢＬ（／ＢＬ）〜ビット線結合トランジスタ６２〜ビット線／ＢＬ（ＢＬ）〜ビット線選択ゲート／ＢＣＳＧｂ（ＢＣＳＧｂ）〜データバス／ＤＢ（ＤＢ）〜データ書込回路５１ｗで形成される往復電流パスに、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

ワード線ドライバ３０は、内部クロックＣＬＫに応答したタイミングで、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを行選択結果に基づいて選択的に活性化する。これに対して、列デコーダ２５は、コラム選択クロック／ＣＳに応答したタイミングで、コラム選択線ＣＳＬを列選択結果に基づいて選択的に活性化する。

図１７は、コラム選択クロック生成回路２００の構成を示す回路図である。
図１７を参照して、コラム選択クロック生成回路２００は、複数のインバータで構成される遅延段２０２と、論理ゲート２０３および２０４とを含む。

遅延段２０２は、内部クロックＣＬＫを所定の遅延時間ΔＴＷ遅延させる。論理ゲート２０３は、遅延段２０２によって遅延された内部クロックと、制御信号／ＷＥとのＯＲ論理演算結果を出力する。制御信号／ＷＥは、データ書込時およびデータ読出時のそれぞれにおいて、活性状態（Ｌレベル）および非活性状態（Ｈレベル）に設定される。論理ゲート２０４は、論理ゲート２０３の出力と内部クロックＣＬＫとのＮＡＮＤ論理演算結果を、コラム選択クロック／ＣＳとして出力する。

図１８は、コラム選択クロックの位相変化を説明するタイミングチャートである。
図１８を参照して、データ読出時においては、制御信号／ＷＥはＨレベルに設定されるので、論理ゲート２０３は、常にＨレベルを出力する。この結果、コラム選択クロック／ＣＳは、内部クロックＣＬＫの反転信号に相当する。したがって、内部クロックＣＬＫおよびコラム選択クロック／ＣＳの活性化タイミングは同様である。

これに対して、データ書込時においては、制御信号／ＷＥはＬレベルに設定されるので、論理ゲート２０３は、遅延段２０２によって遅延された内部クロックを出力する。この結果、コラム選択クロック／ＣＳの活性化タイミングは、内部クロックＣＬＫよりも、遅延段２０４による遅延時間ΔＴＷだけ遅く設定される。

図１９は、実施の形態２に従うデータ読出およびデータ書込動作を説明するタイミングチャートである。

図１９を参照して、時刻ｔｓにおいてデータ読出動作が開始された後、時刻ｔ０において、ワード線ドライバ３０は、内部クロックＣＬＫに基づいて、選択行に対応するリードワード線ＲＷＬｉを活性化する。同様に、列デコーダ２５は、内部クロックＣＬＫとほぼ同様の活性化タイミングを有するコラム選択クロック／ＣＳに基づいて、時刻ｔ０とほぼ同様のタイミングにおいて、選択列に対応するコラム選択線ＣＳＬｊを活性化する。

リードワード線ＲＷＬおよびコラム選択線ＣＳＬの活性化に応答して、メモリセルにセンス電流（データ読出電流）が流されて、選択列に対応するビット線ＢＬｊ，／ＢＬｊおよびソース線ＳＬｊにおいて、図１４と同様の電圧変化が生じ、実施の形態１の変形例４と同様のデータ読出が実行される。

すなわち、データ読出時には、リードワード線ＲＷＬおよびコラム選択線ＣＳＬの活性化は、同様のタイミングに基づいて決定される。すなわち、リードワード線ＲＷＬとコラム選択線ＣＳＬとの活性化順序に特に制約は設けられず、アクセスを高速化するために、それぞれは最速のタイミングで活性化される。

データ書込時においても、ワード線ドライバ３０は、データ読出時と同様に、
内部クロックＣＬＫに基づいたタイミングで動作する。よって、時刻ｔｓにおいてデータ書込動作が開始された後、データ読出時と同様の時刻ｔ０において、ワード線ドライバ３０は、選択行に対応するライトワード線ＷＷＬｉを活性化する。これに応答して、ライトワード線ＷＷＬｉに対するデータ書込電流の供給が開始される。

一方、列デコーダ２５は、内部クロックＣＬＫよりもΔＴＷ遅れた活性化タイミングを有するコラム選択クロック／ＣＳに基づいて、時刻ｔ０よりも後の時刻ｔ３において、選択列に対応するコラム選択線ＣＳＬｊを活性化する。これに応答して、選択列に対応するビット線ＢＬｊおよび／ＢＬｊは、データバスＤＢおよび／ＤＢを介して電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方ずつに設定されて、ビット線に対するデータ書込電流の供給が開始される。

このように、データ書込時においては、選択列に対応するビット線に対してデータ書込電流の供給が開始されるタイミングは、ライトワード線に対してデータ書込電流の供給が開始されるタイミングよりも、意図的に遅く設定される。すなわち、データ書込電流の供給開始タイミングは、段階的に設定される。

この結果、選択メモリセルに対しては、まずライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって生じるデータ書込磁界が印加された後で、ビット線ＢＬを流れるデータ書込電流±Ｉｗによって生じるデータ書込磁界がさらに印加される。

次に、上述したようなデータ書込電流の段階的な供給と、メモリセルに対する磁気的なデータ書込特性との関係について説明する。

図２０は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図２０を参照して、磁気トンネル接合部ＭＴＪに相当するトンネル磁気抵抗素子ＴＭＲは、反強磁性体層１０１と、反強磁性体層１０１上に形成される、一定方向の固定磁界を有する固定磁気層１０２の一部領域と、印加磁界によって磁化される自由磁気層１０３と、固定磁気層１０２および自由磁気層１０３の間に形成される絶縁体膜であるトンネルバリア１０４と、コンタクト電極１０５とを含む。

反強磁性体層１０１、固定磁気層１０２および自由磁気層１０３は、ＦｅＭｎ，ＮｉＦｅ等の適当な磁性材料によって形成される。トンネルバリア１０４は、Ａｌ2Ｏ3等によって形成される。

トンネル磁気抵抗素子ＴＭＲは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル１０６を介して上部配線と電気的に結合される。コンタクト電極１０５は、下部配線（図示せず）と電気的に結合される。たとえば、上部配線はビット線ＢＬに相当し、下部配線は、アクセストランジスタＡＴＲと結合される金属配線に相当する。

このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子ＴＭＲを電気的に結合することができる。

図２１は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図２１には、一例として、トンネル磁気抵抗素子ＴＭＲが長方形形状で設けられた場合における自由磁気層１０３の平面図が示される。

図２１を参照して、長方形形状の自由磁気層１０３においては、長さ方向（図２１における左右方向）に磁化容易軸（ＥＡ：Easy Axis）が形成され、幅方向（図２１における上下方向）に磁化困難軸（ＨＡ：Hard Axis）が形成される。

ビット線ＢＬを流れるデータ書込電流によって発生するデータ書込磁界は、磁化容易軸（ＥＡ）に沿った方向を有する。一方、ライトワード線ＷＷＬを流れるデータ書込電流によって発生するデータ書込磁界は、磁化困難軸（ＨＡ）に沿った方向を有する。データ書込磁界の方向を上記とするために、たとえば長方形形状のメモリセルに対しては、ライトワード線ＷＷＬは長辺方向に沿って配置され、ビット線ＢＬは短辺方向に沿って配置される。

中央部付近の磁化容易軸領域１０７においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域１０８，１０９においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。

図２２および図２３には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。

図２２を参照して、磁化容易軸領域１０７は、磁化容易軸方向の所定磁界＋Ｈｃよりも大きい＋方向の磁界が印加された場合に＋Ｍｃに磁化され、所定磁界−Ｈｃよりも大きい−方向の磁界が印加された場合に−Ｍｃに磁化される。したがって、−Ｈｃ〜＋Ｈｃの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。

図２３を参照して、磁化困難軸領域１０８，１０９は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が２値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。

図２４は、データ書込時における自由磁気層の磁化を説明する概念図である。
図２４を参照して、メモリセルに対して安定的にデータを書込むためには、図２４（ａ）もしくは（ｂ）に示すように、自由磁気層の磁化容易軸領域１０７を磁化容易軸に沿った一方向に一様に磁化するとともに、磁化困難軸領域１０８，１０９を磁化困難容易軸に沿った一方向に一様に磁化する必要がある。

上述したように、コラム選択線ＣＳＬの活性化タイミングをライトワード線ＷＷＬよりも遅らせることによって、磁化困難軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をライトワード線ＷＷＬに流して、磁化困難軸領域１０８，１０９における磁化方向を一方向（図２４（ａ），（ｂ）においては上向き）に揃えた後に、磁化容易軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をビット線ＢＬに供給することができる。この結果、図２４（ａ），（ｂ）に示すように、書込データのレベル対応する、磁化容易軸に沿った一方向に、磁化容易軸領域１０７を一様に磁化して、データ記憶に望ましい磁化状態を得ることができる。

これに対して、ライトワード線ＷＷＬとコラム選択線ＣＳＬとをほぼ同時に活性化、あるいはコラム選択線ＣＳＬをライトワード線ＷＷＬよりも早く活性化した場合には、自由磁気層が多安定状態に陥り、図２４（ｃ），（ｄ），（ｅ）に示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。この結果、データ書込後における自由磁気層の磁化方向は、図２４（ａ）もしくは（ｂ）に示されるような、想定されている向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってＭＲＡＭデバイスの動作安定性が損なわれる。

すなわち、実施の形態２に示すような、磁化困難軸方向に沿った磁界を発生させるデータ書込電流を流した後に、磁化容易軸方向に沿った磁界を発生させるデータ書込電流を流すように、データ書込電流の供給開始タイミングを段階的に設定することによって、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。

また、選択列に対応するビット線に着目すれば、コラム選択クロック／ＣＳの活性化タイミングをデータ読出時とデータ書込時とで切替えることで、データ書込動作が開始されてからデータ書込電流が流れるまでの時間（図１９におけるｔｓ〜ｔ３）は、データ読出動作が開始されてからセンス電流が流れるまでの時間（図１９におけるｔｓ〜ｔ０）よりも長く設定される。すなわち、データ書込時には意図的にデータ書込電流の供給タイミングを遅らせる一方で、データ読出時には最速のタイミングでセンス電流の供給を開始することによって、安定的なデータ書込と高速なデータ読出とを両立することができる。

なお、図１６においては、図１４に示した実施の形態１の変形例４に従う構成をべースとして、実施の形態２に従うデータ書込電流の供給を行なうための構成について説明したが、メモリアレイおよびデータ読出に間連する周辺回路の構成に依存することなく、実施の形態２に従う構成を適用することが可能である。

［実施の形態３］
実施の形態３においては、データ書込電流を効率的に供給するための構成について説明する。

図２５は、メモリアレイ１０およびその周辺回路の実施の形態３に従う構成を示す概念図である。

図２５を参照して、ｎ行×ｍ列に配列されるメモリセルＭＣを有するメモリアレイ１０において、メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１，ＲＷＬ２，…およびライトワード線ＷＷＬ１，ＷＷＬ２，…がそれぞれ設けられる。また、メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよびソース線ＳＬ１〜ＳＬｍがそれぞれ設けられる。

ワード線電流制御回路４０は、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合する。

メモリアレイ１０と隣接する領域に、リードワード線ＲＷＬおよびライトワード線ＷＷＬと同一方向に沿ってデータバスＤＢおよび／ＤＢで構成されるデータバス対ＤＢＰが設けられる。

メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍが配置される。

コラム選択ゲートＣＳＧ１〜ＣＳＧｍと、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍとは、メモリアレイ１０を挟んで互いに反対側の領域に配置される。

以下において、ライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを総括的に表現する場合には、符号ＷＣＳＬ、ＣＳＧおよびＷＣＳＧを用いてそれぞれ表記することとし、特定のライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを示す場合には、これらの符号に添字を付してＷＣＳＬ１、ＣＳＧ１およびＷＣＳＧ１のように表記することとする。

データ書込時において、列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｍおよびライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本ずつをＨレベルに活性化する。データ読出時においては、列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本が活性化される。すなわち、データ読出時においては、列選択結果にかかわらず、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの各々は、非活性状態（Ｌレベル）に維持される。

対応するコラム選択線ＣＳＬが活性化された場合において、コラム選択ゲートＣＳＧは、対応するビット線ＢＬおよびソース線ＳＬを、データバスＤＢおよび／ＤＢと結合する。この結果、データバスＤＢおよび／ＤＢは、選択列に対応するビット線ＢＬおよびソース線ＳＬとそれぞれ電気的に結合される。

ライトコラム選択ゲートＷＣＳＧは、対応するライトコラム選択線ＷＣＳＬが活性化された場合において、対応するビット線ＢＬおよびソース線ＳＬの一端同士を電気的に結合する。

データ書込時において、ワード線ドライバ３０は、選択行に対応するライトワード線ＷＷＬを活性化して、データ書込電流を流す。さらに、データ書込回路５１ｗは、データ書込電流を供給するために、データバスＤＢおよび／ＤＢを、接地電圧ＶＳＳおよび電源電圧ＶＤＤの一方ずつに設定する。

選択列において、ビット線ＢＬおよびソース線ＳＬは、コラム選択ゲートＣＳＧによってデータバスＤＢおよび／ＤＢと結合され、さらに、ビット線ＢＬおよびソース線ＳＬの一端同士は、ライトコラム選択ゲートＷＣＳＧによって結合される。

この結果、データ書込回路５１ｗ〜データバスＤＢ〜ビット線ＢＬ〜ライトコラム選択ゲートＷＣＳＧ〜ソース線ＳＬ〜データバス／ＤＢ〜データ書込回路５１ｗの往復電流パスを形成して、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

このように、データ書込時においては、選択列に対応するビット線ＢＬおよびソース線ＳＬには互いに逆方向の電流が流されるが、ビット線ＢＬおよびソース線ＳＬを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部ＭＴＪにおいて、同一方向となるように、ビット線ＢＬおよびソース線ＳＬの配置は考慮される。

図２６は、図２５に示されるビット線およびソース線の配置を示す構造図である。
図２６を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成されたソース線ＳＬと結合される。

ビット線ＢＬは、第２の金属配線層Ｍ２に形成され、磁気トンネル接合部ＭＴＪと結合される。ライトワード線ＷＷＬは、第３の金属配線層Ｍ３に形成される。ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。

一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。

アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０、第１金属配線層Ｍ１およびバリアメタル１４０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。

このように、ビット線ＢＬおよびソース線ＳＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。したがって、データ書込時において、ビット線ＢＬおよびソース線ＳＬをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部ＭＴＪに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ビット線ＢＬを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。

再び図２５を参照して、データ読出回路５４ｒは、データバスＤＢに対応して設けられるデータ読出回路５１ｒに加えて、データバス／ＤＢに対応して設けられる、プリチャージトランジスタ５９ａおよび駆動トランジスタ５９ｂとを有する。

データ読出回路５１ｒの構成は、図３に示したとおりであるので、詳細な説明は繰り返さない。データ読出回路５１ｒは、データ読出前にデータバスＤＢを電源電圧ＶＤＤにプリチャージする。データバス／ＤＢも、データバスＤＢと同様のタイミングで、プリチャージトランジスタ５９ａによって電源電圧ＶＤＤにプリチャージされる。同様に、各ビット線ＢＬも、データ読出前において、電源電圧ＶＤＤにプリチャージされる。

データ読出時には、プリチャージトランジスタ５９ａがオフする一方で、制御信号ＲＥに応答して駆動トランジスタ５９ｂがオンする。また、各ライトコラム選択ゲートＷＣＳＧはオフされる。

選択列に対応するコラム選択ゲートＣＳＧによって、データバスＤＢおよび／ＤＢが、選択列のビット線ＢＬおよびソース線ＳＬと結合されると、ソース線ＳＬが接地電圧ＶＳＳに駆動されて、選択メモリセルと結合されたデータバスＤＢには、図４に示したのと同様の電圧変化が生じる。この結果、実施の形態１と同様のデータ読出を実行することができる。

なお、データバスＤＢのプリチャージ電圧を接地電圧ＶＳＳとするともに、データ読出時に選択列のビット線ＢＬおよびソース線ＳＬを電源電圧ＶＤＤに駆動してデータ読出を実行することも可能である。この場合には、データ読出回路５４ｒにおいて、データ読出回路５１ｒに代えて図６に示したデータ読出回路５２ｒを配置するとともに、プリチャージトランジスタ５９ａを接地電圧ＶＳＳとデータバス／ＤＢとの間に配置し、さらに駆動トランジスタ５９ｂを電源電圧ＶＤＤとデータバス／ＤＢとの間に配置すればよい。この際には、プリチャージトランジスタ５９ａおよび駆動トランジスタ５９ｂは、Ｎ型およびＰ型のＭＯＳトランジスタを用いることが望ましい。

［実施の形態３の変形例１］
図２７は、メモリアレイ１０およびその周辺回路の実施の形態３の変形例１に従う構成を示す概念図である。

図２７を参照して、ｎ行×ｍ列に配列されるメモリセルＭＣを有するメモリアレイ１０において、各メモリセル行に対応して、リードワード線ＲＷＬ、ライトワード線ＷＷＬおよびソース線ＳＬが設けられる。また、各メモリセル列に対応して、ビット線ＢＬが設けられる。

図２７には、第１行と、第１、２およびｍ列とに対応する、ライトワード線ＷＷＬ１、リードワード線ＲＷＬ１、ソース線ＳＬ１と、ビット線ＢＬ１，ＢＬ２，ＢＬｍと、これらに対応する一部のメモリセルが代表的に示される。

各ソース線ＳＬは、ワード線ドライバ３０側の一端において、接地電圧ＶＳＳと結合される。また、各ソース線ＳＬの他端は、同一行に対応するライトワード線ＷＷＬと、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において電気的に結合される。また、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合するためのワード線電流制御回路４０の配置は省略される。

データ書込時において、ワード線ドライバ３０は、選択行に対応するライトワード線ＷＷＬをＨレベル（電源電圧ＶＤＤ）に活性化する。したがって、選択行において、ワード線ドライバ３０〜ライトワード線ＷＷＬ〜結合部（ワード線ドライバ３０の反対側）〜ソース線ＳＬ〜接地電圧ＶＳＳ（ワード線ドライバ３０側）の往復電流パスを形成して、ライトワード線ＷＷＬに一定方向のデータ書込電流Ｉｐが流される。

このように、データ書込時においては、選択行に対応するライトワード線ＷＷＬおよびソース線ＳＬには互いに逆方向の電流が流されるが、ライトワード線ＷＷＬＬおよびソース線ＳＬを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部ＭＴＪにおいて、同一方向となるように、ライトワード線ＷＷＬおよびソース線ＳＬの配置は考慮される。

図２８は、図２７に示されるライトワード線およびソース線の配置を示す構造図である。

図２８を参照して、アクセストランジスタＡＴＲ、磁気トンネル接合部ＭＴＪ，ソース線ＳＬ、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬは、図２６と同様に配置される。したがって、ライトワード線ＷＷＬおよびソース線ＳＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。

この結果、データ書込時において、ライトワード線ＷＷＬおよびソース線ＳＬをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部ＭＴＪに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ライトワード線ＷＷＬを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。

再び図２７を参照して、メモリアレイ１０を挟んで互いに反対側の領域において、リードワード線ＲＷＬおよびライトワード線ＷＷＬと同一方向に沿って、データバスＤＢおよび／ＤＢが設けられる。

コラム選択ゲートＣＳＧは、データバスＤＢとビット線ＢＬの各々との間に配置される。ライトコラム選択ゲートＷＣＳＧは、データバス／ＤＢとビット線ＢＬの各々との間に配置される。コラム選択ゲートＣＳＧおよびライトコラム選択ゲートＷＣＳＧは、対応するコラム選択線ＣＳＬおよびライトコラム選択線ＷＣＳＬの活性化にそれぞれ応答してオンする。

データ書込時において、選択列にビット線ＢＬは、データバスＤＢおよび／ＤＢの間に電気的に結合される。データ書込回路５１ｗは、データ書込電流を供給するために、データバスＤＢおよび／ＤＢを、接地電圧ＶＳＳおよび電源電圧ＶＤＤの一方ずつに設定する。この結果、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

データ読出回路５５ｒは、データバスＤＢの電圧変化に基づいて読出データＤＯＵＴを生成する。

図２９は、データ読出回路５５ｒの構成を示す回路図である。
図２９を参照して、データ読出回路５５ｒは、データ読出時において活性化される制御信号ＲＥに応答して動作する。

データ読出回路５５ｒは、電源電圧ＶＤＤを受けてノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、ノードＮｓ１とデータバスＤＢとの間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、ノードＮｓ２と接地電圧ＶＳＳとの間に直列に結合される、Ｎ型ＭＯＳトランジスタ１６４および抵抗１６８と、ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。

トランジスタ１６３および１６４のゲートには、所定電圧Ｖｒが与えられる。電流源１６１および１６２の供給電流量および所定電圧Ｖｒは、センス電流Ｉｓの設計値に応じて設定される。抵抗１６６および１６７は、ノードＮｓ１およびＮｓ２を接地電圧ＶＳＳにプルダウンするために設けられる。

このような構成とすることにより、データ読出回路５５ｒは、データ読出時において、データバスＤＢに一定のセンス電流Ｉｓを供給する。データ読出時においては、各ライトコラム選択ゲートＷＣＳＧはオフされるので、データ読出回路５５ｒと接地電圧ＶＳＳとの間に形成される、データ読出回路５５ｒ〜データバスＤＢ〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ〜選択メモリセル〜ソース線ＳＬ〜接地電圧ＶＳＳの電流パスにセンス電流Ｉｓが流される。

これに応じて、選択メモリセルの記憶データレベルに応じて発生するビット線ＢＬの電圧変化を、ノードＮｓ１に伝達することができる。抵抗１６８の電気抵抗値Ｒｒｅｆを、図８し示したダミー抵抗ＭＴＪｄと同様に設計することによって、参照電圧ＶＲＥＦをノードＮｓ２に生成することができる。

したがって、データ読出回路５５ｒは、ノードＮｓ１およびＮｓ２の電圧差を増幅することによって、選択メモリセルの記憶データレベルを読出すことができる。

［実施の形態３の変形例２］
図３０は、メモリアレイ１０およびその周辺回路の実施の形態３の変形例２に従う構成を示す概念図である。

図３０を参照して、実施の形態３の変形例２に従う構成においては、ライトワード線ＷＷＬによって、データ読出時におけるソース線ＳＬの機能が兼ねられる。ライトワード線ＷＷＬの各々は、ワード線電流制御回路４０によって、接地電圧ＶＳＳと結合される。また、ワード線ドライバ３０は、データ読出時において、各ライトワード線ＷＷＬの一端側を接地電圧ＶＳＳと結合して、それらの非活性状態（Ｌレベル）を維持する。

したがって、ソース線ＳＬの配置を省略しても、選択行に属するメモリセルをビット線ＢＬ１〜ＢＬｍのそれぞれと接地電圧ＶＳＳとの間に電気的に結合して、図２７と同様のデータ読出を実行することができる。この結果、配線数の削減によって、デバイスの小型化および製造プロセスの簡易化が図られる。

データ書込時においては、ワード線ドライバ３０は、図２５の場合と同様に、ライトワード線ＷＷＬの一端側を電源電圧ＶＤＤと結合して活性化する。活性化されたライトワード線ＷＷＬには、ワード線ドライバ３０からワード線電流制御回路４０に向かう方向にデータ書込電流が流される。

ビット線ＢＬに対するデータ書込電流の供給は、図２７と同様に配置された、データ書込回路５１ｗ、コラム選択ゲートＣＳＧ、ライトコラム選択ゲートＷＣＳＧおよびデータバスＤＢ，／ＤＢによって、実施の形態３の変形例１と同様に実行される。

［実施の形態３の変形例３］
図３１は、メモリアレイ１０およびその周辺回路の実施の形態３の変形例３に従う構成を示す概念図である。

図３１を参照して、実施の形態３の変形例３に従う構成においては、図３０に示した構成に加えて、各ライトワード線ＷＷＬに対応して、複数の他のライトワード線との間に結合される、ライトワード線結合スイッチが配置される。

図３１に示す構成においては、一例として、隣接する２本のライトワード線ＷＷＬの間ごとにライトワード線結合スイッチが配置される。すなわち、代表的に例示される第ｊ行目のライトワード線ＷＷＬｊに対しては、隣接するライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１との間に、ライトワード線結合スイッチ２１０−ｊおよび２１０−（ｊ＋１）が配置される。

さらに、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合するためのワード線電流制御回路４０の配置は省略される。

各ライトワード線結合スイッチは、自らが結合される２本のライトワード線のうちのいずれか一方が選択行に相当する場合にオンする。たとえば、ライトワード線結合スイッチ２１０−ｊは、論理ゲート２１２−ｊの出力がＨレベルとなった場合にオンする。論理ゲート２１２−ｊは、第（ｊ−１）行および第ｊ行が、データ書込時に選択された場合にそれぞれ活性化（Ｈレベル）されるライトロウデコード信号ＷＲＤｊ−１およびＷＲＤｊの間のＯＲ論理演算結果を出力する。

この結果、ライトワード線結合スイッチ２１０−ｊは、データ書込時に第（ｊ−１）行もしくは第ｊ行が選択されたときに、ライトワード線ＷＷＬｊとＷＷＬｊ−１とを電気的に結合する。互いに隣接する２本ずつのライトワード線ＷＷＬの間に、同様のライトワード線結合スイッチが配置される。

したがって、たとえば第ｊ行がデータ書込時に選択された場合には、ライトワード線ＷＷＬｊは、ライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１と電気的に結合される。選択行に対応するライトワード線ＷＷＬｊは、ワード線ドライバ３０によって活性化されて、その一端側が電源電圧ＶＤＤと結合される。一方、ライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１は、非選択行に対応しているので、それぞれの一端側は、ワード線ドライバ３０によって接地電圧ＶＳＳと結合される。。

したがって、選択行のライトワード線ＷＷＬｊを流れるデータ書込電流Ｉｐのリターンパスを、非選択行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１を用いて形成することができる。すなわち、非選択行のライトワード線ＷＷＬｊ−１およびＷＷＬｊ＋１の各々には、−Ｉｐ／２ずつのリターン電流が流される。

このように、選択行に対応するライトワード線と、非選択行に対応する複数本のワード線とを、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域で電気的に結合することによって、データ書込電流Ｉｐのリターンパスを形成する。このとき、非選択行のライトワード線によって、選択メモリセルに印加される磁界は、図２７においてソース線ＳＬによって生じる磁界と同様に、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行および非選択行にそれぞれ対応するライトワード線によって印加される磁界同士は、互いに打ち消し合う。

この結果、データ書込時において、ライトワード線ＷＷＬを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。

また、非選択のライトワード線ＷＷＬを複数本用いて、データ書込電流Ｉｐのリターンパスを形成することによって、非選択行のライトワード線ＷＷＬの各々に流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。

なお、図３１においては、各ライトワード線ＷＷＬに対して、隣接する２本のライトワード線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のライトワード線ＷＷＬとの間に配置することができる。

［実施の形態３の変形例４］
図３２は、メモリアレイ１０およびその周辺回路の実施の形態３の変形例４に従う構成を示す概念図である。

図３２を参照して、実施の形態３の変形例４に従う構成においては、ライトワード線ＷＷＬおよびソース線ＳＬが独立に配置される構成が示される。ソース線ＳＬは、メモリセル行にそれぞれ対応して配置され、ワード線ドライバ３０側の一端が接地電圧ＶＳＳと結合される。

さらに、ライトワード線結合スイッチは、各ライトワード線ＷＷＬに対応して、他の行に属する少なくとも１本のソース線ＳＬとの間に配置される。ライトワード線結合スイッチは、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域に配置される。

図３２においては、一例として、各ライトワード線ＷＷＬに対応して、隣接する２つの行にそれぞれ対応する２本のソース線ＳＬとの間にライトワード線結合スイッチが配置される。すなわち、代表的に例示される第ｊ行目のライトワード線ＷＷＬｊに対しては、隣接するメモリセル行のソース線ＳＬｊ−１およびＳＬｊ＋１との間に、それぞれ電気的に結合されるライトワード線結合スイッチ２２０−ｊおよび２２１−ｊが配置される。

さらに、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合するためのワード線電流制御回路４０の配置は省略される。

各ライトワード線結合スイッチは、対応するライトワード線ＷＷＬが選択される場合にオンする。たとえば、ライトワード線結合スイッチ２２０−ｊおよび２２１−ｊは、ライトロウデコード信号ＷＲＤｊの活性化に応答してオンする。他のライトワード線ＷＷＬの各々に対しても、同様のライトワード線結合スイッチが配置される。

したがって、たとえば第ｊ行がデータ書込時に選択された場合には、ライトワード線ＷＷＬｊは、ソース線ＳＬｊ−１およびＳＬｊ＋１と電気的に結合される。選択行に対応するライトワード線ＷＷＬｊは、ワード線ドライバ３０によって活性化されて、その一端側が電源電圧ＶＤＤと結合される。一方、ソース線ＳＬｊ−１およびＳＬｊ＋１は、ワード線ドライバ３０側の一端が接地電圧ＶＳＳと結合されている。

したがって、選択行のライトワード線ＷＷＬｊを流れるデータ書込電流Ｉｐのリターンパスを、他のメモリセル行に対応するソース線ＳＬｊ−１およびＳＬｊ＋１を用いて形成することができる。すなわち、ソース線ＳＬｊ−１およびＳＬｊ＋１の各々には、−Ｉｐ／２ずつのリターン電流が流される。

このように、選択行に対応するライトワード線と、非選択行に対応する複数本のソース線とを、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域で電気的に結合することによって、データ書込電流Ｉｐのリターンパスを形成する。このとき、非選択行に対応するソース線によって選択メモリセルに印加される磁界は、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行のライトワード線および当該非選択行のソース線によってそれぞれ印加される磁界同士は、互いに打ち消し合う。

この結果、実施の形態３の変形例３と同様に、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。

また、他のメモリセル行に対応するソース線ＳＬを複数本用いて、データ書込電流Ｉｐのリターンパスを形成することにより、ソース線ＳＬの各々を流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。

なお、図３２においては、各ライトワード線ＷＷＬに対して、隣接行のソース線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のソース線ＳＬとの間に配置することができる。

［実施の形態４］
実施の形態４においては、ダミーメモリセルを用いたデータ読出において消費電力を低減する構成について説明する。

図３３は、メモリアレイ１０およびその周辺回路の実施の形態４に従う構成を示す概念図である。図３３においては、データ読出に関連する構成が主に示される。

図３３を参照して、メモリアレイ１０においては、各メモリセル行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、各メモリセル列に対応して、ビット線ＢＬおよび／ＢＬが配置される。各メモリセルＭＣは、対応するリードワード線ＲＷＬが活性化された場合に、アクセストランジスタＡＴＲのオンに応答して、対応するビット線ＢＬと接地電圧ＶＳＳとの間に電気的に結合される。

図３３には、第１行および第２行と、第１、２、３およびｍ列とに対応する、ライトワード線ＷＷＬ１，ＷＷＬ２、リードワード線ＲＷＬ１，ＲＷＬ２およびビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬｍおよびこれらに対応するメモリセルの一部が代表的に示される。

メモリアレイ１０と隣接する領域に、リードワード線ＲＷＬおよびライトワード線ＷＷＬと同一方向に沿って、データバス対を構成するデータバスＤＢおよび／ＤＢが配置される。

メモリセル列にそれぞれ対応して、コラム選択ゲートＣＳＧ１〜ＣＳＧｍがそれぞれ配置される。各コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化に応答してオンして、対応するビット線ＢＬおよび／ＢＬとデータバスＤＢおよび／ＤＢとをそれぞれ電気的に結合する。この結果、データ読出時において、選択メモリセルは、データバスＤＢと接地電圧ＶＳＳとの間に電気的に結合される。

さらに、メモリセル列にそれぞれ対応するｍ個のダミーメモリセルＤＭＣが配置される。各ダミーメモリセルＤＭＣの構成は、図８と同様であるので詳細な説明は繰り返さない。対応するコラム選択線ＣＳＬの活性化に応答して、ダミーアクセストランジスタＡＴＲｄはオンする。ダミーアクセストランジスタＡＴＲｄがオンしたダミーメモリセルは活性化されて、データバス／ＤＢと接地電圧ＶＳＳとの間に電気的に結合される。

したがって、データ読出時において、選択列に対応するダミーメモリセルＤＭＣのみが活性化される。この結果、非選択列に対応するビット線／ＢＬには充放電電流が生じないので、データ読出動作の低消費電力化を図ることができる。

データ読出回路５６ｒは、選択メモリセルと電気的に結合されたデータバスＤＢおよびダミーメモリセルＤＭＣと電気的に結合されたデータバス／ＤＢの電圧差を検知して、読出データＤＯＵＴを生成する。

図３４は、データ読出回路５６ｒの構成を示す回路図である。
図３４を参照して、データ読出回路５６ｒは、図９に示したデータ読出回路５３ｒの構成に加えて、駆動トランジスタＤＴａおよびＤＴｂをさらに含む。その他の部分の構成は、データ読出回路５６ｒと同様であるので、詳細な説明は繰り返さない。

駆動トランジスタＤＴａおよびＤＴｂは、電源電圧ＶＤＤとデータバスＤＢおよび／ＤＢとの間に、それぞれ電気的に結合される。駆動トランジスタＤＴａおよびＤＴｂは、データ読出時にＬレベルに活性化される制御信号／ＲＥに応答してオン・オフする。したがって、データ読出時において、データバスＤＢおよび／ＤＢの各々は、電源電圧ＶＤＤによって駆動される。

図３５は、実施の形態４に従うデータ読出動作を説明するタイミングチャートである。
図３５を参照して、データ読出前において、ビット線ＢＬ、／ＢＬおよびデータバスＤＢ，／ＤＢは、接地電圧ＶＳＳにプリチャージされる。なお、各メモリセルにおいて、アクセストランジスタＡＴＲのソース側電圧は、接地電圧ＶＳＳに固定されている。

時刻ｔ０においてデータ読出動作が開始されて、選択メモリセルに対応するリードワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊが活性化される。これに応答して、選択メモリセルおよび選択列に対応するダミーメモリセルは、データバスＤＢおよび／ＤＢと接地電圧ＶＳＳとの間に，それぞれ電気的に結合される。

したがって、データ読出回路５６ｒによって電源電圧ＶＤＤに駆動されるデータバスＤＢおよび／ＤＢと、選択メモリセルおよびダミーメモリセルＤＭＣをそれぞれ介して電気的に結合される接地電圧ＶＳＳとの間に、センス電流(データ読出電流)が流される。

この結果、電気的に結合されたメモリセルもしくはダミーメモリセルの電気抵抗値に応じた電圧変化がビット線ＢＬ，／ＢＬおよびデータバスＤＢ、／ＤＢに生じる。したがって、実施の形態１の変形例２の場合と同様に、所定の時刻ｔ１において、トリガパルスφｒに応答して、データバスＤＢおよび／ＤＢの電圧差を検知増幅することによって、選択メモリセルの記憶データを読出すことができる。

したがって、ダミーメモリセルにおける消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。なお、ビット線ＢＬ，／ＢＬおよびデータバスＤＢ、／ＤＢを電源電圧で駆動するので、データバスＤＢおよび／ＤＢが収束する電圧は互いに異なる。したがって、これらの収束した電圧同士を比較して、すなわちトリガパルスφｒの活性化タイミングを、データバスＤＢおよび／ＤＢの電圧の収束後に設定すれば、さらにデータ読出を安定化できる。

また、ダミーメモリセルＤＭＣを用いてデータ読出を正確に実行するためには、データ読出回路５６ｒと接地電圧ＶＳＳとの間に形成される、選択メモリセルを含む第１の電流パスと、ダミーメモリセルＤＭＣを含む第２の電流パスとの電気抵抗値が同様の値となるように、データバスＤＢ，／ＤＢ、ビット線ＢＬ，／ＢＬを設計する必要がある。

［実施の形態４の変形例１］
実施の形態４の変形例１においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。

図３６は、メモリアレイ１０およびその周辺回路の実施の形態４の変形例１に従う構成を示す概念図である。

図３６を参照して、実施の形態４の変形例１に従う構成においては、ビット線ＢＬおよび／ＢＬの各々は、折返し型ビット線構成に基いて配置される。各メモリセル列において、メモリセルＭＣは、１行おきにビット線ＢＬおよび／ＢＬの一方と接地電圧ＶＳＳとの間に設けられる。具体的には、各メモリセルは、奇数行でははビット線ＢＬと接地電圧ＶＳＳとの間に設けられ、偶数行ではビット線／ＢＬと接地電圧ＶＳＳとの間に設けられる。

ダミーメモリセルＤＭＣは、各メモリセル列ごとに２個ずつ配置される。各メモリセル列において、２個のダミーメモリセルは、ビット線ＢＬおよび／ＢＬと接地電圧ＶＳＳとの間に、それぞれ電気的に結合される。

各メモリセル列に対応して、コラム選択線ＣＳＬに応答してオン・オフするコラム選択ゲートＣＳＧが配置され、選択列対応するビット線ＢＬおよび／ＢＬは、データバスＤＢおよび／ＤＢと電気的に結合される。

さらに、メモリセル列にそれぞれ対応して、ダミーコラム選択ゲートＣＳＧｄ１〜ＣＳＧｄｍが配置される。ダミーコラム選択ゲートＣＳＧｄ１は、制御信号ＲＡ０とコラム選択線ＣＳＬ１の電圧レベルのＡＮＤ論理演算結果を出力する論理ゲートＬＧ１と、制御信号／ＲＡ０とコラム選択線ＣＳＬ１の電圧レベルのＡＮＤ論理演算結果を出力する論理ゲートＬＧ２とを有する。

制御信号ＲＡ０は、奇数行が選択された場合にＨレベルに設定され、偶数行が選択された場合にＬレベルに設定される。制御信号／ＲＡ０は、制御信号ＲＡ０と反対の信号レベルを有し、偶数行が選択された場合にＨレベルに設定される。

ビット線／ＢＬ１に対応するダミーメモリセル中のダミーアクセストランジスタＡＴＲｄは、論理ゲートＬＧ１の出力がＨレベルに設定されたときにオンする。一方、ビット線ＢＬ１に対応するダミーメモリセル中のダミーアクセストランジスタＡＴＲｄは、論理ゲートＬＧ２の出力がＨレベルに設定されたときにオンする。

その他のダミーコラム選択ゲートＣＳＧｄ２〜ＣＳＧｄｍも同様の構成を有する。
ダミーコラム選択ゲートＣＳＧｄ１〜ＣＳＧｄｍの各々は、対応するメモリセル列が選択された場合において、奇数列が選択されているときには、対応するビット線／ＢＬと接地電圧ＶＳＳとの間に設けられたダミーメモリセルを活性化し、偶数列が選択されているときには、対応するビット線ＢＬと接地電圧ＶＳＳとの間に設けられたダミーメモリセルを活性化する。したがって、選択メモリセル列のみにおいて、ダミーメモリセルが活性化される。

この結果、奇数行が選択されたときには、データバスＤＢと接地電圧ＶＳＳとの間に選択メモリセルが電気的に結合される一方で、データバス／ＤＢと接地電圧ＶＳＳとの間に選択されたダミーメモリセルＤＭＣが電気的に結合される。

また、偶数行が選択されたときには、データバス／ＤＢと接地電圧ＶＳＳとの間に選択メモリセルが電気的に結合される一方で、データバスＤＢと接地電圧ＶＳＳとの間に選択されたダミーメモリセルＤＭＣが電気的に結合される。データ読出回路５６ｒは、データバスＤＢおよび／ＤＢの電圧に基いて、実施の形態４と同様に読出データＤＯＵＴを生成する。

このような構成とすることにより、電気的なノイズ耐性が高い折返し型ビット線構成に基くデータ読出を、ダミーメモリセルによる消費電力を抑制した上で実行することができる。

なお、実施の形態４およびその変形例１においても、実施の形態１と同様に、データバスＤＢおよび／ＤＢを電源電圧ＶＤＤでプリチャージした後に、データ読出時において、データバスＤＢおよび／ＤＢを電源電圧ＶＤＤと切離して、データ読出を実行することも可能である。この場合には、図３に示されるデータ読出回路５１ｒにおいて、データバス／ＤＢに対しても、データバスＤＢに対応するプリチャージトランジスタＰＴａおよびトランスファーゲートＴＧａが同様に配置された構成のデータ読出回路を、図３３および図３６中のデータ読出回路５６ｒに代えて適用すればよい。このような構成とした場合には、データ読出時において、図４に示される、記憶データレベルがＨレベルの場合におけるデータバスＤＢの電圧変化速度と、記憶データレベルがＬレベルの場合におけるデータバスＤＢの電圧変化速度との中間的な速度で、ダミーメモリセルＤＭＣと電気的に結合されたデータバス／ＤＢの電圧は変化する。したがって、所定のタイミングにおいて、データバスＤＢおよび／ＤＢの電圧を比較することによって、実施の形態１と同様のデータ読出が実行できる。

［実施の形態４の変形例２］
実施の形態４の変形例２においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。

図３７は、メモリアレイ１０およびその周辺回路の実施の形態４の変形例２に従う構成を示す概念図である。

図３７を参照して、メモリアレイ１０は、図１１の構成と同様に、２つのメモリマットＭＴａおよびＭＴｂに分割される。メモリマットＭＴａにおいては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１ａ，ＲＷＬ２ａ，…およびライトワード線ＷＷＬ１ａ，ＷＷＬ２ａ，…が配置される。同様に、メモリマットＭＴｂにおいては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１ｂ，ＲＷＬ２ｂ，…およびライトワード線ＷＷＬ１ｂ，ＷＷＬ２ｂ，…が配置される。各メモリセルＭＣは、対応するリードワード線ＲＷＬが活性化された場合に、アクセストランジスタＡＴＲのオンに応答して、対応するビット線ＢＬと接地電圧ＶＳＳとの間に電気的に結合される。

メモリマットＭＴａおよびＭＴｂのいずれか一方において、選択メモリセルが属する１つの選択行が指定され、データ読出時において選択行に対応するリードワード線ＲＷＬが活性化される。一方、コラム選択線ＣＳＬは、メモリマットＭＴａおよびＭＴｂによって共有され、選択列に対応する１本のコラム選択線ＣＳＬが選択的にＨレベルに活性化される。

選択メモリセルがメモリマットＭＴａに属する場合には、制御信号ＲＡｘがＨレベルに設定され、制御信号／ＲＡｘがＬレベルに設定される。反対に、選択メモリセルがメモリマットＭＴｂに属する場合には、制御信号／ＲＡｘはＨレベルに設定される。

メモリマットＭＴａおよびＭＴｂの各々には、メモリセル列のそれぞれに対応して同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図３７においても、メモリマットＭＴａに配置されるビット線をＢＬ１，ＢＬ２，・・・と表記し、メモリマットＭＴｂに配置されるビット線を／ＢＬ１，／ＢＬ２，・・・と表記する。

メモリマットＭＴａおよびＭＴｂの各々において、１つのダミー行を形成するように複数のダミーメモリセルＤＭＣが配置される。メモリマットＭＴａに配置される複数のダミーメモリセルは、ビット線ＢＬ１〜ＢＬｍと接地電圧ＶＳＳとの間にそれぞれ設けられる。同様に、メモリマットＭＴｂに配置される複数のダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍと接地電圧ＶＳＳとの間にそれぞれ設けられる。

メモリマットＭＴａにおいては、データバスＤＢとビット線ＢＬ１，ＢＬ２，・・・と間に、対応するコラム選択線ＣＳＬに応答してオン・オフするコラム選択ゲートＣＳＧ１ａ，ＣＳＧ２ａ，・・・がそれぞれ配置される。同様に、メモリマットＭＴｂにおいては、データバス／ＤＢとビット線／ＢＬ１，／ＢＬ２，・・・と間に、対応するコラム選択線ＣＳＬに応答してオン・オフするコラム選択ゲートＣＳＧ１ｂ，ＣＳＧ２ｂ，・・・がそれぞれ配置される。

したがって、選択列に対応するビット線ＢＬ（メモリマットＭＴａ）および／ＢＬ（メモリマットＭＴｂ）は、データバスＤＢおよび／ＤＢとそれぞれ電気的に結合される。

さらに、メモリマットＭＴａにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートＣＳＧｄ１ａ、ＣＳＧｄ２ａ、・・・が配置され、メモリマットＭＴｂにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートＣＳＧｄ１ｂ、ＣＳＧｄ２ｂ、・・・が配置される。

ダミーコラム選択ゲートＣＳＧｄ１ａは、対応するコラム選択線ＣＳＬ１および制御信号ＲＡｘの電圧レベルのＡＮＤ論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートＣＳＧｄ２ａ，・・・も同様に構成される。

一方、ダミーコラム選択ゲートＣＳＧｄ１ｂは、対応するコラム選択線ＣＳＬ１および制御信号／ＲＡｘの電圧レベルのＡＮＤ論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートＣＳＧｄ２ｂ，・・・も同様に構成される。

メモリマットＭＴａに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットＭＴａが選択されているときに、対応するビット線ＢＬと接地電圧ＶＳＳとの間に設けられたダミーメモリセルを活性化する。

同様に、メモリマットＭＴｂに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットＭＴｂが選択されているときに、対応するビット線／ＢＬと接地電圧ＶＳＳとの間に設けられたダミーメモリセルを活性化する。したがって、選択されたメモリマットの選択メモリセル列に対応するダミーメモリセルのみが活性化される。

この結果、メモリマットＭＴａが選択されたときには、データバスＤＢと接地電圧ＶＳＳとの間に選択メモリセルが電気的に結合される一方で、データバス／ＤＢと接地電圧ＶＳＳとの間に選択されたダミーメモリセルＤＭＣが電気的に結合される。

また、メモリマットＭＴｂが選択されたときには、データバス／ＤＢと接地電圧ＶＳＳとの間に選択メモリセルが電気的に結合される一方で、データバスＤＢと接地電圧ＶＳＳとの間に選択されたダミーメモリセルＤＭＣが電気的に結合される。データ読出回路５６ｒは、データバスＤＢおよび／ＤＢの電圧に基いて、実施の形態４と同様に読出データＤＯＵＴを生成する。

このような構成とすることにより、開放型ビット線構成に基いたデータ読出を、ダミーメモリセルにおける消費電力を抑制した上で実行することができる。

［実施の形態４の変形例３］
実施の形態４の変形例３においては、実施の形態４の変形例２と、実施の形態１とを組み合わせた構成が示される。

図３８は、メモリアレイ１０およびその周辺回路の実施の形態４の変形例３に従う構成を示す概念図である。

図３８を参照して、実施の形態４の変形例３に従う構成においては、図３７に示される構成と比較して、メモリマットＭＴａおよびＭＴｂの各々において、各メモリセル列に対応してソース線ＳＬが配置される点が異なる。各メモリセルＭＣおよびダミーメモリセルＤＭＣは、対応するビット線ＢＬおよびソース線ＳＬの間に設けられる。

さらに、各ビット線ＢＬおよび各ソース線ＳＬに対応して、実施の形態１の変形例１と同様のビット線駆動ゲートＢＣＳＧｂおよびソース線駆動ゲートＳＣＳＧｂがそれぞれ配置される。これに対応して、データ読出回路５６ｒに代えて、図９に示したデータ読出回路５３ｒが設けられる。

このような構成とすることにより、実施の形態４の変形例２に従う構成によって享受される効果に加えて、実施の形態１で説明した低消費電力化およびデータ読出マージンの向上を図ることができる。

なお、ビット線駆動ゲートＢＣＳＧｂおよびソース線駆動ゲートＳＣＳＧｂに代えて、図２に示したビット線駆動ゲートＢＣＳＧａおよびソース線駆動ゲートＳＣＳＧａを配置することも可能である。

また、実施の形態４およびその変形例１の構成に対しても、ソース線ＳＬ、ビット線選択ゲートＢＣＳＧａもしくはＢＣＳＧｂ、およびソース線選択ゲートＳＣＳＧａもしくはＳＣＳＧｂをさらに配置して、実施の形態１と同様の効果をさらに享受することも可能である。

また、実施の形態１に示されるような、ソース線ＳＬをデータ読出時に接地電圧ＶＳＳに駆動する構成では、データバスＤＢを電源電圧ＶＤＤに駆動して、センス電流（データ読出電流）を積極的に流すようなデータ読出を行なうこともできる。

同様に、実施の形態１の変形例、ならびに実施の形態２、３、４およびこれらの変形例に示されるような、データ読出時にソース線ＳＬが電源電圧ＶＤＤに駆動される構成では、データバスＤＢを接地電圧ＶＳＳに駆動して、センス電流（データ読出電流）を積極的に流すようなデータ読出を行なうことも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５１ｗ データ書込回路、５１ｒ，５２ｒ，５３ｒ，５４ｒ，５５ｒ，５６ｒ データ読出回路、６２ ビット線結合トランジスタ、１０１ 反強磁性体層、１０２ 固定磁気層、１０３ 自由磁気層、１０４ トンネルバリア、１０５ コンタクト電極、１０７ 磁化容易軸領域、１０８，１０９ 磁化困難軸領域、２００ コラム選択クロック生成回路、２１０，２２０，２２１ ライトワード線結合スイッチ、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＣＳＧａ，ＢＣＳＧｂ，／ＢＣＳＧｂ ビット線選択ゲート、ＢＣＳＧｄ ダミービット線選択ゲート、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＤＢ，／ＤＢ データバス、ＤＭＣ ダミーメモリセル、ＤＲＷＬ ダミーリードワード線、ＤＳＬ ダミーソース線、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流、ＭＣ メモリセル、ＭＴＪ 磁気トンネル接合部、ＭＴＪｄ ダミー抵抗、ＲＷＬ リードワード線、ＳＣＳＧａ，ＳＣＳＧｂ ソース線駆動ゲート、ＳＣＳＧｂｄ ダミーソース線選択ゲート、ＳＬ，／ＳＬ ソース線、ＷＷＬ ライトワード線。

Claims (4)

1. 行列状に配置された複数のメモリセルを備え、
   前記複数のメモリセルの各々は、
   書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、
   データ読出時において選択的にオンしてデータ読出電流を通過するためのアクセス部とを含み、
   前記複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時において前記データ読出電流の供給を選択的に受ける複数のデータ線と、
   前記列にそれぞれ対応して設けられ、前記データ読出時において列選択結果に応じて選択的に活性化されて、前記複数のデータ線のうちの対応する１つの電圧と比較される参照電圧を生成する参照電圧生成部とを備え、
   各前記メモリセルは、前記複数のデータ線のうちの対応する１本と所定電圧との間に結合される、薄膜磁性体記憶装置。
2. 前記列にそれぞれ対応して設けられ、前記データ読出時において、対応する前記列がデータ読出対象に選択された場合に前記データ読出電流の供給を受けるダミーデータ線をさらに備え、
   前記参照電圧生成部は、
   各前記メモリセルの前記記憶データレベルのそれぞれに対応する前記電気抵抗値の中間
   の電気抵抗値を有するダミー抵抗と、
   前記対応する１つのデータ線および前記所定電圧の間に前記ダミー抵抗と直列に電気的に結合されて、対応する前記列が選択された場合にオンするダミーアクセス部とを有するダミーメモリセルと、
   対応する前記列がデータ読出対象に選択された場合に、前記ダミーアクセス部をオンさせるためのダミー選択部とを含む、請求項１記載の薄膜磁性体記憶装置。
3. 前記参照電圧生成部は、各前記列ごとに２個ずつ配置され、
   各前記データ線およびダミーデータ線は、前記列の各々に対応して設けられる２本ずつの信号線を用いて構成され、
   前記２本ずつの信号線の一方および他方は、行選択結果に応じて、前記メモリセルおよび前記ダミーメモリセルのいずれか一方ずつと電気的に結合される、請求項２記載の薄膜磁性体記憶装置。
4. 前記複数のデータ線に対応してそれぞれ配置されて、各々が、前記データ読出時において、同一の前記列に属するメモリセルのうちの選択された１つを介して、前記複数のデータ線のうちの対応する１本と電気的に結合される複数のソース線と、
   前記複数のデータ線に対応してそれぞれ配置される複数のデータ線選択部と、
   前記複数のソース線に対応してそれぞれ配置される複数のソース線選択部とをさらに備え、
   各前記データ線選択部は、前記データ読出の前に、前記複数のデータ線のうちの対応する１本を第１の電圧にプリチャージするとともに、前記データ読出時において、前記対応する１本のデータ線を前記第１の電圧と電気的に切離し、
   各前記ソース線選択ゲートは、
   前記データ読出の前に、前記複数のソース線のうちの対応する１本を第２の電圧にプリチャージするためのソース線プリチャージ部と、
   前記データ読出時において、前記対応する１本のソース線を前記所定電圧と電気的に結合するためのソース線駆動部とを含む、請求項１記載の薄膜磁性体記憶装置。

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