JP5005070B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunneling Junction)を有するメモリセルを備えたランダムアクセスメモリに関する。
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回
路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
特に、近年では磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V
1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2000.等の技術文献に開示されている。
図26は、磁気トンネル接合部を有するメモリセル(以下、単に「MTJメモリセル」とも称する)の構成を示す概略図である。
図26を参照して、MTJメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、データ読出時にトンネル磁気抵抗素子TMRを通過するセンス電流Isの経路を形成するためのアクセス素子ATRとを備える。アクセス素子ATRは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ATRをアクセストランジスタATRとも称する。アクセストランジスタATRは、トンネル磁気抵抗素子TMRと固定電圧(接地電圧Vss)との間に結合される。
MTJメモリセルに対して、データ書込を指示するためのライトワード線WWLと、データ読出を実行するためのリードワード線RWLと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線BLとが配置される。
図27は、MTJメモリセルからのデータ読出動作を説明する概念図である。
図27を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部かの印加磁界に応じた方向に磁化される強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。
データ読出時においては、リードワード線RWLの活性化に応じてアクセストランジスタATRがターンオンする。これにより、ビット線BL〜トンネル磁気抵抗素子TMR〜アクセストランジスタATR〜接地電圧Vssの電流経路に、センス電流Isを流すことができる。
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層FLの磁化方向と、自由磁化層VLの磁化方向とが同一(平行)である場合には、両者の磁化方向が反対(反平行)方向である場合に比べてトンネル磁気抵抗素子TMRは小さくなる。
したがって、自由磁化層VLを記憶データに応じた方向に磁化すれば、センス電流Isによってトンネル磁気抵抗素子TMRで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線BLを一定電圧にプリチャージした後に、トンネル磁気抵抗素子TMRにセンス電流Isを流せば、ビット線BLの電圧を検知することによって、MTJメモリセルの記憶データを読出すことができる。
図28は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
図28を参照して、データ書込時においては、リードワード線RWLが非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁化層VLの磁化方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流によって決定される。
図29は、MTJメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
図29を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H
(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁
界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびライトワード線WWLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル(“1”および“0”)に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行(同一)あるいは反平行(反対)方向に磁化される。以下、本明細書においては、自由磁化層VLの2種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子TMRの電気抵抗をR1およびR0(ただし、R1>R0)でそれぞれ示すこととする。MTJメモリセルは、このような自由磁化層VLの2種類の磁化方向と対応させて、1ビットのデータ(“1”および“0”)を記憶することができる。
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
図29の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはライトワード線WWLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、ライトワード線WWLとビット線BLとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子TMR中の自由磁化層VLは、磁化容易軸(EA)に沿ったデータ書込磁界の向きに応じて、固定磁化層FLと平行もしくは、反対(反平行)方向に磁化される。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
このようにトンネル磁気抵抗素子TMRは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子TMR中の自由磁化層VLの2通りの磁化方向と、記憶データのレベル(“1”および“0”)とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
ロイ・ショイアーライン(Roy Scheuerlein)他6名、"各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。 ダーラム(M.Durlam)他5名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131。
上述した技術文献においては、このようなMTJメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるMRAMデバイスを構成する技術が開示されている。
図30は、行列状に集積配置されたMTJメモリセルで構成されるメモリアレイの構成を示す概念図である。
図30を参照して、MTJメモリセルを行列状に配置することによって、高集積化されたMRAMデバイスを実現することができる。図30においては、MTJメモリセルをn行×m列(n,m:自然数)に配置する場合が示される。行列状に配置されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとが配置される。データ書込動作時にデータ書込電流が流される、ライトワード線WWL1〜WWLnおよびビット線BL1〜BLmは、行方向および列方向にそれそれ沿って配置される。
しかしながら、MTJメモリセルとして用いられるトンネル磁気抵抗素子の形状は、その磁化特性を安定化させるために、アスペクト比(縦横比)が1よりも大きい細長形状で配置されることが望ましい。したがって、トンネル磁気抵抗素子TMRの形状と、データ書込電流を流すための配線群(ライトワード線およびビット線)の配置とが整合するように設計しなければ、これらの配線群の電流密度が増大して、エレクトロマイグレーションに代表される、MRAMデバイスの動作信頼性を阻害する要因が発生してしまう。
また、MTJメモリセルに対するデータ書込時、すなわちトンネル磁気抵抗素子の磁化方向を書換える場合には、図29で説明したように2種類の方向のデータ書込磁界が印加される。したがって、これらのデータ書込磁界の時間的変化が適切でないと、磁化動作を不安定にしてしまい、誤動作を引起す可能性があるという問題点がある。
また、ダイナミック・ランダム・アクセス・メモリ(DRAM)の動作を高速化するためのいわゆる「ページモード動作」では、行選択を固定したままで複数のコラムアドレスが連続的にランダムアクセスされる。したがって、MRAMに同様のページモード動作を適用する場合には、上述したようなMTJメモリセルへのデータ書込特性を考慮した設計を行なう必要がある。
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、安定した磁化特性を有するMTJメモリセルの形状に整合して、安定的に動作する薄膜磁性体記憶装置を提供することである。
この発明の他の目的は、安定的かつ高速に動作可能なページモード動作を備える薄膜磁性体記憶装置の構成を提供することである。
この発明に従う薄膜磁性体記憶装置は、各々が、第1および第2のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、第1のデータ書込電流を流すために第1の方向に沿って配置される第1のデータ書込配線と、第2のデータ書込電流を流すために第2の方向に沿って配置される第2のデータ書込配線とを備える。第1のデータ書込電流は、第2のデータ書込電流よりも大きく、第1のデータ書込配線の断面積は、第2のデータ書込配線の断面積よりも大きい。
好ましくは、第1のデータ書込配線と磁気記憶部との距離が、第2のデータ書込配線と磁気記憶部との距離よりも長くなるように、第1および第2のデータ書込配線は配置される。
好ましくは、第1のデータ書込配線の配線幅は、第2のデータ書込配線の配線幅よりも広い。
また、好ましくは、第1のデータ書込配線の配線厚みは、第2のデータ書込配線の配線厚みよりも大きい。
このような構成とすると、データ書込磁界を発生させるためデータ書込配線を、一方の配線の電流密度が大きくなって動作信頼性が低下しないように配置することができる。
好ましくは、各磁気記憶部は、長辺および短辺の縦横比が1より大きい形状を有する。第1のデータ書込配線は、長辺方向に配線幅を有し、第2のデータ書込配線は、短辺方向に、第1のデータ書込配線よりも狭い配線幅を有する。
このようにすると、安定的な磁化特性を有するための形状に設計された磁気記憶部(トンネル磁気抵抗素子)を備えた上で、データ書込電流を流すための配線群を、動作信頼性の低下およびメモリアレイ面積の増大を招くことなく、効率的に配置することができる。
さらに好ましくは、第2のデータ書込配線は、第1のデータ書込配線よりも上層の金属配線層を用いて配置される。
このようにすると、システムLSI等のロジック混載型のメモリデバイスへ容易に適用することができる。
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が、データ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、磁化容易軸に沿った方向にデータ書込磁界を生じさせる第1のデータ書込電流を流すための第1のデータ書込配線と、磁化困難軸に沿った方向にデータ書込磁界を生じさせる第2のデータ書込電流を流すための第2のデータ書込配線とを備える。磁気記憶部の磁化方向を書換えるデータ書込動作の開始時において、第1のデータ書込電流の立上がり時定数は、第2のデータ書込電流の立上がり時定数よりも大きい。
あるいは好ましくは、複数のメモリセルは行列状に配置され、第1のデータ書込配線は、各メモリセル列ごとに設けられ、第2のデータ書込配線は、各メモリセル行ごとに設けられる。薄膜磁性体記憶装置は、メモリセル列ごとに配置される列選択線と、メモリセル列ごとに配置され、選択列において、対応する列選択線を第1の電圧から第2の電圧へ所定の動作電流によって駆動するための列選択線駆動部とをさらに備える。所定の動作電流は、第1のデータ書込電流の立上がり時定数が第2のデータ書込電流の立上がり時定数より大きくなるように設定される。
このように構成すると、データ書込の開始時において、メモリセルに印加される磁化困難軸方向の磁界を磁化容易軸方向の磁界よりも速やかに発生させることができる。これにより、データ書込対象のメモリセルの磁気記憶部を安定的に磁化できる。
好ましくは、データ書込動作の終了時において、第2のデータ書込電流の供給終了タイミングは、第1のデータ書込電流の供給停止タイミングよりも早い。
このようにすると、データ書込の終了時において、磁化容易軸方向に所定レベルのデータ書込磁界が印加された下で、磁化困難軸方向のデータ書込磁界が減少していく期間を設けることができる。これにより、データ書込対象のメモリセルの磁気記憶部をさらに安定的に磁化できる。
さらに好ましくは、各磁気記憶部は、長辺および短辺の縦横比が1より大きい形状を有する。第1のデータ書込配線は、短辺に沿った方向に配置され、第2のデータ書込配線は、長辺に沿った方向に配置される。
このようにすると、安定的な磁化特性を有するように磁気記憶部の形状を設計するとともに、データ書込電流を流すための配線群を効率的に配置することができる。
特にこのような構成においては、列選択線駆動部は、列選択結果に応じて、対応する列選択線を第1および第2の電圧の一方で駆動するための駆動ユニットと、駆動ユニットに対して、データ書込動作時には第1の電流を所定の動作電流として供給し、データ読出動作時には、第1の電流より大きい第2の電流を所定の動作電流として供給する駆動電流切換部とを有する。
このようにすると、データ読出時には、選択列の列選択線を高速に駆動できるので、データ読出の高速化をさらに図ることができる。
この発明のさらの他の構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された、各々が、第1および第2のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、メモリセル行にそれぞれ対応して設けられ、選択行において、第1のデータ書込電流を流すための複数の第1のデータ書込配線と、メモリセル列にそれぞれ対応して設けられ、選択列において、第2のデータ書込電流を流すための複数の第2のデータ書込配線と、複数の第1のデータ書込配線に対する第1のデータ書込電流の供給を制御する行選択部とを備える。行選択部は、選択行に対応する第1のデータ書込電流の供給を、各コラムサイクルの終了ごとに一旦停止する。
好ましくは、行選択部は、ロウサイクルに入力された行アドレスに応じた行選択結果を保持するためのラッチ回路と、ラッチ回路に保持された行選択結果および、データ書込およびデータ読出のいずれかを選択的に指示するための制御信号に応じて、選択行に対応する第1のデータ書込配線を、第1のデータ書込電流の供給を流すために活性化するための駆動ユニットとを含む。
このように構成すると、ページモード動作において、各コラムサイクルの終了ごとに選択行に対応するデータ書込電流の供給を一旦停止する。したがって、データ誤書込の危険性が低く、安定的かつ高速に動作可能なページモード動作を実行できる。
また好ましくは、第1および第2のデータ書込電流のうちの一方のデータ書込電流は、磁気記憶部において磁化容易軸方向に沿った磁界を発生する。第1および第2のデータ書込電流のうちの他方のデータ書込電流は、磁気記憶部において磁化困難軸方向に沿った磁界を発生する。データ書込動作が指示された各コラムサイクルにおいて、一方のデータ書込電流の立上がり時定数は、他方のデータ書込電流の立上がり時定数よりも大きい。
あるいは好ましくは、第1および第2のデータ書込電流のうちの一方のデータ書込電流は、磁気記憶部において磁化容易軸方向に沿った磁界を発生し、第1および第2のデータ書込電流のうちの他方のデータ書込電流は、磁気記憶部において磁化困難軸方向に沿った磁界を発生する。データ書込動作が指示された各コラムサイクルにおいて、一方のデータ書込電流の供給開始タイミングは、他方のデータ書込電流の供給開始タイミングよりも遅い。
このようにすると、データ書込の開始時において、メモリセルに印加される磁化困難軸方向の磁界を磁化容易軸方向の磁界よりも速やかに発生させることができる。したがって、データ書込が指示された各コラムサイクルにおいて、データ書込対象のメモリセルの磁気記憶部を安定的に磁化できる。
特にこのような構成においては、各磁気記憶部は、長辺および短辺の縦横比が1より大きい形状を有する。第1および第2のデータ書込配線のうちの一方のデータ書込電流が流される一方は、短辺方向に沿って配置され、第1および第2のデータ書込配線のうちの他方のデータ書込電流が流される他方は、長辺方向に沿って配置される。
このようにすると、安定的な磁化特性を有するように磁気記憶部の形状を設計するとともに、データ書込電流を流すための配線群を効率的に配置することができる。
この発明のさらに他の1つの構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の
複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された複数のメモリセルを備える。各メモリセルは、第1および第2のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部と、磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、第1のデータ書込電流を流すために選択的に活性化される複数のデータ書込選択線と、メモリセル行にそれぞれ対応して設けられ、アクセス素子をターンオンさせるために選択的に活性化される複数のデータ読出選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、データ読出が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線にデータ読出電流を供給するとともに、データ書込が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線に対して第2のデータ書込電流を供給するための読出書込制御回路と、行アドレスに基づく行選択結果に応じて、複数のデータ書込選択線および複数のデータ書込選択線の活性化を制御するための行選択部とをさらに備える。行選択部は、データ書込動作が指示された各コラムサイクルにおいて、選択行に対応するデータ読出選択線を非活性化するともに、選択行に対応するデータ書込選択線を所定期間活性化する。
このように構成すると、1回のページモード動作内の各コラムサイクルにおいて、データ読出およびデータ書込を任意に組合せて実行できる。
好ましくは、行選択部は、各コラムサイクルにおいて、所定期間以外の期間においては、選択行に対応するデータ読出選択線を活性化する。
さらに好ましくは、各メモリセルは、対応するデータ書込選択線と電気的に接続されるノードを有するように配置され、行選択部は、各データ読出選択線の活性化期間と第1のデータ書込電流の供給期間とが、時間的に重なることを避けるように、複数のデータ読出選択線の活性化を制御する。
あるいは、さらに好ましくは、各メモリセルは、対応するデータ書込選択線とは電気的に切り離されて配置され、行選択部は、各データ読出選択線の活性化期間と第1のデータ書込電流の供給期間とが、時間的な重なり期間を有するように、複数のデータ読出選択線の活性化を制御する。
上記のようにすると、選択行のデータ読出選択線(リードワード線)の活性状態を、データ書込動作が指示されるコラムサイクルの所定期間を除いて維持する。したがって、読出動作が指示された各コラムサイクルの動作を高速化できる。
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された複数のメモリセルを備える。各メモリセルは、第1および第2のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部と、磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、第1のデータ書込電流を流すために選択的に活性化される複数のデータ書込選択線と、メモリセル行にそれぞれ対応して設けられ、アクセス素子をターンオンさせるために選択的に活性化される複数のデータ読出選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、行アドレスに基づく行選択結果に応じて、複数のデータ書込選択線および複数のデータ読
出選択線の活性化を制御するための行選択部とをさらに備える。行選択部は、ロウサイクルにおいて、選択行に対応するデータ読出選択線を活性化するとともに、各コラムサイクルにおいて、各データ読出選択線を非活性化する。薄膜磁性体記憶装置は、さらに、ロウサイクルにおいて、複数のデータ線の少なくとも一部のM本(M:2以上の整数)のデータ線の各々に対して、データ読出電流を供給するとともに、データ書込が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線に対して第2のデータ書込電流を供給する読出書込制御回路と、ロウサイクルにおいて、選択行に属するメモリセルから読出された、M本のデータ線にそれぞれ対応するM個の記憶データを保持するための読出データ保持回路と、データ読出動作が指示された各コラムサイクルにおいて、読出データ保持回路に対して、M個の記憶データのうちの入力された列アドレスに応じた1個の出力を指示するための制御回路とをさらに備える。
このように構成すると、ロウサイクルにおいて選択行に対応する記憶データを読出して、同一単位動作サイクル内において保持する。したがって、データ読出動作が指示される後続の各コラムサイクルの動作を高速化することができる。
本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。 図1に示したメモリアレイの構成を示す回路図である。 図2に示したメモリアレイにおけるデータ書込およびデータ読出動作を説明する動作波形図である。 MTJメモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。 実施の形態1に従うトンネル磁気抵抗素子に対するビット線BLおよびライトワード線WWLの配置を説明する概念図である。 実施の形態1に従うトンネル磁気抵抗素子の配置を説明する構造図である。 実施の形態2に従うメモリアレイおよびその周辺回路の構成を示す回路図である。 図7に示したデータ読出回路の構成を示す回路図である。 図7に示したデータ書込回路の構成を示す回路図である。 図7に示した列デコーダの構成を示すブロック図である。 図10に示したドライブユニットの構成を示す回路図である。 ライトワード線ドライバの構成を示す回路図である。 実施の形態2に従うデータ読出動作およびデータ書込動作を説明するための動作波形図である。 実施の形態2に従うデータ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。 自由磁化層におけるデータ書込動作時の望ましくない中間的な磁化状態の発生について説明する概念図である。 メモリアレイの他の構成例を示す回路図である。 連続的なデータ読出を実行するページモード動作を説明する動作波形図である。 連続的なデータ書込を実行するページモード動作を説明する動作波形図である。 実施の形態3に従うワード線ドライバの構成を示す回路図である。 実施の形態3の変形例1に従うページモード動作におけるデータ書込動作を説明する動作波形図である。 実施の形態3の変形例1に従うコラム選択線CSLのドライブユニットの構成を説明する回路図である。 実施の形態3の変形例2に従うページモード動作を説明する動作波形図である。 実施の形態3の変形例2に従うリードワード線ドライバ部30Rの構成を示す回路図である。 実施の形態3の変形例3に従うMRAMデバイス2の構成を示す全体ブロック図である。 実施の形態3の変形例3に従うMRAMデバイス2のページモード動作を説明する動作波形図である。 MTJメモリセルの構成を示す概略図である。 MTJメモリセルからのデータ読出動作を説明する概念図である。 MTJメモリセルに対するデータ書込動作を説明する概念図である。 MTJメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。 行列状に集積配置されたMTJメモリセルで構成されるメモリアレイの構成を示す概念図である。
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを実行し、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1におけるデータ読出動作およびデータ書込動作は、たとえば外部からのクロック信号CLKに同期したタイミングで実行される。あるいは、外部からクロック信号CLKを受けることなく、内部で動作タイミングを定めてもよい。
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成については後ほど詳細に説明するが、MTJメモリセルの行(以下、単に「メモリセル行」とも称する)に対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列(以下、単に「メモリセル列」とも称する)に対応してビット線BLおよび/BLが配置される。
MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、読出/書込制御回路50,60とを備える。
行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込対象に指定されたメモリセル(以下、「選択メモリセル」とも称する)が示される。
ライトワード線WWLは、ワード線ドライバ30が配置されるのとメモリアレイ10を挟んで反対側の領域40において、接地電圧Vssと結合される。読出/書込制御回路5
0,60は、データ読出およびデータ書込時において、選択メモリセルに対応する選択メモリセル列(以下、「選択列」とも称する)のビット線BLおよび/BLに対してデータ書込電流およびセンス電流(データ読出電流)を流すために、メモリアレイ10に隣接する領域に配置される回路群を総称したものである。
図2は、図1に示したメモリアレイの構成を示す回路図である。
図2を参照して、メモリアレイ10は、n行×m列(n,m:自然数)に配列されるMTJメモリセルMCを有する。メモリアレイ10においては、メモリセル行にそれぞれ対応してリードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnが配置され、メモリセル列にそれぞれ対応して、ビット線BL1〜BLmが設けられる。
以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号WWL、RWLおよびBLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これら符号に添え字を付して、WWL1,RWL1,BL1のように表記するものとする。また、信号および信号線の高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)のそれぞれを、「Hレベル」および「Lレベル」とも称する。
各MTJメモリセルMCは、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子TMR、およびアクセス素子として作用するアクセストランジスタATRを有する。既に説明したように、アクセストランジスタATRには、半導体基板上に形成された電界効果型トランジスタであるMOSトランジスタが代表的に適用される。
トンネル磁気抵抗素子TMRは、アクセストランジスタATRと、対応するライトワード線WWLとの間に電気的に結合される。アクセストランジスタATRは、対応するビット線BLおよびトンネル磁気抵抗素子TMRの間に電気的に結合される。
アクセストランジスタATRのゲートは、対応するリードワード線RWLと結合される。アクセストランジスタATRは、リードワード線RWLがHレベルに活性化されるとターンオンして、対応するビット線BLとライトワード線WWLの間に、トンネル磁気抵抗素子TMRを電気的に結合する。一方、リードワード線RWLが非活性状態(Lレベル)である場合には、アクセストランジスタATRはターンオフして、ビット線BLとトンネル磁気抵抗素子TMRとを電気的に切離す。
このような構成とすることにより、トンネル磁気抵抗素子TMRとビット線BLとは、直接的に結合されずアクセストランジスタATRを介して結合される。これにより、各ビット線BLは対応するメモリセル列に属する多数のトンネル磁気抵抗素子TMRと直接結合されず、データ読出の対象となる選択メモリセルのトンネル磁気抵抗素子とのみ電気的に結合される。これにより、ビット線BLの容量を抑制することができ、特にデータ読出時の動作を高速化することができる。
さらに、ライトワード線WWLを用いて、データ読出時にトンネル磁気抵抗素子TMRを接地電圧Vssにプルダウンすることができる。したがって、接地電圧Vssを供給するための専用配線を設ける必要がなく、より少ない金属配線層の数でMRAMデバイスを製造することができる。
図3は、図2に示したメモリアレイにおけるデータ書込およびデータ読出動作を説明する動作波形図である。
まず、データ書込時の動作について説明する。ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLを活性化して、電源電圧Vccと接続する。各ライトワード線WWLの一端は、領域40において接地電圧Vssと結合されているので、選択行のライトワード線WWLには、ワード線ドライバ30から領域40に向かう方向にデータ書込電流Ipが流される。
一方、非選択行においては、ライトワード線WWLは非活性状態(Lレベル:接地電圧Vss)に維持されるので、データ書込電流は流れない。また、リードワード線RWLの各々は、データ書込時においては非活性状態(Lレベル)に維持される。
読出/書込制御回路50および60は、選択列のビット線BLの両端の電圧を制御することによって、書込データのデータレベルに応じた方向を有するデータ書込電流を生じさせる。たとえば、“1”の記憶データを書込む場合には、読出/書込制御回路60側のビット線電圧を高電圧状態(電源電圧Vcc)に設定し、反対側の読出/書込制御回路50側のビット線電圧を低電圧状態(接地電圧Vss)に設定する。これにより、読出/書込制御回路60から50へ向かう方向に、データ書込電流+Iwを選択列のビット線に流すことができる。
一方、“0”の記憶データを書込む場合には、読出/書込制御回路50側および60側におけるビット線の電圧極性を入れ替えて、読出/書込制御回路50から60へ向かう方向へデータ書込電流−Iwを流すことができる。これにより、データ書込対象となる選択メモリセルに対して、データ書込電流Ipおよび±Iwの両方が供給することによって、書込データのレベルに応じたデータ書込磁界を作用させることができる。
次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLをHレベルに活性化する。非選択行においては、リードワード線RWLの電圧レベルは非活性状態(Lレベル)に維持される。一方、ライトワード線WWLの各々は接地電圧Vssに維持されているので、各MTJメモリセルは、接地電圧Vssにプルダウンされる。
ビット線BLは、データ読出動作前に接地電圧Vssにプリチャージされる。この状態から、選択列のビット線は、読出/書込制御回路50によって、たとえば電源電圧Vccでプルアップされるとともに、一定のセンス電流Isの供給を受ける。
データ読出が開始されて、選択行のリードワード線RWLがHレベルに活性化されて、対応するアクセストランジスタATRがターンオンすると、選択行に対応するMTJメモリセルは、アクセストランジスタATRを介して、ビット線(電源電圧Vccでプルアップ)およびライトワード線WWL(接地電圧Vss)との間に電気的に結合される。これにより、選択メモリセルのトンネル磁気抵抗素子TMRをセンス電流Isが通過する。したがって、データ読出対象に選択された選択メモリセルにおいて、選択メモリセルの記憶データのレベルに応じた電圧変化降下(図3におけるΔV0またはΔV1)が生じる。
次に、このようなMRAMデバイスにおけるMTJメモリセルの配置について説明する。
図4は、MTJメモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図4を参照して、磁気トンネル接合部に相当するトンネル磁気抵抗素子TMRは、反強磁性体層101と、反強磁性体層101上に形成される、一定方向の固定磁界を有する固定磁化層102の一部領域と、印加磁界によって磁化される自由磁化層103と、固定磁
化層102および自由磁化層103の間に形成される絶縁体膜であるトンネルバリア104と、コンタクト電極105とを含む。
反強磁性体層101、固定磁化層102および自由磁化層103は、FeMn,NiFe等の適当な磁性材料によって形成される。トンネルバリア104は、Al2O3等によって形成される。トンネル磁気抵抗素子TMRは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル(図示せず)を介して上部配線と電気的に結合される。
コンタクト電極105は、下部配線と電気的に結合される。たとえば、上部配線はビット線BLに相当し、下部配線は、アクセストランジスタATRと結合される金属配線に相当する。
図5は、実施の形態1に従うトンネル磁気抵抗素子に対するビット線BLおよびライトワード線WWLの配置を説明する概念図である。
図5を参照して、トンネル磁気抵抗素子TMRの形状は、長辺および短辺の縦横比(図5におけるa:b)が、2:1〜4:1程度となるような細長形状を有する。このような形状とすることにより、トンネル磁気抵抗素子における磁化容易軸(EA)および磁化困難軸(HA)は、長辺方向および短辺方向にそれぞれ沿ったものとなる。
さらに、長方形の頂点部を切欠いた角落しの形状とすることにより、端部近傍において磁化困難軸(HA)の方向に不要な磁化が起こるのを防止することができる。この結果、各MTJメモリセルにおいて、トンネル磁気抵抗素子中の自由磁化層における磁化容易軸に沿った2種類の磁化方向と、書込データのレベルとをそれぞれ対応付けて、信頼性の高いデータ記憶を行なうことができる。このとき、磁化困難軸方向の磁界を印加することにより、磁化容易軸方向の磁化反転に必要なしきい値を下げることができる。すなわち、これらの磁化特性を考慮して、図29で説明したように、データ書込時における動作点すなわち印加磁界が、行方向および列方向のデータ書込電流の双方が印加された場合に対応するように設定される。
このように、データ書込時の磁化動作の安定性を考慮して、トンネル磁気抵抗素子の形状、すなわちMTJメモリセルの形状を設計すると、磁化容易軸方向に沿ったデータ書込磁界を発生させるためのビット線BLの配線幅は、磁化困難軸方向の磁界を発生させるためのライトワード線WWLの配線幅よりも広くなるレイアウトが自然であり、メモリアレイを小面積化できる。
言い換えれば、ビット線BLが長辺方向に配線幅を有する一方で、ライトワード線WWLは短辺方向に配線幅を有するため、ビット線BLは、ライトワード線WWLと比較してより広い配線幅を確保し易い。
図6は、実施の形態1に従うトンネル磁気抵抗素子の配置を説明する構造図である。
図6を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成されたビット線BLと結合される。
リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート
130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。
アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150、第1金属配線層M1およびバリアメタル140を介して、トンネル磁気抵抗素子TMRと電気的に結合される。バリアメタル140は、トンネル磁気抵抗素子TMRと金属配線との間を電気的に結合するために設けられる緩衝材である。
ライトワード線WWLは、第2の金属配線層M2に形成されて、トンネル磁気抵抗素子TMRと電気的に結合される。
このように、データ書込電流を流すためのビット線BLおよびライトワード線WWLは、MRAMデバイスが作製される半導体基板上において、トンネル磁気抵抗素子TMRの長辺方向に配線幅を有するビット線BLとトンネル磁気抵抗素子TMRとの間の距離が、トンネル磁気抵抗素子TMRの短辺方向に配線幅を有するライトワード線WWLとトンネル磁気抵抗素子TMRとの距離よりも大きくなるように配置される。
すなわち、データ書込時により大きな電流を流す必要のある、トンネル磁気抵抗素子TMRから相対的に遠くに配置される配線を、広い配線幅を確保することが容易なビット線BLとする。これにより、配線幅の確保が相対的に困難なライトワード線WWLの電流密度を抑制できる。この結果、安定したデータ書込特性を有するMTJメモリセルを備えたMRAMデバイスにおいて、データ書込電流を流すための配線群を、動作信頼性が低下しないように、効率的に配置することができる。
また、メモリとロジックとが同一チップ上に集積されたシステムLSI等においては、上層側の金属配線層の膜厚がより大きく設計されるのが一般的である。したがって、図6に示すように、ライトワード線WWLが上層側に配置される構造とすれば、トンネル磁気抵抗素子TMRの形状との関係から配線幅を確保し難いライトワード線WWLの断面積を確保しやすい。このため、実施の形態1に従うMRAMデバイスは、ロジック混載型のメモリデバイスへ容易に適用することができる。
一方、図6に示す構成において、ビット線BLの配線厚、すなわち金属配線層M1の膜厚を大きく設計すれば、より大きいデータ書込電流が流れるビット線BLの電流密度の増大を防ぎつつ、その配線幅を狭くすることができる。この結果、トンネル磁気抵抗素子TMRの形状を考慮した上で、メモリセルサイズの縮小を図ることができる。
[実施の形態2]
実施の形態1で説明したように、データ書込動作時には、磁化困難軸方向および磁化容易軸方向にそれぞれ沿った2種類のデータ書込磁界がMTJメモリセルに対して印加される。実施の形態2においては、データ書込動作時において、各MTJメモリセルを構成するトンネル磁気抵抗素子を安定的に磁化するためのデータ書込電流の供給方式について説明する。
図7は、実施の形態2に従うメモリアレイおよびその周辺回路の構成を示す回路図である。
図7を参照して、実施の形態2に従う構成においては、リードワード線RWL1〜RWLn、ライトワード線WWL1〜WWLnは、図2に示されるメモリアレイと同様にメモリセル行にそれぞれ対応して配置される。一方、メモリセル列にそれぞれ対応して、ビット線対BLP1〜BLPmを構成する、ビット線BL1,/BL1〜BLm,/BLmが
設けられる。以下においては、ビット線/BL1〜/BLmを総括的に表記する場合には、ビット線/BLと表記することとする。
MTJメモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと接続される。たとえば、第1番目のメモリセル列に属するMTJメモリセルについて説明すれば、第1行目のMTJメモリセルは、ビット線/BL1と結合され、第2行目のMTJメモリセルは、ビット線BL1と結合される。以下同様に、MTJメモリセルの各々は、奇数行においてビット線対の一方ずつの/BL1〜/BLmと接続され、偶数行においてビット線対の他方ずつのBL1〜BLmと接続される。
実施の形態2に従う構成においては、メモリアレイ10は、さらに、ビット線BL1,/BL1〜BLm,/BLmとそれぞれ結合される複数のダミーメモリセルDMCを有する。ダミーメモリセルDMCは、ダミーリードワード線DRWL1およびDRWL2のいずれか一方と対応するように、2行×m列に配置される。ダミーリードワード線DRWL1に対応するダミーメモリセルは、ビット線BL1,BL2〜BLmとそれぞれ結合される。一方、ダミーリードワード線DRWL2に対応する残りのダミーメモリセルは、ビット線/BL1,/BL2〜/BLmとそれぞれ結合される。
ダミーメモリセルDMCは、ダミー抵抗素子TMRdおよびダミーアクセス素子ATRdを有する。ダミー抵抗素子TMRdの電気抵抗Rdは、MTJメモリセルMCの記憶データレベル“1”および“0”にそれぞれ対応する電気抵抗RaxおよびRminの中間値に、すなわちRmax>Rd>Rminに設定される。ダミーアクセス素子ATRdは、MTJメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタATRdとも称する。
さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線DWWL1,DWWL2が配置される。なお、ダミー抵抗素子TMRdの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線WWLと同様に設計されたダミーライトワード線DWWL1,DWWL2が設けられる。
データ読出時において、行選択結果に応じて奇数行が選択されて、ビット線/BL1〜/BLmの各々とMTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL1が活性化されて、ビット線BL1〜BLmの各々とダミーメモリセルDMCとが結合される。反対に、偶数行が選択されて、ビット線BL1〜BLmの各々と、MTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL2が活性化されて、ビット線/BL1〜/BLmの各々と、ダミーメモリセルDMCとが結合される。
ダミーリードワード線DRWL1およびDRWL2を総称して、ダミーリードワード線DRWLとも称する。
ワード線ドライバ30は、データ書込時において、選択行のライトワード線WWLの一端を、電源電圧Vcc2と結合する。これにより、実施の形態1と同様に、選択行のライトワード線WWL上に、ワード線ドライバ30から領域40へ向かう方向に、行方向のデータ書込電流Ipを流すことができる。一方、非選択行のライトワード線は、ワード線ドライバ30によって、接地電圧Vssと結合される。
データ読出時において、ワード線ドライバ30は、行選択結果に応じて、リードワード線RWLおよびダミーリードワード線DRWL1,DRWL2を選択的にHレベル(電源
電圧Vcc1)に活性化する。具体的には、奇数行が選択されて、選択行のMTJメモリセル群が/BL1〜/BLmと接続される場合には、ダミーリードワード線DRWL1が活性化されて、ダミーメモリセル群が、ビット線BL1〜BLmと接続される。同様に、偶数行が選択される場合には、ダミーリードワード線DRWL2が活性化される。
メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1〜CSLmが設けられる。列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線CSL1〜CSLmのうちの1本を選択状態(Hレベル)に活性化する。
さらに、読出データおよび書込データを伝達するためのデータバス対DBPとが配置される。データバス対DBPは、互いに相補のデータバスDBおよび/DBを含む。
読出/書込制御回路50は、データ書込回路51Wと、データ読出回路51Rと、メモリセル列にそれぞれ対応して設けられる、コラム選択ゲートCSG1〜CSGmを含む。
ここでは、コラム選択ゲートCSG1〜CSGmの各々は、それぞれ同様の構成を有するので、ビット線BL1,/BL1に対応して設けられる、コラム選択ゲートCSG1の構成について代表的に説明する。
コラム選択ゲートCSG1は、データバスDBとビット線BL1との間に電気的に結合されるトランジスタスイッチと、データバス/DBとビット線/BL1との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線CSL1の電圧に応じてオン・オフする。すなわち、コラム選択線CSL1が選択状態(Hレベル)に活性化された場合には、コラム選択ゲートCSG1は、データバスDBおよび/DBをビット線BL1および/BL1とそれぞれ電気的に結合する。
なお、以下においては、コラム選択線CSL1〜CSLmおよびコラム選択ゲートCSG1〜CSGmをそれぞれ総称して、単に、コラム選択線CSLおよびコラム選択ゲートCSGとも称する。
読出/書込制御回路60は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ62−1〜62−mおよび制御ゲート66−1〜66−mを有する。読出/書込制御回路60は、さらに、ビット線BL1,/BL1〜ビット線BLm,/BLmと接地電圧Vssとの間にそれぞれ設けられるプリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbを有する。
以下においては、短絡スイッチトランジスタ62−1〜62−m、プリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbおよび制御ゲート66−1〜66−mをそれぞれ総称して、短絡スイッチトランジスタ62、プリチャージトランジスタ64および制御ゲート66とも称する。
各制御ゲート66は、対応するコラム選択線CSLと制御信号WEとのAND論理演算結果を出力する。したがって、データ書込動作時には、選択列に対応する制御ゲート66の出力が、Hレベルへ選択的に活性化される。
短絡スイッチトランジスタ62は、対応する制御ゲート66の出力にそれぞれ応答してオン/オフする。したがって、データ書込動作時には、選択列に対応するビット線BLおよび/BLの一端同士は、短絡スイッチトランジスタ62によって電気的に結合される。
各プリチャージトランジスタ64は、ビット線プリチャージ信号BLPRの活性化に応答してオンすることにより、ビット線BL1,/BL1〜ビット線BLm,/BLmを接地電圧Vssにプリチャージする。コントロール回路5によって生成されるビット線プリチャージ信号BLPRは、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間においてHレベルに活性化される。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号BLPRは、Lレベルに非活性化されて、プリチャージトランジスタ64はオフされる。
次に、データ読出回路およびデータ書込回路の構成について説明する。
図8は、データ読出回路51Rの構成を示す回路図である。
図8を参照して、データ読出回路51Rは、電源電圧Vcc1を受けて、一定電流I(Read)を内部ノードNs1およびNs2へそれぞれ供給するための定電流供給回路70および71と、内部ノードNs1とデータバスDBの間に電気的に結合されるNチャネルMOSトランジスタ73と、内部ノードNs2とデータバス/DBとの間に電気的に結合されるNチャネルMOSトランジスタ74と、内部ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器75と、抵抗76および77を有する。
NチャネルMOSトランジスタ73および74の各々のゲートには基準電圧Vrrが与えられる。抵抗76および77は、内部ノードNs1およびNs2を接地電圧Vssにプルダウンするために設けられる。このような構成とすることにより、データ読出回路51Rは、データ読出時において、データバスDBおよび/DBの各々に対して、一定電流I(Read)に応じたセンス電流Isを供給できる。
データ読出時において、データバスDBおよび/DBのそれぞれは、ビット線BLおよび/BLの一方ずつ、および選択メモリセルおよびダミーメモリセルの一方ずつを介して接地電圧Vssにプルダウンされる。したがって、データ読出回路51Rによって、内部ノードNs1およびNs2間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
図9は、データ書込回路51Wの構成を示す回路図である。
図9を参照して、データ書込回路51Wは、一定電流I(write)を流すための定電流供給回路80と、カレントミラーを構成するPチャネルMOSトランジスタ81および82とを有する。これにより、内部ノードNw0への供給電流は、一定電流I(write)に応じて設定される。
データ書込回路51Wは、さらに、内部ノードNw0を介して動作電流の供給を受けて動作するインバータ84、85および86を有する。インバータ84、85および86の各々は、電源電圧Vcc2および接地電圧Vssの供給を受けて動作する。
インバータ84は、書込データDINの電圧レベルを反転してデータバスDBに伝達する。インバータ85は、書込データDINの電圧レベルを反転してインバータ86の入力ノードに伝達する。インバータ86は、インバータ84の出力を反転してデータバス/DBに伝達する。したがって、データ書込回路51Wは、書込データDINのレベルに応じて、データバスDBおよび/DBの電圧を電源電圧Vcc2および接地電圧Vssの一方ずつに設定する。
これにより、選択列において、データバスDB(/DB)〜コラム選択ゲートCSG〜
ビット線BL(/BL)〜短絡スイッチトランジスタ62〜ビット線/BL(BL)〜コラム選択ゲートCSG〜データバス/DB(DB)の経路に、書込データDINのレベルに応じた方向のデータ書込電流±Iwを流すことができる。
データ書込回路51Wの動作電圧である電源電圧Vcc2は、データ読出回路51Rの動作電圧であるVcc1よりも高く設定される。データ書込時において、選択メモリセルのトンネル磁気抵抗素子TMRを磁化するために必要なデータ書込電流Ip、±Iwは、データ読出に必要なセンス電流Isよりも大きいからである。たとえば、電源電圧Vcc2には、MRAMデバイス1外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Vcc1を発生する構成とすれば、これらの電源電圧Vcc1およびVcc2を効率的に供給できる。
次に、列デコーダおよびワード線ドライバの構成について説明する。
図10は、図7に示した列デコーダ25の構成を示すブロック図である。
図10を参照して、列デコーダ25は、メモリセル列にそれぞれ対応して設けられるデコードユニットCDU1〜CDUmおよびドライブユニットDVU1〜DVUmとを有する。デコードユニットCDU1〜CDUmの各々は、コラムアドレスCAの入力を受けて、対応するメモリセル列が選択された場合に、その出力をLレベルに活性化する。ドライブユニットDVU1〜DVUmは、デコードユニットCDU1〜CDUmの出力に応答して、コラム選択線CSL1〜CSLmを駆動する。
図11は、ドライブユニットの構成を示す回路図である。ドライブユニットDVU1〜DVUmの各々は同様の構成を有するので、図11においては、コラム選択線CSL1に対応するドライブユニットDVU1の構成が代表的に示される。
図11を参照して、ドライブユニットDVU1は、電源電圧Vcc1とコラム選択線CSL1との間に直列に接続されたPチャネルMOSトランジスタ200および201と、電源電圧Vcc1と選択線CSL1との間に直列に接続されたPチャネルMOSトランジスタ202および203と、コラム選択線CSL1と接地電圧Vssとの間に接続されたNチャネルMOSトランジスタ204とを有する。
ドライブユニットDVU1は、さらに、論理ゲート206および208を有する。論理ゲート206は、制御信号/REおよび/WR1のAND論理演算結果を出力する。制御信号/WR1は、データ書込動作時に、選択列のコラム選択線CSLを活性化したい所定期間においてLレベルに活性化される。それ以外の期間には、制御信号/WR1は、Hレベルに非活性化される。制御信号/REは、データ読出動作時に、所定期間Lレベルに活性化され、それ以外の期間にはHレベルに非活性化される。
論理ゲート208は、論理ゲート206の出力と、デコードユニットCDU1の出力とのOR論理演算結果を、PチャネルMOSトランジスタ201、203およびNチャネルMOSトランジスタ204の各々のゲートへ与える。PチャネルMOSトランジスタ200のゲートには制御信号/WEの反転信号が入力され、PチャネルMOSトランジスタ202のゲートには、制御信号/WEが入力される。
PチャネルMOSトランジスタ202の電流駆動力は、PチャネルMOSトランジスタ200の電流駆動よりも小さく設計される。たとえば、PチャネルMOSトランジスタ202のゲート幅をトランジスタ200よりも細く設計することで、このような特性が実現される。
このような構成とすることにより、データ書込動作には、ターンオンしたPチャネルMOSトランジスタ202から動作電流I1の供給を受ける、PチャネルMOSトランジスタ203およびNチャネルMOSトランジスタ204で構成されるインバータによって、コラム選択線CSL1は、論理ゲート208の出力に応じて駆動される。
具体的には、デコードユニットCDU1の出力がLレベルに活性化された場合、すなわち第1番目のメモリセル列が選択された場合において、コラム選択線CSL1は、制御信号/WR1の活性化期間(Lレベル)に応答して、Hレベル(電源電圧Vcc2)に駆動される。非選択列のコラム選択線CSLは、接地電圧Vssに駆動される。
一方、データ読出動作時には、ターンオンしたPチャネルMOSトランジスタ200から動作電流I2(I2>I1)の供給を受けて、PチャネルMOSトランジスタ201およびNチャネルMOSトランジスタ204で構成されるインバータが、論理ゲート208の出力に応じてコラム選択線CSL1を駆動する。したがって、選択されたコラム選択線CSL1は、制御信号/REの活性化期間(Lレベル)に応答して、Hレベル(電源電圧Vcc2)に駆動される。
このように、デコードユニットCDU1からのデコード結果出力タイミングが、データ読出時とデータ書込時とで同等である一方で、活性化されたコラム選択線CSLの駆動力(供給電流量)は、データ書込時とデータ読出時とで異なる。したがって、データ書込時における活性化されたコラム選択線CSLの電圧について、立上がり速度は遅く、すなわち立上がり時定数は大きくなる。反対に、データ読出時においては、活性化されたコラム選択線CSLの電圧について、立上がり速度は速く、すなわち立上がり時定数は小さくなる。
図12は、ライトワード線ドライバの構成を示す回路図である。
図12を参照して、行デコーダ20は、メモリセル行にそれぞれ対応して設けられるデコードユニットRDU1〜RDUnを有する。デコードユニットRDU1〜RDUnの各々は、ロウアドレスRAの入力を受けて、対応するメモリセル行が選択された場合に、その出力をLレベルに活性化する。
ワード線ドライバ30は、ライトワード線WWL1〜WWLnの活性化を制御するライトワード線ドライブ部30Wと、リードワード線RWL1〜RWLnの活性化を制御するリードワード線ドライブ部30Rとを含む。
ライトワード線ドライブ部30Wは、ライトワード線WWL1〜WWLnにそれぞれ対応して設けられるドライブゲート210−1〜210−nを有する。ドライブゲート210−1〜210−nは、電源電圧Vcc2および接地電圧Vssの供給を受けて動作するNORゲートで構成される。ドライブゲート210−1〜210−nは、デコードユニットRDU1〜RDUnの出力(デコード結果)および制御信号/WR2に応じて、ライトワード線WWL1〜WWLnを駆動する。
制御信号/WR2は、データ書込動作時に、選択行のライトワード線WWLを活性化する所定期間と対応するように、Lレベルに活性化される。それ以外の期間には、制御信号/WR2は、Hレベルに非活性化される。制御信号/WR1,/WR2,/REは、たとえばコントロール回路5によって生成される。データ書込動作開始時において、制御信号/WR1および/WR2の活性化(Hレベル→Lレベル)タイミングは共通に設定されるが、データ書込動作終了時においては、制御信号/WR2が非活性化(Lレベル→Hレベル)された後に、制御信号/WR1が非活性化される。
これにより、選択行に対応するライトワード線WWLは、制御信号/WR2がLレベルに設定される期間において、データ書込電流Ipを流すために、電源電圧Vcc2(Hレベル)に駆動される。これに対して、非選択行のライトワード線WWLは、接地電圧Vss(Lレベル)に維持される。一方、制御信号/WEがHレベルに設定される、データ読出動作時を含むデータ書込動作時以外の期間においては、各ライトワード線WWLは非活性化されて、接地電圧Vssに設定される。
リードワード線ドライブ部30Rは、リードワード線RWL1〜RWLnにそれぞれ対応して設けられるドライブゲート220−1〜220−nを有する。ドライブゲート220−1〜220−nは、電源電圧Vcc1および接地電圧Vssの供給を受けて動作するNORゲートで構成される。ドライブゲート220−1〜220−nは、デコードユニットRDU1〜RDUnの出力(デコード結果)および制御信号/REに応じて、リードワード線RWL1〜RWLnを駆動する。
制御信号/REがLレベルに設定されるデータ読出動作時において、選択行に対応するリードワード線RWLは、アクセストランジスタATRをターンオンするためにHレベル(電源電圧Vcc1)に駆動される。これに対して、非選択行のリードワード線RWLは、接地電圧Vss(Lレベル)に維持される。一方、制御信号/REがHレベルに設定される、データ書込動作時を含むデータ読出動作時以外の期間においては、各リードワード線RWLは非活性化されて、接地電圧Vssに設定される。
なお、図12では図示を省略したが、ダミーリードワード線DRWL1,DRWL2に対しても、各リードワード線RWLと同様のデコードユニットおよびドライブゲートが配置される。
図13は、実施の形態2に従うデータ読出動作およびデータ書込動作を説明するための動作波形図である。
図13(a)を参照して、データ読出動作時においては、クロック信号CLKの活性化タイミングに入力されたリードコマンドに応答して、データ読出動作が開始される。
データ読出動作が開始されると、入力されたロウアドレスRAおよびコラムアドレスCAに応答して、選択行のリードワード線RWLおよび選択列のコラム選択線CSLが活性化される。リードワード線RWLおよびコラム選択線CSLの活性化順序には特に制約がなく、高速アクセスを実現するために、両者は最速のタイミングでそれぞれ活性化される。
特に、列デコーダ25中のドライブユニットDVU1〜DVUmは、電流駆動力の大きいPチャネルMOSトランジスタ200(図11)によってコラム選択線CSLを駆動する。したがって、時刻t0にデコードユニットからデコード結果が伝達されると、選択列のコラム選択線CSLは、時刻t1においてLレベルからHレベルに立上がる。
データ読出時において、各ライトワード線WWLは、接地電圧Vssに維持されるので、データ書込電流は流れない。一方、選択列のビット線BL,/BLに対しては、コラム選択線CSLの活性化期間に応答して、一定のセンス電流Isが供給される。センス電流Isは、リードワード線RWLの活性化に応答してターンオンしたアクセストランジスタを介して、選択メモリセル中のトンネル磁気抵抗素子を通過する。これにより、選択列のビット線において、図3で説明したような電圧変化が生じるので、選択メモリセルから記憶データを読出すことができる。
データ読出動作の終了時においては、時刻t4で選択列のコラム選択線CSLが非活性化される。これに応じて、選択列のビット線BL,/BLに対するセンス電流Isの供給も終了される。
図13(b)を参照して、データ書込時においても同様に、クロック信号CLKの活性化タイミングに応答してライトコマンドが入力されて、データ書込動作が開始される。
データ書込動作が開始されると、入力されたロウアドレスRAに応じて選択行のライトワード線WWLが活性化されて、データ書込電流Ipが流される。データ書込電流Ipは、時刻twに所定レベルに達する。
一方、選択列のコラム選択線CSLは、電流駆動力の小さいPチャネルMOSトランジスタ202(図11)によって、緩やかな速度で駆動される。したがって、コラム選択線CSLの立上がり時定数は、データ書込時においてデータ読出時よりも大きく設定される。すなわち、時刻t0にデコードユニットからデコード結果が伝達されると、コラム選択線CSLは、時刻t1よりも遅い時刻t2に、LレベルからHレベルに立上がる。図13(a)中には、比較のため、データ読出時における選択列のコラム選択線の動作波形が点線で示される。
これにより、選択列のビット線BL,/BLを流れるデータ書込電流±Iwは、データ書込開始時において、コラム選択線CSLの駆動速度に応じて緩やかに流れ始める。すなわち、データ書込電流Ipが所定レベルに達する時刻twよりも遅い時刻t2において、選択列のビット線BL、/BLを流れるデータ書込電流±Iwは所定レベルに達する。言い換えると、このようなタイミングでコラム選択線CSLを活性化できるように、データ書込動作時におけるコラム選択線CSLの駆動力、すなわち図11に示した動作電流I1は設計される。
このような構成とすることにより、選択メモリセルのトンネル磁気抵抗素子に対して、データ書込開始時に、磁化困難軸方向のデータ書込磁界を先に印加した後に、磁化容易軸方向のデータ書込磁界を印加することができる。
データ書込動作の終了時には、選択列のコラム選択線CSLが非活性化される、すなわち選択列のビット線BL,/BLに対するデータ書込電流±Iwの供給が終了する時刻t4よりも早い時刻t3において、選択行のライトワード線WWLが非活性化されて、データ書込電流Ipの供給が終了する。すなわち、図11に示した制御信号/WR1の非活性化タイミングは、時刻t4に対応して設定され、図12に示した制御信号/WR2の非活性化タイミングは、時刻t3に対応して設定される。制御信号/WR1および/WR2の各々の活性化タイミングは、時刻t0に対応させて設定される。
これにより、データ書込動作の終了時において、磁化容易軸方向に所定レベルのデータ書込磁界が印加された下で、磁化困難軸方向のデータ書込磁界が減少していく期間を設けることができる。
図14は、実施の形態2に従うデータ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。
図14(a)を参照して、データ書込動作前の時刻t0以前(t<t0)においては、トンネル磁気抵抗素子中の自由磁化層は、磁化容易軸に沿って、ある方向(図14(a)においては右方向)に磁化されている。以下、図14(a)における磁化方向を、反対方
向に書換えるためのデータ書込動作について説明する。
図14(b)を参照して、時刻t0から時刻t1の間(t=t0〜t1)においては、ライトワード線WWLを流れるデータ書込電流Ipによって、磁化困難軸(HA)に沿ったデータ書込磁界Hhが印加される。これにより、自由磁化層の磁化方向は徐々に回転し始める。
さらに、図14(c)を参照して、時刻t1から時刻t2の間(t=t1〜t2)においては、所定レベルの磁化困難軸方向のデータ書込磁界Hhが印加された状態で、さらに、自由磁化層の磁化方向を反転させるための磁化容易軸方向のデータ書込磁界Heが印加される。データ書込磁界HhおよびHeの和が図29に示したアステロイド特性線の外側に対応する領域に達すると、自由磁化層の磁化方向は、点線の矢印で示した方向から、実線の矢印で示した方向に反転するように書換えられる。
図14(d)を参照して、時刻t3から時刻t4の間(t=t3〜t4)においては、磁化容易軸方向に沿ったデータ書込磁界Heが所定レベルに印加された状態のもとで、磁化困難軸方向に沿ったデータ書込磁界Hhが減少する。これにより、データ書込動作の終了時において、データ書込磁界HhおよびHeのベクトル和は、図14(c)における磁化回転方向に変化する。
図14(e)に示されるように、このような順序でデータ書込磁界HhおよびHeを変化させることにより、自由磁化層の磁化方向は、データ書込動作時において、望ましくない中間的な磁化状態に陥ることなく安定的に反対方向に書換えられる。
ここで、図15を用いて、自由磁化層におけるデータ書込動作時の望ましくない中間的な磁化状態の発生について説明する。
図15を参照して、トンネル磁気抵抗素子TMRの端部領域108,109は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、端部領域は、磁化容易軸方向の磁界に応答して磁化の方向および量が2値的に設定される中央部領域107とは異なり、メモリセルとして望ましくない特性を有している。
図15(a)もしくは(b)に示されるように、トンネル磁気抵抗素子TMRの自由磁化層においては、端部領域108,109を磁化困難軸に沿った一方向に磁化した後に、中央部領域を磁化容易軸に沿って、書込データレベルに応じた方向に磁化することにより、安定的な磁化特性を得ることができる。
上述したように、コラム選択線CSLの活性化タイミングをライトワード線WWLよりも遅らせることによって、磁化困難軸方向のデータ書込磁界は、磁化容易軸方向のデータ書込磁界よりも先に印加される。これにより、トンネル磁気抵抗素子TMRの端部領域108,109における磁化方向を一方向(図15(a),(b)においては上向き)に揃えた後に、中央部領域107において磁化容易軸に沿った方向の磁化反転を安定的に行なうことができる。
これに対して、ライトワード線WWLとコラム選択線CSLとをほぼ同時に活性化、あるいはコラム選択線CSLをライトワード線WWLよりも早く活性化した場合には、自由磁化層が多安定(Multi-Stable)状態に陥り、図15(c),(d),(e)に示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。
この結果、データ書込後における自由磁化層の磁化方向は、図15(a)もしくは(b)に示されるような、望ましい向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってMRAMデバイスの動作安定性が損なわれる。
以上説明したように、実施の形態2に従ってデータ書込電流を供給することによって、データ書込動作の開始時および終了時において、磁化困難軸方向のデータ書込磁界を、磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、MTJメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。
また、選択列に対応するコラム選択線CSLに着目すれば、コラム選択線CSLの駆動力をデータ読出動作時とデータ書込動作時とで切換えることにより、データ読出動作時には、最速のタイミングでコラム選択線CSLを活性化して高速化を図る一方で、データ書込動作時においては、磁化的に不安定な中間状態を避けて安定的なデータ書込を実行することができる。すなわち、安定的なデータ書込と高速なデータ読出とを両立することができる。
なお、図14および図15においては、トンネル磁気抵抗素子を長方形形状で表記したが、実施の形態1で説明したような端部を切り欠いた形状としても、データ書込時の磁化挙動は同様である。
また、実施の形態2に従うデータ書込電流の供給は、図7に示されたメモリアレイ10の構成に限定されず実行することが可能である。たとえば、図16に示されるように、各ライトワード線WWLを各MTJメモリセルと電気的に結合させることなく、アクセストランジスタATRおよびトンネル磁気抵抗素子TMRを対応するビット線BLと接地電圧Vss供給ノードとの間に直列に接続する構成のメモリアレイに対しても、実施の形態2を適用することが可能である。
[実施の形態3]
実施の形態3においては、一般的なダイナミック・ランダム・アクセス・メモリで用いられるページモード動作を、MRAMデバイスに適用するための構成について説明する。
図17は、連続的なデータ読出を実行するページモード動作を説明する動作波形図である。
図17を参照して、ページモード動作の1回の単位動作サイクルは、行選択を実行するためのロウアドレスが入力されるロウサイクルと、当該ロウサイクルにおける行選択を維持したままで、複数コラムに連続的にアクセスするための複数のコラムサイクルとを含む。各コラムサイクルにおいては、データ読出動作またはデータ書込動作が指示されて、データ読出またはデータ書込対象を示すコラムアドレスが入力される。
ロウサイクルおよびコラムサイクルの各々は、クロック信号CLKに応答して開始される。ロウサイクルにおいては、アドレス信号ADDとして、行選択を行なうためのロウアドレスRAが入力される。さらに、たとえばメモリアレイ10が複数のバンクに分割されており、選択行の特定にさらにバンク選択が必要な場合には、バンクアドレスBAがロウアドレスRAとともに入力される。
さらに、ロウサイクルで入力される制御信号/WEのレベルに応答して、後続のコラムサイクルにおいて、データ読出およびデータ書込のいずれが実行されるかが決定される。図17においては、ロウサイクルのクロック信号CLKの活性化タイミングにおいて、制
御信号/WEがHレベルに設定されているので、後続の各コラムサイクルにおいては、データ読出動作が実行される。また、各コラムサイクルにおいては、コラムサイクル信号/CCは、クロック信号CLKに基いて所定期間Lレベルに活性化される。
図17に示す動作例においては、各コラムサイクルにおいて連続的にデータ読出動作が実行される。ロウサイクルにおいて、入力されたロウアドレスRA(およびバンクアドレスBA)に応答して、選択行のリードワード線RWLが、LレベルからHレベルに活性化される。選択行のリードワード線RWLの活性化は、同一単位動作サイクル内で維持される。
コラムサイクル1において、制御信号/WEは所定期間Hレベルに設定される。さらに、データ読出対象を示すコラムアドレスCA1が入力される。コラムアドレスCA1に応答して、選択列のコラム選択線CSLが、図13(a)と同様のタイミングで活性化される。これに応答して、選択列のビット線BLには、選択メモリセルのトンネル磁気抵抗素子を通過させるためのセンス電流Isが流される。これにより、ロウアドレスRA(およびバンクアドレスBA)およびコラムアドレスCA1に対応する選択メモリセルの記憶データを読出すことができる。
同様に、コラムサイクル2においては、入力されたコラムアドレスCA2およびロウアドレスRA(およびバンクアドレスBA)に対応する選択メモリセルからのデータ読出が実行される。
図18は、連続的なデータ書込を実行するページモード動作を説明する動作波形図である。
図18を参照して、各コラムサイクルにおいて連続的にデータ書込動作が実行される場合には、ロウサイクルにおいて、制御信号/WEはLレベルに設定される。これに応答して、ロウサイクルおよび後続の各コラムサイクルにおいて、各リードワード線RWLは非活性状態(Lレベル:接地電圧Vss)に維持される。また、ロウサイクルで入力されたロウアドレスRA(およびバンクアドレスBA)に応答した行選択結果は、同一の単位動作サイクル内で保持される。
データ書込動作が実行される各コラムサイクルにおいては、制御信号/WEは所定期間Lレベルに設定される。ロウサイクルで入力されたロウアドレスRA(およびバンクアドレスBA)に対応する選択行のライトワード線WWLの活性化は、各コラムサイクルごとに制御される。
たとえば、コラムサイクル信号/CCと、制御信号/WEの遅延信号とを用いて、データ書込動作が実行されたコラムサイクル1の所定期間(図18の時刻t0〜t4)、選択行のライトワード線WWLは、活性化されてデータ書込電流Ipを流される。それ以外の期間においては、選択行のライトワード線WWLは非活性化されて、データ書込電流の供給は終了する。すなわち、ロウサイクルおよび各コラムサイクルの終了時には、各ライトワード線WWLは非活性化されて、データ書込電流Ipの供給は一旦停止される。
これにより、ページモード動作の単位動作サイクル内において、選択行のライトワード線WWLの活性化を維持する構成と比較して、データ誤書込の危険性を低下させることができる。言い換えれば、選択行のライトワード線の活性化を維持した場合には、選択行の各MTJメモリセルに対して、磁化困難軸方向には所定レベルの磁界が印加され続けることになるので、より小さい強度の磁気ノイズによっても、データ誤書込を生じてしまう危険性がある。
コラムサイクル1において、クロック信号CLKの活性化タイミングにおいて、アドレス信号ADDとしてコラムアドレスCA1が入力され、制御信号/WEはLレベルに設定される。これにより、図17(b)に説明したのと同様のタイミングで、コラムアドレス/CA1に対応するコラム選択線CSLの活性化および、ライトワード線WWLに対するデータ書込電流Ipの供給が実行される。したがって、コラムサイクル1におけるデータ書込動作は、図13(b)と同様に実行されて、データ書込動作の開始時および終了時において、磁化困難軸方向のデータ書込磁界を、磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、MTJメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。
図19は、実施の形態3に従うワード線ドライバの構成を示す回路図である。
図19を参照して、実施の形態3に従うワード線ドライバ30は、デコードユニットRDU1〜RDUnのデコード結果をラッチするためのラッチ回路260−1〜260−nと、リードワード線ドライブ部30Rと、ライトワード線ドライブ部30Wとを含む。
ラッチ回路260−1〜260−nは、ロウサイクルの所定タイミングにおいて活性化される制御信号RCに応答して、デコードユニットRDU1〜RDUnの出力(デコード結果)をラッチする。これにより、ラッチ回路260−1〜260−nには、ロウサイクルに入力されたロウアドレスRA(およびバンクアドレスBA)に応じた行選択結果が、同一の単位動作サイクル内保持される。
リードワード線ドライブ部30Rは、図12に示したドライブゲート220−1〜220−nに加えて、ラッチ回路250をさらに有する。ラッチ回路250は、制御信号RCに応答して、ロウサイクルに入力された制御信号WE(/WEの反転信号)の信号レベルを保持する。
ラッチ回路250およびラッチ回路260−1〜260−nの各々の保持内容は、新たな単位動作サイクルのロウサイクルごとに更新される。
ドライブゲート220−1〜220−nの各々は、ラッチ回路260−1〜260−nに保持された行選択結果およびラッチ回路250に保持された制御信号WEに応答して、対応するリードワード線RWLの活性化を制御する。したがって、図17および図18で説明したように、ロウサイクルにおいて制御信号/WEがLレベル(WE=“H”)に設定された場合には、当該ロウサイクルおよび後続のコラムサイクルにおいて、各リードワード線RWLの非活性状態(Lレベル)が維持される。
一方、ロウサイクルで制御信号/WEがHレベルに設定された場合には、当該ロウサイクルおよび後続のコラムサイクルにおいて、選択行のリードワード線RWLの活性状態(Hレベル)が維持される。各リードワード線RWLの活性化制御は、制御信号RCに応答して、新たなロウサイクルごとに変更される。図19では図示を省略したが、ダミーリードワード線DRWL1,DRWL2に対しても、同様の構成が設けられる。
実施の形態3に従うライトワード線ドライブ部30Wは、図12に示したライトワード線ドライブ部の構成と比較して、スイッチトランジスタ212−1〜212−nおよび遅延回路255をさらに有する点で異なる。
遅延回路255は、制御信号/WEを所定時間遅延させて制御信号/WEdを出力する。さらに、スイッチトランジスタ212−1〜212−nの各々は、図17および図18に示したコラムサイクル信号/CCに応答して、ドライブゲート210−1〜210−n
に動作電流を供給する。
ドライブゲート210−1〜210−nの各々は、リードワード線ドライブ部30Rと共有されるラッチ回路260−1〜260−nに保持された行選択結果および遅延回路255からの制御信号/WEdに応答して、対応するライトワード線WWLの活性化を制御する。遅延回路255における遅延時間は、データ書込電流Ipの好ましい供給タイミング、すなわち図18に示した時刻t0および時刻t3を考慮して定められる。
このような構成とすることにより、図17および図18に示したページモード動作を実行するための適切なタイミングでライトワード線WWLおよびリードワード線RWLの活性化を制御できる。一方、コラム選択線CSLについては、実施の形態2と同様の構成の列デコーダを用いて活性化制御を行なうことができる。
このように、実施の形態3に従う構成によれば、データ読出動作およびデータ書込動作のいずれか一方を連続的に実行するためのページモード動作において、高速なデータ読出と、MTJメモリセルの磁化特性を考慮した安定的なデータ書込とを両立的に実行することができる。
[実施の形態3の変形例1]
図20は、実施の形態3の変形例1に従うページモード動作におけるデータ書込動作を説明する動作波形図である。
図20を参照して、図19に示したワード線ドライバによってライトワード線WWLおよびリードワード線RWLの活性化を制御することによって、図18と同様のタイミングで、データ書込電流Ipの供給タイミングが設定される。
図20を図18と比較して、実施の形態3の変形例1に従うページモード動作においては、データ書込を指示された各コラムサイクルにおいて、選択列のコラム選択線CSLの活性化タイミングが遅れる点が異なる。すなわち、磁化容易軸方向に沿ったデータ書込磁界を発生するためのデータ書込電流±Iwは、時刻twから供給を開始されて、時刻t2で所定レベルまで増加する。
また、データ書込動作の終了時においては、コラム選択線CSLの非活性化タイミングは、ライトワード線WWLの非活性化タイミングに相当する時刻t3よりも遅い時刻t4に設定される。
後続のコラムサイクル2におけるデータ書込動作も、当該コラムサイクルにおいて入力されるコラムアドレスCA2およびロウサイクルで入力されたロウアドレスRA(およびバンクアドレスBA)に対応した選択メモリセルに対して、コラムサイクル1と同様に実行される。
このようなデータ書込動作としても、データ書込が実行されるコラムサイクルにおいて、磁化容易軸方向のデータ書込磁界を発生するためのデータ書込電流±Iwの供給開始および供給終了タイミングは、磁化困難軸方向に沿ったデータ書込磁界を供給するためのデータ書込電流Ipの供給開始および供給終了タイミングよりもそれぞれ遅くなる。
図21は、実施の形態3の変形例1に従うコラム選択線CSLのドライブユニットの構成を説明する回路図である。既に説明したように、各コラム選択線CSLに対して設けられるドライブユニットの構成は同一であるので、図21には、コラム選択線CSL1に対応するドライブユニットDVU1の構成が代表的に示される。
図21を参照して、実施の形態3の変形例1に従うドライブユニットDVU1は、図11に示したドライブユニットの構成と比較して、遅延回路265をさらに含む点とで異なる。
遅延回路265は、図20に示された遅延回路255からの制御信号/WEdを所定時間ΔTさらに遅延させて、制御信号/WEddを出力する。制御ゲート206は、制御信号/REおよび/WEddのAND論理演算結果を出力する。制御ゲート208は、図11の構成と同様に、デコードユニットCDU1からの出力と、論理ゲート206の出力とのOR演算結果を、PチャネルMOSトランジスタ201およびNチャネルMOSトランジスタ204の各々のゲートへ与える。
図21の構成においては、PチャネルMOSトランジスタ202の電流駆動力は、PチャネルMOSトランジスタ200の電流駆動力(図11における動作電流I2)と同様に設計される。したがって、データ書込時における活性化されたコラム選択線CSLの駆動力(供給電流量)は、データ読出時と同様に設定される。したがって、データ書込およびデータ読出時の各々において、活性化されたコラム選択線CSLの電圧の立上がり速度、すなわち立上がり時定数は同様である。
データ書込動作が指示された各コラムサイクルにおいては、選択列のコラム選択線CSLは、制御信号/WEddに応答して、選択行のライトワード線WWLよりもΔT遅れたタイミングで、速やかに活性化(電源電圧Vcc2へ)および非活性化(接地電圧Vssへ)される。遅延回路265における所定時間ΔTを、図20における時刻t0およびtwの差、および時刻t3およびt4の差を考慮して設定することによって、図20に示したタイミングで、データ書込電流Ipおよび±Iwを供給できる。なお、遅延回路255および265のそれぞれの遅延時間を適切に設定すれば、両者の入力を共通の制御信号/WEとすることもできる。
データ読出時においては、制御信号/REの活性化(Lレベル)に応答したタイミングで、選択列のコラム選択線CSLは、最速のタイミングで、Hレベル(電源電圧Vcc1)へ活性化される。
このような構成とすることにより、ページモード動作時においても、データ書込が実行されるコラムサイクルにおいて、データ書込動作開始時および終了時において、磁化困難軸方向のデータ書込磁界を磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、実施の形態2実施の形態3の変形例1と同様に、MTJメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。
[実施の形態3の変形例2]
実施の形態3の変形例2においては、1回の単位動作サイクル内の複数のコラムサイクルにおいて、データ読出動作およびデータ書込動作を混在させて連続的に実行可能なページモード動作について説明する。
図22は、実施の形態3の変形例2に従うページモード動作を説明する動作波形図である。
図22を参照して、実施の形態3の変形例2に従うページモード動作では、実施の形態3およびその変形例1に従うページモード動作と同様に、単位動作サイクルは、行選択のためのロウアドレスRA(およびバンクアドレスBA)の入力を受けるロウサイクルによって開始される。当該ロウサイクルにおいて入力されたロウアドレスRA(およびバンク
アドレスBA)による行選択結果は、同一動作サイクル内において保持される。保持された行選択結果に基づいて、選択行のリードワード線RWLは、データ書込動作が指示されたコラムサイクルを除いて、活性化(Hレベル)される。
各コラムサイクルにおいて、制御信号/WEは、データ書込動作が指示される場合には所定期間Lレベルに設定される。
図23は、実施の形態3の変形例2に従うリードワード線ドライブ部30Rの構成を示す回路図である。
図23を参照して、実施の形態3の変形例2に従うリードワード線ドライブ部30Rは、図19に示した実施の形態3に従うリードワード線ドライブ部の構成と比較して、ラッチ回路250に代えて、パルス発生回路280を含む点で異なる。パルス発生回路280は、クロック信号CLKの活性化タイミングにおける制御信号/WEのレベルに応じて、リードワード線RWLの活性化期間を規定するための制御パルス/WCCを生成する。
図22を再び参照して、クロック信号CLKの活性化タイミングにおいて制御信号/WEがHレベルであったサイクルにおいては、制御パルス/WCCはHレベルに維持される。一方、データ書込が指示されたコラムサイクルにおいては、クロック信号CLKの活性化タイミングにおいて制御信号/WEはLレベルに設定されるので、これに対応して、所定期間(図22における時刻t0〜t4)制御パルス/WCCはLレベルに設定される。当該所定期間は、たとえば、制御信号/WEの活性化期間に応じて設定される。
再び図23を参照して、ドライブユニット220−1〜220−nは、ラッチ回路260−1〜260−nに保持された行選択結果および制御信号/WCCの反転信号に応答して、対応するリードワード線RWLの活性化を制御する。図23では図示を省略したが、ダミーリードワード線DRWL1,DRWL2に対しても同様の構成が設けられる。
一方、ライトワード線線ドライブ部30Wは、図19と同様の構成を有し、ロウサイクルで入力されたロウアドレスRA(およびバンクアドレスBA)に対応する選択行のライトワード線WWLの活性化を、各コラムサイクルごとに制御する。
このような構成とすることにより、対応するラッチ回路にLレベルデータが保持される選択行のリードワード線RWLは、データ書込動作が指示されるコラムサイクル中の所定期間を除いてHレベルに活性化される。これにより、読出動作が指示された各コラムサイクルの動作が高速化される。
データ書込動作が指示されるコラムサイクル1およびコラムサイクル2においては、各リードワード線RWLを非活性化するとともに、入力されたコラムアドレスCA1またはCA2および、ロウサイクルで入力されたロウアドレスRA(およびバンクアドレスBA)に対応する選択メモリセルに対するデータ書込動作を、実施の形態3またはその変形例1と同様に実行できる。
ライトワード線WWLの活性化タイミングは、メモリアレイ10の構成に従って設定する必要がある。図16に示すように、各ライトワード線WWLがMTJメモリセルと電気的に切離されている構成においては、選択行のリードワード線RWLが活性化された状態で、ライトワード線WWLにデータ書込電流を供給しても悪影響は生じない。したがって、このような構成では、データ書込動作の開始時において、選択行のリードワード線RWLおよびライトワード線WWLのそれぞれの活性化期間が重なりを持つように設計することもできる。
一方、図7に示したメモリアレイのように、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRおよびライトワード線WWLの両方を含む電流経路が形成される構成においては、選択行において、リードワード線RWLおよびライトワード線WWLの活性化期間が時間的に重なると、データ誤書込が発生する必要がある。したがって、このようなメモリアレイ構成の場合には、選択行において、リードワード線RWLとライトワード線WWLとの活性化期間が時間的な重なりを持たないように設定する必要がある。
このように、実施の形態3の変形例2に従う構成においては、データ読出動作およびデータ書込動作を混在させることが可能なページモード動作において、高速なデータ読出と、MTJメモリセルの磁化特性を考慮した安定的なデータ書込とを両立的に実行することができる。
[実施の形態3の変形例3]
実施の形態3の変形例3においては、データ読出動作とデータ書込動作が混在するページモード動作において、データ読出動作をさらに高速化するための構成について説明する。
図24は、実施の形態3の変形例3に従うMRAMデバイス2の構成を示す全体ブロック図である。
図24を参照して、実施の形態3の変形例3に従うMRAMデバイス2は、図1に示したMRAMデバイス1と比較して、読出データラッチ回路300をさらに備える点で異なる。
読出データラッチ回路300は、コントロール回路5が生成する制御信号LSに応答して、読出/書込制御回路50によって読出されたmビットのデータのうちの少なくとも一部をラッチする。さらに、読出データラッチ回路300は、コントロール回路からの制御信号ROおよび列デコーダ25の列選択結果に応じて、内部にラッチした複数の記憶データのうちの少なくとも1個を、読出データDOUTとして出力する。
書込データDINを、メモリアレイ10内の選択メモリセルに書込むための構成においては、実施の形態3およびその変形例1または2と同様であるので詳細な説明は繰返さない。
図25は、実施の形態3の変形例3に従うMRAMデバイス2のページモード動作を説明する動作波形図である。
図25を参照して、実施の形態3の変形例3に従う構成においては、ロウサイクルにおいて、入力されたロウアドレスRA(およびバンクアドレスBA)によって示される選択行に対応する1行分のデータ読出が実行される。すなわち、ロウサイクルにおいて、所定期間Lレベルに活性化される制御信号/RCに応答して、リードワード線ドライブ部30Rは、選択行のリードワード線RWLを活性化する。
さらに、ロウサイクルにおいて、全メモリセル列のうちの少なくとも一部に対応するM本(M:2以上m以下の整数)コラム選択線CSLが並列に活性化されて、選択行において、複数のメモリセルから並列にデータ読出が実行される。一般的には、全メモリセル列からのデータ読出または、奇数列/偶数列のいずれか一方からのデータ読出が実行される。
読出/書込制御回路50は、同時に選択されるM個のメモリセル列に対して、センス電流Isの供給および記憶データの読出が並列に実行可能となるように設計される。たとえば、図8に示したデータ読出回路51Rに対応する構成を、同時に活性化するメモリセル列の個数(M個)分設ける必要がある。以下、本実施の形態においては、1行分のデータが並列に読出されるもの、すなわち「M=m」として説明を進める。
読出/書込制御回路50によって、選択行に対応するm個の読出データが生成されたタイミングにおいて、コントロール回路5は、制御信号LSを所定期間活性化する。これに応答して、読出データラッチ回路300は、読出されたm個の記憶データをラッチする。
次に、データ書込動作が指示されるコラムサイクル1では、クロック信号CLKの活性化タイミングを含んで制御信号/WEが所定期間Lレベルに設定される。また、データ書込対象を示すためのコラムアドレスCA1が入力される。
これに応答して、実施の形態3またはその変形例1および2と同様に、ロウアドレスRA(およびバンクアドレスBA)およびコラムアドレスCA1に対応する選択メモリセルを書込データのレベルに応じて安定的に磁化するために、データ書込電流±IwおよびIpが供給される。
データ読出動作が指示されるコラムサイクル2では、クロック信号CLKの活性化タイミングで制御信号/WEはHレベルに設定される。また、データ読出対象を示すためのコラムアドレスCA2が入力される。
コラムサイクル2において、コントロール回路5は、制御信号ROを所定期間Hレベルに活性化する。これに応答して、読出データラッチ回路300は、ロウサイクルでラッチしたm個の記憶データのうちから、列デコーダ25での列選択結果に基づいて、入力されたコラムアドレスCA2に対応する1つの記憶データを選択して、読出データDOUTとして出力する。
このような構成とすることにより、各コラムサイクルにおけるデータ読出動作は、選択メモリセルを通過するセンス電流Isに伴うビット線の電圧変化を検知する必要がなくなるので、高速化される。
また、各コラムサイクルにおいて、すべてのリードワード線RWLはLレベルに非活性化されているので、データ書込動作が指示されたコラムサイクルにおいても、最速のタイミングでライトワード線WWLを活性化して高速にデータ書込動作を開始することができる。
このように、実施の形態3の変形例3に従う構成においては、実施の形態3およびその変形例1および2で説明したページモード動作を、データ読出動作とデータ書込動作を混在させて、さらに高速に実行することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2 MRAMデバイス、5 コントロール回路、10 メモリアレイ、20 行デコーダ、25 列デコーダ、30 ワード線ドライバ、30W ライトワード線ドライブ
部、30R リードワード線ドライブ部、51W データ書込回路、51R データ読出回路、101 反強磁性体層、102 固定磁化層、103 自由磁化層、104 トンネルバリア、250,260−1〜260−n ラッチ回路、255,265 遅延回路、280 パルス発生回路、300 読出データラッチ回路、ADD アドレス信号、ATR アクセストランジスタ、BL,/BL ビット線、CA,CA1,CA2 コラムアドレス、CDU1〜CDUm,RDU1〜RDUn デコードユニット、CLK クロック信号、CSG コラム選択ゲート、CSL コラム選択線、DB,/DB データバス、DIN 書込データ、DMC ダミーメモリセル、DOUT 読出データ、He,Hh データ書込磁界、Ip,±Iw データ書込電流、Is センス電流(データ読出電流)、MC MTJメモリセル、RWL リードワード線、TMR トンネル磁気抵抗素子、Vss 接地電圧、Vcc,Vcc1,Vcc2 電源電圧、WWL ライトワード線。

Claims (1)

  1. 単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する半導体装置であって、
    行列状に配置された複数のメモリセルを備え、
    各前記メモリセルは、
    半導体集積回路に形成された薄膜磁性体を含んで構成され、第1および第2のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部と、
    前記磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含み、
    メモリセル行にそれぞれ対応して設けられ、前記第1のデータ書込電流を流すために選択的に活性化される複数のデータ書込選択線と、
    前記メモリセル行にそれぞれ対応して設けられ、前記アクセス素子をターンオンさせるために選択的に活性化される複数のデータ読出選択線と、
    メモリセル列にそれぞれ対応して設けられる複数のデータ線と、
    前記行アドレスに基づく行選択結果に応じて、前記複数のデータ書込選択線および前記複数のデータ読出選択線の活性化を制御するための行選択部とをさらに備え、
    前記行選択部は、前記ロウサイクルにおいて、前記選択行に対応するデータ読出選択線を活性化するとともに、各前記コラムサイクルにおいて、各前記データ読出選択線を非活性化し、
    前記ロウサイクルにおいて、前記複数のデータ線の少なくとも一部のM本(M:2以上の整数)のデータ線の各々に対して、前記データ読出電流を供給するとともに、データ書込が指示された各前記コラムサイクルにおいて、入力された前記列アドレスに対応するデータ線に対して前記第2のデータ書込電流を供給する読出書込制御回路と、
    前記ロウサイクルにおいて、前記選択行に属するメモリセルから読出された、前記M本のデータ線にそれぞれ対応するM個の記憶データを保持するための読出データ保持回路と、
    データ読出動作が指示された各前記コラムサイクルにおいて、前記読出データ保持回路に対して、前記M個の記憶データのうちの入力された前記列アドレスに応じた1個の出力を指示するための制御回路とをさらに備える、半導体装置。
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