KR101274106B1 - 감소된 비트 셀 크기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 기록 동작 - Google Patents

감소된 비트 셀 크기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 기록 동작 Download PDF

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Abstract

스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 기록 동작들을 제어하기 위한 시스템들, 회로들 및 방법들이 개시된다. 감소된 비트 셀 크기는 워드 라인들(WL)과 실질적으로 평행하고 비트 라인들(BL)에 실질적으로 수직하도록 소스 라인들(SL)을 배열시킴으로써 성취된다. 또한 일 실시예에서 무효 기록 동작을 방지하기 위해서 기록 동작 동안, 높은 로직/전압 레벨이 선택되지 않은 비트 셀들의 비트 라인들에 적용된다.

Description

감소된 비트 셀 크기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 기록 동작{WRITE OPERATION FOR SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY WITH REDUCED BIT CELL SIZE}
본 발명의 실시예들은 랜덤 액세스 메모리(RAM)에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서의 기록 동작들에 관한 것이다.
랜덤 액세스 메모리(RAM)는 최신 디지털 아키텍처들의 어디에나 있는 컴포넌트이다. RAM은 독립형 디바이스들일 수 있거나 RAM을 이용하는 디바이스들, 예를 들어 마이크로프로세서들, 마이크로제어기들, 주문형 집적 회로들(ASICs), 시스템-온-칩(SoC), 및 당업자에 의해 인식될 다른 유사한 디바이스들 내에 통합되거나 내장될 수 있다. RAM은 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 저장된 정보를 잃는다. 비-휘발성 RAM은 전원이 메모리로부터 제거될 때에도 메모리 저장내용들을 유지할 수 있다. 비-휘발성 RAM은 전원이 인가되지 않아도 그것의 저장내용들을 유지할 수 있는 능력에 있어서 장점들을 갖지만, 기존 비-휘발성 RAM은 휘발성 RAM보다 느린 판독/기록 시간들을 갖는다.
자기저항(magnetoresistive) 랜덤 액세스 메모리(MRAM)는 휘발성 메모리에 필적하는 응답(판독/기록) 시간들을 갖는 비-휘발성 메모리 기술이다. 데이터를 전하들 또는 전류 흐름들로 저장하는 기존 RAM 기술들과 대조적으로, MRAM은 자기적 엘리먼트들을 이용한다. 도 1a 및 도 1b에 도시된 것처럼, 자기 터널 접합(MTJ; magnetic tunnel junction) 저장 엘리먼트(100)는 2개의 자기적 층들(110 및 130)로부터 형성될 수 있고, 각각의 이러한 층은 자기장을 보유(hold)할 수 있으며 절연(터널 장벽) 층(120)에 의해 분리된다. 2개의 층들 중 하나(예를 들어, 고정층(110))는 특정 극성으로 설정된다. 나머지 층(예를 들어, 자유층(130))의 극성(132)은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다. 자유층(130)의 극성(132)에 있어서의 변화는 MTJ 저장 엘리먼트(100)의 저항을 변화시킬 것이다. 예를 들어, 극성들이 정렬되는 경우(도 1a), 낮은 저항 상태가 존재한다. 극성들이 정렬되지 않는 경우(도 1b), 높은 저항 상태가 존재한다. MTJ(100)의 도시는 단순화되었고, 발명이 속하는 기술분야에서 공지된 것처럼 당업자는 도시된 각각의 층이 물질들의 하나 이상의 층들을 포함할 수 있음을 이해할 것이다.
도 2a를 참조하면, 기존 MRAM의 메모리 셀(200)이 판독 동작에 대해 도시된다. 이러한 셀(200)은 트랜지스터(210), 비트 라인(220), 디지트(digit) 라인(230), 워드(word) 라인(240)을 포함한다. 이러한 셀(200)은 MTJ(100)의 전기 저항을 측정함으로써 판독될 수 있다. 예를 들어, 특정 MTJ(100)는 연관된 트랜지스터(210)를 활성화시킴으로써 선택될 수 있고, 이러한 트랜지스터는 MTJ(100)를 통과하는 비트 라인(220)으로부터의 전류를 스위칭할 수 있다. 터널 자기저항 효과로 인하여 MTJ(100)의 전기 저항은, 위에서 기술된 것처럼 2개의 자기적 층들(예를 들어, 110 및 130) 내의 극성들의 방향에 기초하여 변화한다. 임의의 특정 MTJ(100) 내부의 저항은 전류로부터 결정될 수 있고, 자유층의 극성으로부터 기인한다. 전통적으로, 고정층(110)과 자유층(130)이 동일한 극성을 갖는 경우, 저항은 낮고 "0"이 판독된다. 고정층(110)과 자유층(130)이 반대 극성을 갖는 경우, 저항은 보다 높고 "1"이 판독된다.
도 2b를 참조하면, 기존 MRAM의 메모리 셀(200)이 기록 동작에 대해 도시된다. MRAM의 기록 동작은 자기적 동작이다. 따라서 트랜지스터(210)는 기록 동작 동안 오프상태이다. MTJ(100)의 자유층의 극성에 영향을 줄 수 있고 결과적으로 셀(200)의 로직 상태에 영향을 줄 수 있는 자기장들(250 및 260)을 구축하기 위해 비트 라인(220) 및 디지트 라인(230)을 통해 전류가 전달(propagate)된다. 따라서 데이터는 MTJ(100)에 기록되고 MTJ(100)에 저장될 수 있다.
MRAM은, 그것을 범용(universal) 메모리가 되기 위한 후보로 만들어 주는 몇몇 바람직한 특성들, 예를 들어 고속, 고밀도(즉, 작은 비트셀 크기), 낮은 전력 소모, 및 시간에 따라 열화(degradation)되지 않는 특성을 가진다. 그러나, MRAM은 크기조정(scalability) 이슈들을 갖는다. 특히, 비트 셀이 점점 더 작아짐에 따라 메모리 상태를 스위칭하기 위해 사용되는 자기장들은 증가한다. 따라서, 보다 높은 자기장들을 제공하도록 전류 밀도 및 전력 소모가 증가하고, 따라서 MRAM의 크기조정을 제한한다.
기존 MRAM과 달리, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는, 전자들이 박막(스핀 필터)을 통과할 때 스핀-분극(spin-polarized)되는 전자들을 이용한다. STT-MRAM은 또한, 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달(SMT-RAM)로서 알려져 있다. 기록 동작 동안, 스핀-분극된 전자들은 자유 층 상에 토크를 가하고, 이것은 자유층의 극성을 스위칭할 수 있다. 판독 동작은 위에서 논의한 것처럼, MTJ 저장 엘리먼트의 저항/로직 상태를 감지하기 위해 전류가 이용된다는 점에서 기존 MRAM과 유사하다. 도 3a에 도시된 것처럼, STT-MRAM 비트 셀(300)은 MTJ(305), 트랜지스터(310), 비트 라인(320) 및 워드 라인(330)을 포함한다. 트랜지스터(310)는, 판독 동작 및 기록 동작 동안 전류가 MTJ(305)를 통해 흐르게 하도록 스위치 온 되고, 따라서 로직 상태가 판독 또는 기록될 수 있다.
도 3b를 참조하면, 판독/기록 동작들을 더 논의하기 위해 STT-MRAM 셀(301)에 대한 보다 상세한 다이어그램이 도시된다. MTJ(305)와 같은 위에서 논의된 엘리먼트들 외에도, 트랜지스터(310), 비트 라인(320) 및 워드 라인(330), 소스 라인(340), 감지 증폭기(sense amplifier)(350), 판독/기록 회로부(360) 및 비트 라인 기준(reference)(370)이 도시된다. 위에서 논의된 것처럼, STT-MRAM 내의 기록 동작은 전기적이다. 판독/기록 회로부(360)는 비트 라인(320) 및 소스 라인(340) 사이에 기록 전압을 생성한다. 비트 라인(320) 및 소스 라인(340) 간 전압의 극성에 따라, MTJ(305)의 자유층의 극성은 변화될 수 있고, 이에 대응하여 로직 상태가 셀(301)에 기록될 수 있다. 유사하게, 판독 동작 동안, 판독 전류가 생성되고, 이러한 전류는 MTJ(305)를 통해 비트 라인(320) 및 소스 라인(340) 사이에 흐른다. 이러한 전류가 트랜지스터(310)를 통해 흐르도록 허용될 때, MTJ(305)의 저항(로직 상태)은 비트 라인(320) 및 소스 라인(340) 간의 전압 차(differential)에 기초하여 결정될 수 있고, 이러한 전압 차는 기준(370)과 비교되고 그 후 감지 증폭기(350)에 의해 증폭된다. 메모리 셀(301)의 동작 및 구성이 발명이 속하는 기술분야에서 공지되어 있음을 당업자는 인식할 것이다. 부가적인 세부사항들은 예를 들어 IEDM 컨퍼런스의 학회보들에 실린, M. Hosomi 등의 A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM(2005)에서 제공되며, 이 내용은 전체로서 참조에 의해 본원에 통합된다.
STT-MRAM의 전기적 기록 동작은 MRAM에서의 자기적 기록 동작으로 인한 크기조정 문제를 제거한다. 또한 회로 설계는 STT-MRAM에 비하여 덜 복잡하다. STT-MRAM 어레이의 기존 배열에서, 도 4a에 도시된 것처럼, 소스 라인(SL)은 워드 라인(WL)에 수직이고 비트 라인(BL)과 평행하다. 이러한 배열은 비트 셀 어레이를 위해 이용되는 영역을 증가시키고 결과적으로 비트 셀 크기를 크게 한다. 기존 배열은 안정적인 기록 동작을 촉진한다. 예를 들어 기록 동작 동안, 상태 "1" 기록(또는 "1" 기록)에 대해서 선택된 비트 셀(410)에 대해 WL=H, BL=L 그리고 SL=H이 되고 적절한 기록 동작이 수행될 수 있다. 본원에서 사용될 때 H는 높은 전압/로직 레벨을 나타내고 L은 낮은 전압/로직 레벨을 나타낸다. 선택되지 않은 비트 셀들(420)에 대해, WL=H, BL=L 그리고 SL=L이고 따라서 선택되지 않은 비트 셀들 상에서 어떠한 무효 기록 동작도 없다. 그러나, 무효 기록 동작들을 방지하는데 도움이 되는 한편, 기존 배열은 라인이 공유될 수 없기 때문에 비트 셀 당 이용되는 영역에 있어서 비효율적이고 이는 결과적으로 도 4b에 도시된 것처럼 소스 라인에 대해 추가적인 금속 1(예를 들어, 도시된 것처럼 SL(M1))을 낳는다. 또한 도 4b의 회로 레이아웃에 도시된 것처럼, 각 비트 라인(BL)은 소스 라인들과 실질적으로 평행하게 나아가는 또 하나의 금속 층(예를 들어, Mx) 상에 위치될 수 있다.
본 발명의 예시적인 실시예들은 STT-MRAM에서 개선된 기록 안정성 및 감소된 비트 셀 크기를 위한 시스템들, 회로들 및 방법들에 관한 것이다.
본 발명의 실시예는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 포함할 수 있고, 상기 스핀 전달 토크 자기저항 랜덤 액세스 메모리는: 비트 셀들의 제 1 로우에 연결된 워드 라인에 실질적으로 평행한 소스 라인을 갖는 비트 셀 어레이를 포함하며, 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결된 비트 라인들에 실질적으로 수직이다.
본 발명의 또 다른 실시예는 방법을 포함할 수 있고, 상기 방법은: 비트 셀들의 제 1 로우의 워드 라인에 실질적으로 평행하고 상기 비트 셀들의 제 1 로우에 연결된 비트 라인들에 실질적으로 수직인 소스 라인을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이를 형성하는 단계를 포함한다.
본 발명의 실시예는 비트 셀들의 제 1 로우에 연결된 워드 라인에 실질적으로 평행한 소스 라인을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 데이터를 기록하기 위한 방법을 포함할 수 있고, 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결된 비트 라인들에 실질적으로 수직이며, 상기 방법은: 비트 셀들의 제 1 로우의 워드 라인 및 소스 라인에 연결되는, 선택된 비트 셀의 비트 라인 상에 낮은 전압을 구축하는 단계; 및 비트 셀들의 제 1 로우의 워드 라인 및 소스 라인에 연결되는, 선택되지 않은 비트 셀들의 비트 라인들 상에 높은 전압을 구축하는 단계를 포함한다.
본 발명의 또 다른 실시예는 비트 셀들의 제 1 로우에 연결된 워드 라인에 실질적으로 평행한 소스 라인을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 포함할 수 있고, 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결된 비트 라인들에 실질적으로 수직이며, 상기 STT-MRAM은: 비트 셀들의 제 1 로우의 워드 라인 및 소스 라인에 연결되는, 선택된 비트 셀의 비트 라인 상에 낮은 전압을 구축하기 위한 수단; 및 비트 셀들의 제 1 로우의 워드 라인 및 소스 라인에 연결되는, 선택되지 않은 비트 셀들의 비트 라인들 상에 높은 전압을 구축하기 위한 수단을 포함한다.
첨부된 도면들은 본 발명의 실시예들의 설명을 돕기 위해 제시되고 실시예들의 예시만을 위해 제공되며 이에 제한되지 않는다.
도 1a 및 도 1b는 자기 터널 접합(MTJ) 저장 엘리먼트에 대한 도시들이다.
도 2a 및 도 2b는 각각 판독 동작 및 기록 동작 동안 자기저항 랜덤 액세스 메모리(MRAM) 셀에 대한 도시들이다.
도 3a 및 도 3b는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀들에 대한 도시들이다.
도 4a는 STT-MRAM에 대한 기존 비트 셀 배열의 개략적인 도시이고 도 4b는 STT-MRAM에 대한 기존 비트 셀 배열의 레이아웃이다.
도 5는 STT-MRAM 비트 셀의 단순화된 개략도이다.
도 6a는 기존 기록 로직을 이용하는 STT-MRAM에 대한 감소된 크기의 비트 셀에 대한 개략적인 도시이고 도 6b는 감소된 크기의 비트 셀 배열의 레이아웃이다.
도 7은 기록 로직 레벨들을 포함하는 STT-MRAM에 대한 감소된 크기의 비트 셀 배열의 도시이다.
도 8은 STT-MRAM 어레이의 도시이다.
도 9는 도 8의 STT-MRAM 어레이 내의 블록 메모리에 대한 시그널링 타이밍의 도시이다.
도 10a는 도 8의 STT-MRAM 어레이에 이용될 수 있는 비트 라인 선택기의 도시이다.
도 10b는 도 8의 STT-MRAM 어레이에 이용될 수 있는 비트 라인 구동기의 도시이다.
도 11a는 도 8의 STT-MRAM 어레이에 이용될 수 있는 결합된 워드 라인 구동기 및 소스 라인 선택기의 도시이다.
도 11b는 도 8의 STT-MRAM 어레이에 이용될 수 있는 소스 라인 구동기의 도시이다.
본 발명의 실시예들의 양상들은 다음의 설명 및 본 발명의 특정 실시예들에 관한 관련된 도면들에서 개시된다. 대안적인 실시예들은 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 부가적으로 본 발명의 공지된 엘리먼트들은, 본 발명의 실시예들에 대한 관련 세부사항들을 모호하게 하지 않기 위해, 구체적으로 기술되지 않거나 생략될 것이다.
용어 “예시적인”은 여기서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인” 것으로서 여기 기재되는 임의의 실시예가 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 유시하게 용어 "본 발명의 실시예들"은, 본 발명의 모든 실시예들이 논의되는 특징, 장점 또는 동작 모드를 포함하도록 요구하는 것은 아니다.
본원에서 사용되는 용어는 단지 특정 실시예들을 기술하기 위한 목적이고 본 발명의 실시예들을 제한하고자 하는 의도는 아니다. 본원에서 사용될 때, 단수형들 "하나의(a 및 an)" 및 "상기(the)"는 문맥상 명확하게 달리 나타내지 않는 경우 복수형 또한 포함하도록 의도된다. 용어들 "포함한다(comprises)," "포함하는(comprising)," "가진다(include)" 및/또는 "가지는(including)"은 본원에서 사용될 때 기술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재를 배제하는 것은 아님이 더 이해될 것이다.
또한, 실시예들이 예를 들어 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 동작들의 시퀀스들의 측면에서 기술될 수 있다. 본원에서 기술되는 다양한 동작들은 특정 회로들(예를 들어, 주문형 반도체(ASIC)들)에 의해서, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해서, 또는 양자의 조합에 의해서 수행될 수 있음이 인식될 것이다. 부가적으로, 본원에서 기술된 동작들의 이러한 시퀀스는, 실행 시에 연관된 프로세서로 하여금 본원에서 기술된 기능을 수행하도록 할 컴퓨터 명령들의 대응하는 세트를 저장하는 임의의 형태의 컴퓨터 판독가능 저장 매체 내에서 전적으로 구현되는 것으로 간주될 수 있다. 따라서, 본 발명의 다양한 양상들은 수많은 상이한 형태들로 구현될 수 있고, 이들 모두는 청구된 주제의 범위 내에 있는 것으로 고려된다. 부가적으로 본원에서 기술된 각각의 실시예들에 대해, 임의의 이러한 실시예들의 대응하는 형태는 예를 들어, 기술된 동작을 수행"하도록 구성되는 로직"으로서 본원에서 기술될 수 있다.
도 5는 STT-MRAM 비트 셀의 단순화된 개략도를 도시한다. 비트 셀은 워드 라인 트랜지스터(510)에 연결된 워드 라인(WL)을 포함한다. 저장 엘리먼트(520)(예를 들어, MTJ)는 단순한 저항으로 표현된다. 트랜지스터(510) 및 저장 엘리먼트(520)는 비트 라인(BL)과 소스 라인(SL) 사이에 배치된다. 기록 동작 동안 상태 "0"에 대해서 WL=H, BL=H 그리고 SL=L이고 상태 "1"에 대해서 WL=H, BL=L 그리고 SL=H이다. 본원에서 사용될 때, H는 높은 전압/로직 레벨이고 L은 낮은 전압/로직 레벨이다. 전압 레벨들은 공급 전압 레벨들(예를 들어, Vdd 및 0)일 수 있거나 공급 전압 레벨들보다 높거나 이보다 낮을 수 있다. 상기 배열 및 상태 조건들은 단지 본 발명의 실시예들의 논의를 위해 제공되고 실시예들을 도시된 배열들 또는 논의된 상태 조건들에 제한하도록 의도되지는 않음을 인식할 것이다.
도 6a를 참조하면, 본 발명의 실시예에 따라 감소된 또는 최소 비트 셀 크기를 생성하는 STT-MRAM 비트 셀 어레이의 배열이 도시된다. 도 4에 도시된 것처럼, 기존 설계와 대조적으로, 워드 라인들(WL) 및 소스 라인들(SL)은 실질적으로 평행하게 배열되고 비트 라인들(BL)에 실질적으로 수직하도록 배열된다. 예를 들어, 도 4b에 도시된 레이아웃과 비교할 때, 소스 라인 용도로 이용되는 수직한 금속 1(이는 비트 라인에 평행하고 워드 라인에 수직임)은 도 6b에 도시된 것처럼 제거될 수 있고 따라서 비트 셀 영역이 상당히 감소될 수 있다. 도 4b와 비교하면, 소스 라인들(예를 들어, SL(M1))은 더 이상 비트 라인들과 평행하지 않음이 명백하다. 따라서, 도 6b의 구성은 도 4b의 소스 라인 용도로 이용되는 연결들 및 부가적인 평행 금속 라인들의 제거를 허용함으로써 감소된 셀 크기를 제공한다. 또한, 도시된 배열을 이용하여, 소스 라인은 주어진 워드 라인 방향을 따르는 모든 셀들을 위해 공유될 수 있다. 본 발명의 몇몇 실시예들에서, 소스 라인은 2개의 인접 비트 셀들 사이에서 공유될 수 있고 도시된 것처럼 워드 라인들(예를 들어, WL(Gp)) 사이에 위치될 수 있다.
그러나 기록 동작들을 위해 기존 로직을 이용하는 것은 선택되지 않은 셀들(620) 상에서 잠재적인 무효 기록 동작을 생성시킨다. 예를 들어, "1"의 기록 동작에서, 선택된 셀(610)은 WL=H, BL=L 그리고 SL=H이다. 그러나 선택되지 않은 비트 셀들(620)은 각각이 적용된 유사한 신호들을 가질 것이기 때문에(예를 들어, WL=H, BL=L 그리고 SL=H) 또한 무효 기록의 대상이 될 것이다. 따라서, 감소된 비트 셀 크기 설계에서 기존 기록 로직을 이용하는 것은 메모리 기록 동작들 동안 문제들을 유발할 수 있다.
도 7은 본 발명의 실시예들에 따라 STT-MRAM에 대한 감소된 비트 셀 설계들(예를 들어, 평행한 WL 및 SL)에서의 기록 동작들에 대한 상기 문제들에 대한 해결책을 도시한다. 도 7을 참조하면, 선택되지 않은 비트 라인들(725)은 선택되지 않은 비트-셀들(720)에 대한 무효 기록 동작들을 해결(resolve)하기 위해 기록 "1" 동작들 동안 높은 상태로 구동될 수 있다. 예를 들어, 선택된 비트 셀(710)에 "1"을 기록할 때, 기록 로직은 WL(730)=H, BL(715)=L 그리고 SL(740)=H로 설정한다. 따라서, 선택되지 않은 비트-셀들(720)은 또한 비트 셀(710)의 기록 동작 동안 WL(730)=H 그리고 SL(740)=H을 가진다. 그 다음, 선택되지 않은 비트 셀들(720)에서 무효 기록 동작을 방지하기 위해서, 선택되지 않은 BL들(725)은 선택된 비트 셀(710)에 "1"을 기록하기 위해 기록 동작 동안 H로 설정된다. 선택되지 않은 비트 라인들에 대한 기록 제어 로직이 기록 동작들 동안 높은(H) 전압/로직 신호를 적용하도록 설계될 것임이 인식될 수 있다. 대안적으로, 선택되지 않은 비트 라인들은 높은 임피던스 상태에 위치될 수 있고, 이는 선택되지 않은 비트 라인들을 통하는 임의의 전류 흐름을 방지할 것이다. 기록 제어 로직은 본원에서 기술된 기능을 수행할 수 있는 임의의 디바이스 또는 디바이스들의 조합을 이용하여 구현될 수 있다. 따라서 본 발명의 실시예들은 기술된 기능을 수행하기 위해서 본원에서 기술된 특정 회로들 또는 로직에 제한되지 않는다.
도 8을 참조하면, STT-MRAM 어레이의 예가 도시된다. 위에서 언급된 것처럼, 하나의 기록 구성에서 어레이 내의 선택되지 않은 비트 라인들(BL들)은 높은 상태로 설정되지만 셀들(801 및 811)과 연관된 선택된 비트 라인들 BL들은 낮은 상태로 설정된다. 선택된 신호들은 직사각형 박스로 표시되고 선택된 셀들은 원으로 표시된다. 따라서, 비트 셀들(801 및 811)이 선택되도록, 워드 라인(WL) 구동기(820)는 WL1(821)을 활성화한다. WL1(821)은 셀들(801, 811) 및 워드 라인(821)을 따르는 다른 셀들과 연관된 액세스(워드 라인) 트랜지스터를 활성화한다. 유사하게, 소스 라인 선택기(830)는 소스 라인들(SL01 및 SL11)과 연결된 선택 라인(831)을 활성화한다. 특히, 선택 라인(831)은 소스 라인들(SL01 및 SL11)과 연관된 트랜지스터들을 활성화하고, 이들은 각각 소스 라인 구동기들(803 및 813)에 연결된다. 부가적으로, 비트 라인 선택기들(804 및 814)은 각각 비트 라인 구동기들(802 및 812)을 선택한다. 위에서 논의된 것처럼, 이러한 예에 대해서, 비트 라인 구동기들(802 및 812)은 낮은 레벨로 설정될 수 있고 나머지 선택되지 않은 비트 라인 구동기들은 높은 레벨들로 설정될 수 있다. 따라서, 비트 셀들(801 및 811)이 어레이(800)로부터 선택될 수 있다. 상기 예가 블록0 및 블록1에 대해 어레이 내에서 선택되는 특정 셀들을 기술하지만, 도시된 로직을 이용하여 임의의 셀이 선택될 수 있음을 인식할 것이다. 또한 양자의 블록들 내의 셀들은 선택될 필요가 없다. 부가적으로, 어레이 치수들은 임의적이고 원하는 대로 확대 또는 축소될 수 있으며 다양한 구동기들/선택기들이 개별 비트 셀들을 선택하는데 있어서 보다 높거나 낮은 분해능(resolution)을 제공하도록 재구성될 수 있음이 인식될 것이다. 도시된 로직 블록들의 특정 실시예들에 대한 보다 상세한 논의가 이하 제공된다. 그러나, 이러한 세부사항들은 예시들로서 제공되고 있고 본 발명의 실시예들을 도시된 회로들, 로직 또는 논의된 특징들로 제한하고자 의도되는 것이 아니다.
도 9는 도 8의 블록0에 관한 시그널링에 대한 타이밍 다이어그램을 도시한다. 부가적으로, 비트 라인(BL)/소스 라인(SL)이 0 또는 낮은 레벨로 프리차지(precharge)되고 셀들은 도 8에 도시된 것처럼 선택된다는 가정에 기초하여 다양한 신호들에 대한 조건들의 목록이 뒤따른다.
● 데이터 L 기록
○ 선택된 BL = H
○ 선택되지 않은 BL들 = 플로팅(floating) L
○ 선택된 BL에 대한 BL 선택 신호 = H
○ 선택되지 않은 BL에 대한 BL 선택 신호 = L
○ 선택된 SL = L
○ 선택되지 않은 SL = 플로팅 L
○ 선택된 SL에 대한 SL 선택 신호 = H
○ 선택되지 않은 SL에 대한 SL 선택 신호 = L
● 데이터 H 기록
○ 선택된 BL = L
○ 선택되지 않은 BL들 = H
○ 선택된 BL에 대한 BL 선택 신호 = H
○ 선택되지 않은 BL에 대한 BL 선택 신호 = H
○ 선택된 SL = H
○ 선택되지 않은 SL = 플로팅 L
○ 선택된 SL에 대한 SL 선택 신호 = H
○ 선택되지 않은 SL에 대한 SL 선택 신호 = L
위에서 언급된 것처럼, H는 높은 전압/로직 레벨이고 L은 낮은 전압/로직 레벨이며 이러한 레벨들은 공급 전압 레벨들일 수 있거나 공급 전압 레벨들보다 높거나 이보다 낮을 수 있다. 용어 플로팅 L은 일반적으로 라인이 낮은 전압 소스로부터 분리(decouple)되기 전에 낮은 전압에 있었음을 나타낸다.
상기 목록은 예시의 목적으로만 제공되고 도 9의 도시된 타이밍 신호들과 관련하여 그것은 도 8에서 블록0의 비트 셀들의 논의된 선택을 예시한다. 예를 들어, 위에서 논의된 것처럼, 데이터 "H" 또는 "1"을 기록할 때, 선택되지 않은 비트 라인들(예를 들어, BL00, BL02, BL03)은 높은 레벨로 설정되고, 선택된 비트 라인(예를 들어, BL01)은 낮은 레벨로 설정되며 연관된 소스 라인(SL00)은 높은 레벨로 설정된다. 대조적으로, 데이터 "L" 또는 "0"을 기록할 때, 선택되지 않은 비트 라인들(예를 들어, BL00, BL02, BL03)은 낮은 레벨로 설정되고, 선택된 비트 라인(예를 들어, BL01)은 높은 레벨로 설정되며 연관된 소스 라인(SL00)은 낮은 레벨로 설정된다. 비트 라인 구동기(BL 구동기)에 대한 대응하는 신호들, 비트 라인 선택 신호들(BL 선택), 소스 라인 구동기(SL 구동기), 및 소스 라인 선택(SL 선택) 또한 도시된다. 이러한 기능들을 구현하기 위한 회로들 및 로직이 이하 보다 상세하게 기술될 것이다. 따라서, 각 신호에 대한 상세한 설명은 제공되지 않을 것이다. 상이한 데이터(데이터 L 또는 데이터 H)가 블록0 및 블록1에 기록될 수 있음에 또한 주목해야 한다. 예를 들어, 블록0에 데이터 L을 기록하고 블록1에 데이터 H를 기록하기 위해서, 도 9의 기록 데이터 L 신호들 및 타이밍이 블록0에 적용될 수 있고 도 9의 기록 데이터 H 신호들 및 타이밍이 블록1에 적용될 수 있다.
도 10a는 비트 라인 선택기 회로의 예를 도시한다. 예를 들어, 인버터들(842), NOR 게이트들(843), 인버터들(844) 및 데이터 신호 DH0(블록 0에서 데이터 하이(H))과 조합하여, NAND 게이트들(841)로의 입력들로서, 컬럼 주소 입력들(CAi 및 CAj) 및 이들의 보수(complement)들(CAib, CAjb)을 이용하여, 적절한 비트 라인이 선택될 수 있고 레벨(예를 들어, H/L)이 제공될 수 있다. 예를 들어, CAi,j(00,01,10,11)의 2개의 비트 입력이 4개의 비트 라인들 중 하나를 선택하는데 이용될 수 있다. 데이터 하이 로직 신호가 인버터들(845)에 의해 버퍼링될 수 있고 그 후 인버터들(842)의 출력과 함께 NOR 게이트들(843)로 제공될 수 있다. 따라서, 데이터 신호 DH0가 하이일 때, 모든 NOR 게이트들(843)의 출력은 0(로우)일 것이고 인버터들(844)의 대응하는 출력은 하이일 것이다. 그러나, 출력 데이터 신호 DH0가 로우일 때, NOR 게이트들(843)의 출력은 인버터들(842)의 출력에 의해 제어될 것이고(컬럼 주소 입력들에 기초하여), 이는 또한 인버터들(844)의 출력을 제어할 것이다. 따라서, NOR 게이트들(843)의 출력이 인버터들(844)로 제공되어 단지 하나의 비트 셀이 선택되도록(또는 남아있는 비트 라인 선택 신호들과는 상이한 값으로 설정되도록) 신호들이 구성될 수 있다. 비트 라인 선택기(804)의 출력들(BLsel00-BLsel03)은 개별 비트 라인들을 인에이블하기 위해 대응하는 비트 라인 구동기들(예를 들어, BL 구동기 00-03)과 순차적으로 트랜지스터들로 제공된다.
예를 들어, DH0가 로우일 때, 회로는 셀에 데이터 "0"을 기록하도록 구성된다. 선택된 BL은 하이이고 소스 라인은 로우이다. 부가적으로, 선택된 WL을 이용하는 셀들의 모든 소스 라인들은 로우이다. 선택되지 않은 셀들에 대해서, 선택되지 않은 셀들로의 무효 데이터 "0" 기록을 방지하기 위해 비트 라인은 로우이어야 한다. 따라서, 선택된 비트 라인은 나머지 라인들이 로우인 동안 하이이고, 이는 도 7에 도시된 것과는 반대의 상태이다.
도 10b는 비트 라인 구동기의 예를 도시한다. 컬럼 주소 입력들(CAi 및 CAj) 및 이들의 보수들(CAib, CAjb)로부터 유도되는 신호들(예를 들어, CAibjb, CAibj, CAijb, CAij)은 비트 라인 구동기들(예를 들어, 802)로의 입력들로서 제공될 수 있다. 예를 들어, 이러한 신호들은 도 10a의 게이트들(841)의 출력으로부터 분리되어 유도되거나 이로부터 획득될 수 있다. 인버터들(852)은 입력 노드들(851)과 트랜지스터들(또는 스위치들)(853(b)) 사이에 연결된다. 또 다른 경로가 입력 노드들(851)과 트랜지스터들(853(a)) 사이에 제공된다. 트랜지스터들(853(a) 및 853(b)) 또한 인버터들(854)에 연결된다. 데이터 신호 DH0는 보수(DH0b) 및 비-보수(non-complement) 신호(DH0d) 양자 모두를 제공하는데 이용되고, 이들은 각각 트랜지스터들(853(b) 및 853(a))의 입력들(게이트들)로 제공된다. 따라서, DH0가 로우일 때 853(b)를 통한 보수 경로가 활성화되고, DH0가 하이일 때 853(a)를 통한 비-보수 경로가 활성화된다. 따라서, 적절한 비트 라인 레벨(예를 들어, H/L)이 각각의 비트 라인 구동기(BL 구동기 00/01/02/03)로부터 제공될 수 있다. 예를 들어, DH0=0인 경우(기록 데이터가 L일 때), BL00d=CAibjb/ BL01d=CAibj / BL02d=CAijb / CA03d=CAij 이다. CAibjb/CAibj/CAijb/Caij 중 단지 하나가 하이이므로 BL00d/01d/02d/03d 중 단지 하나가 하이이다. 그러나, DH0=1인 경우(기록 데이터가 H일 때), BL00d= 보수(CAibjb) / BL01d= 보수(CAibj) / BL02d= 보수(CAijb) / CA03d= 보수(CAij)이다. 따라서, CAibjb/CAibj/CAijb/Caij 중 단지 하나가 하이이므로, BL00d/01d/02d/03d 중 단지 하나가 하나가 로우일 것이다.
도 11a는 워드 라인 구동기(예를 들어, 820) 및 소스 라인 선택기(예를 들어, 830) 용도로 이용될 수 있는 회로의 예를 도시한다. 예를 들어, 도시된 것처럼 4개의 워드 라인들 및 2개의 소스 선택 라인들을 가정하면, NAND 게이트들(825)은 로우 주소 i 및 j 입력들(RAi 및 RAj) 및 이들의 보수들을 수신할 수 있다. NAND 게이트들(825)의 출력들은 인버터들(826)로 제공되어 신호를 인버팅하고 버퍼링하며 각각의 워드 라인을 구동한다. NAND 게이트들(825)의 출력들은 또한 적절한 소스 라인을 선택하기 위해서 NAND 게이트들(835)로 쌍으로 제공된다. 소스 라인들이 2개의 셀들 사이에서 공유되기 때문에, 소스 라인 선택기는 2개의 인접 워드 라인들 중 임의의 것이 인에이블될 때 인에이블되도록 구성될 수 있다. 그러나, 상기 회로는 또한 2개 이상의 독립적인 회로들로 배열될 수 있다. 예를 들어, 로우 주소 i 및 j 입력들(RAi 및 RAj)은 NAND 게이트들(825) 및 NAND 게이트들(835)을 포함하는 소스 선택 회로로 직접 제공될 수 있고 NAND 게이트들(835)은 워드 라인 구동기 회로로부터 제거될 수 있다. 따라서, 본 발명의 실시예들은 본원에 포함되는 예시된 구성들에 제한되지 않는다.
도 11b는 소스 라인 구동기의 예를 도시한다. 구동기는 신호 DH0을 수신할 수 있고, 이것은 인버터들(836)에 의해 버퍼링된다. 2개의 인버터들이 일렬로 있으므로, DH0는 도시된 것처럼 소스 라인 구동기(803)에 의해 인버팅되지 않는다. 그러나 이러한 구성은 단일한 비-인버팅 증폭기/구동기에 의해 대체될 수 있음을 인식할 것이다. 유사하게도, 상기 회로들 중 임의의 것이 유사한 기능을 성취하기 위해 당업계에 공지된 컴포넌트들을 이용하여 수정될 수 있다. 따라서, 본원에서 예시된 실시예들은 단지 예시들 및 설명을 쉽게 제공하기 위함이며 본 발명의 실시예들의 범위를 제한하는 것으로 의도되지는 않는다.
상기의 관점에서, 본 발명의 실시예들이 본원에서 논의된 기능들을 성취하기 위한 방법들, 단계들, 동작들, 시퀀스들, 알고리즘들 및/또는 프로세스들을 포함한다는 점 또한 인식될 것이다. 예를 들어, 실시예는 공유된 소스 라인 구성을 가지는 STT-MRAM 어레이를 형성하기 위한 방법을 포함할 수 있다. 따라서, 실시예는 비트 셀들의 제 1 로우의 워드 라인에 실질적으로 평행하고 비트 라인에 실질적으로 수직인 소스 라인을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀 어레이를 형성하는 단계를 포함하는 방법을 포함할 수 있다. 양상들은 또한 워드 라인과 실질적으로 평행하게 비트 셀들의 제 2 로우의 워드 라인을 형성하는 것; 및 비트 셀들의 제 1 및 제 2 로우의 워드 라인들 중 하나에 연결되는 비트 셀들에 소스 라인을 연결시키는 것을 더 포함할 수 있다. 메모리 어레이에 기록하기 위한 실시예들은 워드 라인 및 소스 라인에 연결되는, 선택된 비트 셀의 비트 라인 상에 낮은 전압을 구축하는 것 및 제 1 비트 셀들의 워드 라인 및 소스 라인에 연결되는, 선택되지 않은 비트 셀들의 비트 라인들 상에 높은 전압을 구축하는 것(예를 들어, 도 7 및 도 9 참조)을 포함할 수 있다.
상기 개시내용은 본 발명의 예시적인 실시예들을 보여주지만, 첨부된 청구 범위에 의해 규정되는 본 발명의 실시예들의 범위를 벗어나지 않고 다양한 변경들 및 수정들이 이루어질 수 있음에 주목해야 한다. 본원에서 기술된 본 발명의 실시예들에 따른 기능들, 방법들의 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 또한 본 발명의 엘리먼트들이 단수형으로 기술 또는 청구될 수 있을지라도, 단수형으로의 제한이 명시적으로 기술되지 않는다면 복수형이 예상된다.

Claims (29)

  1. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)로서,
    비트 셀들의 제 1 로우에 연결되는 워드 라인에 평행한 소스 라인을 갖는 비트 셀 어레이 ― 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결되는 비트 라인들에 수직임 ― ; 및
    상기 워드 라인 및 상기 소스 라인에 연결되는 상기 비트 셀들의 제 1 로우에서 선택된 비트 셀의 비트 라인 상에 제 1 전압을 구축하도록 구성되고 상기 워드 라인 및 상기 소스 라인에 연결되는 상기 비트 셀들의 제 1 로우에서 선택되지 않은 비트 셀들의 비트 라인들 상에 제 2 전압을 구축하도록 구성되는 로직을 포함하고, 상기 제 1 전압은 상기 제 2 전압보다 낮은,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    비트 셀들의 제 2 로우에 연결되는 워드 라인을 더 포함하고, 상기 소스 라인은 상기 비트 셀들의 제 2 로우에 연결되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  3. 제 1 항에 있어서,
    상기 소스 라인은 상기 비트 셀들의 제 1 로우의 워드 라인과 비트 셀들의 제 2 로우의 워드 라인 사이에 배치되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 전압은 공급 전압 레벨이고, 상기 제 1 전압은 접지 레벨인,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  6. 제 1 항에 있어서,
    상기 선택된 셀의 비트 라인 상에 상기 제 1 전압을 구축하도록 구성되는 로직은 다수의 비트 라인 구동기들에 연결되는 비트 라인 선택 로직을 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  7. 제 6 항에 있어서,
    상기 비트 라인 선택 로직은 다수의 컬럼 주소 신호들 및 데이터 하이 신호를 수신하도록 구성되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 다수의 비트 라인 구동기들 각각은 상기 비트 라인 선택 로직으로부터의 선택 신호에 기초하여 연관된 비트 라인에 연결되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  9. 제 8 항에 있어서,
    상기 선택 신호들은 컬럼 선택 주소 신호들 및 상기 컬럼 선택 주소 신호들의 보수(complement)들로부터 유도되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  10. 제 9 항에 있어서,
    상기 컬럼 선택 주소 신호들 및 이들의 보수들은 NAND 게이트들로 제공되고 상기 NAND 게이트들의 출력들은 각각의 비트 라인 구동기들로 입력되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  11. 제 2 항에 있어서,
    상기 비트 셀들의 제 1 로우 및 제 2 로우의 워드 라인들을 구동시키도록 구성되는 로직 및 상기 소스 라인을 선택하도록 구성되는 로직
    을 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  12. 제 11 항에 있어서,
    상기 워드 라인들을 구동시키기 위한 로직 및 상기 소스 라인을 선택하도록 구성되는 로직은 결합되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  13. 제 12 항에 있어서,
    상기 비트 셀들의 제 1 로우 및 제 2 로우의 워드 라인들을 구동시키도록 구성되는 로직은 로우 주소 입력들에 연결되고 상기 소스 라인을 선택하도록 구성되는 로직은 상기 워드 라인들을 구동시키도록 구성되는 로직에 연결되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  14. 제 13 항에 있어서,
    상기 비트 셀들의 제 1 로우 및 제 2 로우의 워드 라인들을 구동시키도록 구성되는 로직은:
    2개의 로우 주소 입력들에 연결되고 상기 비트 셀들의 제 1 로우의 워드 라인을 구동시키기 위한 제 1 인버터에 연결되는 출력을 가지는 제 1 NAND 게이트; 및
    2개의 로우 주소 입력들에 연결되고 상기 비트 셀들의 제 2 로우의 워드 라인을 구동시키기 위한 제 2 인버터에 연결되는 출력을 가지는 제 2 NAND 게이트
    를 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  15. 제 13 항에 있어서,
    상기 소스 라인을 선택하도록 구성되는 로직은 상기 제 1 NAND 게이트 및 제 2 NAND 게이트의 출력들에 연결되는 입력들 및 소스 라인 선택 신호를 생성하기 위한 출력을 가진 제 3 NAND 게이트를 포함하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  16. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 형성하는 방법으로서,
    비트 셀들의 제 1 로우의 워드 라인에 평행하고 상기 비트 셀들의 제 1 로우에 연결되는 비트 라인들에 수직인 소스 라인을 갖는 STT-MRAM 비트 셀 어레이를 형성하는 단계를 포함하고,
    상기 STT-MRAM는
    상기 워드 라인 및 상기 소스 라인에 연결되는 상기 비트 셀들의 제 1 로우에서 선택된 비트 셀의 비트 라인 상에 제 1 전압을 구축하고; 그리고
    상기 워드 라인 및 상기 소스 라인에 연결되는 상기 비트 셀들의 제 1 로우에서 선택되지 않은 비트 셀들의 비트 라인들 상에 제 2 전압을 구축하도록 구성되고, 상기 제 1 전압은 상기 제 2 전압보다 낮은,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리를 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 비트 셀들의 제 1 로우와 평행한 비트 셀들의 제 2 로우에 연결되는 워드 라인을 형성하는 단계; 및
    상기 비트 셀들의 제 2 로우에 상기 소스 라인을 연결하는 단계
    를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 형성하는 방법.
  18. 제 16 항에 있어서,
    상기 비트 셀들의 제 1 로우 및 비트 셀들의 제 2 로우의 워드 라인들 사이에 상기 소스 라인을 배치하는 단계
    를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 형성하는 방법.
  19. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서 데이터를 기록하기 위한 방법으로서,
    상기 스핀 전달 토크 자기저항 랜덤 액세스 메모리는 비트 셀들의 제 1 로우에 연결되는 워드 라인에 평행한 소스 라인을 갖고, 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결되는 비트 라인들에 수직이며, 상기 방법은:
    상기 비트 셀들의 제 1 로우의 워드 라인 및 상기 소스 라인에 연결되는 선택된 비트 셀의 비트 라인 상에 제 1 전압을 구축하는 단계; 및
    상기 비트 셀들의 제 1 로우의 워드 라인 및 상기 소스 라인에 연결되는 선택되지 않은 비트 셀들의 비트 라인들 상에 제 2 전압을 구축하는 단계
    를 포함하고, 상기 제 1 전압은 상기 제 2 전압보다 낮은,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  20. 제 19 항에 있어서,
    상기 제 2 전압은 공급 전압 레벨이고, 상기 제 1 전압은 접지 레벨인,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  21. 제 19 항에 있어서,
    상기 선택된 셀의 비트 라인 상에 상기 제 1 전압을 구축하는 단계는:
    비트 라인 선택 신호들을 생성하는 단계; 및
    상기 비트 라인 선택 신호들에 기초하여 비트 라인 구동기들을 활성화 또는 비활성화하는 단계
    를 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  22. 제 21 항에 있어서,
    상기 비트 라인 선택 신호들은 다수의 컬럼 주소 신호들 및 데이터 하이 신호로부터 생성되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  23. 제 22 항에 있어서,
    상기 다수의 비트 라인 구동기들 각각은 상기 비트 라인 선택 신호들 중 하나에 기초하여 연관된 비트 라인에 연결되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  24. 제 22 항에 있어서,
    상기 비트 라인 선택 신호들은 상기 컬럼 주소 신호들 및 상기 컬럼 주소 신호들의 보수들로부터 유도되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  25. 제 24 항에 있어서,
    상기 컬럼 선택 주소 신호들 및 이들의 보수들은 NAND 게이트들로 제공되고 상기 NAND 게이트들의 출력들은 각각의 비트 라인 구동기들로 입력되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리에서 데이터를 기록하기 위한 방법.
  26. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)로서,
    상기 스핀 전달 토크 자기저항 랜덤 액세스 메모리는 비트 셀들의 제 1 로우에 연결되는 워드 라인에 평행한 소스 라인을 갖고, 상기 소스 라인은 상기 비트 셀들의 제 1 로우에 연결되는 비트 라인들에 수직이며, 상기 STT-MRAM은:
    상기 비트 셀들의 제 1 로우의 워드 라인 및 상기 소스 라인에 연결되는 선택된 비트 셀의 비트 라인 상에 제 1 전압을 구축하기 위한 수단; 및
    상기 비트 셀들의 제 1 로우의 워드 라인 및 상기 소스 라인에 연결되는 선택되지 않은 비트 셀들의 비트 라인들 상에 제 2 전압을 구축하기 위한 수단
    을 포함하고, 상기 제 1 전압은 상기 제 2 전압보다 낮은,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  27. 제 26 항에 있어서,
    상기 선택된 셀의 비트 라인 상에 상기 제 1 전압을 구축하기 위한 수단은:
    비트 라인 선택 신호들을 생성하기 위한 수단; 및
    상기 비트 라인 선택 신호들에 기초하여 비트 라인 구동기들을 활성화 또는 비활성화하기 위한 수단
    을 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  28. 제 27 항에 있어서,
    상기 비트 라인 선택 신호들을 생성하기 위한 수단은 다수의 컬럼 주소 신호들 및 데이터 하이 신호를 수신하는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
  29. 제 27 항에 있어서,
    상기 비트 라인 구동기들은 컬럼 주소 신호들 및 상기 컬럼 주소 신호들의 보수들에 연결되는,
    스핀 전달 토크 자기저항 랜덤 액세스 메모리.
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