JP2004178709A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】データ書込み時、安定的な電流をメモリセルへ供給し、誤書込みの確率を低減可能な不揮発性記憶装置を提供する。
【解決手段】複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備える。複数の電流供給部の各々は、複数の領域のうちの対応する領域がデータ書込み対象に選択された場合に活性化されて、対応する領域へデータ書込み電流を供給し、複数の領域の各々は、複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含む。複数の書込み選択線は、複数の電流供給部の対応する１つから、データ書込み電流を選択的に供給される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、２値的な記憶データのレベルに応じてデータ読み出し時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている（たとえば、非特許文献１参照。）。
【０００３】
磁気トンネル接合を有するメモリセル（以下、「ＭＴＪメモリセル」とも称する）は、１個のＭＴＪ素子と１個のアクセス素子（たとえば、トランジスタ）とで構成可能であるため、高集積化にも有利である。ＭＴＪ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、ＭＴＪメモリセルは、当該磁性体層の磁化方向に応じて、ＭＴＪ素子内での電気抵抗（接合抵抗）が変化する特性を利用して、データ記憶を実行する。当該磁性体層の磁化方向が変化するか否かは、ライトディジット線およびビット線にそれぞれ流れるデータ書込み電流によって生じる２つの磁界の合成磁界の強度により決まる。以下においては、ライトディジット線およびビット線を総括的に書込み電流線とも称する。また、データ書込み電流を単に書込み電流とも称する。
【０００４】
ＭＴＪメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗（すなわち記憶データ）に応じて変化するＭＴＪメモリセルの通過電流に基づいて、データ読出しが実行される。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【発明が解決しようとする課題】
一般的に、ＭＲＡＭデバイスでは、書込み電流の供給に応じて、データ書込みが実行されるため、書込み電流の設定を精密に調整する必要がある。そのため、ＭＴＪメモリセルにデータを書込む動作において、以下の問題点がある。
（１）データをＭＴＪメモリセルに書込むための電流を供給する電流源からＭＴＪメモリセルまでの配線の経路長は、選択されたＭＴＪメモリセル（以下、選択メモリセルとも称する）の位置により異なる。そのため、選択メモリセルの位置により、当該電流源から選択メモリセルまでの配線の配線抵抗が異なる。したがって、書込み電流がばらつき、データの書込みマージンがなくなり、選択メモリセルに正常にデータを書込みできない現象が生じる可能性がある。
（２）複数のＭＴＪメモリセルの所定単位ごとに配置される複数の書込み電流線に接続される電流配線は、書込み電流線よりも長くなるのが一般的である。そのため、当該電流配線上には、大きな寄生容量が生じる。
【０００７】
ＭＴＪメモリセルにデータを書込む際には、書込み電流線に比較的大きな電流（ｍＡ単位）を流す必要性がある。そのため、当該寄生容量から生じる電流が本来ＭＴＪメモリセルにデータを書込むための書込み電流に重畳する可能性がある。したがって、書込み電流線に過大な電流が生じ、選択された書込み電流線の近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。
（３）データ書込み時には、書込み電流線に多くの電流を流す必要があるため、書込み電流線に電流を供給するための電流源に供給される電圧は、その他の回路に供給される電圧より高く設定される。したがって、その他の回路に含まれるアドレスデコード回路系と、電流源とは、別々の電源電圧が供給されることになる。その結果、電源投入時、当該電流源は、アドレスデコード回路系よりも先に活性化する恐れがある。したがって、電源投入時、アドレスデコード回路系が非活性状態の時、すなわち、正常にアドレスデコード回路系が動作していないときに、当該電流源が活性化されると、書込み電流線に不必要な電流が流れ、ＭＴＪメモリセルにデータの誤書込みが行なわれるという問題がある。
【０００８】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、データ書込み時、安定的な電流をメモリセルへ供給し、誤書込みの確率を低減可能な不揮発性記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備え、複数の電流供給部の各々は、複数の領域のうちの対応する領域がデータ書込み対象に選択された場合に活性化されて、対応する領域へデータ書込み電流を供給し、複数の領域の各々は、複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含み、複数の書込み選択線は、複数の電流供給部の対応する１つから、データ書込み電流を選択的に供給される。
【００１０】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１１】
［実施の形態１］
図１は、実施の形態１に従う不揮発性記憶装置１０００の構成を示す概略図である。
【００１２】
図１を参照して、不揮発性記憶装置１０００は、メモリアレイマット１００および２００と、電源端子１０および２０と、電流源Ｉ１およびＩ２とを備える。
【００１３】
メモリアレイマット１００および２００は、それぞれ複数のメモリアレイブロックＭＡＢに分割される。メモリアレイマット１００および２００は、一例として、それぞれ４つのメモリアレイブロックＭＡＢに分割されている。詳細は後述するが、メモリアレイブロックＭＡＢの各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、１つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【００１４】
電源端子１０および２０へは、外部から電源電圧Ｖｃｃが供給される。電源端子１０および２０は、電流源Ｉ１およびＩ２へそれぞれ電源電圧Ｖｃｃを供給する。電流源Ｉ１は、メモリアレイマット１００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ１を介して電流を供給する。電流源Ｉ２は、メモリアレイマット２００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ２を介して電流を供給する。
電流源Ｉ１およびＩ２は、メモリアレイマット１００および２００内の各メモリアレイブロックＭＡＢへそれぞれ電流源配線ＬＥ１およびＬＥ２を介してそれぞれ電流を供給する。なお、以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。
【００１５】
図２は、メモリアレイブロックＭＡＢ内のメモリアレイ５００の構成を示す回路図である。なお、図２においては、説明の都合上、メモリアレイ５００内に含まれない電流源Ｉ１も図示している。
【００１６】
図２を参照して、メモリアレイ５００は、メモリセルアレイ５５と、ロウデコーダ５０とを含む。
【００１７】
メモリセルアレイ５５は、複数のＭＴＪメモリセルを有する。これらのＭＴＪメモリセルは、正規メモリセルＭＣ（以下、単に「メモリセルＭＣ」とも称する）と、行方向に配置されるダミーメモリセルＤＭＣとに分類される。以下においては、ダミーメモリセルＤＭＣが配置される行を「ダミーセル行」とも称する。ダミーメモリセルＤＭＣは、メモリセルＭＣと同一の特性（形状および構造）を有し、メモリセルＭＣとメモリセル行を共有するように配置される。
【００１８】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００１９】
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２０】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２１】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００２２】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込み電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込みデータのレベルに応じた方向に流される。
【００２３】
図４は、ＭＴＪメモリセルのデータ書込みの電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００２４】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００２５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、ＭＴＪメモリセルの記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００２６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込み磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００２７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込み時の動作点は、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定のデータ書込み電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００２８】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_ＷＲとなるように設計される。すなわち、このデータ書込磁界Ｈ_ＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込み電流の値が設計される。一般的に、データ書込磁界Ｈ_ＷＲは、磁化方向の切換えに必要なスイッチング磁界Ｈ_ＳＷと、マージン分ΔＨとの和で示される。すなわち、Ｈ_ＷＲ＝Ｈ_ＳＷ＋ΔＨで示される。
【００２９】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３０】
再び図２を参照して、メモリセルアレイ５５において、メモリセルＭＣおよびダミーメモリセルＤＭＣによって共有されたメモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトディジット線ＷＤＬ〜ＷＤＬｎが配置される。メモリセルＭＣによって構成されるメモリセル列にそれぞれ対応してビット線対ＢＬＰが配置され、ダミーセル行に対しては、ダミーデジット線ＤＤＬが配置される。ビット線対ＢＬＰは、２本の相補なビット線ＢＬおよび／ＢＬから構成される。ダミーデジット線ＤＤＬは、データ書込み時には使用しないが、後述する電流源配線をプリチャージするときに使用する。
【００３１】
メモリセルＭＣは、奇数行において一方のビット線／ＢＬと接続され、偶数行において、他方のビット線ＢＬと接続される。メモリセルＭＣの各々は、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲおよびアクセスゲートとして作用するアクセストランジスタＡＴＲを有する。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。トンネル磁気抵抗素子ＴＭＲは、２通りの磁化方向のいずれかに磁化されて、その電気抵抗は、ＲｍｉｎおよびＲｍａｘのいずれか一方に設定される。
【００３２】
メモリアレイ５００は、さらに、ロウデコードトランジスタＲＤ１〜ＲＤｎと、ダミーロウデコードトランジスタＲＤｄと、電流源配線Ｌ１およびＬ１＃とを含む。
【００３３】
以下においては、リードワード線ＲＷＬ〜ＲＷＬｎ，ライトディジット線ＷＤＬ１〜ＷＤＬｎおよびロウデコードトランジスタＲＤ〜ＲＤｎを総称して、それぞれリードワード線ＲＷＬ、ライトディジット線ＷＤＬおよびロウデコードトランジスタＲＤとも称する。また、信号および信号線の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００３４】
また、複数のメモリアレイブロックのうちの１つの構成のみを図示する場合、電流源とメモリアレイ内の電流源配線とが電気的に接続されているときは、メモリアレイマット外の電流源とメモリアレイブロックとを電気的に接続する電流源配線は、メモリアレイ内の電流源が電気的に接続されている電流源配線と電気的に接続されているものとする。たとえば、図１において、電流源Ｉ１と各メモリアレイブロックＭＡＢとを電気的に接続する電流源配線ＬＥ１は、図２における、電流源Ｉ１が電気的に接続される電流源配線Ｌ１と電気的に接続されているものとする。
【００３５】
さらに、複数のメモリアレイブロックのうちの１つの構成のみを図示する場合、他のメモリアレイブロックにおいても、所望のライトディジット線ＷＤＬへ書き込み電流を供給するための電流源配線Ｌ１に相当する電流源配線が存在するものとする。例えば、メモリアレイマット１００内の他のメモリアレイブロック内の電流源配線の各々は、メモリアレイマット１００の外にある電流源配線ＬＥ１とそれぞれ電気的に接続されるものとする。したがって、以下において、たとえば、電流源配線Ｌ１の電圧状態および流れる電流量を動作波形図で示す場合、他のメモリアレイブロック内の電流源配線も同様な動作波形図を示す。
【００３６】
ロウデコードトランジスタＲＤの各々は、ライトディジット線ＷＤＬと電流源配線Ｌ１＃との間に設けられる。ロウデコードトランジスタＲＤの各々には、電流源からメモリアレイへ電流が供給される構成では、ＮチャネルＭＯＳトランジスタが使用され、メモリアレイから電流源へ電流を流す構成において、ＰチャネルＭＯＳトランジスタが使用される。ロウデコードトランジスタＲＤの各々のゲートは、ロウデコーダ５０と接続される。
【００３７】
ダミーロウデコードトランジスタＲＤｄは、ダミーデジット線ＤＤＬと電流源配線Ｌ１＃との間に設けられる。ダミーロウデコードトランジスタＲＤｄには、電流源からメモリアレイへ電流が供給される構成では、ＮチャネルＭＯＳトランジスタが使用され、メモリアレイから電流源へ電流を流す構成においては、ＰチャネルＭＯＳトランジスタが使用される。ロウデコードトランジスタＲＤの各々のゲートは、ロウデコーダ５０と接続される。
【００３８】
ダミーロウデコードトランジスタＲＤｄのゲートは、ロウデコーダ５０と接続される。
【００３９】
ロウデコーダ５０は、ロウアドレス信号に応じて、所望のロウデコードトランジスタＲＤまたはダミーロウデコードトランジスタＲＤｄのゲートにＨレベルの信号を送り、所望のライトディジット線ＷＤＬと電流源配線Ｌ１＃とを電気的に接続するか、またはダミーデジット線ＤＤＬと電流源配線Ｌ１＃とを電気的に接続する。ロウデコーダ５０は、供給される電圧が所定レベル以上になると活性化される。
【００４０】
電流源配線Ｌ１は、電流源配線ＬＥ１（図示せず）を介して電流源Ｉ１と電気的に接続される。電流源配線Ｌ１へは、電流源Ｉ１から所定の電流が供給される。電流源配線Ｌ１＃の一端は接地電圧ＧＮＤに接続され、他端は、フローティング状態に設定される。
【００４１】
メモリアレイ５００は、さらに、ビット線対ＢＬＰごとに設けられたコラムセレクトゲートＣＳＧおよびプリチャージ・イコライズ回路Ｐ／Ｅと、データ線／ＤＢおよびＤＢとを含む。
【００４２】
コラムセレクトゲートＣＳＧは、ＮチャネルＭＯＳトランジスタ４４および４５を有する。ＮチャネルＭＯＳトランジスタ４４および４５は、ビット線／ＢＬおよびＢＬとデータ線／ＤＢおよびＤＢとの間にそれぞれ設けられる。メモリセルＭＣからのデータ読出し時、ＮチャネルＭＯＳトランジスタ４４および４５のゲートにコラム選択信号ＣＳＬｊがＮチャネルＭＯＳトランジスタ４４および４５のゲートに入力されると、ＮチャネルＭＯＳトランジスタ４４および４５は、ビット線／ＢＬおよびＢＬとデータ線／ＤＢおよびＤＢとをそれぞれ電気的に接続する。
【００４３】
その後、ビット線／ＢＬおよびＢＬに生じた微小な電位差がデータ線／ＤＢおよびＤＢを介してセンスアンプ（図示せず）に入力され、増幅される。
【００４４】
プリチャージ・イコライズ回路Ｐ／Ｅは、ＮチャネルＭＯＳトランジスタ４１，４２および４３を有する。ＮチャネルＭＯＳトランジスタ４１および４３は、ビット線／ＢＬおよびＢＬと接地電圧ＧＮＤとの間にそれぞれ設けられる。ＮチャネルＭＯＳトランジスタ４２は、ビット線／ＢＬおよびＢＬとの間に設けられる。ＮチャネルＭＯＳトランジスタ４１，４２および４３のゲートにＨレベルのプリチャージ・イコライズ信号ＢＬＥＱが入力されると、ビット線／ＢＬおよびＢＬは、接地電圧ＧＮＤにそれぞれプリチャージされ、イコライズされる。データ読出し時は、Ｌレベルのプリチャージ・イコライズ信号ＢＬＥＱがＮチャネルＭＯＳトランジスタ４１，４２および４３のゲートに入力されビット線／ＢＬおよびＢＬのプリチャージおよびイコライズは解除される。
【００４５】
次に、ビット線ＢＬに対するデータ書込み電流の供給構成およびデータ読出構成について、図２を用いて説明する。
【００４６】
図２を参照して、メモリアレイ５００は、さらに、各メモリセル列に対応して設けられたビット線ドライバ３０ａ，３０と、データ書込み回路４０とを含む。
【００４７】
ビット線ドライバ３０ａは、対応するビット線ＢＬの一端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ３３および３４を有する。同様に、ビット線ドライバ３０は、対応するビット線ＢＬの他端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタ３１および３２を有する。ドライバトランジスタ３３，３１はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタ３４，３２はＮチャネルＭＯＳトランジスタで構成される。
【００４８】
ドライバトランジスタ３３および３４のゲートへは書込み制御信号／ＷＴａ０およびＷＴａ１がそれぞれ入力され、ドライバトランジスタ３１および３２のゲートへは、書込み制御信号／ＷＴｂ０およびＷＴｂ１がそれぞれ入力される。
【００４９】
各メモリセル列において、ビット線ドライバ３０ａは、書込み制御信号／ＷＴａ０およびＷＴａ１に応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃまたは接地電圧ＧＮＤで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ３０は、書込み制御信号／ＷＴｂ０およびＷＴｂ１に応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃまたは接地電圧ＧＮＤで駆動するか、あるいはフローティング状態とする。
【００５０】
データ書込み回路４０は、書込みデータＤＩＮおよび列選択結果に応じて、各メモリセル列における書込み制御信号／ＷＴａ０，ＷＴａ１，／ＷＴｂ０，ＷＴｂ１を制御する。書込み制御信号／ＷＴａ０，ＷＴａ１，／ＷＴｂ０，ＷＴｂ１は、選択列のビット線ＢＬに書込みデータＤＩＮに応じた方向のデータ書込み電流＋Ｉｗまたは−Ｉｗが流れるように設定される。以下においては、ビット線ＢＬ上の異なる方向のデータ書込み電流＋Ｉｗおよび−Ｉｗを総称して、データ書込み電流±Ｉｗとも表記する。
【００５１】
データ書込み回路４０は、データ書込み時以外には、各メモリセル列において、書込み制御信号／ＷＴａ０，／ＷＴｂ０をＨレベルへ設定し、書込み制御信号ＷＴａ１，ＷＴｂ１をＬレベルに設定する。これにより、データ書込み時以外には、各ビット線ＢＬは、フローティング状態に設定される。
【００５２】
また、データ書込み回路４０は、データ書込時において非選択メモリセル列に対応する、書込み制御信号／ＷＴａ０，ＷＴａ１，／ＷＴｂ０，ＷＴｂ１の各々をＨレベルに設定する。これにより、データ書込時に非選択列のビット線ＢＬは、意図しない電流が流れない様に、その両端を接地電圧ＧＮＤと接続される。
【００５３】
これに対して、データ書込み回路４０は、データ書込時において選択メモリセル列に対応する書込み制御信号／ＷＴａ０，ＷＴａ１，／ＷＴｂ０，ＷＴｂ１を、書込みデータＤＩＮに応じて設定する。
【００５４】
具体的には、書込みデータＤＩＮがＨレベルであるときには、書込み制御信号／ＷＴａ０およびＷＴａ１はＬレベルに設定され、書込み制御信号／ＷＴｂ０およびＷＴｂ１はＨレベルに設定される。これにより、選択列のビット線ＢＬには、ビット線ドライバ３０ａから３０へ向かう方向にデータ書込み電流＋Ｉｗが流される。
【００５５】
これに対して、書込みデータＤＩＮがＬレベルであるときには、書込み制御信号／ＷＴａ０およびＷＴａ１はＨレベルに設定され、書込み制御信号／ＷＴｂ０およびＷＴｂ１はＬレベルに設定される。これにより、選択列のビット線ＢＬには、ビット線ドライバ３０から３０ａへ向かう方向にデータ書込み電流−Ｉｗが流される。なお、ビット線ドライバ３０ａ，３０ｂの駆動電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ以外の独立した電圧とすることも可能である。
【００５６】
次に、データ書込み時、ライトディジット線ＷＤＬに電流を流すための動作を説明する。ロウデコーダ５０にロウアドレス信号が入力されると所望のロウデコードトランジスタＲＤがターンオンし、対応するライトディジット線ＷＤＬと電源配線Ｌ１＃が電気的に接続される。したがって、電流源配線Ｌ１に接続される電流源Ｉ１から電流源配線Ｌ１＃に接続される接地電圧ＧＮＤへ向かって、選択されたライトディジット線ＷＤＬに電流が流れる。
【００５７】
データ書込み電流±Ｉｗによって、ＭＴＪメモリセルＭＣに対して磁化容易軸（ＥＡ）に沿ったデータ書込磁界が印加される。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込み電流が流されたＭＴＪメモリセルＭＣにおいて、ビット線ＢＬ上のデータ書込み電流±Ｉｗの方向に応じた書込みデータが磁気的に書込まれる。
【００５８】
以上の説明において、ビット線ＢＬに対するデータ書込み電流の供給構成およびデータ読出し構成について説明したが、ビット線／ＢＬについてもビット線ＢＬに対するデータ書込み電流の供給構成およびデータ読出し構成と同様であるので詳細な説明は繰り返さない。
【００５９】
再び図１を参照して、不揮発性記憶装置１０００は、さらに、制御回路８００とを備える。
【００６０】
制御回路８００は、アドレス信号に応じて内部回路（図示せず）で生成される制御信号ＣＴに応じて、電流制御信号ＩＣＮＴ１またはＩＣＮＴ２を出力する。電流源Ｉ１およびＩ２は、電流制御信号ＩＣＮＴ１およびＩＣＮＴ２にそれぞれ応じて活性化される。
【００６１】
メモリアレイマット１００内のメモリアレイブロックＭＡＢ内のメモリセルに書込み動作をする時、すなわち、メモリアレイマット１００がデータ書込み対象に選択された場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１へ送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００内のメモリアレイブロックＭＡＢ内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２へ送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【００６２】
すなわち、１つのメモリアレイマットを２つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【００６３】
以上説明したように、実施の形態１に従う不揮発性記憶装置１０００においては、データ書込み時、安定的な電流をメモリセルへ供給し、誤書込みの確率を低減することができる。
【００６４】
［実施の形態１の変形例１］
図５は、実施の形態１の変形例１に従う不揮発性記憶装置１１００の構成を示す概略図である。
【００６５】
図５を参照して、不揮発性記憶装置１１００は、図１に示す実施の形態１に従う不揮発性記憶装置１０００と比較して、電流源Ｉ１からメモリアレイマット１００内の各メモリアレイブロックＭＡＢまでの電流源配線ＬＥ１の配線長がそれぞれ等しくなり、電流源Ｉ２からメモリアレイマット２００内の各メモリアレイブロックＭＡＢまでの電流源配線ＬＥ２の配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置１０００と同じなので詳細な説明は繰り返さない。
【００６６】
したがって、不揮発性記憶装置１１００は、不揮発性記憶装置１０００よりも、電流源から各メモリアレイブロックＭＡＢへの配線長のばらつきを低減できる。
【００６７】
その結果、不揮発性記憶装置１１００は、不揮発性記憶装置１０００の奏する効果に加えて、不揮発性記憶装置１０００よりもさらに書込み電流のばらつきを低減することができる。
【００６８】
［実施の形態１の変形例２］
図６は、実施の形態１の変形例２に従う不揮発性記憶装置１２００の構成を示す概略図である。
【００６９】
図６を参照して、不揮発性記憶装置１２００は、図１に示す実施の形態１に従う不揮発性記憶装置１０００と比較して、電源端子１０および２０と、電流源Ｉ１およびＩ２との代わりに、電源端子１０＃１，１０＃２，２０＃１および２０＃２と、電流源Ｉ１＃１，Ｉ１＃２，Ｉ２＃１およびＩ２＃２とを備える点が異なる。
【００７０】
電源端子１０＃１，１０＃２，２０＃１および２０＃２へは、外部から電源電圧Ｖｃｃが供給される。電源端子１０＃１，１０＃２，２０＃１および２０＃２は、電流源Ｉ１＃１，Ｉ１＃２，Ｉ２＃１およびＩ２＃２へそれぞれ電源電圧Ｖｃｃを供給する。電流源Ｉ１＃１およびＩ１＃２は、メモリアレイマット１００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ１を介してそれぞれ電流を供給する。電流源Ｉ２＃１およびＩ２＃２は、メモリアレイマット２００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ２を介してそれぞれ電流を供給する。それ以外の構成は、不揮発性記憶装置１０００と同じであるので詳細な説明は繰り返さない。
【００７１】
制御回路８００は、制御信号ＣＴに応じて、電流源Ｉ１＃１およびＩ１＃２に電流制御信号ＩＣＮＴ１を送信する。制御回路８００は、さらに、制御信号ＣＴに応じて、電流源Ｉ２＃１およびＩ２＃２に電流制御信号ＩＣＮＴ２を送信する。
【００７２】
電流源Ｉ１＃１およびＩ１＃２は、電流制御信号ＩＣＮＴ１に応じて活性化される。電流源Ｉ２＃１およびＩ２＃２は、電流制御信号ＩＣＮＴ２に応じて活性化される。
【００７３】
メモリアレイマット１００内のメモリアレイブロックＭＡＢ内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１＃１およびＩ１＃２へ送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００内のメモリアレイブロックＭＡＢ内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２＃１およびＩ２＃２に送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【００７４】
したがって、不揮発性記憶装置１２００は、不揮発性記憶装置１０００の奏する効果に加えて、電流源配線ＬＥ１およびＬＥ２にそれぞれ２つの電流源が接続されることで、電流源からメモリアレイマット１００および２００内の各メモリアレイブロックＭＡＢへの配線長は短くなる。
【００７５】
その結果、不揮発性記憶装置１２００は、不揮発性記憶装置１０００の奏する効果に加えて、不揮発性記憶装置１０００よりもさらに書込み電流のばらつきを低減することができる。
【００７６】
なお、本実施の形態では、電流源配線に２つの電流源を接続する構成を示したが、電流源配線に３つ以上の電流源を接続することで、メモリアレイマット内の各メモリアレイブロックへの書込み電流をさらに安定化させることができる。また、本実施の形態では、１つの電流源配線に接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【００７７】
［実施の形態２］
図７は、実施の形態１に従うメモリアレイブロックＭＡＢ内のメモリアレイ５０５の構成を示す回路図である。なお、データ書込み回路４０の動作は、実施の形態１において説明したので、データ書込み回路４０は図示していない。
【００７８】
図７を参照して、メモリアレイ５０５は、実施の形態１に従うメモリアレイ５００と比較して、電流源Ｉ１が、電流源配線Ｌ１においてライトディジット線ＷＤＬ１およびＷＤＬｎが接続される位置の中心付近の代わりに一端に接続される点が異なる。それ以外の構成は、実施の形態１に示したメモリアレイ５００と同じであるので詳細な説明は繰り返さない。
【００７９】
電流源配線Ｌ１に接続される電流源Ｉ１は、電流源配線Ｌ１＃に接続される接地電圧ＧＮＤと対角の位置に配置される。したがって、たとえば、ロウデコードトランジスタＲＤ１がターンオンした場合の電流源Ｉ１と電流源配線Ｌ１＃に接続される接地電圧ＧＮＤまでの配線長と、ロウデコードトランジスタＲＤ２がターンオンした場合の電流源Ｉ１と電流源配線Ｌ１＃に接続される接地電圧ＧＮＤまでの配線長は等しくなる。すなわち、データ書込み時、どのメモリセルが選択されても電流源Ｉ１と電流源配線Ｌ１＃に接続されるＧＮＤまでの配線長は等しい。そのため、電流源Ｉ１と電流源配線Ｌ１＃との間の配線抵抗も等しくなる。したがって、データ書込み時の書込み電流のばらつきがほとんどなくなる。
【００８０】
以上説明したように、実施の形態２に従うメモリアレイ５０５においては、書込み電流の安定化を図ることができる。
【００８１】
［実施の形態２の変形例１］
図８は、実施の形態１に従うメモリアレイブロックＭＡＢ内のメモリアレイ５１０の構成を示す概略図である。
【００８２】
図８を参照して、メモリアレイ５１０は、実施の形態１に従うメモリアレイ５００と比較して、電流源配線Ｌ１＃の一端の代わりに電流源配線Ｌ１＃の両端に接地電圧ＧＮＤがそれぞれ接続される点が異なる。なお、図８に示すメモリアレイ５１０においては、電流源Ｉ１、電流源配線Ｌ１，Ｌ１＃、ライトディジット線ＷＤＬ、ダミーデジット線ＤＤＬ、ロウデコードトランジスタＲＤ、ダミーロウデコードトランジスタＲＤｄ、ロウデコーダ５０以外の構成は、メモリアレイ５００と同じであるため、説明に必要な部分のみを図示している。
【００８３】
メモリアレイ５１０では、電流源配線Ｌ１＃の両端に接地電圧ＧＮＤが接続されるため、電流源配線Ｌ１＃の一端にのみ接地電圧ＧＮＤが接続されるメモリアレイ５００よりも、電流源配線Ｌ１＃を接地電圧ＧＮＤに固定する力が強くなる。そのため、メモリアレイ５１０は、メモリアレイ５００の構成よりも電流源配線Ｌ１＃に流れる電流が安定する。さらに、電流源配線Ｌ１＃の一端だけではなく、両端に接地電圧ＧＮＤを接続することで、メモリアレイ５１０は、メモリアレイ５００の構成よりも電流源Ｉ１から接地電圧ＧＮＤまでの配線長を短くすることができる。したがって、書込み電流のばらつきをさらに低減させることができる。
【００８４】
以上説明したように、実施の形態２の変形例１に従うメモリアレイ５１０においては、実施の形態２に従うメモリアレイ５００よりもさらに書込み電流の安定化を図ることができる。
【００８５】
［実施の形態２の変形例２］
図９は、実施の形態２の変形例２に従うメモリアレイ５２０の構成を示す概略図である。
【００８６】
図９を参照して、メモリアレイ５２０は、実施の形態２の変形例１に従うメモリアレイ５１０と比較して、電流源Ｉ１の代わりに電流源Ｉ１＃１およびＩ１＃２を備える点が異なる。
【００８７】
メモリアレイ５２０は、メモリアレイ５１０と比較して、さらに、電流源配線Ｌ１においてライトディジット線ＷＤＬ１およびＷＤＬｎが接続される位置の中心付近に電流源Ｉ１が接続される代わりに電流源配線Ｌ１の一端および他端に電流源Ｉ１＃１およびＩ１＃２がそれぞれ接続される点が異なる。電流源Ｉ１＃１およびＩ１＃２は、電流源Ｉ１と同じ電流量を供給する電流源である。それ以外の構成は、メモリアレイ５１０と同様であるので詳細な説明は繰り返さない。なお、以下においては、電流源Ｉ１＃１，Ｉ１＃２を総括的に電流源Ｉ１とも称する。
【００８８】
メモリアレイ５２０においては、電流源配線Ｌ１の両端に電源電圧Ｖｃｃが供給される電流源Ｉ１が接続されるため、電流源配線Ｌ１の一端にのみ電流源Ｉ１が接続されるメモリアレイ５１０よりも、電流源配線Ｌ１を電源電圧Ｖｃｃに固定する力が強くなる。そのため、メモリアレイ５２０は、データ書込み時、メモリアレイ５１０の構成よりもライトディジット線ＷＤＬに流れる電流が安定する。
【００８９】
以上説明したように、実施の形態２の変形例２に従うメモリアレイ５２０においては、書込み電流の安定化を図ることができる。
【００９０】
［実施の形態２の変形例３］
図１０は、実施の形態２の変形例３に従うメモリアレイ５３０の構成を示す概略図である。
【００９１】
図１０を参照して、メモリアレイ５３０は、図９に示す実施の形態２の変形例２に従うメモリアレイ５２０と比較して、電流源配線Ｌ１＃の両端に接地電圧ＧＮＤが接続される代わりに電流源配線Ｌ１＃においてロウデコードトランジスタＲＤ１およびロウデコードトランジスタＲＤｎが接続される位置の中心付近に接地電圧ＧＮＤが接続される点が異なる。それ以外の構成は、メモリアレイ５２０と同じであるので詳細な説明は繰り返さない。
【００９２】
メモリアレイ５３０では、電流源配線Ｌ１＃においてライトディジット線ＷＤＬ１およびＷＤＬｎが接続される位置の中心付近に接地電圧ＧＮＤが１つ接続されるため、電流源配線Ｌ１＃の両端に接地電圧ＧＮＤが接続されるメモリアレイ５２０よりも、電流源配線Ｌ１＃を接地電圧ＧＮＤに固定する力が弱くなる。そのため、メモリアレイ５３０は、データ書込み時、メモリアレイ５２０の構成よりもライトディジット線ＷＤＬに流れる電流が多少不安定になる。
【００９３】
しかし、メモリアレイ５３０は、データ書込み時、選択されたライトディジット線ＷＤＬの位置により、電源電圧Ｉ１から接地電圧ＧＮＤまでの経路長のばらつきがメモリアレイ５２０の構成よりも低減される。
【００９４】
したがって、実施の形態２の変形例３に従うメモリアレイ５３０においては、書込み電流の安定化を図ることができる。
【００９５】
［実施の形態２の変形例４］
図１１は、実施の形態２の変形例４に従うメモリアレイ５４０の構成を示す概略図である。
【００９６】
図１１を参照して、メモリアレイ５４０は、図１０に示す実施の形態２の変形例３に従うメモリアレイ５３０と比較して、電流源配線Ｌ１の一端および他端にＩ１＃１およびＩ１＃２が接続される代わりに電流源配線Ｌ１の一端および他端に電流源Ｉ１＃１およびＩ１＃３がそれぞれ接続される点と、電流源配線Ｌ１において電流源Ｉ１＃１およびＩ１＃３が接続される位置の中心付近に電流源Ｉ１＃２が接続される点が異なる。
【００９７】
メモリアレイ５４０は、メモリアレイ５３０と比較して、さらに、電流源配線Ｌ１＃においてロウデコードトランジスタＲＤ１およびロウデコードトランジスタＲＤｎが接続される位置の中心付近に接地電圧ＧＮＤが接続される代わりに、電流源配線Ｌ１において電流源Ｉ１＃１およびＩ１＃２が接続される位置の中心付近に接続されるライトディジット線ＷＤＬに対応するロウデコードトランジスタＲＤと接続される電流源配線Ｌ１＃の位置に接地電圧ＧＮＤが接続される点が異なる。
【００９８】
メモリアレイ５４０は、メモリアレイ５３０と比較して、さらに、電流源配線Ｌ１において電流源Ｉ１＃２およびＩ１＃３が接続される位置の中心付近に接続されるライトディジット線ＷＤＬに対応するロウデコードトランジスタＲＤと接続される電流源配線Ｌ１＃の位置に接地電圧ＧＮＤが接続される点が異なる。それ以外の構成は、メモリアレイ５３０と同じであるので詳細な説明は繰り返さない。なお、以下においては、電流源Ｉ１＃１、Ｉ１＃２およびＩ１＃３を総括的に電流源Ｉ１とも称する。
【００９９】
メモリアレイ５４０においては、電流源配線Ｌ１の３箇所にそれぞれ電流源Ｉ１が接続されるため、電流源配線Ｌ１の両端にそれぞれ電流源Ｉ１が接続されるメモリアレイ５３０よりも、電流源配線Ｌ１を電源電圧Ｖｃｃに固定する力が強くなる。さらに、メモリアレイ５４０においては、電流源配線Ｌ１＃の２箇所にそれぞれ接地電圧ＧＮＤが接続されるため、電流源配線Ｌ１＃の１箇所に接地電圧ＧＮＤが接続されるメモリアレイ５３０よりも、電流源配線Ｌ１＃を接地電圧ＧＮＤに固定する力が強くなる。
【０１００】
さらに、メモリアレイ５４０は、電流源配線Ｌ１の３箇所に電流源Ｉ１が接続され、電流源配線Ｌ１＃の２箇所に接地電圧ＧＮＤが接続されるので、データ書込み時、選択されたライトディジット線ＷＤＬの位置により、電源電圧Ｉ１から設置電圧ＧＮＤまでの経路長のばらつきがメモリアレイ５３０の構成よりも低減される。そのため、メモリアレイ５４０は、データ書込み時、メモリアレイ５３０の構成よりもライトディジット線ＷＤＬに流れる電流が安定する。
【０１０１】
したがって、実施の形態２の変形例４に従うメモリアレイ５４０においては、実施の形態２の変形例３に従うメモリアレイ５３０よりもさらに書込み電流の安定化を図ることができる。
【０１０２】
本実施の形態では、電流源配線Ｌ１に電流源Ｉ１が３つ接続され、電流源配線Ｌ１＃に接地電圧ＧＮＤが２つ接続される構成を示した。なお、電流源配線Ｌ１に接続する電流源の数をさらに増やし、電流源配線Ｌ１＃に接続される接地電圧ＧＮＤの数をさらに増やせば、データ書込み時、選択されたライトディジット線ＷＤＬの位置による電源電圧Ｉ１から設置電圧ＧＮＤまでの経路長のばらつきがさらに低減される。したがって、さらなる書込み電流の安定化を図ることができる。
【０１０３】
［実施の形態３］
図１２は、実施の形態３に従う不揮発性記憶装置１０００ａの構成を示す概略図である。
【０１０４】
図１２を参照して、不揮発性記憶装置１０００ａは、実施の形態１に従う不揮発性記憶装置１０００と比較して、メモリアレイマット１００および２００の代わりにメモリアレイマット１００ａおよび２００ａを備える点と、電源端子１０および２０の代わりに電源端子８０および９０を備える点と、電流源Ｉ１およびＩ２の代わりに電流源Ｉ１ａおよびＩ２ａを備える点が異なる。
【０１０５】
メモリアレイマット１００ａおよび２００ａは、メモリアレイマット１００および２００と同様、一例として、それぞれ４つのメモリアレイブロックＭＡＢ＃に分割されている。詳細は後述するが、メモリアレイブロックＭＡＢの各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、１つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【０１０６】
不揮発性記憶装置１０００ａは、不揮発性記憶装置１０００と比較して、さらに、電流源Ｉ１がメモリアレイマット１００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ１を介して電流を供給する代わりにメモリアレイマット１００ａ内の各メモリアレイブロックＭＡＢ＃から電流源配線ＬＥ１を介して電流源Ｉ１ａへ電流が供給される点と、電流源Ｉ２がメモリアレイマット２００内の各メモリアレイブロックＭＡＢへ電流源配線ＬＥ２を介して電流を供給する代わりにメモリアレイマット２００ａ内の各メモリアレイブロックＭＡＢ＃から電流源配線ＬＥ２を介して電流源Ｉ２ａへ電流が供給される点とが異なる。それ以外の構成は、不揮発性記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０１０７】
電流源Ｉ１ａおよびＩ２ａは、接地電圧ＧＮＤに接続される電源端子８０および９０へそれぞれ電流を流す。電流源Ｉ１ａおよびＩ２ａは、電流制御信号ＩＣＮＴ１およびＩＣＮＴ２にそれぞれ応じて活性化される。
【０１０８】
図１３は、実施の形態３に従うメモリアレイブロックＭＡＢ＃内のメモリアレイ５００ａの構成を示す回路図である。なお、図１３においては、説明の都合上、メモリアレイ５００ａ内に含まれない電流源Ｉ１ａも図示している。
【０１０９】
図１３を参照して、メモリアレイ５００ａは、実施の形態１に従うメモリアレイ５００と比較して、ロウデコーダ５０の代わりロウデコーダ５０ａを含む点と、電流源配線Ｌ１に電流源Ｉ１が接続される代わりに電流源Ｉ１ａが接続される点と、電流源配線Ｌ１＃の一端に接地電圧ＧＮＤの代わりに電源電圧Ｖｃｃが接続される点が異なる。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５００と同様なので詳細な説明は繰り返さない。
【０１１０】
ロウデコーダ５０ａは、ロウアドレス信号に応じて、所望のロウデコードトランジスタＲＤまたはダミーロウデコードトランジスタＲＤｄのゲートにＬレベルの信号を送り、所望のライトディジット線ＷＤＬと電流源配線Ｌ１＃とを電気的に接続するか、またはダミーデジット線ＤＤＬと電流源配線Ｌ１＃とを電気的に接続する。
【０１１１】
ビット線ＢＬに対するデータ書込み電流の供給構成およびデータ読出し構成については、メモリアレイ５００と同様なので詳細な説明は繰り返さない。
【０１１２】
次に、メモリアレイ５００ａにおいて、データ書込み時、ライトディジット線ＷＤＬに電流を流すための動作を説明する。ロウデコーダ５０ａにロウアドレス信号が入力されると所望のロウデコードトランジスタＲＤがターンオンし、対応するライトディジット線ＷＤＬと電源配線Ｌ１＃が電気的に接続される。したがって、電流源配線Ｌ１＃に接続される電源電圧Ｖｃｃから選択されたライトディジット線ＷＤＬを介して、電流源配線Ｌ１に接続される電流源Ｉ１ａへ向かって電流が流れる。
【０１１３】
再び図１２を参照して、不揮発性記憶装置１０００ａの動作の説明をする。メモリアレイマット１００ａ内のメモリアレイブロックＭＡＢ＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１ａに送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００ａ内のメモリアレイブロックＭＡＢ＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２に送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【０１１４】
すなわち、不揮発性記憶装置１０００ａは、メモリアレイマット１００ａおよび２００ａ内の各メモリアレイブロックＭＡＢ＃から電源端子８０および９０にそれぞれ電流が供給される構成であっても、不揮発性記憶装置１０００と同様に１つのメモリアレイマットを２つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【０１１５】
以上説明したように、実施の形態３に従う不揮発性記憶装置１０００ａにおいては、実施の形態１に従う不揮発性記憶装置１０００と同様の効果を得ることができる。
【０１１６】
［実施の形態３の変形例１］
図１４は、実施の形態３の変形例１に従う不揮発性記憶装置１１００ａの構成を示す概略図である。
【０１１７】
図１４を参照して、不揮発性記憶装置１１００ａは、図１２に示す実施の形態３に従う不揮発性記憶装置１０００ａと比較して、メモリアレイマット１００ａ内の各メモリアレイブロックＭＡＢ＃から電流源Ｉ１ａまでの電流源配線ＬＥ１の配線長がそれぞれ等しくなり、メモリアレイマット２００ａ内の各メモリアレイブロックＭＡＢ＃から電流源Ｉ２ａまでの電流源配線ＬＥ２の配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置１０００ａと同じなので詳細な説明は繰り返さない。
【０１１８】
したがって、不揮発性記憶装置１１００ａは、不揮発性記憶装置１０００ａよりも、メモリアレイマット１００ａおよび２００ａ内の各メモリアレイブロックＭＡＢ内の選択メモリセルから電流源までの配線長は短くなる。
【０１１９】
その結果、不揮発性記憶装置１１００ａは、不揮発性記憶装置１０００ａの奏する効果に加えて、不揮発性記憶装置１０００ａよりもさらに書込み電流のばらつきを低減させることができる。
【０１２０】
［実施の形態３の変形例２］
図１５は、実施の形態３の変形例２に従う不揮発性記憶装置１２００ａの構成を示す概略図である。
【０１２１】
図１５を参照して、不揮発性記憶装置１２００ａは、図１２に示す実施の形態３に従う不揮発性記憶装置１０００ａと比較して、電源端子８０および９０と、電流源Ｉ１ａおよびＩ２ａとの代わりに、電源端子８０＃１，８０＃２，９０＃１および９０＃２と、電流源Ｉ１ａ＃１，Ｉ１ａ＃２，Ｉ２＃ａ１およびＩ２ａ＃２とを備える点が異なる。電流源Ｉ１ａ＃１，Ｉ１ａ＃２，Ｉ２＃ａ１およびＩ２ａ＃２は、電源端子８０＃１，８０＃２，９０＃１および９０＃２に接続される。
【０１２２】
メモリアレイマット１００ａ内の各メモリアレイブロックＭＡＢ＃は、電流源配線ＬＥ１を介して電流源Ｉ１ａ＃１およびＩ１ａ＃２へ電流を供給する。メモリアレイマット２００ａ内の各メモリアレイブロックＭＡＢ＃は、電流源配線ＬＥ２を介して電流源Ｉ２ａ＃１およびＩ２ａ＃２へ電流を供給する。電流源Ｉ１ａ＃１，Ｉ１ａ＃２，Ｉ２＃ａ１およびＩ２ａ＃は、接地電圧ＧＮＤに接続される電源端子８０＃１，８０＃２，９０＃１および９０＃２へそれぞれ電流を流す。それ以外の構成は、不揮発性記憶装置１０００ａと同様であるので詳細な説明は繰り返さない。
【０１２３】
制御回路８００は、制御信号ＣＴに応じて、電流源Ｉ１ａ＃１およびＩ１ａ＃２に電流制御信号ＩＣＮＴ１を送信する。制御回路８００は、さらに、制御信号ＣＴに応じて、電流源Ｉ２ａ＃１およびＩ２ａ＃２に電流制御信号ＩＣＮＴ２を送信する。
【０１２４】
電流源Ｉ１ａ＃１およびＩ１ａ＃２は、電流制御信号ＩＣＮＴ１に応じて活性化される。電流源Ｉ２＃１およびＩ２＃２は、電流制御信号ＩＣＮＴ２に応じて活性化される。
【０１２５】
メモリアレイマット１００ａ内のメモリアレイブロックＭＡＢ＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１ａ＃１およびＩ１ａ＃２へ送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００ａ内のメモリアレイブロックＭＡＢ＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２ａ＃１およびＩ２ａ＃２に送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【０１２６】
したがって、不揮発性記憶装置１２００ａは、電流源配線ＬＥ１およびＬＥ２にそれぞれ２つの電流源が接続されることで、メモリアレイマット１００ａおよび２００ａ内の各メモリアレイブロックＭＡＢ＃内の選択メモリセルから電流源までの配線長は短くなる。
【０１２７】
その結果、不揮発性記憶装置１２００ａは、不揮発性記憶装置１０００ａの奏する効果に加えて、不揮発性記憶装置１０００ａよりもさらに書込み電流のばらつきを低減することができる。
【０１２８】
なお、本実施の形態では、電流源配線に２つの電流源を接続する構成を示したが、電流源配線に３つ以上の電流源を接続することで、選択メモリセルへの書込み電流をさらに安定化させることができる。また、本実施の形態では、１つの電流源配線に接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【０１２９】
［実施の形態４］
図１６は、実施の形態３に従うメモリアレイブロックＭＡＢ＃内のメモリアレイ５０５ａの構成を示す回路図である。
【０１３０】
図１６を参照して、メモリアレイ５０５ａは、図７に示す実施の形態２に従うメモリアレイ５０５と比較して、ロウデコーダ５０の代わりにロウデコーダ５０ａを含む点と、電流源配線Ｌ１の一端に電流源Ｉ１の代わりに電流源Ｉ１ａが接続される点と、電流源配線Ｌ１＃の一端に接地電圧ＧＮＤの代わりに電源電圧Ｖｃｃが接続される点が異なる。電流源Ｉ１ａは、接地電圧ＧＮＤと接続される。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５０５と同様なので詳細な説明は繰り返さない。
【０１３１】
すなわち、メモリアレイ５０５ａは、メモリアレイ５０５と同様、電流源配線Ｌ１に接続される電流源Ｉ１ａは、電流源配線Ｌ１＃に接続される電源電圧Ｖｃｃと対角の位置に配置される。
【０１３２】
したがって、実施の形態４に従うメモリアレイ５０５ａにおいては、実施の形態２に従うメモリアレイ５０５と同様の効果を得ることができる。
【０１３３】
［実施の形態４の変形例１］
図１７は、実施の形態３に従うメモリアレイブロックＭＡＢ＃内のメモリアレイ５１０ａの構成を示す概略図である。
【０１３４】
図１７を参照して、メモリアレイ５１０ａは、図８に示す実施の形態２の変形例１に従うメモリアレイ５１０と比較して、ロウデコーダ５０の代わりロウデコーダ５０ａを含む点と、電流源配線Ｌ１に接続される電流源Ｉ１の代わりにＩ１ａが接続される点と、電流源配線Ｌ１＃の両端に接地電圧ＧＮＤの代わりに電源電圧Ｖｃｃがそれぞれ接続される点が異なる。電流源Ｉ１ａは接地電圧ＧＮＤに接続される。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５１０と同様なので詳細な説明は繰り返さない。
【０１３５】
メモリアレイ５１０ａは、メモリアレイ５１０の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ５１０と同様の効果を得ることができる。
【０１３６】
［実施の形態４の変形例２］
図１８は、実施の形態４の変形例２に従うメモリアレイ５２０ａの構成を示す概略図である。
【０１３７】
図１８を参照して、メモリアレイ５２０ａは、図９に示す実施の形態２の変形例２に従うメモリアレイ５２０と比較して、ロウデコーダ５０の代わりロウデコーダ５０ａを含む点と、電流源配線Ｌ１の一端および他端に電流源Ｉ１＃１およびＩ１＃２の代わりに電流源Ｉ１ａ＃１およびＩ１ａ＃２がそれぞれ接続される点と、電流源配線Ｌ１の両端に接地電圧ＧＮＤの代わりに電源電圧Ｖｃｃがそれぞれ接続される点とが異なる。電流源Ｉ１ａ＃１およびＩ１ａ＃２は接地電圧ＧＮＤにそれぞれ接続される。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５２０と同様なので詳細な説明は繰り返さない。
【０１３８】
メモリアレイ５２０ａは、メモリアレイ５２０の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ５２０と同様の効果を得ることができる。
【０１３９】
［実施の形態４の変形例３］
図１９は、実施の形態４の変形例３に従うメモリアレイ５３０ａの構成を示す概略図である。
【０１４０】
図１９を参照して、メモリアレイ５３０ａは、図１０に示す実施の形態２の変形例３に従うメモリアレイ５３０と比較して、ロウデコーダ５０の代わりロウデコーダ５０ａを含む点と、電流源配線Ｌ１の一端および多端に電流源Ｉ１＃１およびＩ１＃２の代わりに電流源Ｉ１ａ＃１およびＩ１ａ＃２がそれぞれ接続される点と、電流源配線Ｌ１＃においてロウデコードトランジスタＲＤ１およびロウデコードトランジスタＲＤｎが接続される位置の中心付近に接地電圧ＧＮＤが接続される代わりに電源電圧Ｖｃｃが接続される点とが異なる。電流源Ｉ１ａ＃１およびＩ１ａ＃２は接地電圧ＧＮＤにそれぞれ接続される。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５３０と同様なので詳細な説明は繰り返さない。
【０１４１】
メモリアレイ５３０ａは、メモリアレイ５３０の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ５３０と同様の効果を得ることができる。
【０１４２】
［実施の形態４の変形例４］
図２０は、実施の形態４の変形例４に従うメモリアレイ５４０ａの構成を示す概略図である。
【０１４３】
図２０を参照して、メモリアレイ５４０ａは、図１１に示す実施の形態２の変形例４に従うメモリアレイ５４０と比較して、ロウデコーダ５０の代わりロウデコーダ５０ａを含む点と、電流源配線Ｌ１に電流源Ｉ１＃１、Ｉ１＃２およびＩ１＃３がそれぞれ接続される位置に、電流源Ｉ１＃１、Ｉ１＃２およびＩ１＃３の代わりに電流源Ｉ１ａ＃１、Ｉ１ａ＃２およびＩ１ａ＃３がそれぞれ接続される点と、電流源配線Ｌ１＃に接地電圧ＧＮＤが接続される位置に、接地電圧ＧＮＤの代わりに電源電圧Ｖｃｃがそれぞれ接続される点が異なる。電流源Ｉ１ａ＃１、Ｉ１ａ＃２およびＩ１ａ＃３は接地電圧ＧＮＤにそれぞれ接続される。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用され、ダミーロウデコードトランジスタＲＤｄには、ＰチャネルＭＯＳトランジスタが使用される。それ以外の構成は、メモリアレイ５４０と同様なので詳細な説明は繰り返さない。
【０１４４】
メモリアレイ５４０ａは、メモリアレイ５４０の構成において、電流源と接地電圧を逆に配置した構成となるが、メモリアレイ５４０と同様の効果を得ることができる。
【０１４５】
［実施の形態５］
次に、本実施の形態に従う不揮発性記憶装置との比較のために、既に説明した不揮発性記憶装置１０００の一部を詳細に示し、その問題点を説明する。
【０１４６】
図２１は、実施の形態１に従う不揮発性記憶装置１０００のメモリアレイマット１００内のメモリアレイブロックＭＡＢの１つを詳細に示した図である。
【０１４７】
図２１においては、不揮発性記憶装置１０００の１つのメモリアレイブロックＭＡＢの１つに、説明のためメモリアレイ５０５の構成を図示している。
【０１４８】
電流源配線ＬＥ１および電流源配線Ｌ１には、それぞれ寄生容量Ｃ１およびＣ２が生じる。電流源配線Ｌ１は電流源配線ＬＥ１よりも長くなるのが一般的なため、寄生容量Ｃ２は寄生容量Ｃ１より大きい。
【０１４９】
図２１に示す不揮発性記憶装置１０００の構成において、ロウデコーダ５０の活性化前に、外部および電流源配線Ｌ１を電源電圧Ｖｃｃでプリチャージしておくと、ロウデコーダ５０の活性後、選択されたライトワード線ＷＤＬに流れる書込み電流に電流源配線Ｌ１に生じる寄生容量Ｃ２から生じる電流が重畳してしまう。そのため、ライトワード線ＷＤＬに通常の書込み電流よりも大きい過大な電流が生じ、選択されたライトワード線ＷＤＬの近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。
【０１５０】
また、図２１に示す不揮発性記憶装置１０００の構成において、書込み電流を発生するために電流源に供給される電圧は、メモリアレイマット内部で使用される電圧よりも大きい。そのため、電源投入時にロウデコーダ５０が活性化する前、すなわちライトディジット線ＷＤＬが選択状態になっている可能性がある時に、電流源からの電流に寄生容量Ｃ２から生じた電流が重畳されて、過大な電流が発生し、ライトワード線ＷＤＬの近傍に配列されたメモリセルにデータの誤書込みが行なわれる可能性が生じる。
【０１５１】
上記問題を解決するために、電流源配線ＬＥ１およびＬ１を電源電圧Ｖｃｃとは異なる接地電圧ＧＮＤプリチャージとすることで、過大な電流の発生を防ぐ。
【０１５２】
図２２は、実施の形態５に従う不揮発性記憶装置１５００の構成を示す概略図である。
【０１５３】
不揮発性記憶装置１５００は、メモリアレイマット１００と、電源端子１０と、クロック端子６０と、制御端子７０と、電圧設定回路１０７と、制御回路１０８と、電流源１１０と、を備える。
【０１５４】
電源端子１０へは、電源電圧Ｖｃｃが供給される。クロック端子６０へは、外部クロックＥｘｔ．ＣＬＫが入力される。制御端子７０へは、外部書込み信号Ｅｘｔ．ＷＥが入力される。
【０１５５】
電圧設定回路１０７は、ノードＮＩと接地電圧ＧＮＤとの間に設けられたＮチャネルＭＯＳトランジスタ１１７を含む。
【０１５６】
制御回路１０８は、インバータ１１１，１１２，１１８と、ＮＯＲ回路１１３とを含む。インバータ１１１は、クロック端子６０から入力される外部クロックＥｘｔ．ＣＬＫの反転レベルの信号を出力する。インバータ１１２は、制御端子７０から入力される外部書込み信号Ｅｘｔ．ＷＥの反転レベルの信号を出力する。ＮＯＲ回路１１３は、インバータ１１１および１１２の出力信号の否定的論理和演算を行なった信号ＷＥを出力する。すなわち、インバータ１１１および１１２の出力信号がそれぞれＬレベルであれば、信号ＷＥは、Ｈレベルに設定される。インバータ１１８は、信号ＷＥの反転レベルの信号を電圧設定回路１０７内のＮチャネルＭＯＳトランジスタ１１７のゲートへ入力する。
【０１５７】
電流源１１０は、ＰチャネルＭＯＳトランジスタ１１４，１１６と、ＮチャネルＭＯＳトランジスタ１１５と、基準電圧発生回路１１９とを含む。
【０１５８】
ＰチャネルＭＯＳトランジスタ１１６は、電源端子１０とノードＮＩとの間に設けられる。ＰチャネルＭＯＳトランジスタ１１４のソースおよびドレインは、電源電圧ＶｃｃおよびＰチャネルＭＯＳトランジスタ１１６のゲートにそれぞれ接続される。ＮチャネルＭＯＳトランジスタ１１５のドレインおよびソースは、ＰチャネルＭＯＳトランジスタ１１４のドレインおよびＮチャネルＭＯＳトランジスタ１１６のゲートの接続ノードおよび基準電圧発生回路１１９にそれぞれ接続される。ＰチャネルＭＯＳトランジスタ１１４およびＮチャネルＭＯＳトランジスタ１１５のゲートへは、信号ＷＥが入力される。
【０１５９】
ノードＮＩは、メモリアレイマット１００内の各メモリアレイブロックＭＡＢへ電流を供給するための電流原配線ＬＥ１と接続される。
【０１６０】
基準電圧発生回路１１９は、メモリアレイマット１００内のライトディジット線ＷＤＬに流れる書込み電流が最適となるような電圧Ｖｒｅｆを発生させる。Ｖｒｅｆは一般的に、電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間のレベルに設定される。
【０１６１】
信号ＷＥがＬレベルの期間は、ＮチャネルＭＯＳトランジスタ１１７がターンオンするが、ＰチャネルＭＯＳトランジスタ１１６はターンオンしない。したがって、信号ＷＥがＬレベルの期間は、電圧設定回路１０７の動作により、常に電流源配線ＬＥ１およびＬ１の電圧は、接地電圧ＧＮＤにプリチャージされる。
【０１６２】
一方、信号ＷＥがＨレベルに設定されると、ＮチャネルＭＯＳトランジスタ１１７はターンオフし、ＮチャネルＭＯＳトランジスタ１１５がターンオンする。したがって、ＰチャネルＭＯＳトランジスタ１１６のゲートには、電圧Ｖｒｅｆが印加されるため、ＰチャネルＭＯＳトランジスタ１１６は、ターンオンする。その結果、電流源配線ＬＥ１およびＬ１の電圧レベルは電源電圧Ｖｃｃに設定される。
【０１６３】
図２３は、実施の形態５に従う不揮発性記憶装置１５００の書込み電流発生までの動作を説明する動作波形図である。図２３において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１の電圧レベルの変化を示す。Ｉｗは電流源１１０から流れ出る書込み電流の変化を示す。
【０１６４】
次に、図２２および２３を用いて、不揮発性記憶装置１５００の書込み電流発生までの動作を説明する。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥの少なくとも一方がＬレベルの期間は、電流源配線ＬＥ１およびＬ１は、接地電圧ＧＮＤにプリチャージされている。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥがそれぞれＨレベルになる時刻ｔ１において、信号ＷＥはＨレベルとなる。それにともない、電流源配線ＬＥ１およびＬ１の電圧レベルは、接地電圧ＧＮＤから電源電圧Ｖｃｃとなる。同時に、電流源配線Ｌ１の電圧レベルが上昇するとともに、電流源１１０から流れ出る書込み電流Ｉｗも増加する。
【０１６５】
図２４は、実施の形態５に従う不揮発性記憶装置１５００の電源投入時の動作を説明する動作波形図である。
【０１６６】
次に、図２２および２４を用いて、不揮発性記憶装置１５００の電源投入時のの動作を説明する。電源投入後の時刻ｔ１において、電流源１１０に供給される電源電圧Ｖｃｃが所定レベルに達すると、外部クロックＥｘｔ．ＣＬＫが入力されても、外部からのデータ書込み指示がなければ、すなわち、外部書込み信号Ｅｘｔ．ＷＥがＬレベルであれば、信号ＷＥはＬレベルを維持する。したがって、電流源配線ＬＥ１およびＬ１の電圧レベルは上昇しないため、電流源１１０から流れ出る書込み電流Ｉｗも発生しない。
【０１６７】
以上説明したように、実施の形態５に従う不揮発性記憶装置１５００において、電流源配線ＬＥ１およびＬ１は、通常、接地電圧ＧＮＤでプリチャージされているため、書込み電流が生じるまで寄生容量Ｃ１およびＣ２は充電されない。したがって、メモリアレイマット１００内のロウデコーダ５０により選択されたライトディジット線ＷＤＬに過大な電流が流れるのを防ぐことができ、通常のデータ書込み時および電源投入時においても、データの誤書込みを防ぐことができる。
【０１６８】
［実施の形態５の変形例１］
実施の形態５に従う不揮発性記憶装置１５００の構成は、通常、電流源配線ＬＥ１およびＬ１を接地電圧ＧＮＤにプリチャージしておき、データ書込み時に電流源配線ＬＥ１およびＬ１の電圧レベルを上げることにより、データの誤書込みを防ぐ構成であった。しかし、不揮発性記憶装置１５００の構成において、接地電圧ＧＮＤプリチャージだと、電流源配線Ｌ１の電圧レベルが十分な書込み電流を供給する電圧になるまでに時間がかかり、選択メモリセルへのデータの書込み時間が遅くなってしまう。そこで、ライトディジット線ＷＤＬに過大な電流の発生を防ぐとともに選択メモリセルへのデータの書込み時間を速くするための構成を以下に説明する。具体的には、電流源配線ＬＥ１およびＬ１を接地電圧ＧＮＤではなく、中間電位プリチャージとする。
【０１６９】
図２５は、実施の形態５の変形例１に従う不揮発性記憶装置１５１０の構成を示す概略図である。
【０１７０】
図２５を参照して、不揮発性記憶装置１５１０は、図２２に示す実施の形態５に従う不揮発性記憶装置１５００と比較して、電圧設定回路１０７の代わりに電圧設定回路１０７ａを備える点が異なる。
【０１７１】
電圧設定回路１０７ａは、電圧設定回路１０７と比較して、ＮチャネルＭＯＳトランジスタ１１７のソースに接地電圧ＧＮＤが接続される代わりに中間電圧Ｖｐｒが供給される。それ以外の構成は、不揮発性記憶装置１５００と同様であるので詳細な説明は繰り返さない。
【０１７２】
中間電圧Ｖｐｒは、内部電流源配線Ｌ１が所望のライトディジット線ＷＤＬに十分な書込み電流を流すことが可能な電圧レベルであるＶｗ以下の電圧に設定される。なお、本実施の形態においては、電源電圧Ｖｃｃは電圧Ｖｗと等しいとする。
【０１７３】
したがって、不揮発性記憶装置１５１０においては、信号ＷＥがＬレベルの期間は、常に電流源配線ＬＥ１およびＬ１の電圧は、中間電圧Ｖｐｒにプリチャージされる。一方、信号ＷＥがＨレベルに設定されると電流源配線ＬＥ１およびＬ１の電圧レベルは電圧Ｖｗに設定される。
【０１７４】
図２６は、実施の形態５の変形例１に従う不揮発性記憶装置１５１０の書込み電流発生までの動作を説明する動作波形図である。図２６において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１の電圧レベルの変化を示す。Ｉｗは電流源１１０から流れ出る書込み電流の変化を示す。
【０１７５】
次に、図２５および２６を用いて、不揮発性記憶装置１５１０の書込み電流発生までの動作を説明する。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥの少なくとも一方がＬレベルの期間は、電流源配線ＬＥ１およびＬ１は、電圧Ｖｐｒにプリチャージされている。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥがそれぞれＨレベルになる時刻ｔ１において、信号ＷＥはＨレベルとなる。それにともない、電流源１１０から流れ出る書込み電流Ｉｗも増加し、電流源配線ＬＥ１およびＬ１の電圧レベルは、中間電圧Ｖｐｒから十分な書込み電流を供給できる電圧Ｖｗとなる。
【０１７６】
以上の動作により、データ書込み時、中間電圧Ｖｐｒでプリチャージされていた寄生容量Ｃ１およびＣ２から生じる電流が、電流源配線ＬＥ１およびＬ１に発生するが、その電流量は、電源電圧Ｖｃｃプリチャージの時よりも約半分であるため、ライトディジット線ＷＤＬに過大な電流が流れるのを防ぐことができる。さらに、電流源配線Ｌ１を中間電圧Ｖｐｒでプリチャージすることで、接地電圧ＧＮＤプリチャージのときよりも、電流源配線Ｌ１の電圧レベルが所望の電圧に速く達することができ、選択メモリセルへのデータの書込み時間を速めることが可能となる。
【０１７７】
［実施の形態５の変形例２］
次に、データ書込み時には使用されなかったダミーデジット線ＤＤＬを用いて、電流源配線Ｌ１を中間電位プリチャージする構成を以下に説明する。
【０１７８】
図２７は、実施の形態５の変形例２に従う不揮発性記憶装置１５５０の構成を示す概略図である。
【０１７９】
図２７を参照して、不揮発性記憶装置１５５０は、図２２に示す実施の形態５従う不揮発性記憶装置１５００と比較して、アドレス端子７２と、内部アドレス発生回路１５０と、制御端子２６０と、制御回路３００とをさらに備える点が異なる。
【０１８０】
不揮発性記憶装置１５５０は、不揮発性記憶装置１５００と比較して、さらに、メモリアレイマット１００の代わりにメモリアレイマット１０５を備える点が異なる。
【０１８１】
メモリアレイマット１０５は、図２２に示すメモリアレイマット１００と比較して、ダミーデジット線ＤＤＬと中間電圧Ｖｐｒを供給する電源電圧Ｖｐｒとの間にＰチャネルＭＯＳトランジスタＲＤｄｄが設けられている点と、ロウデコーダ５０の代わりにアドレスデコード制御回路１６０を含む点と、インバータ１９１をさらに含む点と、ダミーロウデコードトランジスタＲＤｄを含まない点とが異なる。
【０１８２】
電源電圧Ｖｐｒは、内部電流源配線Ｌ１が所望のライトディジット線ＷＤＬに十分な書込み電流を流すことが可能な電圧レベルであるＶｗ以下の電圧に設定される。ダミーデジット線ＤＤＬと電流源配線Ｌ１＃とは、電気的に非接続とされる。それ以外の構成は、不揮発性記憶装置１５１０と同様なので詳細な説明は繰り返さない。
【０１８３】
インバータ１９１は、アドレスデコード制御回路１６０からの制御信号の反転レベルの信号をＰチャネルＭＯＳトランジスタＲＤｄｄのゲートへ入力する。すなわち、アドレスデコード制御回路１６０からのＨレベルの信号により、ＰチャネルＭＯＳトランジスタＲＤｄｄはターンオンする。ＰチャネルＭＯＳトランジスタＲＤｄｄがターンオンすると、ダミーデジット線ＤＤＬと電気的に接続される内部電流源配線Ｌ１は、中間電圧Ｖｐｒにプリチャージされる。インバータ１９１へＬレベルの信号が入力されると、ＰチャネルＭＯＳトランジスタＲＤｄｄはターンオフする。
【０１８４】
アドレス端子７２へは、外部アドレスＥｘｔ．Ａｄｄが入力される。内部アドレス発生回路１５０は、アドレス端子７２から外部アドレス信号Ｅｘｔ．Ａｄｄを受け、内部ロウアドレス信号ＩＡｄｄに変換し、アドレスデコード制御回路１６０へ出力する。制御端子２６０へは、制御信号ＣＮＴが入力される。制御回路３００は、制御信号ＣＮＴを受けアドレスデコード制御回路１６０へ制御信号ＲＴを出力する。
【０１８５】
図２８は、アドレスデコード制御回路１６０の内部の構成を示す回路図である。
【０１８６】
図２８を参照して、アドレスデコード制御回路１６０は、ロウデコーダ５０ｂと、ラッチ回路１９０と、スリーステートバッファ１９３と、ワンショットパルス発生回路１７０と、立下り検出回路１８０と、インバータ１９４と、ＮチャネルＭＯＳトランジスタ１９５とを含む。ラッチ回路１９０は、インバータ１９１，１９２を有する。ラッチ回路１９０は、入力された信号を一時的に保持し、入力された信号の反転レベルの信号を出力する。ＮチャネルＭＯＳトランジスタ１９５は、ノードＮ１と設置電圧ＧＮＤとの間に設けられる。
【０１８７】
制御信号ＲＴは、ロウデコーダ５０ｂおよびワンショットパルス発生回路１７０へ入力される。内部ロウアドレス信号ＩＡｄｄは、ロウデコーダ５０ｂへ入力される。
【０１８８】
ロウデコーダ５０ｂは、Ｈレベルの制御信号ＲＴが入力されると活性化される。また、ロウデコーダ５０ｂは、内部ロウアドレス信号ＩＡｄｄが入力されると、所望のロウデコードトランジスタＲＤｎを活性化させるための信号Ｒを出力する。信号Ｒは、ラッチ回路１９０において、一時的にデータレベルを保持される。
【０１８９】
ワンショットパルス発生回路１７０は、直列に接続された奇数個（一例として３つ）のインバータ１７１，１７２および１７３と、ＡＮＤ回路１７４とを有する。インバータ１７１へは、制御信号ＲＴが入力される。ＡＮＤ回路１７４へは、インバータ１７３の出力信号および信号ＲＴが入力され、それらの論理積演算をおこなったワンショットパルス信号ＰＵをインバータ１９１および立下り検出回路１８０へ出力する。ワンショットパルス発生回路１７０は、直列に接続されたインバータの数および特性によって、出力信号であるワンショットパルス信号ＰＵがＨレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、がＨレベルを維持する期間が長くなる。
【０１９０】
立下り検出回路１８０は、直列に接続された奇数個（一例として５つ）のインバータ１８１，１８２，１８３，１８４および１８５と、ＮＯＲ回路１８６とを有する。インバータ１８１へは、ワンショットパルス信号ＰＵが入力される。ＮＯＲ回路１８６へは、インバータ１８５の出力信号およびワンショットパルス信号ＰＵが入力され、それらの論理和演算をおこなった信号ＳＴを出力する。立下り検出回路１８０は、直列に接続されたインバータの数および特性によって、出力信号がＨレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、出力信号ＳＴがＨレベルを維持する期間が長くなる。
【０１９１】
スリーステートバッファ１９３は、Ｈレベルの信号ＳＴが制御端子に入力されると、ラッチ回路１９０から出力されるデータの反転レベルの信号をノードＮ１を介して、所望のロウデコードトランジスタＲＤｎへ信号ＡＣＴを出力する。インバータ１９４は、信号ＳＴの反転レベルの信号をＮチャネルＭＯＳトランジスタのゲートに出力する。
【０１９２】
図２９は、実施の形態５の変形例２に従う不揮発性記憶装置１５５０の書込み電流発生の動作を説明する動作波形図である。図２９において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１の電圧レベルの変化を示す。Ｉｗは電流源１１０から流れ出る書込み電流の変化を示す。
【０１９３】
次に、図２７，２８および２９を用いて、不揮発性記憶装置１５５０の書込み電流の発生するまでの動作を説明する。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥの少なくとも一方がＬレベルの期間は、電流源配線ＬＥ１およびＬ１は、接地電圧ＧＮＤにプリチャージされている。データ書込み動作が開始される時刻ｔ１において、アドレス端子７２に外部アドレスＥｘｔ．Ａｄｄが入力される。外部アドレスＥｘｔ．Ａｄｄは内部アドレス発生回路１５０によって内部ロウアドレス信号ＩＡｄｄに変換される。同時に、制御端子２６０に制御信号ＣＮＴが制御回路３００に入力され、Ｌレベル信号ＲＴがＨレベルに上昇し始める。
【０１９４】
同時に、内部ロウアドレス信号ＩＡｄｄは、アドレスデコード制御回路１６０内のロウデコーダ５０ｂに入力される。ロウデコーダ５０ｂは、所望のロウデコードトランジスタＲＤｎを活性化させるためのＨレベルの信号Ｒを出力するまでにある程度の時間を要する。ロウデコーダ５０ｂからＨレベルの信号Ｒが出力されるまでの期間中の時刻ｔ２において、信号ＲＴがＨレベルになると、ワンショットパルス発生回路１７０からワンショットパルス信号ＰＵが出力される。
【０１９５】
その後、外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥがそれぞれＨレベルになる時刻ｔ３において、信号ＷＥはＨレベルとなる。それにともない、電流源配線ＬＥ１およびＬ１の電圧レベルは、接地電圧ＧＮＤから電源電圧Ｖｃｃへ上昇し始める。また、電流源１１０ａから流れ出る書込み電流Ｉｗも増加し始める。
【０１９６】
Ｈレベルになったワンショットパルス信号ＰＵは、インバータ１９１へ入力され、ワンショットパルス信号ＰＵがＨレベルの期間、ＰチャネルＭＯＳトランジスタＲＤｄｄはターンオンし、ダミーデジット線ＤＤＬと電気的に接続される電流源配線Ｌ１は、中間電圧Ｖｐｒにプリチャージされる。その後、アドレスデコード制御回路１６０内のロウデコーダ５０ｂからＨレベルの信号Ｒが出力される。Ｈレベルの信号Ｒは、ラッチ回路１９０でＬレベルの信号に変換され、一時的に保持される。
【０１９７】
そして、立下り検出回路１８０は、ワンショットパルス信号ＰＵの立下りを検出すると、Ｈレベルの信号ＳＴを出力する。ワンショットパルス信号ＰＵがＬレベルになると、電流源配線Ｌ１の中間電圧Ｖｐｒのプリチャージは解除される。スリーステートバッファ１９３の制御端子にＨレベルの信号ＳＴが入力されると、スリーステートバッファ１９３は、時刻ｔ４において、ラッチ回路１９０で保持していたＬレベルの信号ＲをＨレベルの信号ＡＣＴとして、所望のロウデコードトランジスタＲＤｎのゲートへ出力し、ロウデコードトランジスタＲＤｎをターンオンさせる。その後、信号ＳＴがＬレベルになると、ＮチャネルＭＯＳトランジスタ１９５がターンオンし、ノードＮ１の電圧はＬレベルとなる。同時に、Ｌレベルの信号ＳＴがスリーステートバッファ１９３の制御端子にも入力されるので、信号ＡＣＴは、時刻ｔ５においてＬレベルとなり、ロウデコードトランジスタＲＤｎはターンオフされる。
【０１９８】
ロウデコードトランジスタＲＤｎがターンオンされる時刻ｔ４においては、内部電流源配線Ｌ１の電圧は、ライトディジット線ＷＤＬに十分な書込み電流を流すことが可能な電圧に達しているので、ロウデコードトランジスタＲＤｎに対応するライトディジット線ＷＤＬに安定した書込み電流を流すことができる。
【０１９９】
以上説明したように、実施の形態５の変形例２に従う不揮発性記憶装置１５５０においては、アドレス信号をデコードしている期間中に、ダミーデジット線ＤＤＬを用いて、電流源配線Ｌ１を中間電圧にプリチャージしておくことで、アドレス信号をデコードする期間を有効に活用し、所望のライトディジット線ＷＤＬへ安定的な書き込み電流を供給できる。
【０２００】
［実施の形態５の変形例３］
実施の形態５では、電流源からメモリアレイマットに電流を供給する構成を示したが、メモリアレイマットから電流源に電流が流れる構成例を以下に示す。なお、以下の構成は、通常のデータ書込み時および電源投入時においても同様に適用可能である。
【０２０１】
次に、本実施の形態に従う不揮発性記憶装置との比較のために、既に説明した不揮発性記憶装置１０００ａの一部を詳細に示し、その問題点を説明する。
【０２０２】
図３０は、実施の形態３に従う不揮発性記憶装置１０００ａのメモリアレイマット１００ａ内のメモリアレイブロックＭＡＢ＃の１つを詳細に示した図である。
【０２０３】
図３０においては、不揮発性記憶装置１０００ａの１つのメモリアレイブロックＭＡＢ＃の１つに、説明のためメモリアレイ５０５ａの構成を図示している。
【０２０４】
電流源配線ＬＥ１および電流源配線Ｌ１＃には、それぞれ寄生容量Ｃ１およびＣ３が生じる。電流源配線Ｌ１＃は電流源配線ＬＥ１よりも長いのが一般的なため、寄生容量Ｃ３は寄生容量Ｃ１よりも大きい。
【０２０５】
図３０に示す不揮発性記憶装置１０００ａの構成において、ロウデコーダ５０ａの活性化前に、電流源配線ＬＥ１およびＬ１を接地電圧ＧＮＤにプリチャージしておくと、ロウデコーダ５０ａの活性後、選択されたライトワード線ＷＤＬに流れる書込み電流に電流源配線Ｌ１＃に生じる寄生容量Ｃ３から生じる電流が重畳してしまう。そのため、ライトワード線ＷＤＬに通常の書込み電流よりも大きい過大な電流が生じ、選択されたライトワード線ＷＤＬの近傍に配列された非選択メモリセルにデータの誤書込みが行なわれる可能性が生じる。上記問題を解決するために、電流源配線ＬＥ１およびＬ１を接地電圧ＧＮＤプリチャージとは異なる電源電圧Ｖｃｃプリチャージとすることで、過大な電流の発生を防ぐ。
【０２０６】
図３１は、実施の形態５変形例３に従う不揮発性記憶装置１５００ａの構成を示す概略図である。
【０２０７】
不揮発性記憶装置１５００ａは、図２２に示す不揮発性記憶装置１５００と比較して、メモリアレイマット１００の代わりにメモリアレイマット１００ａを備える点と、電源端子１０の代わりに電源端子８０を備える点とが異なる。
【０２０８】
不揮発性記憶装置１５００ａは、不揮発性記憶装置１５００と比較して、さらに、電圧設定回路１０７の代わりに電圧設定回路１２７と、制御回路１０８の代わりに制御回路１２８と、電流源１１０の代わりに電流源１３０とを備える点が異なる。それ以外の構成は、不揮発性記憶装置１５００と同様なので詳細な説明は繰り返さない。
【０２０９】
電源端子８０は、接地電圧ＧＮＤに接続される。電源端子８０は、電流源１３０から電流を受ける。
【０２１０】
制御回路１０８は、インバータ１３１，１３２，１３８と、ＮＯＲ回路１３３とを含む。インバータ１３１は、クロック端子６０から入力される外部クロックＥｘｔ．ＣＬＫの反転レベルの信号を出力する。インバータ１３２は、制御端子７０から入力される外部書込み信号Ｅｘｔ．ＷＥの反転レベルの信号を出力する。ＮＯＲ回路１３３は、インバータ１３１および１３２の出力信号の否定的論理和演算を行なった信号ＷＥを出力する。すなわち、インバータ１３１および１３２の出力信号がそれぞれＬレベルであれば、信号ＷＥは、Ｈレベルに設定される。インバータ１３８は、信号ＷＥの反転レベルの信号／ＷＥを出力する。
【０２１１】
電圧設定回路１２７は、電源電圧ＶｃｃとノードＮＩとの間に設けられたＰチャネルＭＯＳトランジスタ１３７を含む。ＰチャネルＭＯＳトランジスタ１３７のゲートへは信号ＷＥが入力される。
【０２１２】
電流源１３０は、ＮチャネルＭＯＳトランジスタ１３４，１３６と、ＰチャネルＭＯＳトランジスタ１３５と、基準電圧発生回路１１９とを含む。
【０２１３】
ＮチャネルＭＯＳトランジスタ１３６は、電源端子８０とノードＮＩとの間に設けられる。ＮチャネルＭＯＳトランジスタ１３４のドレインおよびソースは、ＮチャネルＭＯＳトランジスタ１３６のゲートおよび接地電圧ＧＮＤにそれぞれ接続される。ＰチャネルＭＯＳトランジスタ１３５のドレインおよびソースは、ＮチャネルＭＯＳトランジスタ１３４のドレインおよびＮチャネルＭＯＳトランジスタ１３６のゲートの接続ノードおよび基準電圧発生回路１１９にそれぞれ接続される。ＮチャネルＭＯＳトランジスタ１３４およびＰチャネルＭＯＳトランジスタ１３５のゲートへは、信号／ＷＥが入力される。
【０２１４】
基準電圧発生回路１１９は、メモリアレイマット１００ａ内のライトディジット線ＷＤＬに流れる書込み電流が最適となるような電圧Ｖｒｅｆを発生させる。Ｖｒｅｆは一般的に、電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間のレベルに設定される。
【０２１５】
信号ＷＥがＬレベルの期間は、ＰチャネルＭＯＳトランジスタ１３７がターンオンするが、ＮチャネルＭＯＳトランジスタ１３６はターンオンしない。したがって、信号ＷＥがＬレベルの期間は、電圧設定回路１２７の動作により、常に電流源配線ＬＥ１およびＬ１の電圧は、電源電圧Ｖｃｃにプリチャージされる。
【０２１６】
一方、信号ＷＥがＨレベルに設定されると、ＰチャネルＭＯＳトランジスタ１３７はターンオフし、ＰチャネルＭＯＳトランジスタ１３５がターンオンする。したがって、ＮチャネルＭＯＳトランジスタ１３６のゲートへは、電圧Ｖｒｅｆが印加されるため、ＮチャネルＭＯＳトランジスタ１３６は、ターンオンする。その結果、電流源配線ＬＥ１およびＬ１の電圧レベルは接地電圧ＧＮＤに設定される。
【０２１７】
次に、不揮発性記憶装置１５００ａの書込み電流発生までの動作を説明する。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥの少なくとも一方がＬレベルの期間は、外部および内部電流源配線Ｌ１は、電源電圧Ｖｃｃにプリチャージされている。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥがそれぞれＨレベルになると、信号ＷＥはＨレベルに設定される。それにともない、電流源配線ＬＥ１およびＬ１の電圧レベルは、電源電圧Ｖｃｃから接地電圧ＧＮＤとなる。電流源配線ＬＥ１およびＬ１の電圧レベルが下降すると同時に、メモリアレイマット１００ａから電流源１１０へ流れる電流Ｉｗの電流量も増加する。
【０２１８】
以上の動作により、電流源配線ＬＥ１およびＬ１には、電流Ｉｗが発生し始めるとき、電流源配線Ｌ１および電流源配線Ｌ１＃の電圧レベルが等しいため、寄生容量Ｃ３が充電されているにもかかわらず、メモリアレイマット１００ａ内のロウデコーダにより選択されたライトディジット線ＷＤＬに過大な電流が流れるのを防ぐことができ、データの誤書込みを防ぐことができる。
【０２１９】
［実施の形態５の変形例４］
実施の形態５の変形例３に従う不揮発性記憶装置１５００ａの構成は、データ書込み前に、電流源配線ＬＥ１およびＬ１を電源電圧Ｖｃｃプリチャージしておき、データの書込み動作を防ぐ構成であったが、電源電圧Ｖｃｃプリチャージだと、電流源配線Ｌ１の電圧レベルが接地電圧ＧＮＤになるまでに時間がかかり、選択メモリセルへのデータの書込み時間が遅くなってしまう。そこで、ライトディジット線ＷＤＬに過大な電流の発生を防ぐとともに選択メモリセルへのデータの書込み時間を速くするための構成を以下に説明する。具体的には、電流源配線ＬＥ１およびＬ１を電源電圧Ｖｃｃではなく、中間電位プリチャージとする。
【０２２０】
図３２は、実施の形態５の変形例４に従う不揮発性記憶装置１５１０ａの構成を示す概略図である。
【０２２１】
図３２を参照して、不揮発性記憶装置１５１０ａは、実施の形態５の変形例３に従う不揮発性記憶装置１５００ａと比較して、電圧設定回路１２７の代わりに電圧設定回路１２７ａを備える点が異なる。
【０２２２】
電圧設定回路１２７ａは、電圧設定回路１２７と比較して、ＰチャネルＭＯＳトランジスタ１３７のソースに電源電圧Ｖｃｃが接続される代わりに中間電圧Ｖｐｒが接続される。それ以外の構成は、不揮発性記憶装置１５００と同じであるので詳細な説明は繰り返さない。
【０２２３】
中間電圧Ｖｐｒは、電流源配線Ｌ１＃が所望のライトディジット線ＷＤＬに十分な書込み電流を流すことが可能な電圧レベルであるＶｗ以下の電圧に設定される。なお、本実施の形態においては、電源電圧Ｖｃｃは電圧Ｖｗと等しいとする。
【０２２４】
したがって、不揮発性記憶装置１５１０ａにおいては、信号ＷＥがＬレベルの期間は、常に電流源配線ＬＥ１およびＬ１の電圧は、中間電圧Ｖｐｒにプリチャージされる。一方、信号ＷＥがＨレベルに設定されると電流源配線ＬＥ１およびＬ１の電圧レベルは接地電圧ＧＮＤに設定される。
【０２２５】
次に、不揮発性記憶装置１５１０ａの書込み電流発生までの動作を説明する。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥの少なくとも一方がＬレベルの期間は、電流源配線ＬＥ１およびＬ１は、中間電圧Ｖｐｒにプリチャージされている。外部クロックＥｘｔ．ＣＬＫおよび外部書込み信号ＷＥがそれぞれＨレベルになると、信号ＷＥはＨレベルに設定される。それにともない、電流源配線ＬＥ１およびＬ１の電圧レベルは、中間電圧Ｖｐｒから接地電圧ＧＮＤとなる。電流源配線ＬＥ１およびＬ１の電圧レベルが下降すると同時に、メモリアレイマット１００ａから電流源１３０へ流れる電流Ｉｗの電流量も増加する。
【０２２６】
以上の動作により、データ書込み前に、電流源配線Ｌ１を中間電圧Ｖｐｒにプリチャージしておくと、データ書込み時に、電流源配線Ｌ１と電流源配線Ｌ１＃との電位差により、寄生容量Ｃ３に充電されていた電流が発生するが、電流源配線Ｌ１を接地電圧ＧＮＤにプリチャージした場合よりも寄生容量Ｃ３から発生する電流は少ない。
【０２２７】
したがって、接地電圧ＧＮＤプリチャージの時よりもライトディジット線ＷＤＬに過大な電流が流れるのを防ぐことができる。さらに、電流源配線Ｌ１を中間電圧Ｖｐｒでプリチャージすることで、電源電圧Ｖｃｃプリチャージのときよりも、電流源配線Ｌ１の電圧が速く接地電圧ＧＮＤに達することができ、選択メモリセルへのデータの書込み時間を速めることが可能となる。
【０２２８】
［実施の形態５の変形例５］
次に、ダミーデジット線ＤＤＬを用いて、電流源配線Ｌ１を中間電位プリチャージする構成を以下に説明する。
【０２２９】
図３３は、実施の形態５の変形例５に従う不揮発性記憶装置１５５０ａの構成を示す概略図である。
【０２３０】
図３３を参照して、不揮発性記憶装置１５５０ａは、図３１に示す実施の形態５の変形例３に従う不揮発性記憶装置１５００ａと比較して、アドレス端子７２と、内部アドレス発生回路１５０と、制御端子２６０と、制御回路３００とをさらに備える点が異なる。
【０２３１】
不揮発性記憶装置１５５０ａは、不揮発性記憶装置１５００ａと比較して、さらに、メモリアレイマット１００ａの代わりにメモリアレイマット１０５ａを備える点が異なる。
【０２３２】
メモリアレイマット１０５ａは、図３１に示すメモリアレイマット１００ａと比較して、ダミーデジット線ＤＤＬと中間電圧Ｖｐｒを供給する電源電圧Ｖｐｒとの間にＰチャネルＭＯＳトランジスタＲＤｄｄが設けられている点と、ロウデコーダ５０の代わりにアドレスデコード制御回路１６０ａを含む点と、インバータ１９２をさらに含む点と、ダミーロウデコードトランジスタＲＤｄを含まない点とが異なる。本構成においては、ロウデコードトランジスタＲＤの各々は、ＰチャネルＭＯＳトランジスタが使用される。
【０２３３】
電源電圧Ｖｐｒは、内部電流源配線Ｌ１が所望のライトディジット線ＷＤＬに十分な書込み電流を流すことが可能な電圧レベルであるＶｗ以下の電圧に設定される。ダミーデジット線ＤＤＬと電流源配線Ｌ１＃とは、電気的に非接続とされる。それ以外の構成は、不揮発性記憶装置１５１０ａと同じなので詳細な説明は繰り返さない。
【０２３４】
アドレスデコード制御回路１６０ａは、アドレスデコード制御回路１６０と比較して、ワンショットパルス発生回路１７０の出力先がインバータ１９１の代わりにインバータ１９２になる点のみが異なる。それ以外の構成および機能は、アドレスデコード制御回路１６０と同様である。
【０２３５】
ダミーデジット線ＤＤＬを用いて、電流源配線Ｌ１を中間電位プリチャージする際の、内部アドレス発生回路１５０、制御回路３００およびアドレスデコード制御回路１６０ａの動作は実施の形態５の変形例２に従う不揮発性記憶装置１５５０と同様なので詳細な説明は繰り返さない。
【０２３６】
したがって、実施の形態５の変形例５に従う不揮発性記憶装置１５５０ａの構成においても、実施の形態５の変形例２に従う不揮発性記憶装置１５５０と同様な効果が得ることができる。
【０２３７】
［実施の形態６］
再び図２１を参照して、実施の形態１に従う不揮発性記憶装置１０００の構成においては、上述において説明したように外部および内部電流源配線Ｌ１のそれぞれに寄生容量Ｃ１およびＣ２が生じる。
【０２３８】
そのうえ、不揮発性記憶装置１０００において、書込み電流を発生するために電流源に供給される電圧は、メモリアレイマット内部で使用される電圧よりも大きい。そのため、電源投入時にロウデコーダ５０が活性化する前、すなわちライトディジット線ＷＤＬが選択状態になっている可能性がある時に、不揮発性記憶装置１０００が誤って書込み状態になった場合、電流源からの電流に寄生容量Ｃ２から生じた電流が重畳されて、過大な電流が発生し、ライトワード線ＷＤＬの近傍に配列されたメモリセルにデータの誤書込みが行なわれる可能性が生じる。
【０２３９】
上記問題を解決するために、電源変動を抑制するためのデカップル容量を電源配線に配置する構成が考えられる。電流源配線を流れる、ピーク電流のような高周波電流は、このデカップル容量を通過する。
【０２４０】
図３４は、実施の形態６に従うデカップル容量を接続した不揮発性記憶装置１０１０の構成を示す概略図である。
【０２４１】
図３４を参照して、不揮発性記憶装置１０１０は、図２１に示す不揮発性記憶装置１０００と比較して、デカップル容量６００および６０５をさらに備える点が異なる。それ以外の構成は、不揮発性記憶装置１０００と同じなので詳細な説明は繰り返さない。
【０２４２】
デカップル容量６００は、電源端子１０および電流源Ｉ１の接続ノードと接地電圧ＧＮＤとの間に電気的に接続される。デカップル容量６０５は、電源端子２０および電流源Ｉ２の接続ノードと接地電圧ＧＮＤとの間に電気的に接続される。このような構成にすることにより、電源投入時に電流源Ｉ１およびＩ２の消費電流によって生じるピーク電流は、デカップル容量６００および６０５によって除去される。よって、電流源Ｉ１およびＩ２はメモリアレイマット１００および２００へそれぞれ安定した書込み電流を供給できる。
【０２４３】
したがって、実施の形態６に従う不揮発性記憶装置１０１０は、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【０２４４】
なお、本実施の形態では、不揮発性記憶装置１０００にデカップル容量を配置した構成となるが、不揮発性記憶装置１１００および１２００においても、同様に、電源端子および電流源の接続ノードと接地電圧ＧＮＤとの間に電気的に接続することで、不揮発性記憶装置１０１０と同様な効果が得られる。
【０２４５】
［実施の形態６の変形例１］
図３５は、実施の形態６の変形例１に従うデカップル容量を接続した不揮発性記憶装置１０１０ａの構成を示す概略図である。
【０２４６】
図３５を参照して、不揮発性記憶装置１０１０ａは、図３０に示す不揮発性記憶装置１０００ａと比較して、メモリアレイマット１００ａ内のメモリアレイブロックＭＡＢ＃の１つがデカップル容量６１０をさらに含む点が異なる。それ以外の構成は、不揮発性記憶装置１０００ａと同じなので詳細な説明は繰り返さない。
【０２４７】
デカップル容量６１０は、メモリアレイブロックＭＡＢ＃内の電流源配線Ｌ１＃の一端に接続される電源電圧ＶｃｃおよびダミーロウデコードトランジスタＲＤｄの接続ノードと接地電圧ＧＮＤとの間に電気的に接続される。この構成においても、実施の形態６に従う不揮発性記憶装置１０１０と同様な効果を得ることができる。
【０２４８】
なお、メモリアレイブロックＭＡＢ＃内の構成が図１７に示すメモリアレイ５１０ａの構成であっても、電流源配線Ｌ１＃に接続される電源電圧ＶｃｃおよびダミーロウデコードトランジスタＲＤｄの接続ノードと接地電圧ＧＮＤとの間と、電流源配線Ｌ１＃に接続される電源電圧ＶｃｃおよびロウデコードトランジスタＲＤ１の接続ノードと接地電圧ＧＮＤとの間とにデカップル容量を設けても実施の形態６に従う不揮発性記憶装置１０１０と同様な効果を得ることができる。
【０２４９】
［実施の形態６の変形例２］
図３６は、実施の形態６の変形例２に従うデカップル容量を接続したメモリアレイ５４０ｂの構成を示す概略図である。
【０２５０】
図３６を参照して、メモリアレイ５４０ｂは、図１１に示す実施の形態２の変形例４に従うメモリアレイ５４０と比較して、デカップル容量６２０，６２１および６２２をさらに備える点が異なる。それ以外の構成は、メモリアレイ５４０と同じなので詳細な説明は繰り返さない。
【０２５１】
デカップル容量６２０，６２１および６２２は、電源電圧Ｖｃｃと電流源Ｉ１＃１、Ｉ１＃２およびＩ１＃３との間の接続ノードにそれぞれ電気的に接続される。
【０２５２】
したがって、実施の形態６の変形例２に従うメモリアレイ５４０ｂは、実施の形態２の変形例４に従うメモリアレイ５４０の奏する効果に加えて、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【０２５３】
［実施の形態６の変形例３］
図３７は、実施の形態６の変形例３に従うデカップル容量を接続したメモリアレイ５４０ｃの構成を示す概略図である。
【０２５４】
図３７を参照して、メモリアレイ５４０ｃは、図２０に示す実施の形態４の変形例４に従うメモリアレイ５４０ａと比較して、デカップル容量６３０および６３１をさらに備える点が異なる。それ以外の構成は、メモリアレイ５４０ａと同じなので詳細な説明は繰り返さない。
【０２５５】
デカップル容量６３０および６３１は、電源電圧Ｖｃｃおよび電流源配線Ｌ１＃の接続ノードと接地電圧ＧＮＤとの間にそれぞれ電気的に接続される。
【０２５６】
したがって、実施の形態６の変形例３に従うメモリアレイ５４０ｃは、実施の形態４の変形例４に従うメモリアレイ５４０ａの奏する効果に加えて、電源投入時のピーク電流を除去することができ、安定した書込み電流を供給できる。
【０２５７】
［実施の形態６の変形例４］
実施の形態６で述べた問題点を解決するには、不揮発性記憶装置において、ロウデコーダの活性化後に、電流源を活性化するような構成にすればよい。
【０２５８】
図３８は、実施の形態６の変形例４に従う不揮発性記憶装置１６００の構成を示す概略図である。
【０２５９】
図３８を参照して、不揮発性記憶装置１６００は、図２２に示す実施の形態５に従う不揮発性記憶装置１５００と比較して、電源端子７３および７１と、アドレス端子７２と、内部アドレス発生回路１５０とをさらに備える点が異なる。
【０２６０】
不揮発性記憶装置１６００は、不揮発性記憶装置１５００と比較して、さらに、電圧検知回路１５９をさらに備える点と、制御回路１０８の代わりに制御回路１５８と、電圧設定回路１０７の代わりに電圧設定回路１５７と、電流源１１０の代わりに電流源１４０とを備える点とが異なる。それ以外の構成は不揮発性記憶装置１５００と同様なので詳細な説明は繰り返さない。
【０２６１】
電源端子７３へは、外部電源電圧Ｅｘｔ．Ｖｃｃ１が供給される。電源端子７１へは、外部電源電圧Ｅｘｔ．Ｖｃｃ２が供給される。なお、以下においては、一例として、電源電圧Ｖｃｃ１およびＶｃｃ２はそれぞれ２．５Ｖおよび１．０Ｖであるとする。アドレス端子７２および内部アドレス発生回路１５０については、既に説明したので詳細な説明は繰り返さない。なお、以下においては、外部電源電圧Ｅｘｔ．Ｖｃｃ１および外部電源電圧Ｅｘｔ．Ｖｃｃ１をそれぞれ電源電圧Ｖｃｃ１および電源電圧Ｖｃｃ２とも称する。
【０２６２】
電圧検知回路１５９は、電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ１４９ｂおよびＮチャネルＭＯＳトランジスタ１４９ｃを含む。ＰチャネルＭＯＳトランジスタ１４９ｂおよびＮチャネルＭＯＳトランジスタ１４９ｃのゲートへは、電源電圧Ｖｃｃ２が供給される。
【０２６３】
制御回路１５８は、インバータ１４１，１４２と、ＮＯＲ回路１４３と、インバータ１４８とを含む。インバータ１４１は、電源電圧Ｖｃｃ１で駆動し、クロック端子６０から入力される外部クロックＥｘｔ．ＣＬＫの反転レベルの信号を出力する。インバータ１４２は、電源電圧Ｖｃｃ１で駆動し、制御端子７０から入力される外部書込み信号Ｅｘｔ．ＷＥの反転レベルの信号を出力する。
【０２６４】
ＮＯＲ回路１４３は、インバータ１４１，１４２およびＰチャネルＭＯＳトランジスタ１４９ｂおよびＮチャネルＭＯＳトランジスタ１４９ｃの接続ノードＮ＃からそれぞれ出力される信号の否定的論理和演算をした信号ＷＥを出力する。インバータ１４８は、信号ＷＥの反転レベルの信号を出力する。すなわち、インバータ１４１，１４２および接続ノードＮ＃の出力信号がそれぞれＬレベルであれば、信号ＷＥは、Ｈレベルに設定される。
【０２６５】
電圧設定回路１５７は、ノードのＮＩ２と接地電圧ＧＮＤとの間に設けられたＮチャネルＭＯＳトランジスタ１４７を含む。ＮチャネルＭＯＳトランジスタ１４７のゲートへは、信号ＷＥの反転レベルの信号が入力される。
【０２６６】
電流源１４０は、ＰチャネルＭＯＳトランジスタ１４４，１４６と、ＮチャネルＭＯＳトランジスタ１４５と、基準電圧発生回路１１９とを含む。ＰチャネルＭＯＳトランジスタ１４６は、電源端子７３とノードＮＩ２との間に設けられる。ＰチャネルＭＯＳトランジスタ１４４のソースおよびドレインは、電源電圧Ｖｃｃ１およびＰチャネルＭＯＳトランジスタ１４６のゲートにそれぞれ接続される。ＮチャネルＭＯＳトランジスタ１４５のソースおよびドレインは、ＰチャネルＭＯＳトランジスタ１４４のドレインおよびＰチャネルＭＯＳトランジスタ１４６のゲートの接続ノードおよび基準電圧発生回路１１９にそれぞれ接続される。ＰチャネルＭＯＳトランジスタ１４４およびＮチャネルＭＯＳトランジスタ１４５のゲートへは、信号ＷＥが入力される。
【０２６７】
ノードＮＩ２は、メモリアレイマット１００内の各メモリアレイブロックＭＡＢへ電流を供給するための電流原配線ＬＥ１と接続される。
【０２６８】
基準電圧発生回路１１９は、メモリアレイマット１００内のライトディジット線に流れる書込み電流が最適となるような電圧Ｖｒｅｆを発生させる。Ｖｒｅｆは一般的に、電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間のレベルに設定される。
【０２６９】
信号ＷＥがＬレベルの期間は、ＮチャネルＭＯＳトランジスタ１４７がターンオンするが、ＰチャネルＭＯＳトランジスタ１４６はターンオンしない。したがって、信号ＷＥがＬレベルの期間は、電圧設定回路１５７の動作により、常に電流源配線ＬＥ１およびＬ１の電圧は、接地電圧ＧＮＤにプリチャージされる。
【０２７０】
一方、信号ＷＥがＨレベルに設定されると、ＮチャネルＭＯＳトランジスタ１４７はターンオフし、ＮチャネルＭＯＳトランジスタ１４５がターンオンする。したがって、ＰチャネルＭＯＳトランジスタ１４６のゲートへは、電圧Ｖｒｅｆが印加されるため、ＰチャネルＭＯＳトランジスタ１４６は、ターンオンする。その結果、電流源配線ＬＥ１およびＬ１の電圧レベルは電源電圧Ｖｃｃに設定される。
【０２７１】
ロウデコーダ５０へは、電源端子７１から電圧Ｖｃｃ２が供給される。また、ロウデコーダ５０へは、内部アドレス発生回路１５０から出力される内部ロウアドレス信号ＩＡｄｄが入力される。
【０２７２】
図３９は、ロウデコーダ５０の内部に設けられるアドレスデコード回路３５０を示す回路図である。なお、説明のためにライトディジット線ＷＤＬｎとロウデコードトランジスタＲＤｎとを図示している。アドレスデコード回路３５０は、各ライトディジット線ＷＤＬに対応して設けられる。
【０２７３】
アドレスデコード回路３５０は、ＮＡＮＤ回路３０１とインバータ３０２とを有する。ＮＡＮＤ回路３０１は、電源電圧Ｖｃｃ２で駆動し、内部アドレス発生回路１５０から出力される所望のライトディジット線ＷＤＬｎを選択するための内部ロウアドレス信号ＩＡｄｄを構成する信号Ｘ１〜Ｘｎが全てＨレベルに設定されるとき、Ｌレベルの信号／ＳＬを出力する。インバータ３０２は、電源電圧Ｖｃｃ２で駆動し、信号／ＳＬの反転信号である信号ＳＬを出力する。信号ＳＬがＨレベルに設定されると、ロウデコードトランジスタＲＤｎはターンオンする。
【０２７４】
次に、本実施の形態に従う不揮発性記憶装置１６００との比較のために、既に説明した実施の形態５に従う不揮発性記憶装置１５００が電源投入時に誤って書込み状態になった場合の動作を説明する。
【０２７５】
図４０は、図２２に示す実施の形態５に従う不揮発性記憶装置１５００が電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置１５００に外部から誤って外部書込み信号Ｅｘｔ．ＷＥおよびどのライトディジット線ＷＤＬも選択しない外部アドレスＥｘｔ．Ａｄｄが同時に入力されたとする。不揮発性記憶装置１５００の電源端子１０からは電源電圧Ｖｃｃ１が供給され、ロウデコーダ５０へは電源電圧Ｖｃｃ２が供給されるものとする。また、外部アドレス信号Ｅｘｔ．Ａｄｄは図示しない内部アドレス発生回路において内部ロウアドレス信号ＩＡｄｄに変換され、ロウデコーダ５０に入力されるとする。図４０において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１に流れる電流の変化を示す。ＷＤＬは、ライトディジット線ＷＤＬに流れる書込み電流の変化を示す。
【０２７６】
次に、図２２，３９および４０を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置１５００の動作を説明する。電源投入後、時刻ｔ１において、外部電圧Ｅｘｔ．Ｖｃｃ１は上昇し始める。時刻ｔ２において、内部アドレス発生回路１５０に外部アドレスＥｘｔ．Ａｄｄが入力され、内部ロウアドレス信号ＩＡｄｄに変換される。同時に、外部書込み信号Ｅｘｔ．ＷＥもインバータ１１２に入力される。時刻ｔ３において、信号ＷＥがＨレベルになると、電流源配線ＬＥ１およびＬ１の電圧がＶｃｃ１にまで上昇しはじめる。
【０２７７】
時刻ｔ４において、外部電源電圧Ｅｘｔ．Ｖｃｃ２が上昇し始めると、電源電圧Ｖｃｃ２で駆動するアドレスデコード回路３５０内のＮＡＮＤ回路３０１も活性化し始める。この時点では、ＮＡＮＤ回路３０１へは、ライトディジット線ＷＤＬを選択しないための内部ロウアドレス信号ＩＡｄｄが入力されている。すなわち、ＮＡＮＤ回路３０１が活性化されると出力信号／ＳＬは、Ｈレベルに設定される。ＮＡＮＤ回路３０１に十分な電圧が供給されない状態では、／ＳＬがＨレベルになる前に、インバータ３０２から出力される信号ＳＬがＨレベルとなり、非選択のライトディジット線ＷＤＬに接続されるロウデコードトランジスタＲＤｎはターンオンしてしまう。それにともない、電流源配線Ｌ１および非選択のライトディジット線ＷＤＬに電流が流れはじめる。したがって、非選択のライトディジット線ＷＤＬに流れる電流により、非選択のデジット線の近傍に配列されたメモリセルにデータの誤書込みがされる可能性が生じる。
【０２７８】
図４１は、実施の形態６の変形例４に従う不揮発性記憶装置１６００の電源投入時の動作を説明する動作波形図である。なお、不揮発性記憶装置１６００に外部から誤って外部書込み信号Ｅｘｔ．ＷＥおよびどのライトディジット線ＷＤＬも選択しない外部アドレスＥｘｔ．Ａｄｄが同時に入力されたとする。図４１において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１に流れる電流の変化を示す。ＷＤＬは、ライトディジット線ＷＤＬに流れる書込み電流の変化を示す。
【０２７９】
次に、図３８，３９および４１を用いて、電源投入時の不揮発性記憶装置１６００の動作を説明する。電源投入後、時刻ｔ１において、外部電圧Ｅｘｔ．Ｖｃｃ１は上昇し始める。時刻ｔ２において、内部アドレス発生回路１５０に外部アドレスＥｘｔ．Ａｄｄが入力され、内部ロウアドレス信号ＩＡｄｄに変換される。同時に、外部書込み信号Ｅｘｔ．ＷＥもインバータ１４２に入力される。
【０２８０】
時刻ｔ３において、外部電源電圧Ｅｘｔ．Ｖｃｃ２が上昇し始めると、電源電圧Ｖｃｃ２で駆動するアドレスデコード回路３５０内のＮＡＮＤ回路３０１も活性化し始める。この時点では、ＮＡＮＤ回路３０１には、ライトディジット線ＷＤＬを選択しない内部ロウアドレス信号ＩＡｄｄが入力されている。すなわち、ＮＡＮＤ回路３０１が活性化されると出力信号／ＳＬは、Ｈレベルに設定される。ＮＡＮＤ回路３０１に十分な電圧が供給されない状態では、／ＳＬがＨレベルになる前に、インバータ３０２から出力される信号ＳＬがＨレベルとなる。
【０２８１】
時刻ｔ４において、外部電圧Ｅｘｔ．Ｖｃｃ２が所定レベルに達すると、電圧検知回路１５９内のＮチャネルＭＯＳトランジスタ１４９ｃはターンオンし、信号ＷＥはＨレベルに設定される。それにともない、電流源配線ＬＥ１およびＬ１の電圧がＶｃｃ１にまで上昇しはじめる。この時点では、ＮＡＮＤ回路３０１およびインバータ３０２は、電源電圧Ｖｃｃ２が供給されているので、正常に動作し、信号ＳＬはＬレベルに設定される。したがって、非選択のライトディジット線ＷＤＬに接続されるロウデコードトランジスタＲＤｎはターンオンしない。したがって、電流源配線Ｌ１および非選択のデジット線ＷＤＬには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【０２８２】
以上説明したように、実施の形態６の変形例４にしたがう不揮発性記憶装置１６００においては、電源投入時に誤って書込み状態になっても、ライトディジット線ＷＤＬに不要な電流が流れることなくデータの誤書込みを防ぐことができる。
【０２８３】
［実施の形態６の変形例５］
図４２は、実施の形態６の変形例５に従う不揮発性記憶装置１６００ａの構成を示す概略図である。
【０２８４】
図４２を参照して、不揮発性記憶装置１６００ａは、図３８に示す実施の形態６の変形例４に従う不揮発性記憶装置１６００と比較して、電源端子７３の代わりに電源端子８０と、電圧検知回路１５９の代わりに電圧検知回路１７９と、制御回路１５８の代わりに制御回路１７８と、電圧設定回路１５７の代わりに電圧設定回路１７７と、電流源１４０の代わりに電流源１６０と、メモリアレイマット１００の代わりにメモリアレイマット１００ｂを備える点が異なる。それ以外の構成は、不揮発性記憶装置１６００と同様なので詳細な説明は繰り返さない。
【０２８５】
メモリアレイマット１００ｂ内の電流源配線Ｌ１＃には、電源電圧Ｖｃｃ１が接続される。電源端子８０は、接地電圧ＧＮＤと接続されており、電流源１６０からの電流を受ける。
【０２８６】
電圧検知回路１７９は、電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ１６９ｂおよびＮチャネルＭＯＳトランジスタ１６９ｃを含む。ＰチャネルＭＯＳトランジスタ１６９ｂおよびＮチャネルＭＯＳトランジスタ１６９ｃのゲートへは、電源電圧Ｖｃｃ２が供給される。
【０２８７】
制御回路１７８は、インバータ１６１，１６２と、ＮＯＲ回路１６３と、インバータ１６８とを含む。インバータ１６１は、電源電圧Ｖｃｃ１で駆動し、クロック端子６０から入力される外部クロックＥｘｔ．ＣＬＫの反転レベルの信号を出力する。インバータ１６２は、電源電圧Ｖｃｃ１で駆動し、制御端子７０から入力される外部書込み信号Ｅｘｔ．ＷＥの反転レベルの信号を出力する。
【０２８８】
ＮＯＲ回路１６３は、インバータ１６１，１６２およびＰチャネルＭＯＳトランジスタ１６９ｂおよびＮチャネルＭＯＳトランジスタ１６９ｃの接続ノードＮ＃からそれぞれ出力される信号の否定的論理和演算をした信号ＷＥを出力する。すなわち、インバータ１６１および１６２および接続ノードＮ＃の出力信号がそれぞれＬレベルであれば、信号ＷＥは、Ｈレベルに設定される。インバータ１６８は、信号ＷＥを反転レベルにした信号／ＷＥを出力する。
【０２８９】
電圧設定回路１７７は、電源電圧Ｖｃｃ１とノードのＮＩ２との間に設けられたＰチャネルＭＯＳトランジスタ１６７を含む。ＰチャネルＭＯＳトランジスタ１６７のゲートへは信号ＷＥが入力される。
【０２９０】
電流源１６０は、さらに、ＮチャネルＭＯＳトランジスタ１６４，１６６と、ＰチャネルＭＯＳトランジスタ１６５と、基準電圧発生回路１１９とを含む。ＮチャネルＭＯＳトランジスタ１６６は、電源端子８０とノードＮＩ２との間に設けられる。ＮチャネルＭＯＳトランジスタ１６４のソースおよびドレインは、接地電圧ＧＮＤおよびＮチャネルＭＯＳトランジスタ１６６のゲートにそれぞれ接続される。ＰチャネルＭＯＳトランジスタ１６５のドレインおよびソースは、ＮチャネルＭＯＳトランジスタ１６４のドレインおよびＮチャネルＭＯＳトランジスタ１６６のゲートの接続ノードおよび基準電圧発生回路１１９にそれぞれ接続される。ＮチャネルＭＯＳトランジスタ１６４およびＰチャネルＭＯＳトランジスタ１６５のゲートへは、信号／ＷＥが入力される。
【０２９１】
基準電圧発生回路１１９は、メモリアレイマット１００ｂ内のライトディジット線ＷＤＬに流れる書込み電流が最適となるような電圧Ｖｒｅｆを発生させる。Ｖｒｅｆは一般的に、電源電圧Ｖｃｃと接地電圧ＧＮＤとの中間のレベルに設定される。
【０２９２】
信号ＷＥがＬレベルの期間は、ＰチャネルＭＯＳトランジスタ１６７がターンオンするが、ＮチャネルＭＯＳトランジスタ１６６はターンオンしない。したがって、信号ＷＥがＬレベルの期間は、電圧設定回路１７７の動作により、常に電流源配線ＬＥ１およびＬ１の電圧は、電源電圧Ｖｃｃ１にプリチャージされる。
【０２９３】
一方、信号ＷＥがＨレベルに設定されると、ＰチャネルＭＯＳトランジスタ１６７はターンオフし、ＰチャネルＭＯＳトランジスタ１６５がターンオンする。したがって、ＮチャネルＭＯＳトランジスタ１６６のゲートへは、電圧Ｖｒｅｆが印加されるため、ＮチャネルＭＯＳトランジスタ１６６はターンオンする。その結果、電流源配線ＬＥ１およびＬ１の電圧レベルは接地電圧ＧＮＤに設定される。
【０２９４】
ロウデコーダ５０ａへは、電源端子７１から電圧Ｖｃｃ２が供給される。また、ロウデコーダ５０ａへは、内部アドレス発生回路１５０から出力される内部ロウアドレス信号ＩＡｄｄが入力される。
【０２９５】
図４３は、ロウデコーダ５０ａの内部に設けらるアドレスデコード回路３６０を示す回路図である。なお、説明のためにライトディジット線ＷＤＬｎとロウデコードトランジスタＲＤｎとを図示している。アドレスデコード回路３６０は、各ライトディジット線ＷＤＬに対応して設けられる。
【０２９６】
アドレスデコード回路３６０は、ＮＡＮＤ回路３０１を有する。ＮＡＮＤ回路３０１は、電源電圧Ｖｃｃ２で駆動し、内部アドレス発生回路１５０から出力される所望のライトディジット線ＷＤＬｎを選択するための内部ロウアドレス信号ＩＡｄｄが全てＨレベルに設定されるとき、Ｌレベルの信号ＳＬを出力する。信号ＳＬがＬレベルに設定されると、ロウデコードトランジスタＲＤｎはターンオンする。
【０２９７】
次に、本実施の形態に従う不揮発性記憶装置１６００ａとの比較のために、既に説明した実施の形態５の変形例３に従う不揮発性記憶装置１５００ａが電源投入時に誤って書込み状態になった場合の動作を説明する。
【０２９８】
図４４は、実施の形態５の変形例３に従う不揮発性記憶装置１５００ａが電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置１５００ａに外部から誤って外部書込み信号Ｅｘｔ．ＷＥおよびどのライトディジット線ＷＤＬも選択しない外部アドレスＥｘｔ．Ａｄｄが同時に入力されたとする。電流源配線Ｌ１＃へは、電源電圧Ｖｃｃの代わりに電源電圧Ｖｃｃ１が供給されるものとする。ロウデコーダ５０ａへは電源電圧Ｖｃｃ２が供給されるものとする。また、外部アドレス信号Ｅｘｔ．Ａｄｄは図示しない内部アドレス発生回路において内部ロウアドレス信号ＩＡｄｄに変換され、ロウデコーダ５０ａに入力されるとする。図４４において、Ｌ１＃は、電流源配線Ｌ１＃に流れる電流の変化を示す。ＷＤＬは、ライトディジット線ＷＤＬに流れる書込み電流の変化を示す。
【０２９９】
次に、図３１，４３および４４を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置１５００ａの動作を説明する。電源投入後、時刻ｔ１において、外部電圧Ｅｘｔ．Ｖｃｃ１は上昇し始める。同時に、電流源配線ＬＥ１およびＬ１の電圧も上昇し始める。時刻ｔ２において、内部アドレス発生回路１５０に外部アドレスＥｘｔ．Ａｄｄが入力され、内部ロウアドレス信号ＩＡｄｄに変換される。同時に、外部書込み信号Ｅｘｔ．ＷＥもインバータ１３２に入力される。時刻ｔ３において、信号ＷＥがＨレベルになると、電流源配線ＬＥ１およびＬ１の電圧が接地電圧ＧＮＤにまで下降しはじめる。
【０３００】
時刻ｔ３において、ＮＡＮＤ回路３０１には、ライトディジット線ＷＤＬを選択しないための内部ロウアドレス信号ＩＡｄｄが入力されている。すなわち、ＮＡＮＤ回路３０１が活性化されると出力信号ＳＬは、Ｈレベルになる。ＮＡＮＤ回路３０１に十分な電圧が供給されない状態では、信号ＳＬはＬレベルであるため、非選択のライトディジット線ＷＤＬに接続されるロウデコードトランジスタＲＤｎはターンオンしてしまう。それにともない、電流源配線Ｌ１＃および非選択ライトディジット線ＷＤＬに電流が流れはじめる。したがって、非選択のライトディジット線ＷＤＬに流れる電流により、非選択のデジット線の近傍に配列されたメモリセルにデータの誤書込みがされる可能性が生じる。
【０３０１】
図４５は、実施の形態６の変形例５に従う不揮発性記憶装置１６００ａの電源投入時の動作を説明する動作波形図である。なお、不揮発性記憶装置１６００ａに外部から誤って外部書込み信号Ｅｘｔ．ＷＥおよびどのライトディジット線ＷＤＬも選択しない外部アドレスＥｘｔ．Ａｄｄが同時に入力されたとする。図４５において、Ｌ１＃は、電流源配線Ｌ１＃に流れる電流の変化を示す。ＷＤＬは、ライトディジット線ＷＤＬに流れる書込み電流の変化を示す。
【０３０２】
次に、図４２，４３および４５を用いて、電源投入時の不揮発性記憶装置１６００ａの動作を説明する。電源投入後、時刻ｔ１において、外部電圧Ｅｘｔ．Ｖｃｃ１は上昇し始める。同時に、電流源配線ＬＥ１およびＬ１の電圧も上昇し始める。時刻ｔ２において、内部アドレス発生回路１５０に外部アドレスＥｘｔ．Ａｄｄが入力され、内部ロウアドレス信号ＩＡｄｄに変換される。同時に、外部書込み信号Ｅｘｔ．ＷＥもインバータ１６２に入力される。
【０３０３】
時刻ｔ３において、外部電圧Ｅｘｔ．Ｖｃｃ２が上昇し始めると、電源電圧Ｖｃｃ２で駆動するアドレスデコード回路３６０内のＮＡＮＤ回路３０１も活性化し始める。この時点では、ＮＡＮＤ回路３０１には、ライトディジット線ＷＤＬを選択しない内部ロウアドレス信号ＩＡｄｄが入力されている。すなわち、ＮＡＮＤ回路３０１が活性化されると出力信号ＳＬは、Ｈレベルに設定される。ＮＡＮＤ回路３０１に十分な電圧が供給されない状態では、信号ＳＬはＬレベルである。
【０３０４】
時刻ｔ４において、外部電圧Ｅｘｔ．Ｖｃｃ２が所定レベルに達すると、電圧検知回路１７９内のＰチャネルＭＯＳトランジスタ１６９ｃはターンオンし、信号ＷＥはＨレベルに設定される。それにともない、電流源配線ＬＥ１およびＬ１の電圧が接地電圧ＧＮＤにまで下降しはじめる。
【０３０５】
この時点では、ＮＡＮＤ回路３０１は、電源電圧Ｖｃｃ２が供給されているので、正常に動作し、信号ＳＬはＨレベルに設定される。したがって、非選択のライトディジット線ＷＤＬに接続されるロウデコードトランジスタＲＤｎはターンオンしない。したがって、電流源配線Ｌ１＃および非選択のデジット線ＷＤＬには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【０３０６】
以上説明したように、実施の形態６の変形例５にしたがう不揮発性記憶装置１６００ａにおいては、メモリアレイマットから電流源へ電流が流れる構成であるが、実施の形態６の変形例４と同様な効果を得ることができる。
【０３０７】
［実施の形態６の変形例６］
実施の形態６で述べた問題点を解決するための不揮発性記憶装置において、ロウデコーダの活性化後に、電流源を活性化するような別の構成を以下に説明する。
【０３０８】
図４６は、実施の形態６の変形例６に従う不揮発性記憶装置１７００の構成を示す概略図である。
【０３０９】
図４６を参照して、不揮発性記憶装置１７００は、図３８に示す実施の形態６の変形例４に従う不揮発性記憶装置１６００と比較して、制御回路１５８の代わりに制御回路２２０を備える点が異なる。それ以外の構成は、不揮発性記憶装置１６００と同様なので詳細な説明は繰り返さない。
【０３１０】
制御回路２２０は、制御回路１５８と比較して、ＮＯＲ回路１４３の代わりにワンショットパルス発生制御回路３１０を含む点が異なる。
【０３１１】
図４７は、ワンショットパルス発生制御回路３１０の構成を示す回路図である。
【０３１２】
図４７を参照して、ワンショットパルス発生制御回路３１０は、ワンショットパルス発生回路３２０と、ＮＯＲ回路３２７とを有する。
【０３１３】
ワンショットパルス発生回路３２０は、直列に接続された奇数個（一例として５つ）のインバータ３２１，３２２，３２３，３２４，および３２５と、ＮＡＮＤ回路３２６とを有する。インバータ３２１へは、インバータ１４１の出力信号が入力される。ＮＡＮＤ回路３２６へは、インバータ３２５の出力信号およびインバータ１４１の出力信号が入力され、それらの否定的論理積演算をおこなったワンショットパルス信号をＮＯＲ回路３２７へ出力する。ワンショットパルス発生回路３２０は、直列に接続されたインバータの数および特性によって、出力信号がＬレベルを維持する時間が決まる。すなわち、インバータの数を増やせば、出力信号がＬレベルを維持する期間が長くなる。
【０３１４】
ＮＯＲ回路３２７は、ワンショットパルス発生回路３２０の出力信号，インバータ１４２の出力信号およびノードＮ＃からの出力信号の否定的論理和演算を行なった信号ＷＥを出力する。すなわち、ＮＯＲ回路３２７は、インバータ１４２からのＬレベルの出力信号，ノードＮ＃からのＬレベルの信号，ワンショットパルス発生回路３２０からのＬレベルの出力信号により、信号ＷＥをＨレベルに設定する。信号ＷＥがＨレベルを維持する期間は、ワンショットパルス発生回路３２０がＬレベルを維持する期間と等しい。
【０３１５】
再び図４６を参照して、信号ＷＥがＬレベルの期間は、ＮチャネルＭＯＳトランジスタ１４７がターンオンするが、ＰチャネルＭＯＳトランジスタ１４６はターンオンしない。したがって、信号ＷＥがＬレベルの期間は、電圧設定回路２２０の動作により、常に電流源配線ＬＥ１およびＬ１の電圧は、接地電圧ＧＮＤにプリチャージされる。
【０３１６】
一方、信号ＷＥがＨレベルに設定されると、ＮチャネルＭＯＳトランジスタ１４７は、ターンオフし、ＮチャネルＭＯＳトランジスタ１４５がターンオンする。したがって、ＰチャネルＭＯＳトランジスタ１４６のゲートへは、電圧Ｖｒｅｆが印加されるため、ＰチャネルＭＯＳトランジスタ１４６は、ターンオンする。その結果、電流源配線ＬＥ１およびＬ１の電圧レベルは電源電圧Ｖｃｃに設定される。
【０３１７】
図４８は、実施の形態６の変形例６に従う不揮発性記憶装置１７００の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。なお、不揮発性記憶装置１７００に外部から誤って外部書込み信号Ｅｘｔ．ＷＥおよびどのライトディジット線ＷＤＬも選択しない外部アドレスＥｘｔ．Ａｄｄが同時に入力されたとする。図４８において、ＬＥ１およびＬ１は、電流源配線ＬＥ１およびＬ１に流れる電流の変化を示す。ＷＤＬは、ライトディジット線ＷＤＬに流れる書込み電流の変化を示す。
【０３１８】
次に、図３９，４６，４７および４８を用いて、電源投入時に誤って書込み状態になった場合の不揮発性記憶装置１７００の動作を説明する。電源投入後、時刻ｔ１において、外部電圧Ｅｘｔ．Ｖｃｃ１は上昇し始める。時刻ｔ２において、内部アドレス発生回路１５０に外部アドレスＥｘｔ．Ａｄｄが入力され、内部ロウアドレス信号ＩＡｄｄに変換される。同時に、外部書込み信号Ｅｘｔ．ＷＥもインバータ１４２に入力される。
【０３１９】
時刻ｔ３において、外部電圧Ｅｘｔ．Ｖｃｃ２が上昇し始めると、電源電圧Ｖｃｃ２で駆動するアドレスデコード回路３５０内のＮＡＮＤ回路３０１も活性化し始める。この時点では、ＮＡＮＤ回路３０１には、ライトディジット線ＷＤＬを選択しない内部ロウアドレス信号ＩＡｄｄが入力されている。すなわち、ＮＡＮＤ回路３０１が活性化されると出力信号／ＳＬは、Ｈレベルに設定される。ＮＡＮＤ回路３０１に十分な電圧が供給されない状態では、／ＳＬがＨレベルになる前に、インバータ３０２から出力される信号ＳＬがＨレベルとなる。
【０３２０】
時刻ｔ４において、外部電圧Ｅｘｔ．Ｖｃｃ２が所定レベルに達すると、電圧検知回路１５９内のＮチャネルＭＯＳトランジスタ１４９ｃはターンオンし、外部クロックがＨレベルからＬレベルに下降し始める時刻ｔ５において、Ｌレベルである信号ＷＥはＨレベルまで上昇する。信号ＷＥがＨレベルを維持する期間は、ワンショットパルス発生回路３２０内のインバータの数および特性で決まる。
【０３２１】
信号ＷＥがＨレベルになると同時に、電流源配線ＬＥ１およびＬ１の電圧がＶｃｃ１にまで上昇しはじめる。この時点では、ＮＡＮＤ回路３０１およびインバータ３０２は、電源電圧Ｖｃｃ２が供給されているので、正常に動作し、信号ＳＬはＬレベルに設定される。したがって、非選択のライトディジット線ＷＤＬに接続されるロウデコードトランジスタＲＤｎはターンオンしない。その結果、電流源配線Ｌ１および非選択のデジット線ＷＤＬには電流が流れないため、メモリセルにデータの誤書込みがされることはない。
【０３２２】
実施の形態６の変形例４に従う不揮発性記憶装置１６００の構成では、電源投入時に外部電源電圧Ｅｘｔ．Ｖｃｃ２が所定レベルに達した直後、信号ＷＥがＨレベルになっていた。しかし、不揮発性記憶装置１７００の構成では、外部クロックＥｘｔ．ＣＬＫがＨレベルからＬレベルに移行時に、信号ＷＥがＬレベルからＨレベルになる。したがって、電源投入直後から信号ＷＥがＨレベルになるまでの期間も、メモリセルにデータの誤書込みがされることはない。
【０３２３】
また、不揮発性記憶装置１６００の構成では、外部クロックＥｘｔ．ＣＬＫまたは外部書込み信号Ｅｘｔ．ＷＥがＬレベルになるとともに信号ＷＥもＬレベルになっていた。しかし、不揮発性記憶装置１７００の構成では、外部書込み信号Ｅｘｔ．ＷＥがＨレベルを維持していても、信号ＷＥはワンショットパルス発生回路３２０の動作により、所定期間経過後にはＬレベルになる。
【０３２４】
以上説明したように、実施の形態６の変形例６にしたがう不揮発性記憶装置１７００においては、実施の形態６の変形例４と同様な効果を得ることができる。
【０３２５】
［実施の形態６の変形例７］
図４９は、実施の形態６の変形例７に従う不揮発性記憶装置１７００ａの構成を示す概略図である。
【０３２６】
図４９を参照して、不揮発性記憶装置１７００ａは、図４２に示す実施の形態６の変形例５に従う不揮発性記憶装置１６００ａと比較して、制御回路１７８の代わりに制御回路２２０ａを備える点が異なる。それ以外の構成は、不揮発性記憶装置１６００ａと同様なので詳細な説明は繰り返さない。
【０３２７】
制御回路２２０ａは、制御回路１７８と比較して、ＮＯＲ回路１６３の代わりにワンショットパルス発生制御回路３１０を含む点が異なる。
【０３２８】
電源投入時に誤って書込み状態になった場合の不揮発性記憶装置１７００ａのの動作は、最初の外部クロックＥｘｔ．ＣＬＫがＨレベルからＬレベルになるときに、信号ＷＥのワンショットパルスが発生する点以外は、実施の形態６の変形例５の不揮発性記憶装置１６００ａと同様なので詳細な説明は繰り返さない。
【０３２９】
実施の形態６の変形例５に従う不揮発性記憶装置１６００ａの構成では、電源投入時に外部電源電圧Ｅｘｔ．Ｖｃｃ２が所定レベルに達した直後、信号ＷＥがＨレベルになっていた。しかし、不揮発性記憶装置１７００ａの構成では、外部クロックＥｘｔ．ＣＬＫがＨレベルからＬレベルに移行時に、信号ＷＥがＬレベルからＨレベルになる。したがって、電源投入直後から信号ＷＥがＨレベルになるまでの期間も、メモリセルにデータの誤書込みがされることはない。
【０３３０】
また、不揮発性記憶装置１６００ａの構成では、外部クロックＥｘｔ．ＣＬＫまたは外部書込み信号Ｅｘｔ．ＷＥがＬレベルになるとともに信号ＷＥもＬレベルになっていた。しかし、不揮発性記憶装置１７００ａの構成では、外部書込み信号Ｅｘｔ．ＷＥがＨレベルを維持していても、信号ＷＥはワンショットパルス発生回路３２０の動作により、所定期間経過後にはＬレベルになる。
【０３３１】
したがって、実施の形態６の変形例７にしたがう不揮発性記憶装置１７００ａにおいては、実施の形態６の変形例５と同様な効果を得ることができる。
【０３３２】
［実施の形態７］
以上においては、ライトディジット線ＷＤＬについて、書込み電流を安定化させる構成，データの誤書込みを防止する構成，電源投入時にデータの誤書込みを防止する構成について説明してきたが、本発明は、書込み電流を流すビット線についても適用できる。
【０３３３】
図５０は、実施の形態７に従う不揮発性記憶装置２０００の構成を示す概略図である。
【０３３４】
図５０を参照して、不揮発性記憶装置２０００は、実施の形態１に従う不揮発性記憶装置１０００と比較して、電源端子１０＃２，２０＃２と、電流源Ｉ１＃２，Ｉ２＃２とをさらに備える点が異なる。
【０３３５】
不揮発性記憶装置２０００は、不揮発性記憶装置１０００と比較して、さらに、メモリアレイマット１００および２００の代わりにメモリアレイマット１００ｄおよび２００ｄを備える点と、電源端子１０および電流源Ｉ１の代わりに電源端子１０＃１および電流源Ｉ１＃１をそれぞれ備える点と、電源端子２０および電流源Ｉ２の代わりに電源端子２０＃１および電流源Ｉ２＃１をそれぞれ備える点とが異なる。
【０３３６】
メモリアレイマット１００ｄおよび２００ｄは、メモリアレイマット１００および２００と同様、一例として、それぞれ４つのメモリアレイブロックＭＡＢ＃＃に分割されている。詳細は後述するが、メモリアレイブロックＭＡＢ＃＃の各々は、一例として、行列上に配列された複数のメモリセル、アドレスデコーダ、ビット線、ライトディジット線およびリードワード線を含む。なお、メモリアレイマットは、１つのアドレスデコーダで複数のメモリアレイブロックに含まれるビット線、ライトディジット線およびリードワード線を選択するような構成であってもよい。
【０３３７】
不揮発性記憶装置２０００は、不揮発性記憶装置１０００と比較して、さらに、電流源Ｉ１＃２およびＩ２＃２に制御回路８００から電流制御信号ＩＣＮＴ１およびＩＣＮＴ２がそれぞれ入力される点と、電流源Ｉ１＃２およびＩ２＃２から、メモリアレイマット１００ｄ内の各メモリアレイブロックＭＡＢ＃＃およびメモリアレイマット２００ｄ内の各メモリアレイブロックＭＡＢ＃＃にそれぞれ電流源配線ＬＥ１ａおよびＬＥ２ａを介してそれぞれ電流が供給される点が異なる。それ以外の構成は不揮発性記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０３３８】
電源端子１０＃１，１０＃２，２０＃１および２０＃２は、電流源Ｉ１＃１，Ｉ１＃２，Ｉ２＃１およびＩ２＃２へそれぞれ電源電圧Ｖｃｃを供給する。電流源Ｉ１＃１およびＩ２＃１は、メモリアレイマット１００ｄおよび２００ｄ内の各メモリアレイブロックＭＡＢ＃＃へ電流源配線ＬＥ１およびＬＥ２を介してそれぞれ電流を供給する。
【０３３９】
図５１は、実施の形態７に従うメモリアレイブロックＭＡＢ＃＃内のメモリアレイ７００の構成を示す回路図である。なお、図５１においては、説明の都合上、メモリアレイ７００内に含まれない電流源Ｉ１＃１およびＩ１＃２も図示している。
【０３４０】
メモリアレイ７００は、メモリアレイ５００と比較して、同様な構成であるが、ビット線／ＢＬおよびＢＬに電流を流すために必要な構成ではない、電流源Ｉ１，電流源配線Ｌ１およびＬ１＃，ロウデコードトランジスタＲＤ，ダミーロウデコードトランジスタＲＤｄ，ロウデコーダ５０，データ書込み回路４０は表記していない。その代わり、電流源Ｉ１＃１およびＩ１＃２を表記している。
【０３４１】
電流源Ｉ１＃１は、ビット線／ＢＬに書込み電流を流すビット線ドライバ４６およびビット線ＢＬに書込み電流を流すビット線ドライバ３０ａに電流を供給する。電流源Ｉ１＃２は、ビット線／ＢＬに書込み電流を流すビット線ドライバ４５ａおよびビット線ＢＬに書込み電流を流すビット線ドライバ３０に電流を供給する。それ以外の構成および動作は、メモリアレイ５００と同様なので詳細な説明は繰り返さない。メモリアレイ７００では、ビット線／ＢＬおよびＢＬにそれぞれビット線ドライバを設ける構成を示しているが、ビット線ドライバの配置は、この位置に特に限定されることはない。例えば、ビット線／ＢＬおよびＢＬの中心付近にもビット線ドライバを配置してもよい。
【０３４２】
再び図５０を参照して、電流源Ｉ１＃１およびＩ１＃２は、電流制御信号ＩＣＮＴ１に応じて活性化される。電流源Ｉ２＃１およびＩ２＃２は、電流制御信号ＩＣＮＴ２に応じて活性化される。
【０３４３】
メモリアレイマット１００ｄ内のメモリアレイブロックＭＡＢ＃＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１＃１およびＩ１＃２へ送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００ｄ内のメモリアレイブロックＭＡＢ＃＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２＃１およびＩ２＃２へ送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【０３４４】
すなわち、１つのメモリアレイマットを２つに分割し、メモリアレイマットの各々に対応して電流源を設け、選択的に活性化させることで、電流源から選択メモリセルへの配線長を半分にすることができる。したがって、電流源から選択メモリセルへの配線抵抗も半分になるので、書込み電流のばらつきを低減させることができる。
【０３４５】
以上説明したように、実施の形態７に従う不揮発性記憶装置２０００においては、ビット線に対しても、実施の形態１に従う不揮発性記憶装置１０００と同様な効果を得ることができる。
【０３４６】
［実施の形態７の変形例１］
図５２は、実施の形態７の変形例１に従う不揮発性記憶装置２１００の構成を示す概略図である。
【０３４７】
図５２を参照して、不揮発性記憶装置２１００は、実施の形態７に従う不揮発性記憶装置２０００と比較して、電流源Ｉ１＃１およびＩ１＃２からメモリアレイマット１００ｄ内の各メモリアレイブロックＭＡＢ＃＃までの電流源配線ＬＥ１およびＬＥ１ａの配線長がそれぞれ等しくなり、電流源Ｉ２＃１およびＩ２＃２からメモリアレイマット２００ｄ内の各メモリアレイブロックＭＡＢ＃＃までの電流源配線ＬＥ２およびＬＥ２ａの配線長がそれぞれ等しくなるように構成される点が異なる。それ以外の構成および動作は不揮発性記憶装置２０００と同じなので詳細な説明は繰り返さない。
【０３４８】
したがって、実施の形態７の変形例１に従う不揮発性記憶装置２１００は、ビット線に対しても、実施の形態１の変形例１に従う不揮発性記憶装置１１００と同様な効果を得ることができる。
【０３４９】
［実施の形態７の変形例２］
図５３は、実施の形態７の変形例２に従う不揮発性記憶装置２２００の構成を示す概略図である。
【０３５０】
図５３を参照して、不揮発性記憶装置２２００は、実施の形態７に従う不揮発性記憶装置２０００と比較して、電源端子１０＃３，１０＃４，２０＃３および２０＃４と、電流源Ｉ１＃３，Ｉ１＃４，Ｉ２＃３およびＩ２＃４とをさらに備える点が異なる。
【０３５１】
電源端子１０＃３，１０＃４，２０＃３および２０＃４は、電流源Ｉ１＃３，Ｉ１＃４，Ｉ２＃３およびＩ２＃４へそれぞれ電源電圧Ｖｃｃを供給する。電流源Ｉ１＃３およびＩ１＃４は、メモリアレイマット１００ｄ内の各メモリアレイブロックＭＡＢ＃＃へ電流源配線ＬＥ１およびＬＥ１ａを介してそれぞれ電流を供給する。電流源Ｉ２＃３およびＩ２＃４は、メモリアレイマット２００ｄ内の各メモリアレイブロックＭＡＢ＃＃へ電流源配線ＬＥ２およびＬＥ２ａを介してそれぞれ電流を供給する。それ以外の構成は、不揮発性記憶装置２０００と同じであるので詳細な説明は繰り返さない。
【０３５２】
制御回路８００は、制御信号ＣＴに応じて、電流源Ｉ１＃１，Ｉ１＃２，Ｉ１＃３およびＩ１＃４に電流制御信号ＩＣＮＴ１を送信する。制御回路８００は、さらに、制御信号ＣＴに応じて、電流源Ｉ２＃１，Ｉ２＃２，Ｉ２＃３およびＩ２＃４に電流制御信号ＩＣＮＴ２を送信する。
【０３５３】
電流源Ｉ１＃１，Ｉ１＃２，Ｉ１＃３およびＩ１＃４は電流制御信号ＩＣＮＴ１に応じて活性化される。電流源Ｉ２＃１，Ｉ２＃２，Ｉ２＃３およびＩ２＃４は電流制御信号ＩＣＮＴ２に応じて活性化される。
【０３５４】
メモリアレイマット１００ｄ内のメモリアレイブロックＭＡＢ＃＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ１を電流源Ｉ１＃１，Ｉ１＃２，Ｉ１＃３およびＩ１＃４へ送信するよう制御信号ＣＴは設定される。一方、メモリアレイマット２００ｄ内のメモリアレイブロックＭＡＢ＃＃内のメモリセルに書込み動作をする場合、制御回路８００が電流制御信号ＩＣＮＴ２を電流源Ｉ２＃１，Ｉ２＃２，Ｉ２＃３およびＩ２＃４に送信するよう制御信号ＣＴは設定される。なお、同時に書込みの対象となるメモリアレイブロックは、１つだけではなく、複数であってもよい。
【０３５５】
したがって、実施の形態７の変形例２に従う不揮発性記憶装置２２００は、ビット線に対しても、実施の形態１の変形例２に従う不揮発性記憶装置１２００と同様な効果を得ることができる。
【０３５６】
なお、本実施の形態では、１つのメモリアレイマットに対応する２つの電流源配線にそれぞれ２つの電流源を接続する構成を示したが、各電流源配線に３つ以上の電流源を接続することで、メモリアレイマット内の各メモリアレイブロックへの書込み電流をさらに安定化させることができる。また、本実施の形態では、１つのメモリアレイマットに対応する２つの電流源配線にそれぞれ接続される複数の電流源が全て活性化される例を示したが、本発明は、このような構成だけに限定されない。本発明は、制御回路からの信号を各電流源に独立して送信するようにし、制御回路が所望の電流源のみを選択的に活性化させるような構成にも適用できる。
【０３５７】
［実施の形態８］
図５４は、実施の形態８に従うメモリアレイブロックＭＡＢ＃＃内のメモリアレイ７０５の構成を示す概念図である。図５４においては、ビット線に電流を流すための構成のみを代表的に示している。また、図５４においては、説明の都合上、メモリアレイ７０５内に含まれない電流源Ｉ１＃１およびＩ１＃２も図示している。
【０３５８】
図５４を参照して、メモリアレイ７０５は、読出し／書込み制御回路２１０および２１１とを備える。読出し／書込み制御回路２１０および２１１の間には、複数のメモリセル（図示せず）が接続されるビット線ＢＬ１〜ＢＬｎが行方向に設けられる。読出し／書込み制御回路２１０および２１１は、それぞれ電流源配線Ｌ１ａ＃およびＬ０＃を介して接地電圧ＧＮＤに接続される。
【０３５９】
電流源Ｉ１＃１およびＩ１＃２は、読出し／書込み制御回路２１０および２１１においてビット線ＢＬ１が接続される近傍に、それぞれ電流源配線Ｌ０およびＬ１ａを介してそれぞれ接続される。電流源配線Ｌ１ａ＃およびＬ０＃は、読出し／書込み制御回路２１０および２１１において、ビット線ＢＬｎが接続される近傍にそれぞれ接続される。
【０３６０】
データ読出し時、読出し／書込み制御回路２１０および２１１は同時に制御され、読出し／書込み制御回路２１１は、ビット線ＢＬに接続されたメモリセル（図示せず）から読み出したデータＤＯＵＴを出力する。データ書込み時、読出し／書込み制御回路２１１へ、メモリセルに書込むデータＤＩＮが入力され、読出し／書込み制御回路２１０および２１１が同時に制御され、所望のビット線に接続されたメモリセルにデータＤＩＮが書込まれる。
【０３６１】
読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃１と接地電圧ＧＮＤが接続される電流源配線Ｌ０＃とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３６２】
一方、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃２と接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３６３】
すなわち、電流源配線Ｌ０に接続される電流源Ｉ１＃１は、電流源配線Ｌ０＃に接続される接地電圧ＧＮＤと対角の位置に配置される。同様に、電流源配線Ｌ１ａに接続される電流源Ｉ１＃２は、電流源配線Ｌ１ａ＃に接続される接地電圧ＧＮＤと対角の位置に配置される。その結果、データ書込み時、どのビット線が選択されても電流源から接地電圧までの配線長は等しくなる。
【０３６４】
したがって、実施の形態８に従うメモリアレイ７０５においては、ビット線に対しても、実施の形態２に従うメモリアレイ５０５と同様な効果を得ることができる。
【０３６５】
［実施の形態８の変形例１］
図５５は、実施の形態８の変形例１に従うメモリアレイブロックＭＡＢ＃＃内のメモリアレイ７１０の構成を示す概念図である。図５５においては、ビット線に電流を流すための構成のみを代表的に示している。また、図５５においては、説明の都合上、メモリアレイ７１０内に含まれない電流源Ｉ１＃１およびＩ１＃２も図示している。
【０３６６】
図５５を参照して、メモリアレイ７１０は、実施の形態８に従うメモリアレイ７０５と比較して、電流源Ｉ１＃１およびＩ１＃２が、読出し／書込み制御回路２１０および２１１においてビット線ＢＬ１およびＢＬｎが接続される位置の中心付近にそれぞれ電流源配線Ｌ０およびＬ１ａを介して接続される点と、接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２が、読出し／書込み制御回路２１０においてビット線ＢＬ１およびビット線ＢＬｎが接続される近傍にそれぞれ接続される点と、接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２が、読出し／書込み制御回路２１１においてビット線ＢＬ１およびビット線ＢＬｎが接続される近傍にそれぞれ接続される点とが異なる。それ以外の構成は、メモリアレイ７０５と同様なので詳細な説明は繰り返さない。
【０３６７】
読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃１と接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３６８】
一方、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃２と接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３６９】
したがって、メモリアレイ７１０は、メモリアレイ７０５よりも、読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、読出し／書込み制御回路２１１側が接地電圧ＧＮＤに固定する力が強くなる。メモリアレイ７１０は、メモリアレイ７０５よりも、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、読出し／書込み制御回路２１０側が接地電圧ＧＮＤに固定する力が強くなる。
【０３７０】
したがって、実施の形態８の変形例１に従うメモリアレイ７１０においては、ビット線に対しても、実施の形態２の変形例１に従うメモリアレイ５１０と同様な効果を得ることができる。
【０３７１】
［実施の形態８の変形例２］
図５６は、実施の形態８の変形例２に従うメモリアレイ７２０の構成を示す概略図である。
【０３７２】
図５６を参照して、メモリアレイ７２０は、図５４に示す実施の形態８に従うメモリアレイ７０５と比較して、電流源Ｉ１＃１１およびＩ１＃２２と、電流源配線Ｌ１ａ＃１およびＬ１＃１とをさらに含む点が異なる。
【０３７３】
メモリアレイ７２０は、メモリアレイ７０５と比較して、さらに、電流源配線Ｌ１ａ＃およびＬ１＃の代わりにＬ１ａ＃２およびＬ１＃２を含む点が異なる。それ以外の構成は、メモリアレイ７０５と同様なので詳細な説明は繰り返さない。
【０３７４】
電流源Ｉ１＃１１は、読出し／書込み制御回路２１０においてビット線ＢＬｎが接続される近傍に、電流源配線Ｌ１１を介して電気的に接続される。電流源Ｉ１＃２２は、読出し／書込み制御回路２１１においてビット線ＢＬｎが接続される近傍に、電流源配線Ｌ１１ａを介して電気的に接続される。接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２は、読出し／書込み制御回路２１０においてビット線ＢＬ１およびＢＬｎが接続される近傍にそれぞれ電気的に接続される。接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２は、読出し／書込み制御回路２１１においてビット線ＢＬ１およびＢＬｎが接続される近傍にそれぞれ電気的に接続される。
【０３７５】
読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃１およびＩ１＃１１と接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３７６】
一方、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃２およびＩ１＃２２と接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３７７】
したがって、メモリアレイ７２０は、メモリアレイ７０５よりも、読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、読出し／書込み制御回路２１０側が電源電圧Ｖｃｃに固定する力および読出し／書込み制御回路２１１側が接地電圧ＧＮＤに固定する力が強くなる。メモリアレイ７２０は、メモリアレイ７０５よりも、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、読出し／書込み制御回路２１１側が電源電圧Ｖｃｃに固定する力が強くなり、読出し／書込み制御回路２１１側が接地電圧ＧＮＤに固定する力が強くなる。
【０３７８】
したがって、実施の形態８の変形例２に従うメモリアレイ７２０においては、ビット線に対しても、実施の形態２の変形例２に従うメモリアレイ５２０と同様な効果を得ることができる。
【０３７９】
［実施の形態８の変形例３］
図５７は、実施の形態８の変形例３に従うメモリアレイ７３０の構成を示す概略図である。
【０３８０】
図５７を参照して、メモリアレイ７３０は、図５６に示す実施の形態８の変形例２に従うメモリアレイ７２０と比較して、接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２と、接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２とを含まない点が異なる。
【０３８１】
メモリアレイ７３０は、メモリアレイ７２０と比較して、さらに、接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃およびＬ０＃を含む点が異なる。それ以外の構成はメモリアレイ７２０と同様なので詳細な説明は繰り返さない。
【０３８２】
接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃およびＬ０＃は、読出し／書込み制御回路２１０および２１１においてビット線ＢＬ１およびＢＬｎが接続される位置の中心付近にそれぞれ接続される。
【０３８３】
読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃１およびＩ１＃１１と接地電圧ＧＮＤが接続される電流源配線Ｌ０＃とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３８４】
一方、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃２およびＩ１＃２２と接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３８５】
したがって、メモリアレイ７３０においては、データ書込み時、選択されたビット線ＢＬの位置により、電流源から接地電圧ＧＮＤまでの経路長のばらつきがメモリアレイ７２０の構成よりも低減される。
【０３８６】
したがって、実施の形態８の変形例３に従うメモリアレイ７３０においては、ビット線に対しても、実施の形態２の変形例３に従うメモリアレイ５３０と同様な効果を得ることができる。
【０３８７】
［実施の形態８の変形例４］
図５８は、実施の形態８の変形例４に従うメモリアレイ７４０の構成を示す概略図である。
【０３８８】
図５８を参照して、メモリアレイ７４０は、図５６に示す実施の形態８の変形例２に従うメモリアレイ７２０と比較して、電流源Ｉ１＃１１１およびＩ１＃２２２をさらに含む点が異なる。
【０３８９】
メモリアレイ７４０は、メモリアレイ７２０と比較して、さらに、電流源Ｉ１＃１１が、読出し／書込み制御回路２１０においてビット線ＢＬｎが接続される近傍の代わりに読出し／書込み制御回路２１０においてビット線ＢＬ１およびＢＬｎが接続される位置の中心付近に電流源配線Ｌ１１を介して電気的に接続される点と、電流源Ｉ１＃２２が、読出し／書込み制御回路２１１においてビット線ＢＬｎが接続される近傍の代わりに読出し／書込み制御回路２１１においてビット線ＢＬ１およびＢＬｎが接続される位置の中心付近に電流源配線Ｌ１１ａを介して電気的に接続される点とが異なる。
【０３９０】
メモリアレイ７４０は、メモリアレイ７２０と比較して、さらに、接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１が、読出し／書込み制御回路２１０においてビット線ＢＬ１が接続される近傍の代わりに読出し／書込み制御回路２１０において電流源Ｉ１＃１およびＩ１＃１１が接続される位置の中心付近に接続される点と、接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１が、読出し／書込み制御回路２１１においてビット線ＢＬ１接続される近傍の代わりに読出し／書込み制御回路２１１において電流源Ｉ１＃２およびＩ１＃２２が接続される位置の中心付近に接続される点とが異なる。
【０３９１】
電流源Ｉ１＃１１１は、読出し／書込み制御回路２１０においてビット線ＢＬｎが接続される近傍に電流源配線Ｌ１１１を介して電気的に接続される。電流源Ｉ１＃２２２は、読出し／書込み制御回路２１１においてビット線ＢＬｎが接続される近傍に電流源配線Ｌ１１１ａを介して電気的に接続される。
【０３９２】
メモリアレイ７４０は、メモリアレイ７２０と比較して、さらに、接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃２が、読出し／書込み制御回路２１０においてビット線ＢＬｎが接続される近傍の代わりに読出し／書込み制御回路２１０において電流源Ｉ１＃１１およびＩ１＃１１１が接続される位置の中心付近に接続される点と、接地電圧ＧＮＤが接続される電流源配線Ｌ１＃２が、読出し／書込み制御回路２１１においてビット線ＢＬｎ接続される近傍の代わりに読出し／書込み制御回路２１１において電流源Ｉ１＃２２およびＩ１＃２２２が接続される位置の中心付近に電気的に接続される点とが異なる。それ以外の構成は、メモリアレイ７２０と同様なので詳細な説明は繰り返さない。
【０３９３】
読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃１，Ｌ１＃１１およびＩ１＃１１１と接地電圧ＧＮＤが接続される電流源配線Ｌ１＃１およびＬ１＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３９４】
一方、読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流すときは、電流源Ｉ１＃２，Ｉ１＃２２およびＩ１＃２２２と接地電圧ＧＮＤが接続される電流源配線Ｌ１ａ＃１およびＬ１ａ＃２とが電気的に接続されるように読出し／書込み制御回路２１０および２１１は動作する。
【０３９５】
したがって、メモリアレイ７４０は、メモリアレイ７２０よりも読出し／書込み制御回路２１０から読出し／書込み制御回路２１１へ向かって所望のビット線ＢＬに書込み電流を流す場合、読出し／書込み制御回路２１０側が電源電圧Ｖｃｃに固定する力が強くなる。メモリアレイ７４０は、メモリアレイ７２０よりも読出し／書込み制御回路２１１から読出し／書込み制御回路２１０へ向かって所望のビット線ＢＬに書込み電流を流す場合、読出し／書込み制御回路２１１側が電源電圧Ｖｃｃに固定する力が強くなる。
【０３９６】
さらに、メモリアレイ７４０においては、データ書込み時、選択されたビット線ＢＬの位置により、電流源から接地電圧ＧＮＤまでの経路長のばらつきがメモリアレイ７２０の構成よりも低減される。
【０３９７】
したがって、実施の形態８の変形例４に従うメモリアレイ７４０においては、ビット線に対しても、実施の形態２の変形例４に従うメモリアレイ５４０と同様な効果を得ることができる。
【０３９８】
なお、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではない。すなわち、本発明は、２値的な記憶データに応じてデータ読み出し時の通過電流が変化する特性を有するメモリセルを備えた不揮発性記憶装置にも共通に適用することができる。
【０３９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０４００】
【発明の効果】
複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備える。複数の電流供給部の各々は、複数の領域のうちの対応する領域がデータ書込み対象に選択された場合に活性化されて、対応する領域へデータ書込み電流を供給し、複数の領域の各々は、複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含む。複数の書込み選択線は、複数の電流供給部の対応する１つから、データ書込み電流を選択的に供給される。したがって、電流供給部からデータ書込み対象に選択されたメモリセルを含む領域への配線長を短くすることができる。その結果、電流供給部から選択メモリセルへの配線抵抗も短くなるため、書込み電流のばらつきを低減させることができるのでメモリセルへの誤書込みの確率を低減することができる。
【図面の簡単な説明】
【図１】実施の形態１に従う不揮発性記憶装置の構成を示す概略図である。
【図２】メモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルのデータ書込みの電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】実施の形態１の変形例１に従う不揮発性記憶装置の構成を示す概略図である。
【図６】実施の形態１の変形例２に従う不揮発性記憶装置の構成を示す概略図である。
【図７】実施の形態１に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図８】実施の形態１に従うメモリアレイブロック内のメモリアレイの構成を示す概略図である。
【図９】実施の形態２の変形例２に従うメモリアレイの構成を示す概略図である。
【図１０】実施の形態２の変形例３に従うメモリアレイの構成を示す概略図である。
【図１１】実施の形態２の変形例４に従うメモリアレイの構成を示す概略図である。
【図１２】実施の形態３に従う不揮発性記憶装置の構成を示す概略図である。
【図１３】実施の形態３に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図１４】実施の形態３の変形例１に従う不揮発性記憶装置の構成を示す概略図である。
【図１５】実施の形態３の変形例２に従う不揮発性記憶装置の構成を示す概略図である。
【図１６】実施の形態３に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図１７】実施の形態３に従うメモリアレイブロック内のメモリアレイの構成を示す概略図である。
【図１８】実施の形態４の変形例２に従うメモリアレイの構成を示す概略図である。
【図１９】実施の形態４の変形例３に従うメモリアレイの構成を示す概略図である。
【図２０】実施の形態４の変形例４に従うメモリアレイの構成を示す概略図である。
【図２１】実施の形態１に従う不揮発性記憶装置のメモリアレイマット内のメモリアレイブロックの１つを詳細に示した図である。
【図２２】実施の形態５に従う不揮発性記憶装置の構成を示す概略図である。
【図２３】実施の形態５に従う不揮発性記憶装置の書込み電流発生までの動作を説明する動作波形図である。
【図２４】実施の形態５に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図２５】実施の形態５の変形例１に従う不揮発性記憶装置の構成を示す概略図である。
【図２６】実施の形態５の変形例１に従う不揮発性記憶装置の書込み電流発生までの動作を説明する動作波形図である。
【図２７】実施の形態５の変形例２に従う不揮発性記憶装置の構成を示す概略図である。
【図２８】アドレスデコード制御回路の内部の構成を示す回路図である。
【図２９】実施の形態５の変形例２に従う不揮発性記憶装置の書込み電流発生の動作を説明する動作波形図である。
【図３０】実施の形態３に従う不揮発性記憶装置のメモリアレイマット内のメモリアレイブロックの１つを詳細に示した図である。
【図３１】実施の形態５変形例３に従う不揮発性記憶装置の構成を示す概略図である。
【図３２】実施の形態５の変形例４に従う不揮発性記憶装置の構成を示す概略図である。
【図３３】実施の形態５の変形例５に従う不揮発性記憶装置の構成を示す概略図である。
【図３４】実施の形態６に従うデカップル容量を接続した不揮発性記憶装置の構成を示す概略図である。
【図３５】実施の形態６の変形例１に従うデカップル容量を接続した不揮発性記憶装置の構成を示す概略図である。
【図３６】実施の形態６の変形例２に従うデカップル容量を接続したメモリアレイの構成を示す概略図である。
【図３７】実施の形態６の変形例３に従うデカップル容量を接続したメモリアレイの構成を示す概略図である。
【図３８】実施の形態６の変形例４に従う不揮発性記憶装置の構成を示す概略図である。
【図３９】ロウデコーダの内部に設けられるアドレスデコード回路を示す回路図である。
【図４０】実施の形態５に従う不揮発性記憶装置が電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図４１】実施の形態６の変形例４に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図４２】実施の形態６の変形例５に従う不揮発性記憶装置の構成を示す概略図である。
【図４３】ロウデコーダの内部に設けらるアドレスデコード回路を示す回路図である。
【図４４】実施の形態５の変形例３に従う不揮発性記憶装置の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図４５】実施の形態６の変形例５に従う不揮発性記憶装置の電源投入時の動作を説明する動作波形図である。
【図４６】実施の形態６の変形例６に従う不揮発性記憶装置の構成を示す概略図である。
【図４７】ワンショットパルス発生制御回路の構成を示す回路図である。
【図４８】実施の形態６の変形例６に従う不揮発性記憶装置の電源投入時に誤って書込み状態になった場合の動作を説明する動作波形図である。
【図４９】実施の形態６の変形例７に従う不揮発性記憶装置の構成を示す概略図である。
【図５０】実施の形態７に従う不揮発性記憶装置の構成を示す概略図である。
【図５１】実施の形態７に従うメモリアレイブロック内のメモリアレイの構成を示す回路図である。
【図５２】実施の形態７の変形例１に従う不揮発性記憶装置の構成を示す概略図である。
【図５３】実施の形態７の変形例２に従う不揮発性記憶装置の構成を示す概略図である。
【図５４】実施の形態８に従うメモリアレイブロック内のメモリアレイの構成を示す概念図である。
【図５５】実施の形態８の変形例１に従うメモリアレイブロック内のメモリアレイの構成を示す概念図である。
【図５６】実施の形態８の変形例２に従うメモリアレイの構成を示す概略図である。
【図５７】実施の形態８の変形例３に従うメモリアレイの構成を示す概略図である。
【図５８】実施の形態８の変形例４に従うメモリアレイの構成を示す概略図である。
【符号の説明】
１０，２０，１０＃１，１０＃２，２０＃１，２０＃２，７１，７３，８０，９０ 電源端子、６０ クロック端子、７０，２６０ 制御端子、７２ アドレス端子、１５０ 内部アドレス発生回路、１６０，１６０ａ アドレスデコード制御回路、１７０，３２０ ワンショットパルス発生回路、１８０ 立下り検出回路、１９０ ラッチ回路、１９３ スリーステートバッファ、１００，１００ａ，１００ｂ，１００ｄ，１０５，１０５ａ，２００，２００ａ，２００ｄ メモリアレイマット、Ｌ０，Ｌ０＃，Ｌ１，Ｌ１＃，Ｌ１＃１，Ｌ１＃２，Ｌ１ａ，Ｌ１ａ＃１，Ｌ１ａ＃２，Ｌ１１，Ｌ１１ａ，Ｌ１１１，Ｌ１１１ａ，ＬＥ１，ＬＥ１ａ，ＬＥ２，ＬＥ２ａ 電流源配線、Ｉ１，Ｉ１ａ，Ｉ２，Ｉ２ａ，Ｉ１＃１，Ｉ１＃１１，Ｉ１＃１１１，Ｉ１＃２，Ｉ１＃２２，Ｉ１＃２２２，Ｉ２＃２，１１０，１３０，１４０，１６０ 電流源、１０７，１０７ａ，１２７，１２７ａ，１５７，１７７ 電圧設定回路、１０８，１２８，１５８，１７８，２２０，２２０ａ，３００，８００ 制御回路、１５９，１７９ 電圧検知回路、ＭＣ メモリセル、ＤＭＣ ダミーメモリセル、ＲＷＬ１〜ＲＷＬｎ リードワード線、ＷＤＬ〜ＷＤＬｎ ライトディジット線、ＢＬＰ ビット線対、ＣＳＧ コラムセレクトゲート、Ｐ／Ｅ プリチャージ・イコライズ回路、ＲＤ１〜ＲＤｎ ロウデコードトランジスタ、ＲＤｄ ダミーロウデコードトランジスタ、／ＤＢ，ＤＢ データ線、ＭＡＢ，ＭＡＢ＃ メモリアレイブロック、３０，３０ａ ビット線ドライバ、３１，３２，３３，３４ ドライバトランジスタ、４０ データ書込み回路、４１，４２，４３，４４，４５，１１５，１１７，１３４，１３６，１４５，１４７，１９５，１４９ｃ，１６４，１６６，１６９ｃ ＮチャネルＭＯＳトランジスタ、１１４，１１６，１３５，１３７，１４４，１４６，１４９ｂ，１６５，１６７，１６９ｂ，ＲＤｄｄ ＰチャネルＭＯＳトランジスタ、５０，５０ａ，５０ｂ ロウデコーダ、５５ メモリセルアレイ、１１１，１１２，１１８，１３１，１３２，１３８，１４１，１４２，１４８，１６１，１６２，１６８，１７１，１７２，１７３，１８１，１８２，１８３，１８４，１８５，１９１，１９２，１９４，３０２，３２１，３２２，３２３，３２４，３２５ インバータ、１７４ ＡＮＤ回路、２１０，２１１ 読出し／書込み制御回路、３０１，３２６ ＮＡＮＤ回路、１１３，１３３，１４３，１６３，３２７ ＮＯＲ回路、１１９ 基準電圧発生回路、３５０，３６０ アドレスデコード回路、３１０ ワンショットパルス発生制御回路、５００，５００ａ，５０５，５０５ａ，５１０，５１０ａ，５２０，５２０ａ，５３０，５３０ａ，５４０，５４０ａ，７０５ メモリアレイ、６００，６０５，６１０，６２０，６２１，６２２，６３０，６３１ デカップル容量、１０００，１０００ａ，１０１０，１０１０ａ，１１００，１１００ａ，１２００，１２００ａ，１５００，１５００ａ，１５１０，１５１０ａ，１５５０，１５５０ａ，１６００，１６００ａ，１７００，１７００ａ，２０００，２１００，２２００ 不揮発性記憶装置。

Claims (20)

1. データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルが配置されたメモリセルアレイを備え、
   前記メモリセルアレイは、各々を独立的にデータ書込み対象に選択可能である複数の領域に分割され、
   前記複数の領域にそれぞれ対応して設けられる複数の電流供給部をさらに備え、
   前記複数の電流供給部の各々は、前記複数の領域のうちの対応する領域が前記データ書込み対象に選択された場合に活性化されて、前記対応する領域へ前記データ書込み電流を供給し、
   前記複数の領域の各々は、前記複数のメモリセルの所定単位にそれぞれ対応して配置される複数の書込み選択線を含み、
   前記複数の書込み選択線は、前記複数の電流供給部の対応する１つから、前記データ書込み電流を選択的に供給される、不揮発性記憶装置。
2. 前記複数の領域の各々は、複数のブロックに分割され、
   前記メモリセルアレイは、前記各ブロック単位で前記複数の書込み選択線と電気的に接続される複数の電流供給線をさらに含み、
   前記各電流供給部は、
   データ書込み時、前記データ書込み電流を供給する電流供給回路と、
   対応する領域内の前記各電流供給線と前記電流供給回路とを電気的に接続する電源配線とを含む、請求項１に記載の不揮発性記憶装置。
3. 前記電流供給回路と前記電流供給回路に対応する領域内の前記各電流供給線までの経路長はほぼ一定になるように、前記電源配線は構成される、請求項２に記載の不揮発性記憶装置。
4. 前記電源配線には、複数の前記電流供給回路が接続され、
   前記複数の電流供給回路は、前記複数の領域のうちの対応する領域が前記データ書込み対象に選択された場合に活性化されて、前記対応する領域内の前記各ブロックに対応する電流供給線へ、前記データ書込み電流を供給する、請求項２に記載の不揮発性記憶装置。
5. 前記各ブロックは、前記データ書込み時、対応する前記電流供給線に供給される前記データ書込み電流を前記複数の書込み選択線のうちの少なくとも１つを介して接地ノードへ導くための接地配線をさらに含み、
   前記電流供給線、入力アドレスに対応する前記複数のメモリセルのうちの選択メモリセルに対応する書込み選択線および前記接地配線上における前記データ書込み電流の経路長が、前記選択メモリセルの位置にかかわらずほぼ一定となるように、前記電流供給回路および前記接地ノードは配置される、請求項２に記載の不揮発性記憶装置。
6. 前記電流供給部は、前記電流供給回路の動作電源電圧の供給を受ける電源ノードと接地電圧との間に設けられるデカップル容量をさらに含む、請求項２に記載の不揮発性記憶装置。
7. データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルと、
   前記複数のメモリセルの所定単位に対応して設けられる複数の書込み選択線と、
   前記複数の書込み選択線と電気的に接続される電流供給線と、
   データ書込み時、前記電流供給線へ前記データ書込み電流を供給する複数の電流供給回路と、
   前記データ書込み時、前記電流供給線に供給される前記データ書込み電流を前記複数の書込み選択線のうちの少なくとも１つを介して複数の接地ノードの少なくとも１つへ導くための接地配線とを備え、
   前記電流供給線、入力アドレスに対応する前記複数のメモリセルのうちの選択メモリセルに対応する書込み選択線および前記接地配線上における前記データ書込み電流の経路長が、前記選択メモリセルの位置にかかわらずほぼ一定となるように、前記複数の電流供給回路および前記複数の接地ノードは配置される、不揮発性記憶装置。
8. 前記各電流供給回路の動作電源電圧の供給を受ける電源ノードと接地電圧との間に設けられるデカップル容量をさらに備える、請求項７に記載の不揮発性記憶装置。
9. データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルと、
   前記複数のメモリセルの所定単位に対応して設けられる複数の書込み選択線と、
   前記複数の書込み選択線の一端側と電気的に接続される第１の配線と、
   第１の電圧と電気的に接続され、データ書込み時、前記複数の書込み選択線の他端側のうちの少なくとも１つと電気的に接続される第２の配線と、
   前記データ書込み時に活性化されて、前記第１の配線を第２の電圧と電気的に接続することによって、前記データ書込み電流を前記第１の配線へ供給する電流供給回路と、
   前記電流供給回路の非活性時に、前記第１の配線を前記第２の電圧とは異なる第３の電圧と電気的に接続するための電圧設定回路とを備え、
   前記第１および第３の電圧の差は、前記第１および第２の電圧の差よりも小さい、不揮発性記憶装置。
10. 前記電圧設定回路は、電源投入時に前記電流供給回路が活性化されるまで、前記第１の配線と前記第３の電圧とを電気的に接続し、前記電流供給回路が非活性状態になると前記第１の配線と前記第３の電圧とを電気的に非接続とする、請求項９に記載の不揮発性記憶装置。
11. 前記第３の電圧は、前記第１の電圧と電圧レベルが同等である、請求項９または１０に記載の不揮発性記憶装置。
12. データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルと、前記複数のメモリセルの所定単位に対応して設けられる複数の書込み選択線と、
    前記複数の書込み選択線の一端側と電気的に接続される第１の配線と、
    第１の電圧と電気的に接続され、データ書込み時、前記複数の書込み選択線の他端側のうちの少なくとも１つと電気的に接続される第２の配線と、
    前記データ書込み時に活性化されて、前記第１の配線を第２の電圧と電気的に接続することによって、前記データ書込み電流を前記第１の配線へ供給する電流供給回路と、
    前記データ書込み時に、前記複数の書込み選択線から前記データ書込み電流の供給を受けるべき書込み選択線を選択するためのアドレスデコード回路と、
    前記データ書込みの開始から前記アドレスデコード回路によって選択された前記書込み選択線に前記データ書込み電流が供給されるまでの所定期間において、前記第１の配線を前記第２の電圧とは異なる第３の電圧と電気的に接続するための電圧設定回路とを備え、
    前記第１および第３の電圧の差は、前記第１および第２の電圧の差よりも小さい、不揮発性記憶装置。
13. 前記所定期間は、前記アドレスデコード回路が前記書込み選択線の選択に要する時間に応じて定められる、請求項１２に記載の不揮発性記憶装置。
14. 前記電圧設定回路は、
    前記複数の書込み選択線と同様に設計および配置されたダミー書込み選択線と、
    前期所定期間、前記第３の電圧と前記ダミー書込み選択線とを電気的に接続するスイッチとを含み、
    前記ダミー書込み選択線は、前記第１の配線と電気的に接続される、請求項１２に記載の不揮発性記憶装置。
15. データ書込み電流の印加に応じて書込まれたデータのレベルに応じて、データ読み出し時における通過電流が異なる複数のメモリセルと、前記複数のメモリセルの所定単位に対応して設けられる複数の書込み選択線と、
    前記複数の書込み選択線と電気的に接続される電流供給線と、
    データ書込み時に活性化されて、前記電流供給線を第１の電源電圧と電気的に接続することによって、前記データ書込み電流を前記電流供給線へ供給する電流供給回路と、
    第２の電源電圧の供給を受けて動作し、入力アドレスをデコードして、前記データ書込み時に、前記複数の書込み選択線から前記データ書込み電流の供給を受けるべき書込み選択線を選択するためのアドレスデコード回路と、
    前記第２の電源電圧と電気的に接続され、前記アドレスデコード回路が活性化されているか否かを検知するための電圧検知回路とを備え、
    前記電流供給回路は、前記電圧検知回路の検知結果に応じて、前記アドレスデコード回路の非活性時において、前記電流供給線と前記第１の電源電圧とを電気的に非接続とするためのスイッチを含み、
    前記第１の電源電圧は、前記第２の電源電圧より供給する電圧レベルが大きい、不揮発性記憶装置。
16. 前記電圧検知回路は、前記第２の電源電圧が所定レベルを超えているか否かに応じて、前記アドレスデコード回路の活性化および非活性化を検知する、請求項１５に記載の不揮発性記憶装置。
17. 前記データ書込みは、外部からの制御信号によって起動され、
    前記制御信号による前記データ書込みの起動時に、前記電流供給線と前記第１の電源電圧とが電気的に接続される期間を所定期間に制限するための期間制御回路をさらに備える、請求項１５に記載の不揮発性記憶装置。
18. 前記複数の書込み選択線は、メモリセル行にそれぞれ対応して設けられる、請求項１，２，５，７，９，１２または１５に記載の不揮発性記憶装置。
19. 前記複数の書込み選択線は、メモリセル列にそれぞれ対応して設けられ、選択列において書込みデータに応じた方向の電流が流される、請求項１，２，５または７に記載の不揮発性記憶装置。
20. 前記複数のメモリセルの各々は、
    固定された磁化方向を有する第１の磁性体層と、
    書込まれるデータのレベルに応じて制御されたデータ書込電流によって生じた磁界に応じた方向に磁化される第２の磁性体層と、
    前記第１および第２の磁性体層の間に形成された絶縁膜とを有する、請求項１，７，９，１２または１５に記載の不揮発性記憶装置。

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