CN100380520C - 可稳定地进行数据写入的存储装置 - Google Patents

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CN100380520C CNB031786626A CN03178662A CN100380520C CN 100380520 C CN100380520 C CN 100380520C CN B031786626 A CNB031786626 A CN B031786626A CN 03178662 A CN03178662 A CN 03178662A CN 100380520 C CN100380520 C CN 100380520C
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Abstract

包括配置有多个存储单元的存储单元阵列(100及200)，存储单元阵列(100及200)被分割为可分别独立地选择为数据写入对象的多个区域(100，200)；还包括分别对应于多个区域(100，200)而设置的多个电流供给部(10，I1，LE1及20，I2，LE2)。多个电流供给部(10，I1，LE1及20，I2，LE2)分别在多个区域(100，200)中的对应的区域被选择为数据写入对象的情况下被激活，向对应的区域供给数据写入电流；多个区域(100，200)分别包含分别对应于多个存储单元的规定单位而配置的多个写入选择线(L1)。从多个电流供给部(10，I1，LE1及20，I2，LE2)中的对应的1个向多个写入选择线(L1)选择性地供给数据写入电流。

Description

可稳定地进行数据写入的存储装置
技术领域
本发明涉及存储装置，特别涉及包括具有下述特性的存储单元的非易失性存储器：数据读出时的通过电流按照二值存储数据的电平来变化。
背景技术
近年来，作为新一代的非易失性存储装置，MRAM(Magnetic RandomAccess Memory，磁随机存取存储器)器件正在引人注目。MRAM器件是用半导体集成电路中形成的多个薄膜磁性体来进行非易失性数据存储、可随机存取各个薄膜磁性体的非易失性存储装置。特别是，近年来通过将利用磁隧道结(MTJ)的薄膜磁性体用作存储单元，MRAM器件的性能飞跃性地进步，这公开于以下文献中。
(文献1)
Roy Scheuerlein等6人，“各单元中使用FET开关及磁隧道结的10ns读出/写入的非易失性存储阵列(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell)”，(美国)，2000年美国电气电子学会国际固体电路会议·技术论文集TA7.2(2000 IEEE ESSCC Digest of TechnicalPapers，TA7.2)。
具有磁隧道结的存储单元(以下，也称为“MTJ存储单元”)可由1个MTJ元件和1个存取元件(例如，晶体管)构成，所以有利于高集成化。MTJ元件具有可沿与施加的磁场对应的方向来磁化的磁性体层，MTJ存储单元利用MTJ元件内的电阻(结电阻)按照该磁性体层的磁化方向来变化的特性，执行数据存储。该磁性体层的磁化方向是否变化，取决于写数字线及位线中分别流过的数据写入电流产生的2个磁场的合成磁场的强度。以下，将写数字线及位线也总称为写入电流线。此外，将数据写入电流也简称为写入电流。
为了读出MTJ存储单元的存储数据，需要检测与存储数据电平对应的电阻差。具体地说，根据按照电阻(即存储数据)来变化的MTJ存储单元的通过电流，执行数据读出。
一般，在MRAM器件中，为了执行数据写入，需要精密地调整写入电流的供给量。因此，在向MTJ存储单元中写入数据的工作中，有以下问题。
(1)从供给用于将数据写入到MTJ存储单元中的电流的电流源到MTJ存储单元的配线的路径长度因被选的MTJ存储单元(以下，也称为被选存储单元)的位置而异。因此，从该电流源到被选存储单元的配线的配线电阻也因被选存储单元的位置而异。因此，写入电流不一致，数据的写入余量消失，有可能产生不能向被选存储单元中正常地写入数据的现象。
(2)对多个MTJ存储单元的每个规定单位配置的多个写入电流线上连接的电流配线一般比写入电流线长。因此，在该电流配线上产生大的寄生电容。
在向MTJ存储单元中写入数据时，有必要使比较大的电流(mA量级)流过写入电流线。因此，该寄生电容产生的电流有可能叠加到本来用于向MTJ存储单元中写入数据的写入电流上。因此，在写入电流线上产生过大的电流，有可能向被选的写入电流线的近旁排列的未选存储单元中进行数据的误写入。
(3)在数据写入时，需要使很多电流流过写入电流线，所以向供给电流给写入电流线的电流源供给的电压被设定得高于向其他电路供给的电压。因此，其他电路中包含的地址译码电路系统、和电流源被供给不同的电源电压。其结果是，在电源接通时，该电流源有可能比地址译码电路系统先激活。因此，有下述问题：在电源接通时，如果在地址译码电路系统为去活状态时，即，在地址译码电路系统未正常地工作时，该电流源被激活，则在写入电流线中流过无用的电流，向MTJ存储单元中进行数据的误写入。
发明内容
本发明的目的在于提供一种存储装置，能够在数据写入时将稳定的电流供给到存储单元，降低误写入的概率。
本发明概括起来，包含配置有多个存储单元的存储单元阵列，该多个存储单元在数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异。存储单元阵列被分割为可分别独立地选择为数据写入对象的多个区域；还包含分别对应于多个区域而设置的多个电流供给部。多个电流供给部分别在多个区域中的对应的区域被选择为数据写入对象的情况下被激活，向对应的区域供给数据写入电流；多个区域分别包含分别对应于多个存储单元的规定单位而配置的多个写入选择线；从多个电流供给部中的对应的1个向多个写入选择线选择性地供给数据写入电流。
因此，本发明的存储装置能够缩短从电流供给部到包含被选择为数据写入对象的存储单元的区域的配线长度。其结果是，从电流供给部到被选存储单元的配线电阻也缩短了，所以能够降低写入电流的不一致，因此能够降低向存储单元中进行误写入的概率。
根据本发明的另一方面，包含：多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；多个写入选择线，分别对应于多个存储单元的规定单位来设置；电流供给线，与多个写入选择线电连接；多个电流供给电路，在数据写入时向电流供给线供给数据写入电流；以及接地配线，用于在数据写入时将向电流供给线供给的数据写入电流经多个写入选择线中的至少1个导向多个接地节点中的至少1个。多个电流供给电路及多个接地节点被配置得使得数据写入电流在电流供给线、与输入地址对应的多个存储单元中的被选存储单元所对应的写入选择线及接地配线上的路径长度与被选存储单元的位置无关，大致恒定。
因此，本发明的主要优点在于能够实现下述存储装置：能够与被选存储单元的位置无关，使写入电流的路径长度大致保持恒定，所以能够稳定写入电流，能够降低向存储单元中进行误写入的概率。
根据本发明的另一方面，包含：多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；多个写入选择线，分别对应于多个存储单元的规定单位来设置；第1配线，与多个写入选择线的一端侧电连接；第2配线，与第1电压电连接，在数据写入时与多个写入选择线的另一端侧中的至少1个电连接；电流供给电路，通过在数据写入时被激活，将第1配线与第2电压电连接，而将数据写入电流供给到第1配线；以及电压设定电路，用于在电流供给电路去活时，将第1配线和与第2电压不同的第3电压电连接。第1及第3电压之差小于第1及第2电压之差。
根据本发明的另一方面，包含：多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；多个写入选择线，分别对应于多个存储单元的规定单位来设置；第1配线，与多个写入选择线的一端侧电连接；第2配线，与第1电压电连接，在数据写入时与多个写入选择线的另一端侧中的至少1个电连接；电流供给电路，通过在数据写入时被激活，将第1配线与第2电压电连接，而将数据写入电流供给到第1配线；地址译码电路，用于在数据写入时选择应该从多个写入选择线接受数据写入电流的供给的写入选择线；以及电压设定电路，用于在从数据写入开始到向地址译码电路选择出的写入选择线供给数据写入电流的规定期间，将第1配线和与第2电压不同的第3电压电连接。第1及第3电压之差小于第1及第2电压之差。
因此，本发明的另一优点在于能够实现下述存储装置：通过在供给写入电流的电流供给电路激活时和去活时，改变向第1配线施加的电压，能够防止产生过大的写入电流。
根据本发明的另一方面，包含：多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；多个写入选择线，分别对应于多个存储单元的规定单位来设置；电流供给线，与多个写入选择线电连接；电流供给电路，通过在数据写入时被激活，将电流供给线与第1电源电压电连接，而将数据写入电流供给到电流供给线；地址译码电路，用于接受第2电源电压的供给来工作，对输入地址进行译码，在数据写入时选择应该从多个写入选择线接受数据写入电流的供给的写入选择线；以及电压检测电路，用于与第2电源电压电连接，根据第2电源电压的电平来检测地址译码电路是否已被激活。电流供给电路包含开关，用于按照电压检测电路的检测结果，在地址译码电路去活时，将电流供给线和第1电源电压电切断；第1电源电压供给的电压电平比第2电源电压供给的电压电平大。
因此，本发明的另一优点在于能够实现下述存储装置：通过按照地址译码电路的活动状态来激活电流供给电路，能够防止电源接通时数据的误写入。
附图说明
图1是实施例1的非易失性存储装置的结构的示意图。
图2是存储阵列块内的存储阵列的结构的电路图。
图3是说明MTJ存储单元的构造及数据存储原理的概念图。
图4是MTJ存储单元的数据写入电流、和隧道磁阻元件的磁化方向之间的关系的概念图。
图5及图6分别是实施例1的变形例1及变形例2的非易失性存储装置的结构的示意图。
图7及图8分别是实施例2以及实施例2的变形例1的存储阵列块内的存储阵列的结构的电路图。
图9～图11分别是实施例2的变形例2～4的存储阵列的结构的示意图。
图12是实施例3的非易失性存储装置的结构的示意图。
图13是实施例3的存储阵列块内的存储阵列的结构的电路图。
图14及图15分别是实施例3的变形例1及变形例2的非易失性存储装置的结构的示意图。
图16及图17分别是实施例4以及实施例4的变形例1的存储阵列块内的存储阵列的结构的电路图。
图18～图20分别是实施例4的变形例2～4的存储阵列的结构的示意图。
图21是实施例1的非易失性存储装置的存储阵列网(メモリアレイマツト)内的1个存储阵列块的详细图。
图22是实施例5的非易失性存储装置的结构的示意图。
图23是说明实施例5的非易失性存储装置的写入电流产生之前的工作的工作波形图。
图24是说明实施例5的非易失性存储装置的电源接通时的工作的工作波形图。
图25是实施例5的变形例1的非易失性存储装置的结构的示意图。
图26是说明实施例5的变形例1的非易失性存储装置的写入电流产生之前的工作的工作波形图。
图27是实施例5的变形例2的非易失性存储装置的结构的示意图。
图28是地址译码控制电路的内部结构的电路图。
图29是说明实施例5的变形例2的非易失性存储装置的写入电流产生工作的工作波形图。
图30是实施例5的变形例3的非易失性存储装置的存储阵列网内的1个存储阵列块的详细图。
图31～图33分别是实施例5的变形例3～5的非易失性存储装置的结构的示意图。
图34是实施例6的连接有去耦电容的非易失性存储装置的结构的示意图。
图35～图37分别是实施例6的变形例1～3的连接有去耦电容的非易失性存储装置的结构的示意图。
图38是实施例6的变形例4的非易失性存储装置的结构的示意图。
图39是行译码器的内部所设的地址译码电路的电路图。
图40是说明实施例5的非易失性存储装置在电源接通时错误地变为写入状态的情况下的工作的工作波形图。
图41是说明实施例6的变形例4的非易失性存储装置的电源接通时的工作的工作波形图。
图42是实施例6的变形例5的非易失性存储装置的结构的示意图。
图43是行译码器内部所设的地址译码电路的电路图。
图44是说明实施例5的变形例3的非易失性存储装置在电源接通时错误地变为写入状态的情况下的工作的工作波形图。
图45是说明实施例6的变形例5的非易失性存储装置在电源接通时的工作的工作波形图。
图46是实施例6的变形例6的非易失性存储装置的结构的示意图。
图47是单稳态脉冲产生控制电路的结构的电路图。
图48是说明实施例6的变形例6的非易失性存储装置在电源接通时错误地变为写入状态的情况下的工作的工作波形图。
图49是实施例6的变形例7的非易失性存储装置的结构的示意图。
图50是实施例7的非易失性存储装置的结构的示意图。
图51是实施例7的存储阵列块内的存储阵列的结构的电路图。
图52及图53分别是实施例7的变形例1及变形例2的非易失性存储装置的结构的示意图。
图54是实施例8的存储阵列块内的存储阵列的结构的概念图。
图55是实施例8的变形例1的存储阵列块内的存储阵列的结构的概念图。
图56～58分别是实施例8的变形例2～4的存储阵列的结构的示意图。
发明的具体实施方式
以下，参照附图来说明本发明的实施例。图中同一标号表示相当部分。
[实施例1]
参照图1，非易失性存储装置1000包括存储阵列网100及200、电源端子10及20、电流源I1及I2。
存储阵列网100及200分别被分割为多个存储阵列块MAB。作为一例，存储阵列网100及200分别被分割为4个存储阵列块MAB。详细情况将在后面描述，作为一例，各个存储阵列块MAB包含矩阵上排列的多个存储单元、地址译码器、位线、写数字线及读字线。其中，存储阵列网也可以是用1个地址译码器来选择多个存储阵列块中包含的位线、写数字线及读字线的结构。
从外部向电源端子10及20供给电源电压Vcc。电源端子10及20向电流源I1及I2分别供给电源电压Vcc。电流源I1经电流源配线LE1向存储阵列网100内的各存储阵列块MAB供给电流。电流源I2经电流源配线LE2向存储阵列网200内的各存储阵列块MAB供给电流。
电流源I1及I2分别经电流源配线LE1及LE2向存储阵列网100及200内的各存储阵列块MAB分别供给电流。在以下的说明中，先头附有记号“/”的信号是未附该“/”的信号的反转信号。
图2是存储阵列块MAB内的存储阵列500的结构的电路图。在图2中，为了便于说明，也图示了不包含在存储阵列500内的电流源I1。
参照图2，存储阵列500包含存储单元阵列55、和行译码器50。
存储单元阵列55具有多个MTJ存储单元。这些MTJ存储单元被分类为正规存储单元MC(以下，也简称为“存储单元MC”)、和沿行方向配置的哑存储单元DMC。以下，将配置哑存储单元DMC的行也称为“哑单元行”。哑存储单元DMC具有与存储单元MC相同的特性(形状及构造)，与存储单元MC共有存储单元行。
这里，先说明MTJ存储单元的结构及数据存储原理。
参照图3，隧道磁阻元件TMR具有：强磁性体层FL，具有固定的)磁化方向(以下，也简称为“固定磁化层”)；和强磁性体层VL，可沿与外加磁场对应的方向来磁化(以下，也简称为“自由磁化层”)。在固定磁化层FL及自由磁化层VL之间，设有由绝缘膜形成的隧道势垒(隧道膜)TB。自由磁化层VL按照写入的存储数据的电平，沿与固定磁化层FL相同的方向或与固定磁化层FL相反的方向被磁化。这些固定磁化层FL、隧道势垒TB及自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻按照固定磁化层FL及自由磁化层VL各自的磁化方向的相对关系来变化。具体地说，在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)的情况下，隧道磁阻元件TMR的电阻为最小值Rmin；而在两者的磁化方向是相反(逆平行)方向的情况下，为最大值Rmax。
在数据写入时，读字线RWL被去活，存取晶体管ATR被截止。在此状态下，用于磁化自由磁化层VL的数据写入电流在位线BL及写数字线WDL上分别沿与写入数据的电平对应的方向来流动。
参照图4，横轴H(EA)表示隧道磁阻元件TMR内的自由磁化层VL中沿易磁化轴(EA：Easy Axis)方向施加的磁场。而纵轴H(HA)表示自由磁化层VL中沿难磁化轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)及H(HA)分别对应于由分别流过位线BL及写数字线WDL的电流产生的2个磁场中的各一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向在自由磁化层VL的易磁化轴上，自由磁化层VL按照MTJ存储单元的存储数据的电平，在易磁化轴方向上，沿与固定磁化层FL平行或逆平行(相反)的方向被磁化。使MTJ存储单元与自由磁化层VL的2种磁化方向对应，能够存储1比特的数据。
只在施加的磁场H(EA)及H(HA)之和到达图4所示的星形特性线外侧的区域的情况下，自由磁化层VL的磁化方向才能够重新改写。即，在施加的数据写入磁场的强度相当于星形特性线内侧的区域的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线所示，通过向自由磁化层VL施加难磁化轴方向的磁场，能够降低改变沿易磁化轴的磁化方向所需的磁化阈值。如图4所示，数据写入时的工作点被设计得使得在写数字线WDL和位线BL两者中流过规定的数据写入电流时，改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向。
在图4例示的工作点上，在作为写入数据对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的强度被设计为HWR。即，设计流过位线BL或写数字线WDL的数据写入电流的值，使得能得到该数据写入磁场HWR。一般，数据写入磁场HWR由切换磁化方向所需的开关磁场HSW、和余量ΔH之和来表示。即，由HWR＝HSW+ΔH来表示。
写入到隧道磁阻元件TMR中的磁化方向、即MTJ存储单元的存储数据在执行新的数据写入之前一直被非易失性地保持着。各存储单元的电阻严格地说是隧道磁阻元件TMR、存取晶体管ATR的导通电阻、及其他寄生电阻之和，但是隧道磁阻元件TMR以外的电阻不依赖于存储数据，而是恒定的，所以，以下，与存储数据对应的2种正规存储单元的电阻也由Rmax和Rmin来表示，将两者之差表示为ΔR(即，ΔR＝Rmax-Rmin)。
再次参照图2，在存储单元阵列55中，分别对应于由存储单元MC及哑存储单元DMC共有的存储单元行，配置有读字线RWL1～RWLn及写数字线WDL～WDLn。分别对应于由存储单元MC构成的存储单元列配置有位线对BLP，对哑单元行，配置有哑数字线DDL。位线对BLP由2根互补的位线/BL及BL构成。哑数字线DDL在数据写入时不使用，但是在后述对电流源配线进行预充电时使用。
存储单元MC在奇数行上与一个位线BL相连，在偶数行上与另一个位线/BL相连。各个存储单元MC具有串联连接的、电阻按照存储数据的电平来变化的磁存储部--隧道磁阻元件TMR及存取门--存取晶体管ATR。如上所述，代表性的存取晶体管ATR应用半导体衬底上形成的场效应晶体管--MOS晶体管。隧道磁阻元件TMR沿2种磁化方向中的某一种被磁化，其电阻被设定为Rmin及Rmax中的某一个。
存储阵列500还包含行译码晶体管RD1～RDn、哑行译码晶体管RDd、电流源配线L1及L1#。
以下，将读字线RWL1～RWLn、写数字线WDL1～WDLn及行译码晶体管RD1～RDn分别也总称为读字线RWL、写数字线WDL及行译码晶体管RD。此外，将信号及信号线的二值的高电压状态(电源电压Vcc)及低电压状态(接地电压GND)分别也称为“H电平”及“L电平”。
此外，在只图示多个存储阵列块中的1个的结构的情况下，在电流源和存储阵列内的电流源配线电连接时，将存储阵列网外的电流源和存储阵列块电连接的电流源配线、及与存储阵列内的电流源电连接的电流源配线电连接。例如，图1中将电流源I1和各存储阵列块MAB电连接的电流源配线LE1、及图2中与电流源I1电连接的电流源配线L1电连接。
再者，在只图示多个存储阵列块中的1个的结构的情况下，在其他存储阵列块中，也存在与用于向期望的写数字线WDL供给写入电流的电流源配线L1相当的电流源配线。例如，存储阵列网100内的其他存储阵列块内的各个电流源配线与存储阵列网100外的电流源配线LE1分别电连接。因此，以下，在用工作波形图来表示例如电流源配线L1的电压状态及流过的电流量的情况下，其他存储阵列块内的电流源配线也呈现同样的工作波形图。
各个行译码晶体管RD被设在写数字线WDL和电流源配线L1#之间。在从电流源向存储阵列供给电流的结构中，各个行译码晶体管RD使用N沟道MOS晶体管；而在使电流从存储阵列流向电流源的结构中，使用P沟道MOS晶体管。各个行译码晶体管RD的栅极与行译码器50相连。
哑行译码晶体管RDd被设在哑数字线DDL和电流源配线L1#之间。在从电流源向存储阵列供给电流的结构中，哑行译码晶体管RDd使用N沟道MOS晶体管；而在使电流从存储阵列流向电流源的结构中，使用P沟道MOS晶体管。
哑行译码晶体管RDd的栅极与行译码器50相连。
行译码器50按照行地址信号，向期望的行译码晶体管RD或哑行译码晶体管RDd的栅极发送H电平的信号，将期望的写数字线WDL和电流源配线L1#电连接，或者将哑数字线DDL和电流源配线L1#电连接。行译码器50在被供给的电压在规定电平以上时被激活。
电流源配线L1经电流源配线LE1(未图示)与电流源I1电连接。从电流源I1向电流源配线L1供给规定的电流。电流源配线L1#的一端被连接在接地电压GND上，另一端被设定为浮动状态。
存储阵列500还包含对每个位线对BLP设置的列选门CSG及预充电均衡电路P/E、数据线/DB及DB。
列选门CSG具有N沟道MOS晶体管44及45。N沟道MOS晶体管44及45分别被设在位线/BL和数据线/DB之间、及位线BL和数据线DB之间。在从存储单元MC中读出数据时，列选信号CSLj被输入到N沟道MOS晶体管44及45的栅极后，N沟道MOS晶体管44及45分别电连接位线/BL及BL和数据线/DB及DB。
然后，位线/BL及BL上产生的微小的电位差经数据线/DB及DB被输入到读放大器(未图示)进行放大。
预充电均衡电路P/E具有N沟道MOS晶体管41、42及43。N沟道MOS晶体管41及43分别被设在位线/BL及BL和接地电压GND之间。N沟道MOS晶体管42被设在位线/BL及BL之间。向N沟道MOS晶体管41、42及43的栅极输入H电平的预充电均衡信号BLEQ后，位线/BL及BL分别被预充电、均衡到接地电压GND。在数据读出时，L电平的预充电均衡信号BLEQ被输入到N沟道MOS晶体管41、42及43的栅极，位线/BL及BL的预充电及均衡被解除。
接着，用图2来说明向位线BL供给数据写入电流的结构及数据读出结构。
参照图2，存储阵列500还包含对应于各存储单元列而设置的位线驱动器30a、30、和数据写入电路40。
位线驱动器30a具有分别连接在对应的位线BL的一端侧、和电源电压Vcc及接地电压GND之间的驱动晶体管33及34。同样，位线驱动器30具有分别连接在对应的位线BL的另一端侧、和电源电压Vcc及接地电压GND之间的驱动晶体管31及32。驱动晶体管33、31由P沟道MOS晶体管构成，而驱动晶体管34、32由N沟道MOS晶体管构成。
向驱动晶体管33及34的栅极分别输入写入控制信号/WTa0及WTa1，而向驱动晶体管31及32的栅极分别输入写入控制信号/WTb0及WTb1。
在各存储单元列上，位线驱动器30a按照写入控制信号/WTa0及WTa1，用电源电压Vcc或接地电压GND来驱动对应的位线BL的一端侧，或者将其设为与两个电压都不相连的浮动状态。同样，位线驱动器30按照写入控制信号/WTb0及WTb1，用电源电压Vcc或接地电压GND来驱动对应的位线BL的另一端侧，或者将其设为浮动状态。
数据写入电路40按照写入数据DIN及列选结果，来控制各存储单元列上的写入控制信号/WTa0、WTa1、/WTb0、WTb1。写入控制信号/WTa0、WTa1、/WTb0、WTb1被设定得使得在被选列的位线BL中流过方向与写入数据DIN对应的数据写入电流+Iw或-Iw。以下，将位线BL上的不同方向的数据写入电流+Iw及-Iw也总称为数据写入电流±Iw。
在数据写入时以外，在各存储单元列上，数据写入电路40将写入控制信号/WTa0、/WTb0设定为H电平，将写入控制信号WTa1、WTb1设定为L电平。由此，在数据写入时以外，各位线BL被设定为浮动状态。
此外，数据写入电路40在数据写入时将与未选存储单元列对应的各个写入控制信号/WTa0、WTa1、/WTb0、WTb1设定为H电平。由此，在数据写入时，未选列的位线BL将其两端与接地电压GND相连，使得不流过不希望的电流。
与此相反，数据写入电路40在数据写入时按照写入数据DIN来设定与被选存储单元列对应的写入控制信号/WTa0、WTa1、/WTb0、WTb1。
具体地说，在写入数据DIN是H电平时，写入控制信号/WTa0及WTa1被设定为L电平，而写入控制信号/WTb0及WTb1被设定为H电平。由此，使数据写入电流+Iw沿从位线驱动器30a向30的方向流过被选列的位线BL。
与此相反，在写入数据DIN是L电平时，写入控制信号/WTa0及WTa1被设定为H电平，而写入控制信号/WTb0及WTb1被设定为L电平。由此，使数据写入电流-Iw沿从位线驱动器30向30a的方向流过被选列的位线BL。其中，也可以将位线驱动器30a、30的驱动电压设为接地电压GND及电源电压Vcc以外的独立的电压。
接着，说明数据写入时用于使电流流过写数字线WDL的工作。向行译码器50输入行地址信号后，期望的行译码晶体管RD导通，对应的写数字线WDL和电流源配线L1#电连接。因此，电流从电流源配线L1上连接的电流源I1向电流源配线L1#上连接的接地电压GND，流过被选的写数字线WDL。
通过数据写入电流±Iw，向MTJ存储单元MC施加沿易磁化轴(EA)的数据写入磁场。在对应的写数字线WDL及位线BL两者中流过数据写入电流的MTJ存储单元MC中，以磁方式写入与位线BL上的数据写入电流±Iw的方向对应的写入数据。
在以上说明中，说明了向位线BL供给数据写入电流的结构及数据读出结构，而对位线/BL，也与向位线BL供给数据写入电流的结构及数据读出结构相同，所以不重复详细说明。
再次参照图1，非易失性存储装置1000还包括控制电路800。
内部电路(未图示)按照地址信号来生成控制信号CT，控制电路800按照控制信号CT来输出电流控制信号ICNT1或ICNT2。电流源I1及I2分别按照电流控制信号ICNT1及ICNT2被激活。
在向存储阵列网100内的存储阵列块MAB内的存储单元中进行写入工作时，即，在存储阵列网100被选择为数据写入对象的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1。另一方面，在向存储阵列网200内的存储阵列块MAB内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
即，通过将1个存储阵列网分割为2个，对应于各个存储阵列网来设置电流源，选择性地使其激活，能够将从电流源到被选存储单元的配线长度减少一半。因此，从电流源到被选存储单元的配线电阻也减少一半，所以能够降低写入电流的不一致。
如上所述，在实施例1的非易失性存储装置1000中，能够在数据写入时将稳定的电流供给到存储单元，降低误写入的概率。
[实施例1的变形例1]
参照图5，非易失性存储装置1100与图1所示的实施例1的非易失性存储装置1000相比，不同点在于，从电流源I1到存储阵列网100内的各存储阵列块MAB的电流源配线LE1的配线长度分别相等，从电流源I2到存储阵列网200内的各存储阵列块MAB的电流源配线LE2的配线长度分别相等。其他结构及工作与非易失性存储装置1000相同，所以不重复详细说明。
因此，非易失性存储装置1100比非易失性存储装置1000更能够降低从电流源到各存储阵列块MAB的配线长度的不一致。
其结果是，非易失性存储装置1100除了具有非易失性存储装置1000的效果以外，能够比非易失性存储装置1000进一步降低写入电流的不一致。
[实施例1的变形例2]
参照图6，非易失性存储装置1200与图1所示的非易失性存储装置1000相比，不同点在于，包括电源端子10#1、10#2、20#1及20#2、电流源I1#1、I1#2、I2#1及I2#2，来取代电源端子10及20、电流源I1及I2。
从外部向电源端子10#1、10#2、20#1及20#2供给电源电压Vcc。电源端子10#1、10#2、20#1及20#2向电流源I1#1、I1#2、I2#1及I2#2分别供给电源电压Vcc。电流源I1#1及I1#2经电流源配线LE1向存储阵列网100内的各存储阵列块MAB分别供给电流。电流源I2#1及I2#2经电流源配线LE2向存储阵列网200内的各存储阵列块MAB分别供给电流。其他结构与非易失性存储装置1000相同，所以不重复详细说明。
控制电路800按照控制信号CT向电流源I1#1及I1#2发送电流控制信号ICNT1。控制电路800还根据控制信号CT向电流源I2#1及I2#2发送电流控制信号ICNT2。
电流源I1#1及I1#2按照电流控制信号ICNT1被激活。电流源I2#1及I2#2按照电流控制信号ICNT2被激活。
在向存储阵列网100内的存储阵列块MAB内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1#1及I1#2。另一方面，在向存储阵列网200内的存储阵列块MAB内的存储单元中进行写入工作的情况下，控制信号被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2#1及I2#2。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
因此，非易失性存储装置1200除了具有非易失性存储装置1000的效果以外，通过在电流源配线LE1及LE2上分别连接2个电流源，缩短了从电流源到存储阵列网100及200内的各存储阵列块MAB的配线长度。
其结果是，非易失性存储装置1200除了具有非易失性存储装置1000的效果以外，能够比非易失性存储装置1000进一步降低写入电流的不一致。
在本实施例中，示出了在电流源配线上连接2个电流源的结构，但是通过在电流源配线上连接3个以上的电流源，能够使写入到存储阵列网内的各存储阵列块中的电流更稳定。此外，在本实施例中，示出了1个电流源配线上连接的多个电流源全部被激活的例子，但是本发明不只限于这种结构。本发明也适用于下述结构：独立于各电流源来发送来自控制电路的信号，控制电路选择性地只激活期望的电流源。
[实施例2]
图7是实施例1的存储阵列块MAB内的存储阵列505的结构。其中，数据写入电路40的工作在实施例1中说明过了，所以数据写入电路40未图示。
参照图7，存储阵列505与实施例1的存储阵列500相比，不同点在于，电流源I1不是被连接在电流源配线L1上的连接写数字线WDL1及WDLn的位置的中心附近，而是被连接在其一端。其他结构与实施例1所示的存储阵列500相同，所以不重复详细说明。
电流源配线L1上连接的电流源I1被配置在与电流源配线L1#上连接的接地电压GND对角的位置上。因此，例如行译码晶体管RD1导通的情况下到电流源I1和电流源配线L1#上连接的接地电压GND的配线长度、和行译码晶体管RD2导通的情况下到电流源I1和电流源配线L1#上连接的接地电压GND的配线长度相等。即，在数据写入时，不管选择哪个存储单元，到电流源I1和电流源配线L1#上连接的接地电压GND的配线长度都相等。因此，电流源I1和电流源配线L1#之间的配线电阻也相等。因此，数据写入时的写入电流的不一致几乎消失。
如上所述，在实施例2的存储阵列505中，能够稳定写入电流。
[实施例2的变形例1]
参照图8，存储阵列510与实施例1的存储阵列500相比，不同点在于，不是在电流源配线L1#的一端，而是在电流源配线L1#的两端分别连接有接地电压GND。在图8所示的存储阵列510中，电流源I1、电流源配线L1、L1#、写数字线WDL、哑数字线DDL、行译码晶体管RD、哑行译码晶体管RDd、行译码器50以外的结构与存储阵列500相同，所以只图示了说明所需的部分。
在存储阵列510中，在电流源配线L1#的两端连接有接地电压GND，所以与只在电流源配线L1#的一端连接有接地电压GND的存储阵列500相比，将电流源配线L1#固定在接地电压GND上的力更强。因此，存储阵列510与存储阵列500的结构相比，电流源配线L1#中流过的电流更稳定。再者，通过不仅在电流源配线L1#的一端、而且在两端连接接地电压GND，存储阵列510能够比存储阵列500的结构更加缩短从电流源I1到接地电压GND的配线长度。因此，能够进一步降低写入电流的不一致。
如上所述，在实施例2的变形例1的存储阵列510中，能够比实施例2的存储阵列500进一步稳定写入电流。
[实施例2的变形例2]
参照图9，存储阵列520与实施例2的变形例1的存储阵列510相比，不同点在于，包括电流源I1#1及I1#2来取代电流源I1。
存储阵列520与存储阵列510相比，不同点还在于，不是在电流源配线L1上的连接写数字线WDL1及WDLn的位置的中心附近连接有电流源I1，而是在电流源配线L1的一端及另一端分别连接有电流源I1#1及I1#2。电流源I1#1及I1#2是供给与电流源I1相同的电流量的电流源。其他结构与实施例1所示的存储阵列510相同，所以不重复详细说明。以下，将电流源I1#1、I1#2也总称为电流源I1。
在存储阵列520中，在电流源配线L1的两端连接有供给电源电压Vcc的电流源I1，所以与只在电流源配线L1的一端连接有电流源I1的存储阵列510相比，将电流源配线L1固定在电源电压Vcc上的力更强。因此，存储阵列520与存储阵列510的结构相比，在数据写入时，写数字线WDL中流过的电流更稳定。
如上所述，在实施例2的变形例2的存储阵列520中，能够稳定写入电流。
[实施例2的变形例3]
参照图10，存储阵列530与图9所示的实施例2的变形例2的存储阵列520相比，不同点在于，不是在电流源配线L1#的两端连接有接地电压GND，而是在电流源配线L1#上的连接行译码晶体管RD1及行译码晶体管RDn的位置的中心附近连接有接地电压GND。其他结构与存储阵列520相同，所以不重复详细说明。
在存储阵列530中，在电流源配线L1#上的连接写数字线WDL1及WDLn的位置的中心附近连接有1个接地电压GND，所以与在电流源配线L1#的两端连接有接地电压GND的存储阵列520相比，将电流源配线L1#固定在接地电压GND上的力更弱。因此，存储阵列530与存储阵列520的结构相比，在数据写入时，写数字线WDL中流过的电流有些不稳定。
但是，存储阵列530与存储阵列520的结构相比，在数据写入时，从电源电压I1到接地电压GND的路径长度因被选的写数字线WDL的位置而不一致的程度降低了。
因此，在实施例2的变形例3的存储阵列530中，能够稳定写入电流。
[实施例2的变形例4]
参照图11，存储阵列540与图10所示的实施例2的变形例3的存储阵列530相比，不同点在于，不是在电流源配线L1的一端及另一端连接有I1#1及I1#2，而是在电流源配线L1的一端及另一端分别连接有电流源I1#1及I1#3，以及在电流源配线L1的连接电流源I1#1及I1#3的位置的中心附近连接有电流源I1#2。
存储阵列540与存储阵列530相比，不同点还在于，不是在电流源配线L1#1上的连接行译码晶体管RD1及行译码晶体管RDn的位置的中心附近连接有接地电压GND，而是在电流源配线L1上的连接电流源I1#1及I1#2的位置的中心附近连接的写数字线WDL对应的行译码晶体管RD与电流源配线L1#相连的位置上连接有接地电压GND。
存储阵列540与存储阵列530相比，不同点还在于，在电流源配线L1上的连接电流源I1#2及I1#3的位置的中心附近连接的写数字线WDL对应的行译码晶体管RD与电流源配线L1#相连的位置上连接有接地电压GND。其他结构与存储阵列530相同，所以不重复详细说明。以下，将电流源I1#1、I1#2及I1#3也总称为电流源I1。
在存储阵列540中，在电流源配线L1的3处分别连接有电流源I1，所以与在电流源配线L1的两端分别连接有电流源I1的存储阵列530相比，将电流源配线L1固定在电源电压Vcc上的力更强。再者，在存储阵列540中，在电流源配线L1#的2处分别连接有接地电压GND，所以与在电流源配线L1#的1处连接有接地电压GND的存储阵列530相比，将电流源配线L1#固定在接地电压GND上的力更强。
再者，存储阵列540在电流源配线L1的3处连接有电流源I1，在电流源配线L1#的2处连接有接地电压GND，所以与存储阵列530相比，在数据写入时，从电源电压I1到接地电压GND的路径长度因被选的写数字线WDL的位置而不一致的程度降低了。因此，存储阵列540与存储阵列530的结构相比，在数据写入时，写数字线WDL中流过的电流更稳定。
因此，在实施例2的变形例4的存储阵列540中，与实施例2的变形例3的存储阵列530相比，能够进一步稳定写入电流。
在本实施例中示出下述结构：在电流源配线L1上连接有3个电流源I1，在电流源配线L1#上连接有2个接地电压GND。其中，如果进一步增加电流源配线L1上连接的电流源的数目，进一步增加电流源配线L1#上连接的接地电压GND的数目，则在数据写入时，从电源电压I1到接地电压GND的路径长度因被选的写数字线WDL的位置而不一致的程度进一步降低。因此，能够进一步稳定写入电流。
[实施例3]
参照图12，非易失性存储装置1000a与实施例1的非易失性存储装置1000相比，不同点在于，包括存储阵列网100a及200a来取代存储阵列网100及200，包括电源端子80及90来取代电源端子10及20，以及包括电流源I1a及I2a来取代电流源I1及I2。
存储阵列网100a及200a与存储阵列网100及200同样，作为一例，分别被分割为4个存储阵列块MAB#。详细情况将在后面描述，作为一例，各个存储阵列块MAB#包含矩阵上排列的多个存储单元、地址译码器、位线、写数字线及读字线。其中，存储阵列网100a及200a也可以是用1个地址译码器来选择多个存储阵列块中包含的位线、写数字线及读字线的结构。
非易失性存储装置1000a与非易失性存储装置1000相比，不同点还在于，不是电流源I1经电流源配线LE1向存储阵列网100内的各存储阵列块MAB供给电流，而是从存储阵列网100a内的各存储阵列块MAB#经电流源配线LE1向电流源I1a供给电流；以及不是电流源I2经电流源配线LE2向存储阵列网200内的各存储阵列块MAB供给电流，而是从存储阵列网200a内的各存储阵列块MAB#经电流源配线LE2向电流源I2a供给电流。其他结构与非易失性存储装置1000相同，所以不重复详细说明。
电流源I1a及I2a分别使电流流向接地电压GND上连接的电源端子80及90。电流源I1a及I2a分别按照电流控制信号ICNT1及ICNT2被激活。
图13是实施例3的存储阵列块MAB#内的存储阵列500a的结构的电路图。在图13中，为了便于说明，也图示了不包含在存储阵列500a内的电流源I1a。
参照图13，存储阵列500a与实施例1的存储阵列500相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源配线L1上不是连接有电流源I1，而是连接有电流源I1a；以及在电流源配线L1#的一端不是连接有接地电压GND，而是连接有电源电压Vcc。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列500相同，所以不重复详细说明。
行译码器50a按照行地址信号，向期望的行译码晶体管RD或哑行译码晶体管RDd的栅极发送L电平的信号，将期望的写数字线WDL和电流源配线L1#电连接，或者将哑数字线DDL和电流源配线L1#电连接。
向位线BL供给数据写入电流的结构及数据读出结构与存储阵列500相同，所以不重复详细说明。
接着，说明在存储阵列500a中在数据写入时用于使电流流过写数字线WDL的工作。向行译码器50a输入行地址信号后，期望的行译码晶体管RD导通，对应的写数字线WDL和电源配线L1#电连接。因此，电流从电流源配线L1#上连接的电源电压Vcc经被选的写数字线WDL流向电流源配线L1上连接的电流源I1a。
再次参照图12，说明非易失性存储装置1000a的工作。在向存储阵列网100a内的存储阵列块MAB#内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1a。另一方面，在向存储阵列网200a内的存储阵列块MAB#内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2a。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
即，非易失性存储装置1000a尽管是从存储阵列网100a及200a内的各存储阵列块MAB#向电源端子80及90分别供给电流的结构，但是与非易失性存储装置同样，通过将1个存储阵列网分割为2个，对应于各个存储阵列网来设置电流源，选择性地使其激活，能够将从电流源到被选存储单元的配线长度减少一半。因此，从电流源到被选存储单元的配线电阻也减少一半，所以能够降低写入电流的不一致。
如上所述，在实施例3的非易失性存储装置1000a中，能够得到与实施例1的非易失性存储装置1000同样的效果。
[实施例3的变形例1]
参照图4，非易失性存储装置1100a与图12所示的实施例3的非易失性存储装置1000a相比，不同点在于，从存储阵列网100a内的各存储阵列块MAB#到电流源I1a的电流源配线LE1的配线长度分别相等，从存储阵列网200a内的各存储阵列块MAB#到电流源I2a的电流源配线LE2的配线长度分别相等。其他结构及工作与非易失性存储装置1000a相同，所以不重复详细说明。
因此，非易失性存储装置1100a与非易失性存储装置1000a相比，能够更加降低从存储阵列网100a及200a内的各存储阵列块MAB内的被选存储单元到电流源的配线长度的不一致。
其结果是，非易失性存储装置1100a除了具有非易失性存储装置1000a的效果以外，能够比非易失性存储装置1000a进一步降低写入电流的不一致。
[实施例3的变形例2]
参照图15，非易失性存储装置1200a与图12所示的实施例3的非易失性存储装置1000a相比，不同点在于，包括电源端子80#1、80#2、90#1及90#2、电流源I1a#1、I1a#2、I2a#1及I2a#2，来取代电源端子80及90、电流源I1a及I2a。电流源I1a#1、I1a#2、I2a#1及I2a#2被连接在电源端子80#1、80#2、90#1及90#2上。
存储阵列网100a内的各存储阵列块MAB#经电流源配线LE1向电流源I1a#1及I1a#2供给电流。存储阵列网200a内的各存储阵列块MAB#经电流源配线LE2向电流源I2a#1及I2a#2供给电流。电流源I1a#1、I1a#2、I2a#1及I2a#2分别使电流流向接地电压GND上连接的电源端子80#1、80#2、90#1及90#2。其他结构与非易失性存储装置1000a相同，所以不重复详细说明。
控制电路800按照控制信号CT向电流源I1a#1及I1a#2发送电流控制信号ICNT1。控制电路800还按照控制信号CT向电流源I2a#1及I2a#2发送电流控制信号ICNT2。
电流源I1a#1及I1a#2按照电流控制信号ICNT1被激活。电流源I2a#1及I2a#2按照电流控制信号ICNT2被激活。
在向存储阵列网100a内的存储阵列块MAB#内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1a#1及I1a#2。另一方面，在向存储阵列网200a内的存储阵列块MAB#内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2a#1及I2a#2。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
因此，非易失性存储装置1200a通过在电流源配线LE1及LE2上分别连接2个电流源，能够降低从存储阵列网100a及200a内的各存储阵列块MAB#内的被选存储单元到电流源的配线长度的不一致。
其结果是，非易失性存储装置1200a除了具有非易失性存储装置1000a的效果以外，能够比非易失性存储装置1000a进一步降低写入电流的不一致。
在本实施例中，示出了在电流源配线上连接2个电流源的结构，但是通过在电流源配线上连接3个以上的电流源，能够使写入到被选存储单元中的电流更稳定。此外，在本实施例中，示出了1个电流源配线上连接的多个电流源全部被激活的例子，但是本发明不只限于这种结构。本发明也适用于下述结构：独立于各电流源来发送来自控制电路的信号，控制电路选择性地只激活期望的电流源。
[实施例4]
参照图16，存储阵列505a与图7的实施例2的存储阵列505相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源配线L1的一端不是连接有电流源I1，而是连接有电流源I1a；以及在电流源配线L1#的一端不是连接有接地电压GND，而是连接有电源电压Vcc。电流源I1a与接地电压GND相连。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列505相同，所以不重复详细说明。
即，存储阵列505a与存储阵列505同样，电流源配线L1上连接的电流源I1a被配置在与电流源配线L1#上连接的电源电压Vcc对角的位置上。
因此，在实施例4的存储阵列505a中，能够得到与实施例2的存储阵列505同样的效果。
[实施例4的变形例1]
参照图17，存储阵列510a与图8所示的实施例2的变形例1的存储阵列510相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源配线L1上不是连接有电流源I1，而是连接有电流源I1a；以及在电流源配线L1#的两端不是分别连接有接地电压GND，而是分别连接有电源电压Vcc。电流源I1a被连接在接地电压GND上。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列510相同，所以不重复详细说明。
存储阵列510a是在存储阵列510的结构中将电流源和接地电压相反地配置而构成的，但是能够得到与存储阵列510同样的效果。
[实施例4的变形例2]
参照图18，存储阵列520a与图9所示的实施例2的变形例2的存储阵列520相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源配线L1的一端及另一端不是分别连接有电流源I1#1及I1#2，而是分别连接有电流源I1a#1及I1a#2；以及在电流源配线L1#的两端不是分别连接有接地电压GND，而是分别连接有电源电压Vcc。电流源I1a#1及I1a#2分别被连接在接地电压GND上。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列520相同，所以不重复详细说明。
存储阵列520a是在存储阵列520的结构中将电流源和接地电压相反地配置而构成的，但是能够得到与存储阵列520同样的效果。
[实施例4的变形例3]
参照图19，存储阵列530a与图10所示的实施例2的变形例3的存储阵列530相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源L1的一端及另一端不是分别连接有电流源I1#1及I1#2，而是分别连接有电流源I1a#1及I1a#2；在电流源配线L1#1上的连接行译码晶体管RD1及行译码晶体管RDn的位置的中心附近不是连接有接地电压GND，而是连接有电源电压Vcc。电流源I1a#1及I1a#2分别被连接在接地电压GND上。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列530相同，所以不重复详细说明。
存储阵列530a是在存储阵列530的结构中将电流源和接地电压相反地配置而构成的，但是能够得到与存储阵列530同样的效果。
[实施例4的变形例4]
参照图20，存储阵列540a与图11所示的实施例2的变形例4的存储阵列540相比，不同点在于，包含行译码器50a来取代行译码器50；在电流源L1上分别连接电流源I1#1、I1#2及I1#3的位置上，不是分别连接有电流源I1#1、I1#2及I1#3，而是分别连接有电流源I1a#1、I1a#2及I1a#3；以及在电流源配线L1#上连接接地电压GND的位置上，不是分别连接有接地电压GND，而是分别连接有电源电压Vcc。电流源I1a#1、I1a#2及I1a#3分别被连接在接地电压GND上。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管，哑行译码晶体管RDd使用P沟道MOS晶体管。其他结构与存储阵列540相同，所以不重复详细说明。
存储阵列540a是在存储阵列540的结构中将电流源和接地电压相反地配置而构成的，但是能够得到与存储阵列540同样的效果。
[实施例5]
接着，为了与本实施例的非易失性存储装置进行比较，详细示出已经说明过的非易失性存储装置1000的一部分，说明其问题。
在图21中，为了说明，图示了非易失性存储装置1000的1个存储阵列块MAB的1个存储阵列505的结构。
在电流源配线LE1及电流源配线L1上，分别产生寄生电容C1及C2。电流源配线L1一般比电流源配线LE1长，所以寄生电容C2大于寄生电容C1。
在图21所示的非易失性存储装置1000的结构中，如果在行译码器50激活前用电源电压Vcc对电流源配线L1进行预充电，则在行译码器50激活后，在被选的写数字线WDL中流过的写入电流上叠加有电流源配线L1上产生的寄生电容C2所产生的电流。因此，在写数字线WDL上产生比通常的写入电流大的过大的电流，有可能向被选的写数字线WDL的近旁排列的未选存储单元中进行数据的误写入。
此外，在图21所示的非易失性存储装置1000的结构中，为了产生写入电流而向电流源供给的电压比存储阵列网内部使用的电压大。因此，在电源接通时行译码器50激活前，即在写数字线WDL有可能已变为被选状态时，在来自电流源的电流上叠加有寄生电容C2产生的电流，产生过大的电流，有可能向写数字线WDL的近旁排列的存储单元中进行数据的误写入。
为了解决上述问题，通过将电流源配线LE1及L1预充电到与电源电压Vcc不同的接地电压GND，来防止产生过大的电流。
参照图22，非易失性存储装置1500包括存储阵列网100、电源端子10、时钟端子60、控制端子70、电压设定电路107、控制电路108、以及电流源110。
向电源端子10供给电源电压Vcc。向时钟端子60输入外部时钟Ext.CLK。向控制端子70输入外部写入信号Ext.WE。
电压设定电路107包含设在节点NI和接地电压GND之间的N沟道MOS晶体管117。
控制电路108包含“非”门111、112、118、以及“或非”电路113。“非”门111输出从时钟端子60输入的外部时钟Ext.CLK的反转电平的信号。“非”门112输出从控制端子70输入的外部写入信号Ext.WE的反转电平的信号。“或非”电路113输出“非”门111及112的输出信号进行逻辑“或非”运算所得的信号WE。即，如果“非”门111及112的输出信号分别是L电平，则信号WE被设定为H电平。“非”门118将信号WE的反转电平的信号输入到电压设定电路107内的N沟道MOS晶体管117的栅极。
电流源110包含P沟道MOS晶体管114、116、N沟道MOS晶体管115、以及基准电压产生电路119。
P沟道MOS晶体管116被设在电源端子10和节点NI之间。P沟道MOS晶体管114的源极及漏极分别被连接在电源电压Vcc及P沟道MOS晶体管116的栅极。N沟道MOS晶体管115的源极及漏极分别被连接在P沟道MOS晶体管114的漏极及N沟道MOS晶体管116的栅极的连接节点及基准电压产生电路119上。向P沟道MOS晶体管114及N沟道MOS晶体管115的栅极输入信号WE。
节点NI与用于向存储阵列网100内的各存储阵列块MAB供给电流的电流源配线LE1相连。
基准电压产生电路119产生使存储阵列网100内的写数字线WDL中流过的写入电流最佳的电压Vref。Vref一般被设定为电源电压Vcc和接地电压GND中间的电平。
在信号WE为L电平的期间，N沟道MOS晶体管117导通，但是P沟道MOS晶体管116不导通。因此，在信号WE为L电平的期间，通过电压设定电路107的工作，电流源配线LE1及L1的电压始终被预充电到接地电压GND。
另一方面，信号WE被设定为H电平后，N沟道MOS晶体管117截止，N沟道MOS晶体管115导通。因此，向P沟道MOS晶体管116的栅极施加了电压Vref，所以P沟道MOS晶体管116导通。其结果是，电流源配线LE1及L1的电压电平被设定为电源电压Vcc。
图23是说明实施例5的非易失性存储装置1500的写入电流产生之前的工作的工作波形图。在图23中，LE1及L1表示电流源配线LE1及L1的电压电平的变化。Iw表示从电流源110流出的写入电流的变化。
接着，用图22及23来说明非易失性存储装置1500的写入电流产生之前的工作。在外部时钟Ext.CLK及外部写入信号Ext.WE中的至少一个为L电平的期间，电流源配线LE1及L1被预充电到接地电压GND。在外部时钟Ext.CLK及外部写入信号Ext.WE分别变为H电平的时刻t1，信号WE变为H电平。随之，电流源配线LE1及L1的电压电平从接地电压GND变为电源电压Vcc。同时，随着电流源配线L1的电压电平上升，从电流源110流出的写入电流Iw也增加。
接着，用图22及24来说明非易失性存储装置1500的电源接通时的工作。在电源接通后的时刻t1，向电流源110供给的电源电压Vcc达到规定电平后，即使外部时钟Ext.CLK被输入，如果没有来自外部的数据写入指示，即，如果外部写入信号Ext.WE是L电平，则信号WE维持L电平。因此，电流源配线LE1及L1的电压电平不上升，所以也不产生从电流源110流出的写入电流Iw。
如上所述，在实施例5的非易失性存储装置1500中，电流源配线LE1及L1通常由接地电压GND来预充电，所以在产生写入电流之前，寄生电容C1及C2不被充电。因此，能够防止存储阵列网100内的行译码器50选择出的写数字线WDL中流过过大的电流，在通常的数据写入时及电源接通时，也能够防止数据的误写入。
[实施例5的变形例1]
实施例5的非易失性存储装置1500的结构通常是，通过将电流源配线LE1及L1预充电到接地电压GND，在数据写入时提高电流源配线LE1及L1的电压电平，来防止数据的误写入。但是，在非易失性存储装置1500的结构中，如果是预充电到接地电压GND，则电流源配线L1的电压电平变为供给足够的写入电流的电压需要花费时间，向被选存储单元中写入数据的时间延迟。因此，以下说明用于防止写数字线WDL中产生过大的电流、并且加快向被选存储单元中写入数据的时间的结构。具体地说，将电流源配线LE1及L1不是预充电到接地电压GND，而是预充电到中间电位。
参照图25，非易失性存储装置1510与图22所示的实施例5的非易失性存储装置1500相比，不同点在于，包括电压设定电路107a来取代电压设定电路107。
电压设定电路107a与电压设定电路107相比，在N沟道MOS晶体管117的源极上不是连接有接地电压GND，而是向其供给中间电压Vpr。其他结构与非易失性存储装置1500相同，所以不重复详细说明。
中间电压Vpr被设定为内部电流源配线L1能够使足够的写入电流流过期望的写数字线WDL的电压电平--Vw以下的电压。在本实施例中，电源电压Vcc等于电压Vw。
因此，在非易失性存储装置1510中，在信号WE为L电平的期间，电流源配线LE1及L1的电压始终被预充电到中间电压Vpr。另一方面，信号WE被设定为H电平后，电流源配线LE1及L1的电压电平被设定为电压Vw。
图26是说明实施例5的变形例1的非易失性存储装置1510的写入电流产生之前的工作的工作波形图。在图26中，LE1及L1表示电流源配线LE1及L1的电压电平的变化。Iw表示从电流源110流出的写入电流的变化。
接着，用图25及26来说明非易失性存储装置1510的写入电流产生之前的工作。在外部时钟Ext.CLK及外部写入信号Ext.WE中的至少一个为L电平的期间，电流源配线LE1及L1被预充电到电压Vpr。在外部时钟Ext.CLK及外部写入信号Ext.WE分别变为H电平的时刻t1，信号WE变为H电平。随之，从电流源110流出的写入电流Iw也增加，电流源配线LE1及L1的电压电平从中间电压Vpr变为能够供给足够的写入电流的电压Vw。
通过以上工作，在数据写入时，在电流源配线LE1及L1中产生由中间电压Vpr预充电的寄生电容C1及C2产生的电流，但是其电流量是用电源电压Vcc进行预充电时的约一半，所以能够防止写数字线WDL中流过过大的电流。再者，通过用中间电压Vpr对电流源配线L1进行预充电，与用接地电压GND进行预充电时相比，电流源配线L1的电压电平能够更快地达到期望的电压，能够加快向被选存储单元中写入数据的时间。
[实施例5的变形例2]
接着，说明用数据写入时未使用的哑数字线DDL将电流源配线L1预充电到中间电位的结构。
参照图27，非易失性存储装置1550与图22所示的实施例5的非易失性存储装置1500相比，不同点在于，还包括地址端子72、内部地址产生电路150、控制端子260、以及控制电路300。
非易失性存储装置1550与非易失性存储装置1500相比，不同点还在于，包括存储阵列网105来取代存储阵列网100。
存储阵列网105与图22所示的存储阵列网100相比，不同点在于，在哑数字线DDL和供给中间电压Vpr的电源电压Vpr之间设有P沟道MOS晶体管RDdd；包含地址译码控制电路160来取代行译码器50；还包含“非”门198；以及不包含哑行译码晶体管RDd。
电源电压Vpr被设定为电流源配线L1能够使足够的写入电流流过期望的写数字线WDL的电压电平--Vw以下的电压。哑数字线DDL和电流源配线L1#电切断。其他结构与非易失性存储装置1510相同，所以不重复详细说明。
“非”门198将来自地址译码控制电路160的控制信号的反转电平的信号输入到P沟道MOS晶体管RDdd的栅极。即，P沟道MOS晶体管RDdd根据来自地址译码控制电路160的H电平的信号而导通。P沟道MOS晶体管RDdd导通后，与电源电压Vpr电连接的电流源配线L1被预充电到中间电压Vpr。向“非”门198输入L电平的信号后，P沟道MOS晶体管RDdd截止。
向地址端子72输入外部地址Ext.Add。内部地址产生电路150从地址端子72接受外部地址信号Ext.Add，变换为内部行地址信号IAdd，输出到地址译码控制电路160。向控制端子260输入控制信号CNT。控制电路300接受控制信号CNT，向地址译码控制电路160输出控制信号RT。
参照图28，地址译码控制电路160包含行译码器50b、锁存电路190、三态缓冲器193、单稳态脉冲产生电路170、下降沿检测电路180、“非”门194、以及N沟道MOS晶体管195。锁存电路190具有“非”门191、192。锁存电路190暂时保持输入的信号，输出所输入的信号的反转电平的信号。N沟道MOS晶体管195被设在节点N1和接地电压GND之间。
控制信号RT被输入到行译码器50b及单稳态脉冲产生电路170。内部行地址信号IAdd被输入到行译码器50b。
行译码器50b在输入H电平的控制信号RT后被激活。此外，行译码器50b在输入内部行地址信号IAdd后，输出用于激活期望的行译码晶体管RDn的信号R。信号R在锁存电路190中暂时保持数据电平。
单稳态脉冲产生电路170具有串联连接的奇数个(作为一例，3个)“非”门171、172及173、以及“与”电路174。向“非”门171输入控制信号RT。向“与”电路174输入“非”门173的输出信号及信号RT，将它们进行逻辑“与”运算所得的单稳态脉冲信号PU输出到“非”门198及下降沿检测电路180。单稳态脉冲产生电路170由串联连接的“非”门的数目及特性来决定输出信号--单稳态脉冲信号PU维持H电平的时间。即，如果增加“非”门的数目，则单稳态脉冲信号PU保持H电平的期间延长。
下降沿检测电路180具有串联连接的奇数个(作为一例，5个)“非”门181、182、183、184及185、以及“或非”电路186。向“非”门181输入单稳态脉冲信号PU。向“或非”电路186输入“非”门185的输出信号及单稳态脉冲信号PU，输出它们进行逻辑“或非”运算所得的信号ST。下降沿检测电路180由串联连接的“非”门的数目及特性来决定输出信号维持H电平的时间。即，如果增加“非”门的数目，则输出信号ST保持H电平的期间延长。
三态缓冲器193在H电平的信号ST被输入到控制端子后，将从锁存电路190输出的数据的反转电平的信号作为信号ACT经节点N1输出到期望的行译码晶体管RDn。“非”门194将信号ST的反转电平的信号输出到N沟道MOS晶体管195的栅极。
图29是说明实施例5的变形例2的非易失性存储装置1550的写入电流产生工作的工作说明图。在图29中，LE1及L1表示电流源配线LE1及L1的电压电平的变化。Iw表示从电流源110流出的写入电流的变化。
接着，用图27、图28及图29来说明非易失性存储装置1550的写入电流产生之前的工作。在外部时钟Ext.CLK及外部写入信号Ext.WE中的至少一个为L电平的期间，电流源配线LE1及L1被预充电到接地电压GND。在开始数据写入工作的时刻t1，向地址端子72输入外部地址Ext.Add。外部地址Ext.Add由内部地址产生电路150变换为内部行地址信号IAdd。同时，从控制端子260将控制信号CNT输入到控制电路300，L电平的信号RT开始上升到H电平。
同时，内部行地址信号IAdd被输入到地址译码控制电路160内的行译码器50b。行译码器50b在输出用于激活期望的行译码晶体管RDn的H电平的信号R之前需要一定程度的时间。在从行译码器50b输出H电平的信号R之前的期间中的时刻t2，信号RT变为H电平后，从单稳态脉冲产生电路170输出单稳态脉冲信号PU。
然后，在外部时钟Ext.CLK及外部写入信号WE分别变为H电平的时刻t3，信号WE变为H电平。随之，电流源配线LE1及L1的电压电平开始上升到电源电压Vcc。此外，从电流源110流出的写入电流Iw也开始增加。
变为H电平的单稳态脉冲信号PU被输入到“非”门198，在单稳态脉冲信号PU为H电平的期间，P沟道MOS晶体管RDdd导通，与电源电压Vpr电连接的电流源配线L1被预充电到中间电压Vpr。然后，从地址译码控制电路160内的行译码器50b输出H电平的信号R.H电平的信号R由锁存电路190变换为L电平的信号，暂时保持。
然后，下降沿检测电路180检测出单稳态脉冲信号PU的下降沿后，输出H电平的信号ST。单稳态脉冲信号PU变为L电平后，电流源配线L1的中间电压Vpr的预充电被解除。向三态缓冲器193的控制端子输入H电平的信号ST后，三态缓冲器193在时刻t4将锁存电路190保持的L电平的信号R变为H电平的信号ACT，输出到期望的行译码晶体管RDn的栅极，使行译码晶体管RDn导通。然后，信号ST变为L电平后，N沟道MOS晶体管195导通，节点N1的电压变为L电平。同时，L电平的信号ST也被输入到三态缓冲器193的控制端子，所以信号ACT在时刻t5变为L电平，行译码晶体管RDn被截止。
在行译码晶体管RDn被截止的时刻t4，电流源配线L1的电压达到能够使足够的写入电流流过写数字线WDL的电压，所以能够使稳定的写入电流流过与行译码晶体管RDn对应的写数字线WDL。
如上所述，在实施例5的变形例2的非易失性存储装置1550中，在对地址信号进行译码的期间中，通过用哑数字线DDL将电流源配线L1预充电到中间电压，能够有效地利用对地址信号进行译码的期间，向期望的写数字线WDL供给稳定的写入电流。
[实施例5的变形例3]
在实施例5中，示出了从电流源向存储阵列网供给电流的结构，而以下示出电流从存储阵列网流向电流源的结构例。以下的结构在通常的数据写入时及电源接通时也同样能够应用。
接着，为了与本实施例的非易失性存储装置进行比较，详细示出已经说明过的非易失性存储装置1000a的一部分，说明其问题。
在图30中，为了说明，图示了非易失性存储装置1000a的1个存储阵列块MAB#的1个存储阵列505a的结构。
在电流源配线LE1及电流源配线L1#上，分别产生寄生电容C1及C3。电流源配线L1#一般比电流源配线LE1长，所以寄生电容C3大于寄生电容C1。
在图30所示的非易失性存储装置1000a的结构中，如果在行译码器50a激活前将电流源配线LE1及L1预充电到接地电压GND，则在行译码器50a激活后，在被选的写数字线WDL中流过的写入电流上叠加有电流源配线L1#上产生的寄生电容C3所产生的电流。因此，在写数字线WDL上产生比通常的写入电流大的过大的电流，有可能向被选的写数字线WDL的近旁排列的未选存储单元中进行数据的误写入。为了解决上述问题，通过将电流源配线LE1及L1预充电到与预充电到接地电压GND不同的电源电压Vcc，来防止产生过大的电流。
参照图31，非易失性存储装置1500a与图22所示的非易失性存储装置1500相比，不同点在于，包括存储阵列网100a来取代存储阵列网100；以及包括电源端子80来取代电源端子10。
非易失性存储装置1500a与非易失性存储装置1500相比，不同点还在于，包括电压设定电路127来取代电压设定电路107；包括控制电路128来取代控制电路108；以及包括电流源130来取代电流源110。其他结构与非易失性存储装置1500相同，所以不重复详细说明。
电源端子80被连接在接地电压GND上。电源端子80从电流源130接受电流。
控制电路128包含“非”门131、132、138、以及“或非”电路133。“非”门131输出从时钟端子60输入的外部时钟Ext.CLK的反转电平的信号。“非”门132输出从控制端子70输入的外部写入信号Ext.WE的反转电平的信号。“或非”电路133输出“非”门131及132的输出信号进行逻辑“或非”运算所得的信号WE。即，如果“非”门131及132的输出信号分别是L电平，则信号WE被设定为H电平。“非”门138输出信号WE的反转电平的信号/WE。
电压设定电路127包含设在电源电压Vcc和节点NI之间的P沟道MOS晶体管137。向P沟道MOS晶体管137的栅极输入信号WE。
电流源130包含N沟道MOS晶体管134、136、P沟道MOS晶体管135、以及基准电压产生电路119。
N沟道MOS晶体管136被设在电源端子80和节点NI之间。N沟道MOS晶体管134的漏极及源极分别被连接在N沟道MOS晶体管136的栅极及接地电压GND上。P沟道MOS晶体管135的漏极及源极分别被连接在N沟道MOS晶体管134的漏极及N沟道MOS晶体管136的栅极的连接节点及基准电压产生电路119上。向N沟道MOS晶体管134及P沟道MOS晶体管135的栅极输入信号/WE。
基准电压产生电路119产生使存储阵列网100a内的写数字线WDL中流过的写入电流最佳的电压Vref。Vref一般被设定为电源电压Vcc和接地电压GND中间的电平。
在信号WE为L电平的期间，P沟道MOS晶体管137导通，但是N沟道MOS晶体管136不导通。因此，在信号WE为L电平的期间，通过电压设定电路127的工作，电流源配线LE1及L1的电压始终被预充电到电源电压Vcc。
另一方面，信号WE被设定为H电平后，P沟道MOS晶体管137截止，P沟道MOS晶体管135导通。因此，向N沟道MOS晶体管136的栅极施加了电压Vref，所以N沟道MOS晶体管136导通。其结果是，电流源配线LE1及L1的电压电平被设定为接地电压GND。
接着，说明非易失性存储装置1500a的写入电流产生之前的工作。在外部时钟Ext.CKL及外部写入信号Ext.WE中的至少一个为L电平的期间，电流源配线LE1及L1被预充电到电源电压Vcc。外部时钟Ext.CLK及外部写入信号Ext.WE分别变为H电平后，信号WE被设定为H电平。随之，电流源配线LE1及L1的电压电平从电源电压Vcc变为接地电压GND。与电流源配线LE1及L1的电压电平下降同时，从存储阵列网100a流向电流源130的电流Iw的电流量也增加。
通过以上工作，在电流源配线LE1及L1上开始产生电流Iw时，电流源配线L1及电流源配线L1#的电压电平相等，所以尽管寄生电容C3被充电，也能够防止存储阵列网100a内的行译码器50a选择出的写数字线WDL中流过过大的电流，能够防止数据的误写入。
[实施例5的变形例4]
实施例5的变形例3的非易失性存储装置1500a的结构是在数据写入前将电流源配线LE1及L1预充电到电源电压Vcc、防止数据的写入工作的结构，但是如果是预充电到电源电压Vcc，则电流源配线L1的电压电平变为接地电压GND需要花费时间，向被选存储单元写入数据的时间延迟。因此，以下说明用于防止写数字线WDL中产生过大的电流、并且加快向被选存储单元写入数据的时间的结构。具体地说，将电流源配线LE1及L1不是预充电到电源电压Vcc，而是预充电到中间电位。
参照图32，非易失性存储装置1510a与实施例5的变形例3的非易失性存储装置1500a相比，不同点在于，包括电压设定电路127a来取代电压设定电路127。
电压设定电路127a与电压设定电路127相比，在P沟道MOS晶体管137的源极上不是连接有电源电压Vcc，而是连接有中间电压Vpr。其他结构与非易失性存储装置1500相同，所以不重复详细说明。
中间电压Vpr被设定为电流源配线L1#能够使足够的写入电流流过期望的写数字线WDL的电压电平--Vw以下的电压。在本实施例中，电源电压Vcc等于电压Vw。
因此，在非易失性存储装置1510a中，在信号WE为L电平的期间，电流源配线LE1及L1的电压始终被预充电到中间电压Vpr。另一方面，信号WE被设定为H电平后，电流源配线LE1及L1的电压电平被设定为接地电压GND。
接着，说明非易失性存储装置1510a的写入电流产生之前的工作。在外部时钟Ext.CKL及外部写入信号Ext.WE中的至少一个为L电平的期间，电流源配线LE1及L1被预充电到中间电压Vpr。外部时钟Ext.CLK及外部写入信号Ext.WE分别变为H电平后，信号WE被设定为H电平。随之，电流源配线LE1及L1的电压电平从中间电压Vpr变为接地电压GND。与电流源配线LE1及L1的电压电平下降同时，从存储阵列网100a流向电流源130的电流Iw的电流量也增加。
通过以上工作，如果在数据写入前将电流源配线L1预充电到中间电压Vpr，则在数据写入时，电流源配线L1和电流源配线L1#之间的电位差产生寄生电容C3中充电的电流，但是与将电流源配线L1预充电到接地电压GND的情况相比，寄生电容C3产生的电流少。
因此，与预充电到接地电压GND时相比，能够更加防止写数字线WDL中流过过大的电流。再者，通过用中间电压Vpr对电流源配线L1进行预充电，与预充电到电源电压Vcc时相比，电流源配线L1的电压能够很快地到达接地电压GND，能够加快向被选存储单元中写入数据的时间。
[实施例5的变形例5]
接着，说明用哑数字线DDL将电流源配线L1预充电到中间电位的结构。
参照图33，非易失性存储装置1550a与图31所示的实施例5的变形例3的非易失性存储装置1500a相比，不同点在于，还包括地址端子72、内部地址产生电路150、控制端子260、以及控制电路300。
非易失性存储装置1550a与非易失性存储装置1500a相比，不同点还在于，包括存储阵列网105a来取代存储阵列网100a。
存储阵列网105a与图31所示的存储阵列网100a相比，不同点在于，在哑数字线DDL和供给中间电压Vpr的电源电压Vpr之间设有P沟道MOS晶体管RDdd；包含地址译码控制电路160a来取代行译码器50a；还包含“非”门199；以及不包含哑行译码晶体管RDd。在本结构中，各个行译码晶体管RD使用P沟道MOS晶体管。
电源电压Vpr被设定为电流源配线L1#能够使足够的写入电流流过期望的写数字线WDL的电压电平--Vw以下的电压。哑数字线DDL和电流源配线L1#电切断。其他结构与非易失性存储装置1510a相同，所以不重复详细说明。
地址译码控制电路160a与地址译码控制电路160相比，不同点只在于，单稳态脉冲产生电路170的输出端不是“非”门198，而是“非”门199。其他结构及功能与地址译码控制电路160相同。
用哑数字线DDL将电流源配线L1预充电到中间电位时内部地址产生电路150、控制电路300及地址译码控制电路160a的工作与实施例5的变形例2的非易失性存储装置1550相同，所以不重复详细说明。
因此，在实施例5的变形例5的非易失性存储装置1550a的结构中，也能够得到与实施例5的变形例2的非易失性存储装置1550同样的效果。
[实施例6]
再次参照图21，在实施例1的非易失性存储装置1000的结构中，如上所述，在电流源配线LE1及L1上分别产生寄生电容C1及C2。
此外，在非易失性存储装置1000中，为了产生写入电流而向电流源供给的电压比存储阵列网内部使用的电压大。因此，在电源接通时行译码器50激活前，即在写数字线WDL有可能已变为被选状态时，非易失性存储装置100错误地变为写入状态的情况下，在来自电流源的电流上叠加有寄生电容C2产生的电流，产生过大的电流，有可能向写数字线WDL的近旁排列的存储单元中进行数据的误写入。
为了解决上述问题，提出了将用于抑制电源变动的去耦电容配置在电源配线上。流过电流源配线的、峰值电流那样的高频电流通过该去耦电容。
参照图34，非易失性存储装置1010与图21所示的非易失性存储装置1000相比，不同点在于，还包括去耦电容600及605。其他结构与非易失性存储装置1000相同，所以不重复详细说明。
去耦电容600被电连接在电源端子10及电流源I1的连接节点和接地电压GND之间。去耦电容605被电连接在电源端子20及电流源I2的连接节点和接地电压GND之间。通过采用这种结构，电源接通时由电流源I1及I2的消耗电流产生的峰值电流由去耦电容600及605除去。由此，电流源I1及I2能够向存储阵列网100及200分别供给稳定的写入电流。
因此，实施例6的非易失性存储装置1010能够除去电源接通时的峰值电流，能够供给稳定的写入电流。
在本实施例中，采用在非易失性存储装置1000中配置去耦电容的结构，但是在非易失性存储装置1100及1200中，通过同样电连接在电源端子及电流源的连接节点和接地电压GND之间，也能得到与非易失性存储装置1010同样的效果。
[实施例6的变形例1]
参照图35，非易失性存储装置1010a与图30所示的非易失性存储装置1000a相比，不同点在于，存储阵列网100a内的1个存储阵列块MAB#还包含去耦电容610。其他结构与非易失性存储装置1000a相同，所以不重复详细说明。
去耦电容610被电连接在存储阵列块MAB#内的电流源配线L1#的一端连接的电源电压Vcc及哑行译码晶体管RDd的连接节点和接地电压GND之间。在该结构中，也能够得到与实施例6的非易失性存储装置1010同样的效果。
其中，即使存储阵列块MAB#内的结构是图17所示的存储阵列510a的结构，在电流源配线L1#上连接的电源电压Vcc及哑行译码晶体管RDd的连接节点和接地电压GND之间、电流源配线L1#上连接的电源电压Vcc及行译码晶体管RD1的连接节点和接地电压GND之间设置去耦电容，也能够得到与实施例6的非易失性存储装置1010同样的效果。
[实施例6的变形例2]
参照图36，存储阵列540b与图11所示的实施例2的变形例4的存储阵列540相比，不同点在于，还包括去耦电容620、621及622。其他结构与存储阵列540相同，所以不重复详细说明。
去耦电容620、621及622分别被电连接在电源电压Vcc和电流源I1#1、I1#2及I1#3之间的各个连接节点和接地电压GND之间。
因此，实施例6的变形例2的存储阵列540b除了具有实施例2的变形例4的存储阵列540的效果以外，能够除去电源接通时的峰值电流，能够供给稳定的写入电流。
[实施例6的变形例3]
参照图37，存储阵列540c与图20所示的实施例4的变形例4的存储阵列540a相比，不同点在于，还包括去耦电容630及631。其他结构与存储阵列540a相同，所以不重复详细说明。
去耦电容630及631分别被电连接在电源电压Vcc及电流源配线L1#的连接节点和接地电压GND之间。
因此，实施例6的变形例3的存储阵列540c除了具有实施例4的变形例4的存储阵列540a的效果以外，能够除去电源接通时的峰值电流，能够供给稳定的写入电流。
[实施例6的变形例4]
为了解决实施例6中所述的问题，在非易失性存储装置中，采用在行译码器激活后激活电流源的结构即可。
参照图38，非易失性存储装置1600与图22所示的实施例5的非易失性存储装置1500相比，不同点在于，还包括电源端子73及71、地址端子72、以及内部地址产生电路150。
非易失性存储装置1600与非易失性存储装置1500相比，不同点还在于，还包括电压检测电路159；包括控制电路158来取代控制电路108；包括电压设定电路157来取代电压设定电路107；以及包括电流源140来取代电流源110。其他结构与非易失性存储装置1500相同，所以不重复详细说明。
向电源端子73供给外部电源电压Ext.Vcc1。向电源端子71供给外部电源电压Ext.Vcc2。以下，作为一例，假设电源电压Vcc1及Vcc2分别是2.5V及1.0V。地址端子72及内部地址产生电路150已经说明过了，所以不重复详细说明。以下，将外部电源电压Ext.Vcc1及外部电源电压Ext.Vcc2也分别称为电源电压Vcc1及电源电压Vcc2。
电压检测电路159包含串联连接在电源电压Vcc1和接地电压GND之间的P沟道MOS晶体管149b及N沟道MOS晶体管149c。向P沟道MOS晶体管149b及N沟道MOS晶体管149c的栅极供给电源电压Vcc2。
控制电路158包含“非”门141、142、“或非”电路143、以及“非”门148。“非”门141由电源电压Vcc1驱动，输出从时钟端子60输入的外部时钟Ext.CLK的反转电平的信号。“非”门142由电源电压Vcc1驱动，输出从控制端子70输入的外部写入信号Ext.WE的反转电平的信号。
“或非”电路143输出从“非”门141、142及P沟道MOS晶体管149b及N沟道MOS晶体管149c的连接节点N#分别输出的信号进行逻辑“或非”运算所得的信号WE。“非”门148输出信号WE的反转电平的信号。即，如果“非”门141、142及连接节点N#的输出信号分别是L电平，则信号WE被设定为H电平。
电压设定电路157包含设在节点NI2和接地电压GND之间的N沟道MOS晶体管147。向N沟道MOS晶体管147的栅极输入信号WE的反转电平的信号。
电流源140包含P沟道MOS晶体管144、146、N沟道MOS晶体管145、以及基准电压产生电路119。P沟道MOS晶体管146被设在电源端子73和节点NI2之间。P沟道MOS晶体管144的源极及漏极分别被连接在电源电压Vcc1及P沟道MOS晶体管146的栅极上。N沟道MOS晶体管145的源极及漏极分别被连接在P沟道MOS晶体管144的漏极及P沟道MOS晶体管146的栅极的连接节点及基准电压产生电路119上。向P沟道MOS晶体管144及N沟道MOS晶体管145的栅极输入信号WE。
节点NI2与用于向存储阵列网100内的各存储阵列块MAB供给电流的电流源配线LE1相连。
基准电压产生电路119产生使存储阵列网100内的写数字线WDL中流过的写入电流最佳的电压Vref。Vref一般被设定为电源电压Vcc和接地电压GND中间的电平。
在信号WE为L电平的期间，N沟道MOS晶体管147导通，但是P沟道MOS晶体管146不导通。因此，在信号WE为L电平的期间，通过电压设定电路157的工作，电流源配线LE1及L1的电压始终被预充电到接地电压GND。
另一方面，信号WE被设定为H电平后，N沟道MOS晶体管147截止，N沟道MOS晶体管145导通。因此，向P沟道MOS晶体管146的栅极施加了电压Vref，所以P沟道MOS晶体管146导通。其结果是，电流源配线LE1及L1的电压电平被设定为电源电压Vcc1。
从电源端子71向行译码器50供给电压Vcc2。此外，向行译码器50输入从内部地址产生电路150输出的内部行地址信号IAdd。
图39是行译码器50的内部所设的地址译码电路350的电路图。其中，为了说明，图示了写数字线WDLn和行译码晶体管RDn。地址译码电路350对应于各写数字线WDL来设置。
地址译码电路350具有“与非”电路301和“非”门302。“与非”电路301由电源电压Vcc2驱动，在从内部地址产生电路150输出的构成用于选择期望的写数字线WDLn的内部行地址信号IAdd的信号X1～Xn全部被设定为H电平时，输出L电平的信号/SL。“非”门302由电源电压Vcc2驱动，输出信号/SL的反转信号--信号SL。信号SL被设定为H电平后，行译码晶体管RDn导通。
接着，为了与本实施例的非易失性存储装置1600进行比较，说明已经说明过的实施例5的非易失性存储装置1500在电源接通时错误地变为写入状态的情况下的工作。
图40是说明图22所示的实施例5的非易失性存储装置1500在电源接通时错误地变为写入状态的情况下的工作的工作波形图。其中，从外部向非易失性存储装置1500错误地同时输入了外部写入信号Ext.WE及不选择任何写数字线WDL的外部地址Ext.Add。从非易失性存储装置1500的电源端子10供给电源电压Vcc1，向行译码器50供给电源电压Vcc2。此外，外部地址信号Ext.Add在未图示的内部地址产生电路中被变换为内部行地址信号IAdd，输入到行译码器50。在图40中，LE1及L1表示电流源配线LE1及L1中流过的电流的变化。WDL表示写数字线WDL中流过的写入电流的变化。
接着，用图22、图39及图40来说明电源接通时错误地变为写入状态的情况下非易失性存储装置1500的工作。在电源接通后，在时刻t1，外部电压Ext.Vcc1开始上升。在时刻t2，向内部地址产生电路输入外部地址Ext.Add，变换为内部行地址信号IAdd。同时，外部写入信号Ext.WE也被输入到“非”门112。在时刻t3，信号WE变为H电平后，电流源配线LE1及L1的电压开始上升到Vcc1。
在时刻t4，外部电源电压Ext.Vcc2开始上升后，由电源电压Vcc2驱动的地址译码电路350内的“与非”电路301也开始激活。此时，向“与非”电路301输入了用于不选择写数字线WDL的内部行地址信号IAdd。即，“与非”电路301被激活后，输出信号/SL被设定为H电平。在未向“与非”电路301供给足够的电压的状态下，在/SL变为H电平前，从“非”门302输出的信号SL变为H电平，未选的写数字线WDL上连接的行译码晶体管RDn导通。随之，在电流源配线L1及未选的写数字线WDL中开始流过电流。因此，由于未选的写数字线WDL中流过的电流，有可能向未选的写数字线的近旁排列的存储单元进行数据的误写入。
图41是说明实施例6的变形例4的非易失性存储装置1600的电源接通时的工作的工作波形图。其中，从外部向非易失性存储装置1600错误地同时输入了外部写入信号Ext.WE及不选择任何写数字线WDL的外部地址Ext.Add。在图41中，LE1及L1表示电流源配线LE1及L1中流过的电流的变化。WDL表示写数字线WDL中流过的写入电流的变化。
接着，用图38、图39及图41来说明电源接通时的非易失性存储装置1600的工作。在电源接通后，在时刻t1，外部电压Ext.Vcc1开始上升。在时刻t2，向内部地址产生电路150输入外部地址Ext.Add，变换为内部行地址信号IAdd。同时，外部写入信号Ext.WE也被输入到“非”门142。
在时刻t3，外部电源电压Ext.Vcc2开始上升后，由电源电压Vcc2驱动的地址译码电路350内的“与非”电路301也开始激活。此时，向“与非”电路301输入了用于不选择写数字线WDL的内部行地址信号IAdd。即，“与非”电路301被激活后，输出信号/SL被设定为H电平。在来向“与非”电路301供给足够的电压的状态下，在/SL变为H电平前，从“非”门302输出的信号SL变为H电平。
在时刻t4，外部电压Ext.Vcc2达到规定电平后，电压检测电路159内的N沟道MOS晶体管149c导通，信号WE被设定为H电平。随之，电流源配线LE1及L1的电压开始上升到Vcc1。此时，“与非”电路301及“非”门302被供给电源电压Vcc2，所以正常工作，信号SL被设定为L电平。因此，未选的写数字线WDL上连接的行译码晶体管RDn不导通。因此，电流源配线L1及未选的写数字线WDL中不流过电流，所以不会向存储单元中进行数据的误写入。
如上所述，在实施例6的变形例4的非易失性存储装置1600中，即使在电源接通时错误地变为写入状态，在写数字线WDL中也不会流过无用的电流，能够防止数据的误写入。
[实施例6的变形例5]
参照图42，非易失性存储装置1600a与图38所示的实施例6的变形例4的非易失性存储装置1600相比，不同点在于，包括电源端子80来取代电源端子73；包括电压检测电路179来取代电压检测电路159；包括控制电路178来取代控制电路158；包括电压设定电路177来取代电压设定电路157；包括电流源160来取代电流源140；以及包括存储阵列网100b来取代存储阵列网100。其他结构与非易失性存储装置1600相同，所以不重复详细说明。
在存储阵列网100b内的电流源配线L1#上，连接有电源电压Vcc1。电源端子80与接地电压GND相连，接受来自电流源160的电流。
电压检测电路179包含串联连接在电源电压Vcc1和接地电压GND之间的P沟道MOS晶体管169b及N沟道MOS晶体管169c。向P沟道MOS晶体管169b及N沟道MOS晶体管169c的栅极供给电源电压Vcc2。
控制电路178包含“非”门161、162、“或非”电路163、以及“非”门168。“非”门161由电源电Vcc1驱动，输出从时钟端子60输入的外部时钟Ext.CLK的反转电平的信号。“非”门162由电源电压Vcc1驱动，输出从控制端子70输入的外部写入信号Ext.WE的反转电平的信号。
“或非”电路163输出从“非”门161、162及P沟道MOS晶体管169b及N沟道MOS晶体管169c的连接节点N#分别输出的信号进行逻辑“或非”运算所得的信号WE。即，如果“非”门161、162及连接节点N#的输出信号分别为L电平，则信号WE被设定为H电平。“非”门168输出将信号WE变为反转电平所得的信号/WE。
电压设定电路177包含设在电源电压Vcc1和节点NI2之间的P沟道MOS晶体管167。向P沟道MOS晶体管167的栅极输入信号WE。
电流源160包含N沟道MOS晶体管164、166、P沟道MOS晶体管165、以及基准电压产生电路119。N沟道MOS晶体管166被设在电源端子80和节点NI2之间。N沟道MOS晶体管164的源极及漏极分别被连接在接地电压GND及N沟道MOS晶体管166的栅极上。P沟道MOS晶体管165的漏极及源极分别被连接在N沟道MOS晶体管164的漏极及N沟道MOS晶体管166的栅极的连接节点及基准电压产生电路119上。向N沟道MOS晶体管164及P沟道MOS晶体管164的栅极输入信号/WE。
基准电压产生电路119产生使存储阵列网100b内的写数字线WDL中流过的写入电流最佳的电压Vref。Vref一般被设定为电源电压Vcc和接地电压GND中间的电平。
在信号WE为L电平的期间，P沟道MOS晶体管167导通，但是N沟道MOS晶体管166不导通。因此，在信号WE为L电平的期间，通过电压设定电路177的工作，电流源配线LE1及L1的电压始终被预充电到电源电压Vcc1。
另一方面，信号WE被设定为H电平后，P沟道MOS晶体管167截止，P沟道MOS晶体管165导通。因此，向N沟道MOS晶体管166的栅极施加了电压Vref，所以N沟道MOS晶体管166导通。其结果是，电流源配线LE1及L1的电压电平被设定为接地电压GND。
从电源端子71向行译码器50a供给电压Vcc2。此外，向行译码器50a输入从内部地址产生电路150输出的内部行地址信号IAdd。
图43是行译码器50a的内部所设的地址译码电路360的电路图。其中，为了说明，图示了写数字线WDLn和行译码晶体管RDn。地址译码电路360对应于各写数字线WDL来设置。
地址译码电路360具有“与非”电路301。“与非”电路301由电源电压Vcc2驱动，在从内部地址产生电路150输出的用于选择期望的写数字线WDLn的内部行地址信号IAdd全部被设定为H电平时，输出L电平的信号SL。信号SL被设定为L电平后，行译码晶体管RDn导通。
接着，为了与本实施例的非易失性存储装置1600a进行比较，说明已经说明过的实施例5的变形例3的非易失性存储装置1500a在电源接通时错误地变为写入状态的情况下的工作。
图44是说明实施例5的变形例3的非易失性存储装置1500a在电源接通时错误地变为写入状态的情况下的工作的工作波形图。其中，从外部向非易失性存储装置1500a错误地同时输入了外部写入信号Ext.WE及不选择任何写数字线WDL的外部地址Ext.Add。向电流源配线L1#供给电源电压Vcc1来取代电源电压Vcc。向行译码器50a供给电源电压Vcc2。此外，外部地址信号Ext.Add在未图示的内部地址产生电路中被变换为内部行地址信号IAdd，输入到行译码器50a中。在图44中，L1#表示电流源配线L1#中流过的电流的变化。WDL表示写数字线WDL中流过的写入电流的变化。
接着，用图31、图43及图44来说明电源接通时错误地变为写入状态的情况下非易失性存储装置1500a的工作。在电源接通后，在时刻t1，外部电压Ext.Vcc1开始上升。同时，电流源配线LE1及L1的电压也开始上升。在时刻t2，向内部地址产生电路输入外部地址Ext.Add，变换为内部行地址信号IAdd。同时，外部写入信号Ext.WE也被输入到“非”门132。在时刻t3，信号WE变为H电平后，电流源配线LE1及L1的电压开始下降到接地电压GND。
在时刻t3，向“与非”电路301输入了用于不选择写数字线WDL的内部行地址信号IAdd。即，“与非”电路301被激活后，输出信号SL变为H电平。在未向“与非”电路301供给足够的电压的状态下，由于信号SL是L电平，所以未选的写数字线WDL上连接的行译码晶体管RDn导通。随之，在电流源配线L1#及未选的写数字线WDL中开始流过电流。因此，由于未选的写数字线WDL中流过的电流，有可能向未选的写数字线WDL的近旁排列的存储单元进行数据的误写入。
图45是说明实施例6的变形例5的非易失性存储装置1600a的电源接通时的工作的工作波形图。其中，从外部向非易失性存储装置1600a错误地同时输入了外部写入信号Ext.WE及不选择任何写数字线WDL的外部地址Ext.Add。在图45中，L1#表示电流源配线L1#中流过的电流的变化。WDL表示写数字线WDL中流过的写入电流的变化。
接着，用图42、图43及图45来说明电源接通时的非易失性存储装置1600a的工作。在电源接通后，在时刻t1，外部电压Ext.Vcc1开始上升。同时，电流源配线LE1及L1的电压也开始上升。在时刻t2，向内部地址产生电路150输入外部地址Ext.Add，变换为内部行地址信号IAdd。同时，外部写入信号Ext.WE也被输入到“非”门162。
在时刻t3，外部电源电压Ext.Vcc2开始上升后，由电源电压Vcc2驱动的地址译码电路360内的“与非”电路301也开始激活。此时，向“与非”电路301输入了不选择写数字线WDL的内部行地址信号IAdd。即，“与非”电路301被激活后，输出信号SL被设定为H电平。在未向“与非”电路301供给足够的电压的状态下，在SL是L电平。
在时刻t4，外部电压Ext.Vcc2达到规定电平后，电压检测电路179内的P沟道MOS晶体管169c导通，信号WE被设定为H电平。随之，电流源配线LE1及L1的电压开始下降到接地电压GND。
此时，“与非”电路301被供给电源电压Vcc2，所以正常工作，信号SL被设定为H电平。因此，未选的写数字线WDL上连接的行译码晶体管RDn不导通。因此，电流源配线L1#及未选的写数字线WDL中不流过电流，所以不会向存储单元中进行数据的误写入。
如上所述，在实施例6的变形例5的非易失性存储装置1600a中，结构是电流从存储阵列网流向电流源，但是也能够得到与实施例6的变形例4同样的效果。
[实施例6的变形例6]
以下说明在用于解决实施例6所述的问题的非易失性存储装置中在行译码器激活后激活电流源的另一结构。
参照图46，非易失性存储装置1700与图38所示的实施例6的变形例4的非易失性存储装置1600相比，不同点在于，包括控制电路220来取代控制电路158。其他结构与非易失性存储装置1600相同，所以不重复详细说明。
控制电路220与控制电路158相比，不同点在于，包含单稳态脉冲产生控制电路310来取代“或非”电路143。
参照图47，单稳态脉冲产生控制电路310具有单稳态脉冲产生电路320、和“或非”电路327。
单稳态脉冲产生电路320具有串联连接的奇数个(作为一例，5个)“非”门321、322、323、324、及325、和“与非”电路326。向“非”门321输入“非”门141的输出信号。向“与非”电路326输入“非”门325的输出信号及“非”门141的输出信号，将它们进行逻辑“与非”运算所得的单稳态脉冲信号输出到“或非”电路327。单稳态脉冲产生电路320由串联连接的“非”门的数目及特性来决定输出信号维持L电平的时间。即，如果增加“非”门的数目，则输出信号维持L电平的期间延长。
“或非”电路327输出单稳态脉冲产生电路320的输出信号、“非”门142的输出信号及来自节点N#的输出信号进行逻辑“或非”运算所得的信号WE。即，“或非”电路327由来自“非”门142的L电平的输出信号、来自节点N#的L电平的信号、来自单稳态脉冲产生电路320的L电平的输出信号将信号WE设定为H电平。信号WE维持H电平的期间等于单稳态脉冲产生电路320维持L电平的期间。
再次参照图46，在信号WE为L电平的期间，N沟道MOS晶体管147导通，但是P沟道MOS晶体管146不导通。因此，在信号WE为L电平的期间，通过电压设定电路157的工作，电流源配线LE1及L1的电压始终被预充电到接地电压GND。
另一方面，信号WE被设定为H电平后，N沟道MOS晶体管147截止，N沟道MOS晶体管145导通。因此，向P沟道MOS晶体管146的栅极施加了电压Vref，所以P沟道MOS晶体管146导通。其结果是，电流源配线LE1及L1的电压电平被设定为电源电压Vcc1。
图48是说明实施例6的变形例6的非易失性存储装置1700在电源接通时错误地变为写入状态的情况下的工作的工作波形图。其中，从外部向非易失性存储装置1700错误地同时输入了外部写入信号Ext.WE及不选择任何写数字线WDL的外部地址Ext.Add。在图48中，LE1及L1表示电流源配线LE1及L1中流过的电流的变化。WDL表示写数字线WDL中流过的写入电流的变化。
接着，用图39、图46、图47及图48来说明电源接通时错误地变为写入状态的情况下非易失性存储装置1700的工作。在电源接通后，在时刻t1，外部电压Ext.Vcc1开始上升。在时刻t2，向内部地址产生电路150输入外部地址Ext.Add，变换为内部行地址信号IAdd。同时，外部写入信号Ext.WE也被输入到“非”门142。
在时刻t3，外部电源电压Ext.Vcc2开始上升后，由电源电压Vcc2驱动的地址译码电路350内的“与非”电路301也开始激活。此时，向“与非”电路301输入了用于不选择写数字线WDL的内部行地址信号IAdd。即，“与非”电路301被激活后，输出信号/SL被设定为H电平。在未向“与非”电路301供给足够的电压的状态下，在/SL变为H电平前，从“非”门302输出的信号SL变为H电平。
在时刻t4，外部电压Ext.Vcc2达到规定电平后，电压检测电路159内的N沟道MOS晶体管149c导通，在外部时钟从H电平开始下降到L电平的时刻t5，L电平的信号WE上升到H电平。信号WE维持H电平的期间由单稳态脉冲产生电路320内的“非”门的数目及特性来决定。
与信号WE变为H电平同时，电流源配线LE1及L1的电压开始上升到Vcc1。此时，“与非”电路301及“非”门302被供给电源电压Vcc2，所以正常工作，信号SL被设定为L电平。因此，未选的写数字线WDL上连接的行译码晶体管RDn不导通。其结果是，电流源配线L1及未选的写数字线WDL中不流过电流，所以不会向存储单元中进行数据的误写入。
在实施例6的变形例4的非易失性存储装置1600的结构中，在电源接通时外部电源电压Ext.Vcc2达到规定电平紧后，信号WE变为H电平。但是，在非易失性存储装置1700的结构中，在外部时钟Ext.CLK从H电平转移到L电平时，信号WE从L电平变为H电平。因此，从电源接通紧后到信号WE变为H电平的期间延长，在该期间，不会向存储单元中进行数据的误写入。
此外，在非易失性存储装置1600的结构中，随着外部时钟Ext.CLK或外部写入信号Ext.WE变为L电平，信号WE也变为L电平。但是，在非易失性存储装置1700的结构中，即使外部写入信号Ext.WE维持H电平，信号WE也通过单稳态脉冲产生电路320的工作，在规定期间经过后变为L电平。
如上所述，在实施例6的变形例6的非易失性存储装置1700中，能够得到与实施例6的变形例4同样的效果。
[实施例6的变形例7]
参照图49，非易失性存储装置1700a与图42所示的实施例6的变形例5的非易失性存储装置1600a相比，不同点在于，包括控制电路220a来取代控制电路178。其他结构与非易失性存储装置1600a相同，所以不重复详细说明。
控制电路220a与控制电路178相比，不同点在于，包含单稳态脉冲产生控制电路310来取代“或非”电路163。
在电源接通时错误地变为写入状态的情况下非易失性存储装置1700a的工作除了在第一个外部时钟Ext。CLK从H电平变为L电平时产生信号WE的单稳态脉冲以外，与实施例6的变形例5的非易失性存储装置1600a相同，所以不重复详细说明。
在实施例6的变形例5的非易失性存储装置1600a的结构中，在电源接通时外部电源电压Ext.Vcc2达到规定电平紧后，信号WE变为H电平。但是，在非易失性存储装置1700a的结构中，在外部时钟Ext.CLK从H电平转移到L电平时，信号WE从L电平变为H电平。因此，从电源接通紧后到信号WE变为H电平的期间延长，在该期间，不会向存储单元中进行数据的误写入。
此外，在非易失性存储装置1600a的结构中，随着外部时钟Ext.CLK或外部写入信号Ext.WE变为L电平，信号WE也变为L电平。但是，在非易失性存储装置1700a的结构中，即使外部写入信号Ext.WE维持H电平，信号WE也通过单稳态脉冲产生电路320的工作，在规定期间经过后变为L电平。
如上所述，在实施例6的变形例7的非易失性存储装置1700a中，能够得到与实施例6的变形例5同样的效果。
[实施例7]
以上，说明了对写数字线WDL稳定写入电流的结构、防止数据的误写入的结构、在电源接通时防止数据的误写入的结构，但是本发明也能够应用于使写入电流流过的位线。
参照图50，非易失性存储装置2000与实施例1的非易失性存储装置1000相比，不同点在于，还包括电源端子10#2、20#2、电流源I1#2、I2#2。
非易失性存储装置2000与非易失性存储装置1000相比，不同点还在于，包括存储阵列网100d及200d来取代存储阵列网100及200；分别包括电源端子10#1及电流源I1#1来取代电源端子10及电流源I1；以及分别包括电源端子20#1及电流源I2#1来取代电源端子20及电流源I2。
存储阵列网100d及200d与存储阵列网100及200同样，作为一例，分别被分割为4个存储阵列块MAB##。详细情况将在后面描述，作为一例，各个存储阵列块MAB##包含矩阵上排列的多个存储单元、地址译码器、位线、写数字线及读字线。其中，存储阵列网也可以是用1个地址译码器来选择多个存储阵列块中包含的位线、写数字线及读字线的结构。
非易失性存储装置2000与非易失性存储装置1000相比，不同点还在于，从控制电路800向电流源I1#2及I2#2分别输入电流控制信号ICNT1及ICNT2；以及从电流源I1#2及I2#2分别经电流源配线LE1a及LE2a向存储阵列网100d内的各存储阵列块MAB##及存储阵列网200d内的各存储阵列块MAB##分别供给电流。其他结构与非易失性存储装置1000相同，所以不重复详细说明。
电源端子10#1、10#2、20#1及20#2向电流源I1#1、I1#2、I2#1及I2#2分别供给电源电压Vcc。电流源I1#1及I2#1经电流源配线LE1及LE2向存储阵列网100d及200d内的各存储阵列块MAB##分别供给电流。
图51是实施例7的存储阵列块MAB##内的存储阵列700的结构的电路图。在图51中，为了便于说明，也图示了未包含在存储阵列700内的电流源I1#1及I1#2。
存储阵列700与存储阵列500相比，虽然是同样的结构，但是不是使电流流过位线/BL及BL所需的结构--电流源I1、电流源配线L1及L1#、行译码晶体管RD、哑行译码晶体管RDd、行译码器50、数据写入电流40未表记。代之以表记了电流源I1#1及I1#2。
电流源I1#1向使写入电流流过位线/BL的位线驱动器46及使写入电流流过位线BL的位线驱动器30a供给电流。电流源I1#2向使写入电流流过位线/BL的位线驱动器45a及使写入电流流过位线BL的位线驱动器30供给电流。其他结构及工作与存储阵列500相同，所以不重复详细说明。在存储阵列700中，示出了在位线/BL及BL上分别设置位线驱动器的结构，但是位线驱动器的配置并不特别限于该位置。例如，也可以在位线/BL及BL的中心附近也配置位线驱动器。
再次参照图50，电流源I1#1及I1#2按照电流控制信号ICNT1被激活。电流源I2#1及I2#2按照电流控制信号ICNT2被激活。
在向存储阵列网100d内的存储阵列块MAB##内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1#1及I1#2。另一方面，在向存储阵列网200d内的存储阵列块MAB##内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2#1及I2#2。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
即，通过将1个存储阵列网分割为2个，对应于各个存储阵列网来设置电流源，选择性地使其激活，能够将从电流源到被选存储单元的配线长度减少一半。因此，从电流源到被选存储单元的配线电阻也减少一半，所以能够降低写入电流的不一致。
如上所述，在实施例7的非易失性存储装置2000中，对位线也能够得到与实施例1的非易失性存储装置1000同样的效果。
[实施例7的变形例1]
参照图52，非易失性存储装置2100与实施例7的非易失性存储装置2000相比，不同点在于，从电流源I1#1及I1#2到存储阵列网100d内的各存储阵列块MAB##的电流源配线LE1及LE1a的配线长度分别相等，从电流源I2#1及I2#2到存储阵列网200d内的各存储阵列块MAB##的电流源配线LE2及LE2a的配线长度分别相等。其他结构及工作与非易失性存储装置2000相同，所以不重复详细说明。
因此，实施例7的变形例1的非易失性存储装置2100对位线也能够得到与实施例1的变形例的非易失性存储装置1100同样的效果。
[实施例7的变形例2]
参照图53，非易失性存储装置2200与实施例7的非易失性存储装置2000相比，不同点在于，还包括电源端子10#3、10#4、20#3及20#4、电流源I1#3、I1#4、I2#3及I2#4。
电源端子10#3、10#4、20#3及20#4向电流源I1#3、I1#4、I2#3及I2#4分别供给电源电压Vcc。电流源I1#3及I1#4经电流源配线LE1及LE1a向存储阵列网100d内的各存储阵列块MAB##分别供给电流。电流源I2#3及I2#4经电流源配线LE2及LE2a向存储阵列网200d内的各存储阵列块MAB##分别供给电流。其他结构与非易失性存储装置2000相同，所以不重复详细说明。
控制电路800按照控制信号CT向电流源I1#1、I1#2、I1#3及I1#4发送电流控制信号ICNT1。控制电路800还按照控制信号CT向电流源I2#1、I2#2、I2#3及I2#4发送电流控制信号ICNT2。
电流源I1#1、I1#2、I1#3及I1#4按照电流控制信号ICNT1被激活。电流源I2#1、I2#2、I2#3及I2#4按照电流控制信号ICNT2被激活。
在向存储阵列网100d内的存储阵列MAB##内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT1发送到电流源I1#1、I1#2、I1#3及I1#4。另一方面，在向存储阵列网200d内的存储阵列块MAB##内的存储单元中进行写入工作的情况下，控制信号CT被设定得使得控制电路800将电流控制信号ICNT2发送到电流源I2#1、I2#2、I2#3及I2#4。其中，同时作为写入对象的存储阵列块也可以不只是1个，而是多个。
因此，实施例7的变形例2的非易失性存储装置2200对位线也能够得到与实施例1的变形例2的非易失性存储装置1200同样的效果。
在本实施例中，示出了在与1个存储阵列网对应的2个电流源配线上分别连接2个电流源的结构，但是通过在各电流源配线上连接3个以上的电流源，能够使写入到存储阵列网内的各存储阵列块中的电流更稳定。此外，在本实施例中，示出了与1个存储阵列网对应的2个电流源配线上分别连接的多个电流源全部被激活的例子，但是本发明不只限于这种结构。本发明也适用于下述结构：独立于各电流源来发送来自控制电路的信号，控制电路选择性地只激活期望的电流源。
[实施例8]
图54是实施例8的存储阵列块MAB##内的存储阵列705的结构的概念图。在图54中，代表性地只示出了用于使电流流过位线的结构。此外，在图54中，为了便于说明，也图示了不包含在存储阵列705内的电流源I1#1及I1#2。
参照图54，存储阵列705包括读写控制电路210及211。在读写控制电路210及211之间，沿行方向设有连接有多个存储单元(未图示)的位线BL1～BLn。读写控制电路210及211分别经电流源配线L1a#及L0#被连接在接地电压GND上。
电流源I1#1及I1#2分别经电流源配线L0及L1a分别被连接在读写控制电路210及211中连接有位线BL1的近旁。电流源配线L1a#及L0#分别被连接在读写控制电路210及211中连接有位线BLn的近旁。
在读出时，读写控制电路210及211同时被控制，读写控制电路211输出从位线BL上连接的存储单元(未图示)读出的数据DOUT。在数据写入时，向读写控制电路211输入要向存储单元中写入的数据DIN，读写控制电路210及211同时被控制，向期望的位线上连接的存储单元中写入数据DIN。
在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#1和连接有接地电压GND的电流源配线L0#电连接。
另一方面，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#2和连接有接地电压GND的电流源配线L1a#电连接。
即，电流源配线L0上连接的电流源I1#1被配置在与电流源配线L0#上连接的接地电压GND对角的位置上。同样，电流源配线L1a上连接的电流源I1#2被配置在与电流源配线L1a#上连接的接地电压GND对角的位置上。其结果是，在数据写入时，不管选择哪个位线，从电流源到接地电压的配线长度都相等。
因此，在实施例8的存储阵列705中，对位线也能够得到与实施例2的存储阵列505同样的效果。
[实施例8的变形例1]
图55是实施例8的变形例1的存储阵列块MAB##内的存储阵列710的结构。在图55中，代表性地只示出用于使电流流过位线的结构。此外，在图55中，为了便于说明，也图示了不包含在存储阵列710内的电流源I1#1及I1#2。
参照图55，存储阵列710与实施例8的存储阵列705相比，不同点在于，电流源I1#1及I1#2分别经电流源配线L0及L1a被连接在读写控制电路210及211中连接有位线BL1及BLn的位置的中心附近；连接有接地电压GND的电流源配线L1a#1及L1a#2分别被连接在读写控制电路210中连接有位线BL1及位线BLn的近旁；以及连接有接地电压GND的电流源配线L1#1及L1#2分别被连接在读写控制电路211中连接有位线BL1及位线BLn的近旁。其他结构与存储阵列705相同，所以不重复详细说明。
在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#1和连接有接地电压GND的电流源配线L1#1及L1#2电连接。
另一方面，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#2和连接有接地电压GND的电流源配线L1a#1及L1a#2电连接。
因此，存储阵列710与存储阵列705相比，在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路211侧固定在接地电压GND上的力更强。存储阵列710与存储阵列705相比，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210侧固定在接地电压GND上的力更强。
因此，在实施例8的变形例1的存储阵列710中，对位线也能够得到与实施例2的变形例1的存储阵列510同样的效果。
[实施例8的变形例2]
参照图56，存储阵列720与图54所示的实施例8的存储阵列705相比，不同点在于，还包含电流源I1#11及I1#22、电流源配线L1a#1及L1#1。
存储阵列720与存储阵列705相比，不同点还在于，包含电流源配线L1a#2及L1#2来取代电流源配线L1a#及L0#。其他结构与存储阵列705相同，所以不重复详细说明。
电流源I1#11经电流源配线L11被电连接在读写控制电路210中连接有位线BLn的近旁。电流源I1#22经电流源配线L11a被电连接在读写控制电路211中连接有位线BLn的近旁。连接有接地电压GND的电流源配线L1a#1及L1a#2分别被电连接在读写控制电路210中连接有位线BL1及BLn的近旁。连接有GND的电流源配线L1#1及L1#2分别被电连接在读写控制电路211中连接有位线BL1及BLn的近旁。
在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#1及I1#11和连接有接地电压GND的电流源配线L1#1及L1#2电连接。
另一方面，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#2及I1#22和连接有接地电压GND的电流源配线L1a#1及L1a#2电连接。
因此，存储阵列730与存储阵列705相比，在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210侧固定在电源电压Vcc上的力更强，读写控制电路211侧固定在接地电压GND上的力更强。存储阵列720与存储阵列705相比，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路211侧固定在电源电压Vcc上的力更强，读写控制电路210侧固定在接地电压GND上的力更强。
因此，在实施例8的变形例2的存储阵列720中，对位线也能够得到与实施例2的变形例2的存储阵列520同样的效果。
[实施例8的变形例3]
参照图57，存储阵列730与图56所示的实施例8的变形例2的存储阵列720相比，不同点在于，不包含连接有接地电压GND的电流源配线L1a#1及L1a#2、连接有接地电压GND的电流源配线L1#1及L1#2。
存储阵列730与存储阵列720相比，不同点还在于，包含连接有接地电压GND的电流源配线L1a#及L0#。其他结构与存储阵列720相同，所以不重复详细说明。
连接有接地电压GND的电流源配线L1a#及L0#分别被连接在读写控制电路210及211中连接有位线BL1及BLn的位置的中心附近。
在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#1及I1#11和连接有接地电压GND的电流源配线L0#电连接。
另一方面，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#2及I1#22和连接有接地电压GND的电流源配线L1a#电连接。
因此，在存储阵列730中，与存储阵列720的结构相比，在数据写入时，从电流源到接地电压GND的路径长度因被选的位线BL的位置而不一致的程度降低了。
因此，在实施例8的变形例3的存储阵列730中，对位线也能够得到与实施例2的变形例3的存储阵列530同样的效果。
[实施例8的变形例4]
参照图58，存储阵列740与图56所示的实施例8的变形例2的存储阵列720相比，还包含电流源I1#111及I1#222。
存储阵列740与存储阵列720相比，不同点还在于，电流源I1#11经电流源配线L11不是被电连接在读写控制电路210中连接有位线BLn的近旁，而是电连接在读写控制电路210中连接有位线BL1及BLn的位置的中心附近；以及电流源I1#22经电流源配线L11a不是电连接在读写控制电路211中连接有位线BLn的近旁，而是电连接在读写控制电路211中连接有位线BL1及BLn的位置的中心附近。
存储阵列740与存储阵列720相比，不同点还在于，连接有接地电压GND的电流源配线L1a#1不是被连接在读写控制电路210中连接有位线BL1的近旁，而是被连接在读写控制电路210中连接有电流源I1#1及I1#11的位置的中心附近；以及连接有接地电压GND的电流源配线L1#1不是被连接在读写控制电路211中连接有位线BL1的近旁，而是被连接在读写控制电路211中连接有电流源I1#2及I1#22的位置的中心附近。
电流源I1#111经电流源配线L111被电连接在读写控制电路210中连接有位线BLn的近旁。电流源I1#222经电流源配线L111a被电连接在读写控制电路211中连接有位线BLn的近旁。
存储阵列740与存储阵列720相比，不同点还在于，连接有接地电压GND的电流源配线L1a#2不是被连接在读写控制电路210中连接有位线BLn的近旁，而是被连接在读写控制电路210中连接有电流源I1#11及I1#111的位置的中心附近；以及连接有接地电压GND的电流源配线L1#2不是被电连接在读写控制电路211中连接有位线BLn的近旁，而是被电连接在读写控制电路211中连接有电流源I1#22及I1#222的位置的中心附近。其他结构与存储阵列720相同，所以不重复详细说明。
在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#1、I1#11及I1#111和连接有接地电压GND的电流源配线L1#1及L1#2电连接。
另一方面，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路210及211工作，使得电流源I1#2、I1#22及I1#222和连接有接地电压GND的电流源配线L1a#1及L1a#2电连接。
因此，存储阵列740与存储阵列720相比，在使写入电流从读写控制电路210向读写控制电路211流过期望的位线BL时，读写控制电路210侧固定在电源电压Vcc上的力更强。存储阵列740与存储阵列720相比，在使写入电流从读写控制电路211向读写控制电路210流过期望的位线BL时，读写控制电路211侧固定在电源电压Vcc上的力更强。
再者，在存储阵列740中，与存储阵列720的结构相比，在数据写入时，从电流源到接地电压GND的路径长度因被选的位线BL的位置而不一致的程度降低了。
因此，在实施例8的变形例4的存储阵列740中，对位线也能够得到与实施例2的变形例4的存储阵列540同样的效果。
其中，本发明的应用并不限于包括MTJ存储单元的MRAM器件。即，本发明也同样能够应用于包括具有下述特性的存储单元的非易失性存储器：数据读出时的通过电流按照二值存储数据来变化。

Claims (15)

1.一种存储装置，包括配置有多个存储单元的存储单元阵列，该多个存储单元在数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；
上述存储单元阵列被分割为可分别独立地选择为数据写入对象的多个区域；
存储装置还包括分别对应于上述多个区域而设置的多个电流供给部；
上述多个电流供给部分别在上述多个区域中的对应的区域被选择为上述数据写入对象的情况下被激活，向上述对应的区域供给上述数据写入电流；
上述多个区域分别包含分别对应于上述多个存储单元的规定单位而配置的多个写入选择线；
从上述多个电流供给部中的对应的1个向上述多个写入选择线选择性地供给上述数据写入电流。
2.如权利要求1所述的存储装置，其特征在于，
上述多个区域分别被分割为多个块；
在上述多个块中分别配置有上述多个写入选择线的一部分；
上述存储单元阵列还包含多个电流供给线，该多个电流供给线分别对应于上述多个块来设置，与上述多个块中的对应的1个中的对应的写入选择线电连接；
各上述电流供给部包含：
至少1个电流供给电路，在数据写入时供给上述数据写入电流；和
电源配线，将对应的区域内的各上述电流供给线和上述电流供给电路电连接。
3.如权利要求2所述的存储装置，其特征在于，
上述电源配线被构成得使得上述电流供给电路和与上述电流供给电路对应的区域内的上述多个电流供给线之间的路径长度恒定。
4.如权利要求2所述的存储装置，其特征在于，
设有多个上述电流供给电路；
上述多个电流供给电路被连接在在上述电源配线上；
上述多个电流供给电路在上述多个区域中的对应的区域被选择为上述数据写入对象的情况下被激活，向与上述对应的区域内的上述各块对应的电流供给线供给上述数据写入电流。
5.如权利要求2所述的存储装置，其特征在于，
上述各块还包含接地配线，用于在上述数据写入时将向对应的上述电流供给线供给的上述数据写入电流经上述多个写入选择线中的至少1个导向接地节点；
上述电流供给电路及上述接地节点被配置得使得上述数据写入电流在上述电流供给线、与输入地址对应的上述多个存储单元中的被选存储单元所对应的写入选择线及上述接地配线上的路径长度与上述被选存储单元的位置无关，恒定。
6.一种存储装置，包括：
多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；
多个写入选择线，分别对应于上述多个存储单元的规定单位来设置；
电流供给线，与上述多个写入选择线电连接；
多个电流供给电路，在数据写入时向上述电流供给线供给上述数据写入电流；以及
接地配线，用于在上述数据写入时将向上述电流供给线供给的上述数据写入电流经上述多个写入选择线中的至少1个导向多个接地节点中的至少1个；
上述多个电流供给电路及上述多个接地节点被配置得使得上述数据写入电流在上述电流供给线、与输入地址对应的上述多个存储单元中的被选存储单元所对应的写入选择线及上述接地配线上的路径长度与上述被选存储单元的位置无关，恒定。
7.一种存储装置，包括：
多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；
多个写入选择线，分别对应于上述多个存储单元的规定单位来设置；
第1配线，与上述多个写入选择线的一端侧电连接；
第2配线，与第1电压电连接，在数据写入时与上述多个写入选择线的另一端侧中的至少1个电连接；
电流供给电路，通过在上述数据写入时被激活，将上述第1配线与第2电压电连接，而将上述数据写入电流供给到上述第1配线；以及
电压设定电路，用于在上述电流供给电路去活时，将上述第1配线和与上述第2电压不同的第3电压电连接；
上述第1及第3电压之差小于上述第1及第2电压之差。
8.如权利要求7所述的存储装置，其特征在于，
在电源接通时上述电流供给电路被激活之前，上述电压设定电路将上述第1配线和上述第3电压电连接；上述电流供给电路变为去活状态后，将上述第1配线和上述第3电压电连接。
9.如权利要求7所述的存储装置，其特征在于，
上述第3电压与上述第1电压的电压电平同等。
10.一种存储装置，包括：
多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；
多个写入选择线，分别对应于上述多个存储单元的规定单位来设置；
第1配线，与上述多个写入选择线的一端侧电连接；
第2配线，与第1电压电连接，在数据写入时与上述多个写入选择线的另一端侧中的至少1个电连接；
电流供给电路，通过在上述数据写入时被激活，将上述第1配线与第2电压电连接，而将上述数据写入电流供给到上述第1配线；
地址译码电路，用于在上述数据写入时选择应该从上述多个写入选择线接受上述数据写入电流的供给的写入选择线；以及
电压设定电路，用于在从上述数据写入开始到向上述地址译码电路选择出的上述写入选择线供给上述数据写入电流的规定期间，将上述第1配线和与上述第2电压不同的第3电压电连接；
上述第1及第3电压之差小于上述第1及第2电压之差。
11.如权利要求10所述的存储装置，其特征在于，
上述规定期间按照上述地址译码电路选择上述写入选择线所需的时间来决定。
12.如权利要求10所述的存储装置，其特征在于，
上述电压设定电路包含：
哑写入选择线，与上述多个写入选择线同样被设计及配置；和
开关，在上述规定期间，将上述第3电压和上述哑写入选择线电连接；
上述哑写入选择线与上述第1配线电连接。
13.一种存储装置，包括：
多个存储单元，其数据读出时的通过电流因按照施加的数据写入电流而写入的数据的电平而异；
多个写入选择线，分别对应于上述多个存储单元的规定单位来设置；
电流供给线，与上述多个写入选择线电连接；
电流供给电路，通过在上述数据写入时被激活，将上述电流供给线与第1电源电压电连接，而将上述数据写入电流供给到上述电流供给线；
地址译码电路，用于接受第2电源电压的供给来工作，对输入地址进行译码，在上述数据写入时选择应该从上述多个写入选择线接受上述数据写入电流的供给的写入选择线；以及
电压检测电路，用于与上述第2电源电压电连接，根据上述第2电源电压的电平来检测上述地址译码电路是否已被激活；
上述电流供给电路包含开关，用于按照上述电压检测电路的检测结果，在上述地址译码电路去活时，将上述电流供给线和上述第1电源电压电切断；
上述第1电源电压供给的电压电平比上述第2电源电压供给的电压电平高。
14.如权利要求13所述的存储装置，其特征在于，
上述电压检测电路按照上述第2电源电压是否已超过规定电平，来检测上述地址译码电路的激活及去活。
15.如权利要求13所述的存储装置，其特征在于，
上述数据写入由来自外部的控制信号来起动；
还包括：期间控制电路，用于在上述控制信号起动上述数据写入时，将上述电流供给线和上述第1电源电压电连接的期间限制在规定期间。
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