CN100505085C

CN100505085C - 多个存储单元共用存取元件的薄膜磁性体存储装置

Info

Publication number: CN100505085C
Application number: CNB031043208A
Authority: CN
Inventors: 大石司; 石川正敏
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-23
Filing date: 2003-01-30
Publication date: 2009-06-24
Anticipated expiration: 2023-01-30
Also published as: US20030218901A1; KR20030091027A; US6788571B2; JP4084084B2; JP2003346473A; CN1459791A; TWI234769B; KR100523494B1; DE10303702A1

Abstract

构成MTJ存储单元的隧道磁电阻元件(TMR)，连接在位线(BL)和搭接片(SL)之间。各存储单元列中，搭接片(SL)为同一行块内的多个隧道磁电阻元件(TMR)所共有。存取晶体管(ATR)连接在搭接片(SL)和接地电压(GND)之间，响应对应的字线(WL)导通与截止。分别在给以连接于同一搭接片的存储单元群为对象的、选择存储单元施加预定磁场的前后进行数据读出，根据对数据读出结果的比较，从选择存储单元读出存储数据。

Description

多个存储单元共用存取元件的薄膜磁性体存储装置

技术领域

本发明涉及薄膜磁性体存储装置，具体涉及设有带磁隧道结(MJT：Magnetic Tunnel Junction)存储单元的随机存储装置。

背景技术

作为可作低耗电非易失数据存储的存储装置，MRAM(MagneticRandom Memory)器件正在为人们所关注。MRAM器件是一种采用在半导体集成电路上形成的多个薄膜磁体进行非易失数据存储的、可对各薄膜磁性体进行随机存取的存储装置。

特别是，近年发表的文献表明，通过以利用磁隧道结的薄膜磁体作为存储单元，MRAM器件的性能有了飞跃发展。设有含磁隧道结的薄膜磁体的存储单元的MRAM器件公开于如下技术文献：“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A 10nsRead and Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.)，以及“基于磁隧道结单元的非易失RAM”(“Nonvolatile RAM based on Magnetic Tunnel JunctionElements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.)

图22是含磁隧道结的存储单元(以下简称为“MTJ存储单元”)的结构示意图。

参照图22，MTJ存储单元包含：电阻按照磁写入的存储数据的数据电平变化的隧道磁电阻元件TMR和存取晶体管ATR。存取晶体管ATR位于位线BL和接地电压线GL之间，跟隧道磁电阻元件TMR串联连接。一般采用场效应晶体管作为存取晶体管ATR。

为MTJ存储单元设有：用以在数据写入与数据读出时分别流过数据写入电流与数据读出电流的位线BL，数据写入时流过数据写入电流的写入位线WDL，用以指令数据读出的字线WL，以及数据读出时将隧道磁电阻元件TMR下拉至接地电压GND的接地电压线GL。

数据读出时，响应存取晶体管ATR的导通，隧道磁电阻元件TMR被电气连接于接地电压线GL(接地电压GND)与位线BL之间。

图23是说明对MTJ存储单元进行数据写入动作的示意图。

参照图23，隧道磁电阻元件TMR中有：具有固定磁化方向的磁性体层(以下简称为“固定磁化层”)FL和按照数据写入电流产生的数据写入磁场方向被磁化的磁性体层(以下简称为“自由磁化层”)VL。在固定磁化层FL和自由磁化层VL之间，设有以绝缘体膜形成的隧道阻挡层TB。自由磁化层VL，按照写入存储数据的电平，跟固定磁化层FL同向或反向地被磁化。

隧道磁电阻元件TMR的电阻，随固定磁化层FL和自由磁化层VL之间的磁化方向的相对关系而变化。具体而言，固定磁化层FL磁化方向和自由磁化层VL磁化方向一致时的电阻，小于二者磁化方向相反时的电阻。

数据写入时，字线WL被去激活，且存取晶体管ATR被截止。在该状态下，用以磁化自由磁化层VL的数据写入电流，分别在位线BL和写入位线WDL中按写入数据电平确定的方向流动。换言之，自由磁化层VL的磁化方向由分别流过位线BL和写入位线WDL的数据写入电流的方向决定。

图24是说明数据写入电流和自由磁化层VL的磁化之间的关系的示意图。

参照图24，横轴H(EA)表示隧道磁电阻元件TMR内自由磁化层VL中在易磁化轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用于难磁化轴(HA：Hard Axis)方向的磁场。磁场H(EA)和H(HA)分别对应于分别流过位线BL和写入位线WDL的电流所产生的两个磁场中的一个与另一个。

在MTJ存储单元中，固定磁化层FL的固定磁化方向在自由磁化层VL的易磁化轴方向上；自由磁化层VL基于存储数据的电平(“1”和“0”)沿易磁化轴方向跟固定磁化层FL平行或反向平行地被磁化。对应于自由磁化层VL的两个磁化方向，MTJ存储单元可以存储1位数据(“1”和“0”)。

自由磁化层VL的磁化方向，只在施加的磁场H(EA)和H(HA)之和位于图中所示的星形特性曲线的外侧区域的场合才能够重新改写。换言之，施加的数据写入磁场相当于星形特性曲线的内侧区域的强度时，自由磁化层VL的磁化方向不发生改变。

如星形特性曲线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可以降低使沿易磁化轴的磁化方向变化所必要的磁化阈值。

为了改写MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向，在写入位线WDL和位线BL中必须流过预定电平以上的数据写入电流。由此，按照沿易磁化轴(EA)数据写入磁场的方向，隧道磁电阻元件TMR中的自由磁化层VL在跟固定磁化层FL平行或相反(反平行)的方向磁化。一经写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，将一直不丢失地保持到进行新的数据写入时为止。

图25是说明从MTJ存储单元读出数据的示意图。

参照图25，数据读出时，存取晶体管ATR响应字线WL的激活而导通。于是，隧道磁电阻元件TMR在下拉至接地电压GND的状态跟位线BL电气连接。

在该状态下，如位线BL被上拉至预定电压，在包含位线BL和隧道磁电阻元件TMR的电流通路中，流过跟隧道磁电阻元件TMR的电阻对应的，也就是跟MTJ存储单元的存储数据的电平对应的存储单元电流Icell。例如，通过将该存储单元电流Icell和预定的基准电流比较，就可从MTJ存储单元读出存储数据。

这样，隧道磁电阻元件TMR，可由施加的数据写入磁场来改写磁化方向，从而相应地改变其电阻；因此，通过在隧道磁电阻元件TMR的电阻Rmax和Rmin跟存储数据的电平(“1”和“0”)之间建立对应关系，可以实现非易失数据存储。

再有，即使数据读出时，数据读出电流流入隧道磁电阻元件TMR，数据读出电流Is，一般设定在比上述数据写入电流小1～2个位数左右。因此，数据读出时因数据读出电流Is的影响，而使MTJ存储单元的存储数据被错误改写的可能性很小。

图26是半导体基片上制作的MTJ存储单元的结构图。

参照图26，半导体主基片SUB上形成的存取晶体管ATR，包含n型区源/漏区310与320，以及栅区330。源/漏区310，经由接触孔341中形成的金属膜和接地电压线GL电气连接。

写入位线WDL，在设于接地电压线GL的上层的金属布线层上形成。隧道磁电阻元件TMR，设置在写入位线WDL的上层侧。隧道磁电阻元件TMR，经由搭接片SL和形成于接触孔340的金属膜，跟存取晶体管ATR的源/漏区320电气连接。搭接片SL由导电物质形成，其设置目的是将隧道磁电阻元件TMR和存取晶体管ATR电气连接。

位线BL设置在隧道磁电阻元件TMR的上层侧，和隧道磁电阻元件TMR电气连接。如已说明，数据写入时，需要在位线BL与写入位线WDL中通过数据写入电流。另一方面，数据读出时，例如通过将字线WL激活至高电压状态，存取晶体管ATR被导通。由此，经由存取晶体管ATR被下拉至接地电压GND的隧道磁电阻元件跟位线BL电气连接。

通过数据写入电流与数据读出电流的位线BL和通过数据写入电流的写入位线WDL，均由金属布线层构成。另一方面，字线WL，由于是为了抑制存取晶体管ATR的栅电压而设，不需要主动、积极地通过电流。因此，从提高集成度的观点考虑，字线WL可以不另设置单独的金属布线层，而一般跟栅极330在同一布线层中由多晶硅层或多晶硅硅化物(polyside)层形成。

但是，如图26所示，需要避开写入位线WDL设置为了对MTJ存储单元进行数据读出而电气连接隧道磁电阻元件TMR和存取晶体管ATR的搭接片SL和接触孔340。因此，在形成由多个MTJ存储单元集成的MRAM器件时，因集成密度受到布局的制约，从而使阵列面积增大。

发明内容

本发明旨在提供一种可减小MTJ存储单元集成设置的存储阵列面积的薄膜磁性体存储装置。

概要地说，本发明是一种薄膜磁性体存储装置，其中设有：多个存储单元、多条第一信号线与多条第二信号线。多个存储单元成行列状布置，沿行方向被分割为多个行块(row block)。各存储单元包含按照磁写入的存储数据改变电阻的隧道磁电阻元件。多条第一信号线，分别对应于存储单元列沿列方向布置。多条第二信号线，在各存储单元列中分别对应于行块布置。各隧道磁电阻元件，分别电气连接于多条第一与第二信号线中与之对应的一条第一信号线和一条第二信号线之间。

因此，本发明的优点在于：可以在每条第二信号线上设置用以在存储单元和存取晶体管等的其他元件之间实现电气连接的、布局制约严格的接触孔，而无须在各存储单元上设置。结果，可以减小存储阵列的面积。

薄膜磁性体存储装置最好设有多条字线和多个存取晶体管。多条字线，分别对应于行块沿行方向布置，根据数据读出时的行选择结果有选择地被激活。多个存取晶体管，分别对应于多条第二信号线布置。各存取晶体管，电气连接于多条第二信号线中之对应的一个和固定电压之间，在对应的字线被激活时导通。

由此，由于多个存储单元可共用一个存取晶体管，可以减少存取晶体管的设置数。因此，可以进一步缩小存储阵列的面积。

最好，每个行块有L个(L：不小于2的整数)存储单元行。在一次数据读出动作内至少被设定一次的预定期间，与选择为存取对象的选择存储单元对应的第二信号线和第一电压连接。薄膜磁性体存储装置还设有：在各预定期间跟与选择存储单元对应的第一信号线电气连接的数据线，在各预定期间将数据线跟第二电压连接的读出电流供给电路，以及用以产生对应于选择存储单元存储数据的读出数据的数据读出电路。数据读出电路包括第一电压保持部分和电压比较部分；前者将对应于具有和选择存储单元一次数据读出动作前实质上相同的磁化方向的第一状态而设的预定期间的数据线电压保持在第一内部节点上；后者根据两个电压之差产生读出数据，这两个电压是：在施加预定磁场后，按照存储单元的磁化方向从第一状态变化而成的第二状态而设置的预定期间的数据线电压和第一内部节点的电压。

由此，通过存取和同一第二信号线连接的L个存储单元，可以将L个存储单元中的一个存储单元的存储数据抽出而读出。进而，由于通过不采用基准单元的自参照方式进行数据读出，可以基于通过包含同一存储单元群与数据线等的同一数据读出路径获得的电压之间的比较进行数据读出。因此，可以回避起因于构成数据读出路径的各电路的制造偏差的偏移等的影响，可以提高数据读出动作的精度。

附图说明

图1是表示本发明实施例的MRAM器件的整体结构的简略框图。

图2是详细表示一例依据实施例1的存储阵列结构的电路图。

图3是表示依据实施例1的存储阵列中的MTJ存储单元的布局示例的图。

图4是说明通过共用存取晶体管ATR使存储阵列面积缩小的效果的表。

图5是表示依据实施例1的对存储阵列进行数据读出与数据写入动作的电路群之结构的电路图。

图6是说明依据实施例1的对存储阵列进行一次数据读出动作的流程图。

图7是说明初次数据读出动作时读出/写入控制电路之动作的电路图。

图8是说明预定写入动作1中读出/写入控制电路之动作的电路图。

图9是说明预定读出动作1中读出/写入控制电路之动作的电路图。

图10是说明预定写入动作2中读出/写入控制电路之动作的电路图。

图11是说明预定读出动作2中读出/写入控制电路之动作的电路图。

图12是说明数据再写入动作中读出/写入控制电路之动作的电路图。

图13是说明依据实施例1的对存储阵列的数据读出动作的动作波形图。

图14是说明依据实施例1之变形例的一次数据读出动作的流程图。

图15是表示依据实施例2的数据读出动作之原理的示意图。

图16是表示图15所示各状态下隧道磁电阻元件磁化方向的示意图。

图17是说明依据实施例2的读出/写入控制电路之结构的电路图。

图18是说明依据实施例2的数据读出动作的动作波形图。

图19是说明依据实施例2的读出/写入控制电路之结构的电路图。

图20是详细表示一例依据实施例3的存储阵列之结构的电路图。

图21是说明依据实施例3的存储阵列中的MTJ存储单元之布局的示图。

图22是表示MTJ存储单元之结构的示意图。

图23是说明对MTJ存储单元的数据写入动作的示意图。

图24是说明数据写入电流和自由磁化层VL的磁化之间关系的示意图。

图25是说明从MTJ存储单元进行数据读出的示意图。

图26是在半导体基片上制作的MTJ存储单元的结构图。

具体实施方式

以下，参照附图就本发明的实施例作详细说明。再有，图中相同的符号表示同一或相当的部分。

实施例1

参照图1，依据本发明实施例的MRAM器件1，响应来自外部的控制信号CMD和地址信号ADD进行随机存取，执行输入数据DIN的写入和输出数据DOUT的读出。

MRAM器件1中有：响应控制信号CMD控制MRAM器件1的整体动作的控制电路5；以及包含行列状设置的MTJ存储单元MC的存储阵列10。

如后文清晰说明的那样，本发明的实施例中，由于采用由多个隧道磁电阻元件TMR共用存取晶体管ATR的结构，存储阵列10中，多个隧道磁电阻元件TMR均具有MTJ存储单元MC的功能。因此，存储阵列10中行列状布置的多个隧道磁电阻元件TMR的行与列，也分别称为存储单元行与存储单元列。

隧道磁电阻元件TMR的结构与数据存储原理，跟图22～图25中说明的相同，因此不再作详细说明。各隧道磁电阻元件TMR将H电平(“1”)与L电平(“0”)之一作为存储数据加以存储，电阻值根据存储数据的电平改变。

图1中所示的设置包括：代表性地表示的一个MTJ存储单元MC(隧道磁电阻元件TMR)，与之对应的字线WL，写入位线WDL，以及位线BL。字线WL和写入位线WDL沿行方向布置。位线BL沿列方向布置。

数据写入时，行方向和列方向的数据写入电流分别流过：对应于选择存储单元的存储单元行(以下也称选择行)的写入位线WDL和对应于选择存储单元的存储单元列(以下也称选择列)的位线BL。并且，数据读出时，对应于选择存储单元的字线WL被激活，数据读出电流通过选择存储单元与位线BL。

关于存储阵列10中MTJ存储单元与上述的信号线群的布置，将在后文详细说明。再有，信号、信号线与数据等二值的高电压状态(电源电压Vcc)与低电压状态(固定电压Vss/接地电压GND)，在下文中分别称为“H电平”与“L电平”。

MRAM器件1中还设有：对地址信号表示的行地址RA解码、在存储阵列10中执行行选择的行选择电路20，对地址信号ADD表示的列地址CA解码、在存储阵列10中执行列选择的列选择电路25，以及读出/写入控制电路30与35。

读出/写入控制电路30与35是，数据写入时让数据写入电流流入位线BL的电路，数据读出时让数据读出电流流入位线BL的电路，以及数据读出时产生输出数据DOUT的电路的总称。并且，各写入位线WDL，跨过存储阵列10在与行选择电路20对侧的区域跟接地电压GND连接。

参照图2，存储阵列10中行列状布置的多个MTJ存储单元MC(隧道磁电阻元件TMR)，沿行方向分割为多个行块RB(1)～RB(M)(M：不小于2的整数)。各行块RB(1)～RB(M)分别有L个(L：不小于2的整数)存储单元行。图2中给出的例子是，L＝4时的结构。再有，下文也将行块RB(1)～RB(M)简单总称为行块RB。

各存储单元列中设有，分别对应于行块RB(1)～RB(M)、作为沿列方向的信号线设置的搭接片SL。另外，对应于各搭接片SL，布置存取晶体管ATR。也就是，各存储列中，分别对应于M个行组(rowgroup)设置M个存取晶体管ATR与M个搭接片SL。

各存储单元列中，属于同一行块的4个(L个)隧道磁电阻元件TMR和同一搭接片SL连接。也就是，各搭接片SL与存取晶体管ATR，在同一存储单元列中，为对应于同一行块的L个隧道磁电阻元件TMR所共用。

另外，分别对应于行块RB(1)～RB(M)，布置多条字线WL(1)～WL(M)。对应于同一行块的多个存取晶体管ATR的各栅极，跟对应的字线连接。例如，如图2所示，对应于行块RB(1)的存取晶体管ATR的各栅极跟共用字线WL(1)连接。各存取晶体管ATR，电气连接于对应的搭接片SL和固定电压Vss(例如接地电压GND)之间。再有，以下将字线WL(1)～WL(M)总称为字线WL。

并且，位线BL分别对应于存储单元列沿列方向布置；写入位线WDL分别对应于存储单元行沿行方向布置。

在数据读出时，行选择电路20按照行选择结果有选择地激活字线WL(1)～WL(M)中对应于选择存储单元的一条。通过激活字线WL，与选择存储单元连接的搭接片(以下称“选择搭接片”)跟固定电压Vss连接。其结果，跟含有选择存储单元的该选择搭接片连接的L个隧道磁电阻元件TMR(以下称“选择存储单元群”)，连接于对应的位线BL和固定电压Vss之间。

因此，数据读出时，选择列的位线BL中通过与整个选择存储单元群的电阻对应的数据读出电流Is。后文将对此作详细说明，依据本发明实施例的MRAM器件中的数据读出，可以用不设置基准单元的所谓“自参照读出”方式进行，也就是测知该选择存储单元群所包含的一个选择存储单元的通过电流(电阻)，基于通过该选择存储单元群的数据读出电流Is进行数据读出。

数据写入时，行选择电路20跟电源电压Vcc连接，以按照行选择结果激活被选择的写入位线WDL。由此，被激活的写入位线WDL两端分别跟电源电压Vcc和固定电压Vss连接。因此，行方向的数据写入电流Ip可以流过被激活的写入位线WDL。行方向的数据写入电流Ip，具有跟写入数据的电平无关地在固定流向。

另一方面，行选择电路20，将非选择的写入位线WDL维持在固定电压Vss上。由此，非选择的写入位线WDL中没有行方向的数据写入电流Ip流过。数据写入时，选择列的位线BL中，在由写入数据确定的方向上流过数据写入电流+Iw或-Iw；下文将对此作详细说明。

结果，对隧道磁电阻元件TMR进行磁的数据写入，与该元件对应的写入位线WDL与位线BL中流过数据写入电流。

接着，就存储阵列的布局进行说明。

图3是表示依据实施例1的存储阵列中的MTJ存储单元的布局示例的图。图3的中央部分，是两个行块邻接部分的4个列的存储单元的平面图。

参照该平面图，分别对应于存储单元行的写入位线WDL沿行方向布置，分别对应于存储单元列的位线BL沿列方向布置。

分别对应于图3中画了阴影线的位线BL和写入位线WDL的交点，设置充当MTJ存储单元的隧道磁电阻元件TMR。各存储单元列中，设置为4个(L个)隧道磁电阻元件TMR所共用的搭接片SL。

图3中还示出了子阵列SA的平面图上的P-Q截面图与R-S截面图。

参照P-Q截面图，存取晶体管ATR的源/漏极区域310，经由接触孔(未作图示)跟固定电压Vss(接地电压GND)连接。源/漏极区域320，经由接触孔340跟对应的搭接片SL连接。在存取晶体管ATR的栅极区330，在行方向延续地设置字线WL。并且，在字线WL与搭接片SL之间的中间层，在行方向延续地设置写入位线WDL。

并且，在图3的R-S截面图中，表示了与写入位线WDL对应的截面图。再有，在该R-S截面图中，只示出了写入位线WDL上层一侧的情况。

写入位线WDL中流过将数据写入隧道磁电阻元件TMR的数据写入电流，因此它被设置在隧道磁电阻元件TMR的正下方。从而，在写入位线WDL的上层，设置电气连接于搭接片SL与位线BL之间的隧道磁阻元件TMR。再有，如上所述，同一行组内在列方向邻接的多个隧道磁电阻元件TMR跟共用的搭接片SL连接。

如此，通过多个隧道磁电阻元件共用搭接片SL的结构，可以减少存取晶体管ATR的设置数，从而可以缩小存储阵列的面积。

参照图4，用F表示以最小的布线宽度表示的最小设计单位，一个隧道磁电阻元件TMR的面积，通常为4～8F²左右。图4中，假设一个隧道磁电阻元件TMR的面积为4F²。

并且，设随存取晶体管ATR的设置而增加的面积为αF²。图22所示的在各存储单元设置存取晶体管ATR；也就是，连接于同一搭接片的存储单元数为1的结构中，每个MTJ存储单元的有效存储单元尺寸为(4+α)F²。

与以上形成对照，在依据本发明的实施例的存储阵列结构中，如连接于同一搭接片的存储单元数为M，则可以将每个MTJ存储单元的有效存储单元尺寸抑制于(4+α/M)F²。其结果，可以抑制因存取晶体管ATR而使面积增大，减小MTJ存储单元集成的存储阵列的面积。

另外，如图3所示，不需要设置对应各隧道磁电阻元件TMR的、用以在存取晶体管ATR与隧道磁电阻元件TMR之间进行电气连接的接触孔340。结果，跟在各隧道磁电阻元件TMR处设置存取晶体管ATR的结构相比，可以缩小隧道磁电阻元件TMR的行方向设置间距与列方向设置间距，基于这点，可以缩小存储阵列的面积。

接着，就依据实施例1的对存储阵列的数据写入与数据读出动作进行详细说明。

参照图5，如已说明，隧道磁电阻元件TMR具有对应于磁化方向的电阻。也就是，数据读出前各MTJ存储单元中隧道磁电阻元件TMR为了存储H电平(“1”)或L电平(“0”)的数据，被沿预定方向磁化，以将其电阻设定在Rmax或Rmin上。各隧道磁电阻元件TMR被连接在与之对应的位线BL和搭接片SL之间。

各搭接片SL，经由对应的存取晶体管ATR，跟电压线GL连接。电压线GL用来传输固定电压Vss(接地电压GND)。由此，在对应的字线WL被激活至H电平的选择行块中，各隧道磁电阻元件TMR电气连接于固定电压Vss和对应的位线BL之间。

接着，就存储阵列10中执行行选择的行选择电路20的电路结构进行说明。

行选择电路20中设有：对应各存储单元行设置的晶体管开关80、90和对应各行组设置的晶体管开关85、95。例如，各晶体管开关80、85、90、95可以由N沟道MOS晶体管构成。晶体管开关80、90基于表示对应的存储单元行的解码结果的解码信号Rd，控制对应的写入位线WDL的激活。晶体管开关85、95基于表示对应的行组的解码结果的解码信号Rd#，控制对应的字线WL的激活。

解码信号Rd与Rd#，通过解码电路(未作图示)获得，在对应的存储单元行与行组包含选择存储单元的场合，它们分别被设定于H电平(电源电压Vcc)。也就是，对应于选择存储单元的解码信号Rd与Rd#被设定于H电平(电源电压Vcc)，而其余的解码信号Rd与Rd#被设定于L电平(固定电压Vss/接地电压GND)。解码信号Rd与Rd#分别被传送至节点Nd与Nd#。各节点Nd与Nd#的电平，至少在一次数据读出动作与一次数据写入动作期间被保持。

晶体管开关80设在节点Nd与写入位线WDL的一端之间，晶体管开关90设在写入位线WDL的另一端与固定电压Vss之间。晶体管开关80的栅极上，加有控制信号WE。晶体管开关90，因其栅极上加有电源电压Vcc，被始终保持在导通状态。

因此，响应控制信号WE的激活(H电平)，在对应的解码信号Rd被设定于H电平的写入位线WDL中，在从晶体管开关80至90的预定方向上流过数据写入电流Ip。另一方面，在对应的解码信号Rd被设定于L电平的写入位线WDL中，由于其两端被设定于固定电压Vss(接地电压GND)，即使在控制信号WE被激活期间，也没有数据写入电流流过。

晶体管开关85设在节点Nd#和字线WL的一端之间；晶体管开关95设在字线WL的另一端和固定电压Vss(接地电压GND)之间。晶体管开关85的栅极上加有控制信号RE，晶体管开关95的栅极上加有控制信号RE的反相信号/RE。

因此，响应控制信号RE的激活(H电平)，各晶体管开关95被截止，各字线WL跟固定电压Vss(接地电压GND)隔离。另外，晶体管开关85响应控制信号RE而被导通，并根据节点Nd的电压即对应于行块的解码信号Rd#激活(H电平)对应的字线WL。

响应以上的激活，由于对应于选择行块的存取晶体管ATR的导通，L个隧道磁电阻元件TMR(选择存储单元群)经由搭接片SL并联连接于位线BL与固定电压Vss之间。另一方面，在对应的解码信号Rd#被设定于L电平的行块中，由于对应的字线WL被去激活(L电平)，存取晶体管ATR被保持截止状态。如此，执行存储阵列10上的行选择动作。

对应各字线WL与各写入位线DWL设置同样的结构。再有，如图5所示，在每个存储单元行与每个行块处锯齿状地交互设置晶体管开关80、85、90、95，可以以小面积高效率地构成行选择电路20。

读出/写入控制电路30进一步包括：写入驱动器控制电路150和开关电路160。写入驱动器控制电路150响应来自控制电路5的动作指令，按照传达给节点N4的写入数据WD与列选择电路25的列选择结果，为每个存储单元列设定写入控制信号WDTa、WDTb。如后文详细说明的那样，写入驱动器控制电路150，除数据写入动作时以外，即使在数据读出动作时，也以预定的定时进行对选择存储单元的数据写入。

开关电路160，有选择地将节点Nr与Nw中的一个跟节点N4连接。在正常数据写入动作时，开关电路160将从输入缓冲器175传送输入数据DIN的节点Nw跟节点N4连接。

读出/写入控制电路30还包括在每个存储单元列设置的写入驱动器WDVb。同样地，读出/写入控制电路35包括在每个存储单元列设置的写入驱动器WDVa。数据写入时，各存储单元列中，写入驱动器WDVa，按照对应的写入控制信号WDTa用电源电压Vcc或固定电压Vss(接地电压GND)，驱动对应的位线BL的一端。同样地，写入驱动器WDVb，按照对应的写入控制信号WDTb用电源电压Vcc或固定电压Vss(接地电压GND)驱动对应的位线BL的另一端。

数据写入时，对应于选择列的写入控制信号WDTa和WDTb，按照写入数据WD的电平，被分别设定在H电平和L电平中的一个和另一个上。例如，写入H电平(“1”)的数据时，为了沿从写入驱动器WDVa到WDVb的方向流动数据写入电流+Iw，写入控制信号WDTa被设定于H电平，WDTb被设定于L电平。相反地，写入L电平(“0”)的数据时，为了沿从写入驱动器WDVb到WDVa的方向流动数据写入电流-Iw，写入控制信号WDTb被设定于H电平，WDTa被设定于L电平。以下，将不同方向的数据写入电流+Iw与-Iw总称为数据写入电流±Iw。

在非选择列中，写入控制信号WDTa与WDTb各自被设定在L电平上。并且，在数据写入动作以外的时间，各写入驱动器WDVa、WDVb将对应的位线设于浮动状态。

在其对应的写入位线WDL与位线BL中分别流入数据写入电流Ip与±Iw的隧道磁电阻元件TMR中，以磁方式写入由数据写入电流±Iw的方向确定的写入数据。

对应各存储单元列的位线BL设置同样的结构。再有，图5的结构中，也可将写入驱动器WDVa与WDVb的驱动电压设于固定电压Vss(接地电压GND)与电源电压Vcc以外的电压上。

接着，就存储阵列10的数据读出动作进行说明。

读出/写入控制电路30还包括：传送与选择存储单元电阻对应的电压的数据线DIO，以及设于数据线DIO与各位线BL之间的读出选择栅RSG。在读出选择栅RSG的栅极上，连接表示对应的存储单元列的选择状态的读出列选择线RCSL。在对应的存储单元列被选择时，各读出列选择线RCSL被激活至H电平。对应各存储单元列设置同样的结构。也就是，数据线DIO为存储阵列10上的多条位线所共有。

通过这样的结构，选择存储单元群在数据读出时经由选择列的位线BL与对应的读出选择栅RSG跟数据线DIO电气连接。

读出/写入控制电路30还包括：数据读出电路100和数据读出电流供给电路105。

数据读出电流供给电路105，设有电气连接于电源电压Vcc与数据线DIO之间的电流供给晶体管107。电流供给晶体管107，由接受控制信号/RE(数据读出时激活至L电平)的P沟道MOS晶体管构成。电流供给晶体管107，在数据读出时，通过将数据线DIO跟电源电压Vcc连接使数据读出电流Is生成。

数据读出电流Is的通路是：数据线DIO～选择列的读出选择栅RSG～选择列的位线BL～选择存储单元群(隧道磁电阻元件TMR)～存取晶体管ATR～电压线GL(固定电压Vss)。对应于该电流，在数据线DIO上生成对应于含选择存储单元的选择存储单元群的电阻的电压。

数据读出电路100还包括：开关电路110，电压保持电容111～113，读出放大器120、125、130，以及闩锁电路140。

在一次数据读出动作中，开关电路110依次选择节点N1～N3中的一个跟数据线DIO连接。电压保持电容111～113为分别保持节点N1～N3的电压而设置。

读出放大器120，将节点N1与N2之间的电压差放大并输出。读出放大器125，将节点N1与N3之间的电压差放大并输出。读出放大器130，将读出放大器120与125各自的输出之间的电压差放大并输出。闩锁电路140，在预定的定时将读出放大器130的输出电压闩锁，将具有对应于选择存储单元的存储数据的电平的读出数据RD输出至节点Nr上。

输出至节点Nr的读出数据RD，经由输出缓冲器170作为数据输出端子4a的输出数据DOUT输出。另一方面，给数据输入端子4b的输入数据DIN，经由缓冲器175传送至节点Nw。

如已说明的那样，在正常数据写入动作时，开关电路160将节点Nw连接于节点N4。另一方面，数据读出动作时，按照来自控制电路5的指令，开关电路160使节点Nr和节点N4电气连接，以将读出数据RD再次写入选择存储单元。

接着，详细说明依据实施例1的、用具有上述结构的读出/写入控制电路进行的数据读出动作。

参照图6，在依据实施例1的结构中开始一次数据读出动作时(步骤S100)，首先是初始数据读出动作，在选择存储单元的磁化方向跟数据读出动作前相同的状态中，也就是在选择存储单元保持原来应被读出的存储数据的状态中执行数据读出。初始数据读出动作时的数据线DIO的电压(以下也简称为“数据线电压”)，被传送并保持在节点N1上(步骤S110)。

接着是预定写入动作1，就是向选择存储单元写入预定电平(例如“1”)的数据。也就是，选择存储单元被施加用以将预定电平的数据写入的数据写入磁场(步骤S120)。然后，再进行预定读出动作1，就是以在选择存储单元被写入了该预定电平(“1”)的数据的状态下的、以选择存储单元群为对象的数据读出。这时的数据线电压被保持在节点N2上(步骤S130)。

之后是预定写入动作2，就是向选择存储单元写入跟预定写入动作1不同电平(例如“0”)的数据。也就是，选择存储单元被施加用以写入这种电平的数据的数据写入磁场(步骤S140)。然后，再进行预定读出动作2，就是以在选择存储单元被写入了该“0”数据的状态下的、以选择存储单元群为对象的数据读出。这时的数据线电压被保持在节点N3上(步骤S150)。

在预定读出动作1和预定读出动作2中，前面的预定写入动作1或预定写入动作2中强制的写入数据电平跟选择存储单元的存储数据相一致时，数据线电压成为和初始数据读出时相同的电平。另一方面，前面的预定写入动作1或预定写入动作2中强制地写入跟选择存储单元的存储数据不同电平的数据时，在后续的预定读出动作1或预定读出动作2中，数据线电压和初始数据读出时相比上升或下降。

从初始数据读出动作到预定读出动作2结束时，节点N1～N3上分别保持初始数据读出动作、预定读出动作1和预定读出动作2中的线电压。在此状态下，基于节点N1～N3的电压比较，确定表示来自选择存储单元的存储数据的读出数据RD(步骤S160)。数据线电压表示的电平不仅对应于选择存储单元而且对应于整个选择存储单元群，但是，通过上述的三个读出动作之间的数据线电压的比较，就可以将选择存储单元的存储数据抽出而测得。

另外，读出数据RD确定后，将读出数据RD再写入选择存储单元(步骤S170)。由此，在读出动作顺序内接受了预定的数据写入的选择存储单元，可以再现其存储数据，再现数据读出前的状态。

参照图7，在一次数据读出动作期间，对应于选择行的解码信号Rd和对应于选择行块的解码信号Rd#被维持在H电平上。在初始数据读出动作中，控制信号RE被设定于H电平，控制信号WE被设定于L电平。另外，图中加有斜线的MTJ存储单元是成为存取对象的选择存储单元时，对应的字线WL与读出列选择线RCSL被激活至H电平。响应该激活，对应的读出选择栅RSG与选择存储单元的存取晶体管ATR导通，数据读出电流Is通过相当于并联连接在对应的位线BL与搭接片SL之间的选择存储单元群的多个隧道磁电阻元件TMR。

由此，数据线DIO中发生的电压，对应于选择存储单元保持原来存储数据的状态下的选择存储单元群的存储数据。初始数据读出动作时，开关电路110将数据线DIO连接于节点N1。节点N1的电压，由电压保持电容器111保持。

参照图8，预定写入动作1中，控制信号RE被设于L电平，控制信号WE被设于H电平。进而各读出列选择线RCSL被去激活至L电平，各存储单元列中读出选择栅RSG被截止。由此，各位线BL和数据线DIO被分离。进而开关电路110使数据线DIO不跟节点N1～N3中的任一个连接。控制电路5给写入驱动控制电路150发送写入“1”数据的动作指令。

因此，选择行的写入位线WDL被激活，通过数据写入电流Ip。并且，选择列的位线中，写入预定数据(“1”)的数据写入电流+Iw沿从写入驱动器WDVa到WDVb方向在选择列的位线上通过。

于是，写入驱动器控制电路150响应来自控制电路5的写入指令，将选择列的写入控制信号WDTa设于H电平，将WDTb设于L电平。再有，对应于其他存储列的写入控制信号WDTa与WDTb均被设定于L电平。由此，预定电平的数据(“1”)被强制地写入选择存储单元。与此形成对比，选择存储单元群中其他的存储单元的存储数据均不发生改变。

参照图9，预定读出动作1中，控制信号RE被设于H电平，控制信号WE被设于L电平。进而对应的字线WL与读出列选择线RCSL被激活至H电平，以再执行从选择存储单元的数据读出。进而开关电路110将数据线DIO跟节点N2连接。节点N2的电压由电压保持电容器112保持。

因此，与图6中的步骤S130对应的预定读出动作1中，在选择存储单元存储“1”数据的状态下的数据线电压被传送至节点N2加以保持。

参照图10，在预定写入动作2中，跟进行预定写入动作1时相同，控制信号RE被设于L电平，控制信号WE被设于H电平，并且各位线BL被跟数据线DIO分离。进而，开关电路110使数据线DIO不跟节点N1～N3中的任一个连接。控制电路5给写入驱动控制电路150发送写入“0”数据的动作指令。

因此，对应的写入位线DWL被激活，通过数据写入电流Ip。并且，写入这种数据(“0”)的数据写入电流-Iw，沿从写入驱动器WDVb到WDVa的方向在选择列的位线中通过。

于是，写入驱动器控制电路150响应来自控制电路5的写入指令，将选择列的写入控制信号WDTa设于L电平，将WDTb设于H电平。再有，对应于其他存储列的写入控制信号WDTa与WDTb均被设定于L电平。由此，跟预定写入动作1不同电平的数据(“0”)被强制地写入选择存储单元。另一方面，选择存储单元群中其他的存储单元的存储数据均不发生改变，这和预定写入动作1的情况相同。

参照图11，在预定读出动作2中，控制信号RE被设于H电平，控制信号WE被设于L电平。进而对应的字线WL与读出列选择线RCSL被激活至H电平，以再执行从选择存储单元的数据读出。进而开关电路110将数据线DIO跟节点N3连接。节点N3的电压由电压保持电容器113保持。

因此，与图6中的步骤S150对应的预定读出动作2中，在选择存储单元存储“0”数据的状态下的数据线电压被传送至节点N2加以保持。

由此，在预定读出动作2结束时，通过电压保持电容器111～113，初始数据读出动作、预定读出动作1和预定读出动作2时的数据线电压分别被保持在节点N1～N3上。

因此，读出放大器120与125的一个，由于其两个输入电压为相同电平，其输出几乎不被放大。而另一读出放大器中，其输出电压被放大至很大的值。具体而言，选择存储单元的存储数据为“1”时，读出放大器120的输出几乎不放大，而另一方面读出放大器125的输出被满幅放大。相反，选择存储单元的存储数据为“0”时，读出放大器125的输出几乎不放大，而另一方面读出放大器120的输出被满幅放大。

第二级读出放大器130，比较第一级读出放大器120与125之间的输出电压，生成对应于选择存储单元的存储数据的电压。读出放大器130的输出，按照与图6中步骤S160所示的读出数据确定动作对应的定时，保持在闩锁电路140中。闩锁电路140在节点Nr中生成对应于保持电压的读出数据RD。

参照图12，在数据再写入动作时，读出数据RD再写入被执行了强制数据写入的选择存储单元。也就是，开关电路160被连接在节点Nr与N4之间。并且，控制电路5给写入驱动器控制电路150发送实施再写入动作的动作指令。

因此，写入驱动器控制电路150设定对应的写入控制信号WDTa与WDTb的电平，以使选择列的位线BL中产生对应于读出数据RD的电平的方向的数据写入电流+Iw或-Iw。同样地，控制信号WE被接通，在选择行的写入位线WDL中通过数据写入电流Ip。

由此，数据读出动作前对应于选择存储单元的存储数据的读出数据RD被再写入选择存储单元，因此，选择存储单元的状态回复到数据读出动作前的状态。

参照图13，例如可以跟时钟信号CLK同步地实施构成图6所示的一次数据读出动作的各动作。

也就是，在将时钟信号CLK激活的边沿即时刻t0，片选信号CS与读出指令RC被接收，初始数据读出动作被执行。初始数据读出动作中，选择行的字线WL被激活，同时，数据读出电流Is被供给选择列的位线BL。由数据读出电流Is在数据线DIO中产生的电压，即在选择存储单元保持原来的存储数据的状态下的数据线电压，被传送到并保持于节点N1。

从对应于下一个时钟信号的激活边沿的时刻t1，开始执行预定写入动作1。因此，选择行的写入位线WDL中通过数据写入电流Ip，选择列的位线BL中通过数据写入电流+Iw，从而预定电平的数据(“1”)被强制写入选择存储单元。

进而，从再下一个时钟信号的激活边沿即时刻t2，开始执行预定读出动作1。于是，在选择行的字线WL被激活的状态下，向选择列的位线BL供给数据读出电流Is。由数据读出电流Is在数据线DIO中产生的电压，即在选择存储单元保持“1”数据的状态下的数据线电压，被传送到并保持于节点N2。

从又下一个时钟信号的激活边沿即时刻t3，开始执行预定写入动作2。因此，选择行的写入位线WDL中通过数据写入电流Ip，选择列的位线BL中通过数据写入电流-Iw，从而跟预定写入动作1不同电平的数据(“0”)被强制写入选择存储单元。

进而，从再下一个时钟信号的激活边沿即时刻t4，开始执行预定读出动作2。于是，在选择行的字线WL被激活的状态下，向选择列的位线BL供给数据读出电流Is。在选择存储单元保持“0”数据的状态下的数据线电压，被传送到并保持于节点N3。

通过执行预定读出动作2，分别对应于选择存储单元保持存储数据、数据“1”、数据“0”的状态的数据线电压被保持在节点N1～N3上。因此，可基于节点N1～N3的电压生成读出数据RD。

进而在再下一个时钟信号的激活边沿即时刻t5，从数据输出端子4a输出对应于读出数据RD的输出数据DOUT。与此并行，对选择存储单元执行数据再写入动作。换言之，选择行的写入位线WDL中通过数据写入电流Ip，选择列的位线BL中通过由读出数据RD的电平决定的数据写入电流+Iw或-Iw。由此，选择存储单元被写入跟读出数据RD同一电平的数据，选择存储单元回复到和数据读出动作前相同的状态。

再有，图5所示的用以进行1位的数据读出与数据写入的结构为一个块的结构，MRAM器件也可以由多个块构成。图13也一并表示了这种结构的数据读出动作。

在多个块的MRAM器件中，对各块并行地执行图6所示流程的数据读出动作。也就是，在具有和图5相同结构的其他块中，也执行同样的数据读出动作，各块在时刻t4从选择存储单元生成读出数据RD。

在这种结构中，例如，从相当于下一时钟信号的激活边沿的时刻t5，可以将分别来自多个块的读出数据RD以突发方式作为输出数据DOUT输出。图13中，在时刻t5，输出对应于来自一个块的读出数据RD“0”，作为输出数据DOUT；在再下一个时钟信号的激活边沿的时刻t6，输出对应于来自另一个块的读出数据RD“1”，作为输出数据DOUT。

再有，图13表示分别响应时钟信号CLK的激活边沿、执行构成一次数据读出动作的各动作的结构，但是本发明的适用范围不以这样的动作为限。也可以采用这样的结构：响应时钟信号CLK，进而在内部生成定时控制信号，再响应该定时控制信号，在时钟信号CLK的一个时钟周期内，执行图6所示的一次数据读出动作。这样，可以按照一次数据读出动作所需的时间和动作节拍即时钟信号CLK的频率之间的关系，将一次数据读出动作所需的时钟周期数(时钟信号CLK)确定于适当的值上。

如此，具有依据实施例1的结构的存储阵列中，因为共有存取晶体管ATR，数据读出电流并行地流过多个隧道磁电阻元件TMR(选择存储单元群)，但是，在对选择存储单元的预定数据写入的前后、分别进行数据读出，通过比较两次的数据线电压，可以抽出并测到该选择存储单元所含的一个选择存储单元的存储数据。

另外，对选择存储单元的数据读出动作，可以不用基准单元而只用对选择存储单元群的存取来进行。也就是，基于通过包含同一存储单元、同一位线、同一数据线与同一读出放大器等的同一数据读出路径所作的电压比较，用自参照方式进行数据读出。

结果，可以避免因构成数据读出路径的各电路的制造偏差造成的偏移等的影响，从而可进行高精度的数据读出动作。也就是，不采用根据基准单元等的其他存储单元或附带这类单元的数据读出电路系统的比较进行从选择存储单元的数据读出，可以避免制造偏差等的影响，使进行高精度的数据读出动作成为可能。并且，由于不需要基准单元，可以让每个MTJ存储单元进行数据存储，全部MTJ存储单元均可作为有效位使用。

实施例1之变形例

参照图14，依据实施例1之变形例的数据读出动作的不同点在于：在图6所示的流程图所示的确定读出数据的步骤S160和执行数据再写入动作的步骤S170之间，加入了判断是否要进行数据再写入动作的步骤S165。

在步骤S165中，对步骤S160中确定的读出数据RD是否和预定写入动作2中写入的数据(“0”)相同进行判断。如果二者的电平相同，由于在执行数据再写入动作之前，选择存储单元的存储数据已经具有跟后续步骤S170中要再写入的数据(读出数据RD)相同的电平，就无需执行数据的再写入。

如此，如果进行数据再写入之前，选择存储单元的存储数据具有和确定的读出数据RD相同的电平，就跳过数据再写入动作(步骤S170)，结束一次数据读出动作(步骤S180)。如果二者不相一致，则跟实施例1相同进行数据再写入动作(步骤S170)。结果，可以省略不需要的再写入动作，使减少数据读出动作时的电流消耗成为可能。

再有，在实施例1及其变形例的说明中，描述了预定写入动作1和预定写入动作2中，分别强制地写入“1”和“0”的动作；但是，也可以跟这些动作中的数据电平的设定相反。也就是，可以在预定写入动作1中写入“0”数据，在预定写入动作2中写入“1”数据。

并且，实施例1及其变形例中说明的结构中，在一次数据读出动作内进行分别对应于两种数据电平“1”和“0”进行的两次预定写入动作和两次预定读出动作；但是，也可以采用这样的结构：在一次数据读出动作内只进行对应于任一个数据电平的、一次预定写入动作和一次预定读出动作。

这种结构的场合，可以采用根据初始数据读出动作中的数据线电压和预定写入动作后预定读出动作中的数据线电压之间是否产生预定电平以上的电压差、来生成读出数据RD的结构。例如，在图5所示的数据读出电路100中，如果省略对应于节点N3的电压保持电容器113与读出放大器125，同时把给读出放大器130的输入之一作为中间的基准电压，就可进行这样的数据读出。由此，可以减少数据读出电路100的元件数，缩小电路面积，降低制造成本。

实施例2

在实施例2中，将就采用具有比实施例1中描述的存储阵列更简化的结构的数据读出电路的、自参照方式的数据读出的结构进行说明。

图15中，示出了供给MTJ存储单元的数据写入电流与MTJ存储单元的电阻之间的关系(磁滞回线特性)。

参照图15，横轴表示流过位线的位线电流I(BL)，纵轴表示MTJ存储单元的电阻Rcell。由位线电流I(BL)产生的磁场，具有在MTJ存储单元的自由磁化层VL中沿易磁化轴方向(EA)的方向。另一方面，由流过写入位线WDL的写入位线电流I(WDL)产生的磁场，具有在自由磁化层VL中沿难磁化轴方向(HA)的方向。

因此，如果位线电流I(BL)超过使自由磁化层VL的磁化方向反转的阈值，自由磁化层VL的磁化方向就被反转，存储单元电阻Rcell就会改变。图15中，位线电流I(BL)正方向超过阈值时，存储单元电阻Rcell成为最大值Rmax；位线电流I(BL)负方向超过阈值时，存储单元电阻Rcell成为最小值Rmin。这种位线电流I(BL)的阈值，因流过写入位线WDL的电流I(WDL)而异。

首先，在图15中以虚线表示流过写入位线WDL的写入位线电流I(WDL)＝0时的存储单元电阻Rcell的磁滞回线特性。这时，位线电流I(BL)的正方向和负方向的阈值分别设为It0和-It0。

相反地，写入位线WDL中流过电流时，位线电流I(BL)的阈值降低。图15中，写入位线电流I(WDL)＝Ip时的存储单元电阻Rcell的磁滞回线特性用实线表示。受由写入位线电流I(WDL)产生的难磁化轴方向的磁场的影响，位线电流I(BL)的正方向与负方向的阈值分别在It1(It1<It0)与-It1(-It1>-It0)的范围内变化。该磁滞回线特性，表示了数据写入动作时存储单元电阻Rcell的变动。因此，数据写入动作时的位线电流I(BL)即数据写入电流+Iw与-Iw，设定在It1<+Iw<It0和-It0<-Iw<-It1的范围内。

另一方面，数据读出动作时的位线电流I(BL)即数据读出电流Is，由于作为以选择存储单元与寄生电容等作为RC负载连接的数据线DIO中的充电电流流过，因此，跟数据写入时的位线电流I(BL)即数据写入电流±Iw相比，一般小2～3个数位电平的程度。因此，图15中将数据读出电流看作近似于零，即Is≈0。

数据读出前的状态，如图15中(a)或(c)所示的状态，就是隧道磁电阻元件TMR中的自由磁化层的磁化方向被适当设定，使选择存储单元具有电阻Rmin或Rmax的状态。

图16中的(a)表示图15中的(a)状态的磁化方向。在该状态下，因自由磁化层VL的磁化方向和固定磁化层FL的磁化方向平行，存储单元电阻Rcell被设定于最小值Rmin。

图16中的(c)表示图15中的(c)状态的磁化方向。在该状态下，因自由磁化层VL的磁化方向和固定磁化层FL的磁化方向反向平行(相反方向)，存储单元电阻Rcell被设定于最大值Rmax。

在上述状态，如有预定电流(例如数据写入电流Ip)流过写入位线WDL，自由磁化层VL的磁化方向不会达到反转状态，却会有一定程度的转向，使隧道磁电阻元件TMR的电阻Rcell发生变化。

例如，如图16中的(b)所示，在图16(a)的磁化状态，如写入位线电流I(WDL)在难磁化轴(HA)方向再施加预定偏置磁场，自由磁化层VL的磁化方向就会相对固定磁化层FL稍有偏离而形成预定的角度。由此，在对应于图16(b)的磁化状态下，存储单元电阻Rcell就从最小值Rmin上升至Rm0。

同样地，在图16(c)的磁化状态，同样再施加预定偏置磁场，自由磁化层VL的磁化方向就会相对固定磁化层FL稍有偏离而形成预定的角度。由此，在对应于图16(d)的磁化状态下，存储单元电阻Rcell就从最大值Rmax下降至Rml。

如此，通过施加难磁化轴(HA)方向的偏置磁场，存储对应于最大值Rmax的数据的MTJ存储单元的存储单元电阻Rcell会降低，另一方面，存储对应于最小值Rmin的数据的MTJ存储单元的存储单元电阻Rcell会上升。

这样，如果对被写入某个存储数据的MTJ存储单元施加难磁化轴方向的偏置磁场，就可使存储单元电阻Rcell发生对应于存储数据的有极性的电阻变化。也就是，响应施加的偏置磁场而产生的存储单元电阻Rcell的变化，根据存储数据电平的不同而有不同的极性。在实施例2中，就利用这种MTJ存储单元的磁化特性来进行数据读出。

参照图17，依据实施例2的结构跟图2所示的实施例1相比的不同点在于：读出/写入控制电路30用数据读出电路200替代了数据读出电路100；以及开关电路160的设置被省略。存储阵列10等其他部分的结构跟实施例1的相同，在此不再详细说明。

数据读出电路200中有：设于数据线DIO与节点N1和N2之间的开关电路210；分别对应于节点N1与N2设置的电压保持电容器211与212；读出放大器220与230；以及闩锁电路240。

在一次数据读出动作中，开关电路210在节点N1和N2中依次选择一个跟数据线DIO连接。电压保持电容器211与212分别用来保持节点N1与N2的电压。

读出放大器220用来将节点N1与N2的电压差放大。第二级读出放大器230将读出放大器220的输出进一步放大，然后传送给闩锁电路240。闩锁电路240在预定的定时将读出放大器230的输出满幅放大并闩锁，然后将具有对应于选择存储单元的存储数据的电平的读出数据RD向节点Nr输出。

依据实施例2的一次数据读出动作由第一读出动作和第二读出动作构成，第一读出动作相当于实施例1中的初始数据读出动作，第二读出动作在选择列的写入位线WDL中流过偏置电流的状态下实施。特别是，可以将数据写入时流过写入位线WDL的数据写入电流Ip作为该偏置电流使用。这种场合，不需要重新设置用以在数据读出时供给偏置电流的电路，从而可以简化电路结构。

第一读出动作中，对应于选择存储单元的写入位线WDL中无电流通过的状态(I(WDL)＝0)，即选择存储单元的磁化方向跟数据读出动作前相同的状态时，进行以连接于共用搭接片的选择存储单元群为对象的数据读出。开关电路210连接于数据线DIO与节点N1之间。由此，第一读出动作中的数据线电压，通过电压保持电容器211保持在节点N1上。

接着，在第二读出动作中，对应于选择行的写入位线WDL中通过偏置电流的状态(I(WDL)＝Ip)，即在对选择存储单元沿难磁化轴方向的预定偏置磁场作用的状态下，进行以选择存储单元群为对象的数据读出。

第二数据读出时，开关电路210将数据线DIO和节点N2连接。因此，第二数据读出时的数据线电压被传送到节点N2，通过电压保持电容器212保持。

如已说明的那样施加这种偏置磁场，选择存储单元的存储单元电阻Rcell，按照第一读出动作时即数据读出动作前存储数据电平的极性发生变化。由此，第二读出动作时数据线DIO的电压，按照选择存储单元的存储数据比第一读出动作时上升或下降。

具体而言，选择存储单元中存有对应于电阻Rmax的存储数据(例如“1”)时，第二读出动作比第一读出动作时的数据线电压高。这是因为：通过写入位线电流I(WDL)产生的偏置磁场的作用，选择存储单元的存储单元电阻Rcell变小，从而选择存储单元群的通过电流增加。与此相反，选择存储单元中存有对应于电阻Rmin的存储数据(例如“0”)时，第二读出动作比第一读出动作时的数据线电压低。这是因为：通过写入位线电流I(WDL)产生的偏置磁场的作用，选择存储单元的存储单元电阻Rcell变大，从而选择存储单元群的通过电流减少。

读出放大器220比较分别保持在节点N1与N2上的电压，即第一与第二读出动作时各自的数据线电压。进行了第二读出动作后，将读出放大器220的输出进一步放大的读出放大器230的输出，经由闩锁电路240放大并闩锁后生成读出数据RD；从而读出数据RD具有与选择存储单元的存储数据对应的电平。

如此，在依据实施例2的结构中，不需要如依据实施例1的结构那样的、强制地写入预定电平的存储数据的预定写入动作与伴随的预定读出动作。

并且，通过写入位线WDL中流过的偏置电流(数据写入电流Ip)施加于选择存储单元的磁场，并不使隧道磁电阻元件TMR的磁化方向发生反转。因此，在偏置磁场消除的时刻，选择存储单元的磁化方向就回复到和数据读出动作前相同的状态，从而在一次数据读出动作中不需要进行如实施例1那样的数据再写入动作。

结果，写入驱动器控制电路150，响应控制电路5的指令，只按照数据写入动作的写入顺序动作。并且，不需要设置用以将读出数据RD传送到写入驱动器控制电路150的开关电路160；写入驱动器控制电路150只要基于向数据输入端子4b输入的输入数据DIN来生成写入控制信号WDTa与WDTb即可。

图18是说明依据实施例2的数据读出动作的动作波形图。

如图18所示，例如，可以使依据实施例2的一次数据读出动作跟时钟信号CLK同步地进行。

也就是，在时钟信号CLK的激活边沿即时刻t0，片选信号CS与读出指令RC被接收，相当于初始数据读出动作的第一读出动作被执行。第一读出动作中，选择行块的字线WL被激活，同时，数据读出电流Is被供给选择列的位线BL。由数据读出电流Is在数据线DIO中产生的电压，即在选择存储单元的磁化方向和数据读出动作前相同的状态下、数据读出电流Is通过选择存储单元群时的数据线电压，被传送到并保持于节点N1。

接着，从对应于下一个时钟信号的激活边沿的时刻t1，开始执行第二读出动作。也就是，在与数据写入电流Ip相等的偏置电流通过选择行的写入位线WDL的状态下，在选择行的字线WL被激活的同时，向选择列的位线BL供给数据读出电流Is。结果，在选择存储单元被预定的偏置磁场磁化的状态下，数据读出电流Is通过选择存储单元群时的数据线电压被传送到并保持于节点N2。因此，第二读出动作后，可以基于节点N1与N2的电压比较生成读出数据RD。

进而，在相当于下一个时钟信号的激活边沿的时刻t2，开始从数据输出端子4a输出对应于读出数据RD的输出数据DOUT。

再有，依据实施例2的结构中，如图13中说明的那样，以图17所示的用以进行一个比特的数据读出与数据写入的结构作为一个块，MRAM器件可以由多个块构成。即使这种场合，通过对各块并行地进行相同的数据读出动作，就可用从时刻t1开始执行的第二读出动作从各块中的选择存储单元生成读出数据RD。因此，从相当于下一时钟信号的激活边沿的时刻t2，可以将分别来自多个块的读出数据RD以突发方式作为输出数据DOUT输出。图18给出的动作示例中，在时刻t2，输出对应于来自一个块的读出数据RD“0”，作为输出数据DOUT；在下一个时钟信号的激活边沿的时刻t3，输出对应于来自另一个块的读出数据RD“1”，作为输出数据DOUT。

再有，图18表示分别响应时钟信号CLK的激活边沿、执行构成一次数据读出动作的各动作的结构，但是本发明的适用范围不以这样的动作为限。也可以采用这样的结构：响应时钟信号CLK，进而在内部生成定时控制信号，再响应该定时控制信号，在时钟信号CLK的一个时钟周期内，执行依据实施例2的一次数据读出动作。如已说明的那样，可以按照一次数据读出动作所需的时间和动作节拍的频率之间的关系，将一次数据读出动作所需的时钟周期数(时钟信号CLK)确定于适当的值。

如此，依据实施例2的结构，可以用自参照方式对与实施例1相同的存储阵列进行高精度的数据读出。另外，可以减少数据读出电路中读出放大器的设置个数，并且可以减少作为比较对象的电压的数量，因此，可以削减数据读出电路的元件数量、缩小电路面积、降低制造成本；而且还可以减轻电压比较动作中偏置的影响，使数据读出动作的精度进一步提高。

另外，由于不需要在数据读出动作中对选择存储单元执行数据再写入动作，能够实现比依据实施例1的数据读出动作更高的读出速度。

实施例2之变形例

参照图19，依据实施例2之变形例的结构和图17所示的实施例2的结构相比的不同点在于：读出/写入控制电路30用数据读出电路400取代了数据读出电路200。其他部分的结构与动作跟实施例2的相同，因此不再重复作详细说明。

数据读出电路400中有：将数据线DIO与节点Nf之间的电压差放大的读出放大器410；将读出放大器410的输出反馈到节点Nf的负反馈开关420；保持节点Nf的电压的电压保持电容器425；将读出放大器410的输出进一步放大的读出放大器430；以及将读出放大器430的输出在预定的定时放大并闩锁，生成供给节点Nr的读出数据RD的闩锁电路440。

在依据实施例2之变形例的数据读出动作中，在写入位线电流I(WDL)＝0且负反馈开关420接通的状态下，对应于选择存储单元的字线WL与读出列选择线RCSL被激活至H电平。由此，可以对含有选择存储单元的选择存储单元群，进行和实施例2中的第一读出动作相同的数据读出。

在第一读出动作中，通过读出放大器410中的负反馈，节点Nf的电压趋近数据线DIO的电压，即对应于选择存储单元的存储数据的电压。节点Nf的电压一达到稳定状态，负反馈开关420就被断开。

负反馈开关420断开后，在对应于选择存储单元的字线WL与读出列选择线RCSL的激活状态被维持的状态下，进而偏置电流开始徐缓地流入选择行的写入位线WDL。与此对应，在对选择存储单元施加预定偏置磁场的状态下，可对选择存储单元群执行与实施例2的第二读出动作相同的数据读出。

其结果，选择存储单元的存储单元电阻Rcell按照对应于存储数据电平的极性变化。由此，数据线DIO的电压也按照选择存储单元的存储数据电平，徐缓地上升与下降。

因此，读出放大器410的输出，也具有取决于选择存储单元的存储数据电平的不同极性。其结果，可以按照负反馈开关420被断开、偏置电流Ip通过写入位线WDL后，按预定定时进行的读出放大器410的输出，可以生成其电平对应于选择存储单元的存储数据电平的读出数据RD。如此，在依据实施例2之变形例的数据读出动作中，连续地进行实施例2中的第一与第二读出动作。

通过采用这样的结构，可以与实施例2相同地进行高精度且高速度的数据读出。另外，在依据实施例2之变形例的结构中，由于可以利用单个读出放大器410的负反馈、获得对应于选择存储单元的存储数据的数据线电压，可以抑制读出放大器中的偏移，进一步提高数据读出的精度。

实施例3

在实施例3中，就更有效地设置MTJ存储单元的存储阵列的结构进行说明。

图20中表示了在每个行块RB有8个存储单元行的情况下即L＝8时的存储阵列结构。因此，同一搭接片SL连接8个隧道磁电阻元件TMR。另外，在依据实施例3的结构中，与邻接的每两个行块对应的存取晶体管ATR相互邻接地设置。

图20中，代表性地表示了与邻接的行块RB(1)与RB(2)对应的部分结构。对应于位线BL1的第一存储单元列中，分别对应于行块RB(1)与RB(2)·设置搭接片SL11、SL12·和存取晶体管ATR11、ATR12·。对应于行块RB(1)的存取晶体管群的各栅极跟字线WL(1)连接，对应于行块RB(2)的存取晶体管群的各栅极跟字线WL(2)连接。

各存储单元列中，对应于存取晶体管ATR11代表的行块RB(1)的存取晶体管群，跟对应于存取晶体管ATR12代表的行块RB(2)的存取晶体管相邻地设置。分别对应于两个行块RB(3)与RB(4)的存取晶体管群，设置在这些行块之间的区域(未作图示)。

图21中，代表性地示出了两个行块的分界部分的布局结构。如同一存储单元列中分别对应于相邻的两个行块的搭接片SLa与SLb的截面图P-Q所示，分别对应于搭接片SLa与SLb的存取晶体管ATRa与ATRb，相对这些行块的分界线对称地布置。也就是，存取晶体管ATRa的源/漏区310a、320a与栅极330a和存取晶体管ATRb的源/漏区310b、320b与栅极330b，在水平方向对称地布置。

由此，与依据实施例1的存储阵列结构相比，可以削减存取晶体管ATR的布置区域，并进一步缩小电路面积。另外，邻接的搭接片SLa与SLb不是设计成完全的矩形，其交界部分成倾斜状，这样可以缩小布置的间距，进一步缩小面积。对搭接片形状的这种调整，可以在搭接片形成时通过适当地设计掩模的形状来实现。

对依据实施例3的存储阵列进行数据写入与数据读出，跟实施例1和实施例2的相同，因此不再作详细说明。

Claims

1.一种薄膜磁性体存储装置，其中设有：

行列状布置的、沿行方向分割为多个行块的多个存储单元，

各所述存储单元，包含其电阻按照以磁方式写入的存储数据改变的隧道磁电阻元件；

所述薄膜磁性体存储装置还设有分别对应于存储单元列沿列方向布置的多条位线；

在各所述存储单元列中，分别对应于所述多个行块布置的多条第搭接片；

分别对应于所述多个行块沿行方向布置的、按照数据读出时的行选择结果被有选择地激活的多条字线，以及

分别对应于所述多条搭接片布置的多个存取晶体管；

各所述隧道磁电阻元件，电气连接于所述多条位线和所述多条搭接片中与之对应的一条位线和一条搭接片之间，

各所述存取晶体管，电气连接于所述多条搭接片中与之对应的一条和固定电压之间，在对应的字线被激活时导通。

2.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

在各所述存储单元列中，分别对应于所述多个行块中每两个相邻行块的两个所述存取晶体管被相邻地设置。

3.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

每个所述行块各有L个存储单元行，

在一次数据读出动作内至少设置一次的预定期间，对应于被选为存储对象的选择存储单元的搭接片跟第一电压连接；

所述薄膜磁性体存储装置设有，

在各所述预定期间，跟对应于所述选择存储单元的位线电气连接的数据线，

在各所述预定期间，将所述数据线跟第二电压连接的读出电流供给电路，以及

用以生成对应于所述选择存储单元的存储数据的读出数据的数据读出电路；

所述数据读出电路中设有，

将对应于第一状态(即所述选择存储单元具有和所述一次数据读出动作前实质上相同的磁化方向的状态)而设的所述预定期间的所述数据线的电压保持于第一内部节点的第一电压保持部分，以及

按照对应于第二状态(即在施加预定磁场后所述选择存储单元的磁化方向从所述第一状态转变而成的状态)而设的所述预定期间的所述数据线的电压和所述第一内部节点之间的电压差，生成所述读出数据的电压比较部分。

4.如权利要求3所述的薄膜磁性体存储装置，其特征在于：

所述多个存储单元全部进行作为有效位的数据存储。

5.如权利要求3所述的薄膜磁性体存储装置，其特征在于：

还设有用以施加将所述存储数据写入所述多个存储单元之一的数据写入磁场的写入控制电路；

在所述一次数据读出动作内，所述选择存储单元在所述第一状态之后，由所述写入控制电路写入预定电平的存储数据转变至所述第二状态；

在所述一次数据读出动作内，所述写入控制电路将和由所述数据读出电路生成的所述读出数据同一电平的所述存储数据再写入所述选择存储单元。

6.如权利要求5所述的薄膜磁性体存储装置，其特征在于：

在所述第二状态之后，所述选择存储单元由所述写入控制电路写入和所述预定电平不同电平的存储数据，转变至第三状态；

所述数据读出电路还设有，用以将对应于所述第二状态而设的所述预定期间的所述数据线的电压保持于第二内部节点的第二电压保持部分；

所述电压比较部分按照所述第一与第二内部节点的电压，以及对应于所述第三状态而设的所述预定期间的所述数据线的电压，生成所述读出数据。

7.如权利要求5所述的薄膜磁性体存储装置，其特征在于：

在所述再写入进行前所述选择存储单元的存储数据和由所述数据读出电路生成的读出数据的电平相同时，所述写入控制电路中止所述再写入。

8.如权利要求3所述的薄膜磁性体存储装置，其特征在于：

所述隧道磁电阻元件按照所述存储数据沿易磁化轴的方向被磁化；

所述薄膜磁性体存储装置，还设有用以对所述选择存储单元施加沿难磁化轴方向的预定偏置磁场的偏置磁场施加部分；

在所述一次数据读出中，所述选择存储单元在所述偏置磁场被施加时，从所述第一状态转变到所述第二状态。

9.如权利要求8所述的薄膜磁性体存储装置，其特征在于：

所述偏置磁场施加部分包括，

分别对应于存储单元行设置的多条写入位线，以及

用以按照行选择结果将对应于选择行的写入位线激活的行驱动器；

数据写入动作中，在由所述行驱动器激活的写入位线中，流过使得沿所述难磁化轴方向的预定磁场得以产生的电流；

在所述一次数据读出动作中的所述第二状态下，所述行驱动器部分将对应于所述选择行的写入位线和所述数据写入动作时一样地激活。

10.如权利要求8所述的薄膜磁性体存储装置，其特征在于：

所述电压比较部分设有读出放大器、开关电路与读出数据生成电路，

所述读出放大器，将与所述选择存储单元电气连接的所述数据线的电压和第一内部节点之间的电压差放大；

所述开关电路，在所述第一状态下将所述读出放大器的输出节点和所述第一内部节点连接，并在所述第二状态下将所述读出放大器的所述输出节点和所述第一内部节点隔离；

所述读出数据生成电路，在所述第二状态下按照所述输出节点的电压生成所述读出数据。