以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
<第1の実施の形態>
本発明の第1の実施の形態の半導体装置を、図1、図8〜図22を用いて説明する。
図1は、第1の実施の形態の半導体装置において、メモリセルアレイの構成の一例を示す。
メモリセルアレイは、複数のビット線選択スイッチBLSWからなる上側および下側のビット線選択スイッチアレイBLSAと、上側および下側のビット線選択スイッチアレイBLSAの間に隣接して配置され、複数のローカルビット線LBL(0〜n)と、複数のワード線WL(0〜m)と、複数のワード線WLと複数のローカルビット線LBLの交点に配置される複数のメモリセルMCからなるサブメモリセルアレイSMCAを有するサブメモリブロックをアレイ状に配置して構成される。
ローカルビット線LBLは、上側および下側のビット線選択スイッチアレイBLSAにおいてグローバルビット線GBL(0〜k)に接続され、書き込み時に同じ向きに電流が流れる。上側および下側のビット線選択スイッチアレイBLSAのビット線選択スイッチBLSWは、ビット線選択線BLS(0〜n)により制御される。
メモリセルMCは、例えばMOSトランジスタからなる選択素子と、抵抗変化素子から構成される。選択素子は、一方の端子が他のメモリセルと共有するプレートPLに接続され、他方の端子が抵抗変化素子に接続される。抵抗変化素子は、ローカルビット線LBLと選択素子の間に直列に接続される。このメモリセルMCは、抵抗変化により情報が記録され、電流を流して情報が書き込まれる。
なお、以下においては、各線を各信号と記述したり、各信号を各線と記述することもあり、たとえばBLSはビット線選択線やビット線選択信号と記述する場合がある。
図8は、第1の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図8の太線はワード線WL0とローカルビット線LBL1の交点に配置されたメモリセルMCの情報を、例えば論理値“0”(高抵抗状態)から“1”(低抵抗状態)に書き換える場合(書き込み)の、アレイに流れる電流経路を示している。MCの抵抗変化素子の接続向きは反対にすることもでき、その場合には図8中に示す書き換え電流と同じ向きで論理値“1”から“0”に書き換わることとなる。MCに用いる材料(例として図2から図4に示した)によって、書込みと論理値“1”から“0”に書き換える(消去)場合とで流す電流の向きが異なる場合と書込みと消去で同じ向きの場合とがある。MCの選択素子は例えば1個のMOSトランジスタから構成され、ソース側がプレートPL、ドレインが抵抗変化素子に接続されることにより、抵抗変化素子はローカルビット線LBL1とプレートPLの間に直列に接続されることになる。このため、後述するグローバルビット線GBL0からプレートPLへの経路を2つ取ることが可能となる。グローバルビット線GBL0は、ドライバ回路によってプレートPLよりも高い書き換え電位に充電される。マット選択信号と書き換えイネーブル信号のAND論理をとり、ビット線選択線BLS1が選択される。この結果、ローカルビット線LBL1の両端に接続されたビット線選択スイッチがONする。書き換え電流はローカルビット線LBL1の両端に接続されたビット線選択スイッチを通って、グローバルビット線GBL0から並列にローカルビット線LBL1に流れ、メモリセルMCを通ってプレートPLに流れる。GBL0からLBL1への電流経路が並列に2つあるため、MCに至るまでの寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をMCに流すことができる。
読み出しはGBL0をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線BLS1を選択する。グローバルビット線GBL0からローカルビット線LBL1に並列に2つのパスで読み出し電流をMCに流す。ローカルビット線LBL1の両端から読み出し電流を流すことで、片方のみから流す場合に比べて、アレイ内のメモリセルMCの、位置による寄生抵抗成分の大きさの差が半減する。すなわち、ローカルビット線の片側から読み出し電流を流す場合、スイッチのあるLBL1端付近に位置するメモリセルと、スイッチのないLBL1端付近に位置するメモリセルの寄生抵抗の差が最も大きく、その差はローカルビット線1本分である。一方でローカルビット線LBL1の両端から読み出し電流を流す場合、LBL1の中心に位置するメモリセルと端に位置するメモリセルの寄生抵抗の差が最も大きく、LBL1の半分に相当する。よって、片側のみから読み出し電流を流す場合に比べて寄生抵抗の大きさの差が半減する。この結果、本発明におけるアレイでは、読み出し時のマージンを大きくすることができる。
書き込みと読み出しのどちらの場合も、ローカルビット線LBL1をグローバルビット線GBL0に接続するための2つのスイッチは、どちらも同一の選択線BLS1により選択されている。このため、2つのスイッチをそれぞれ別個の選択線で選択する場合と比較して、回路設計や制御が容易となる。
また、本レイアウトでは、全てのメモリセルにおいて、電流はグローバルビット線GBL0からプレートPLへの向きに流れる。そのため、書き換え電流の向きが異なる複数のメモリセルを有する場合と比較して、スイッチ等の回路構成が容易となり、回路面積も低減できる。
図9は、第1の実施の形態の半導体装置において、メモリチップの構成の一例(a)、(a)におけるメモリバンクの構成の一例(b)を示す。
図9に示す半導体装置は固体電解質メモリとなっている。そのメモリチップCHIPの全体の構成は、例えば図9(a)に示すように、制御回路CNTLと、入出力回路DQCと、メモリバンクBANKに大きく分けられる。制御回路CNTLには、クロック、アドレス、制御信号がメモリチップCHIP外から入力され、メモリチップCHIPの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路DQCは、入出力バッファ等を備え、メモリチップCHIP外部からライトデータが入力され、メモリチップCHIP外部へリードデータを出力する。
メモリバンクBANKには、例えば図9(b)に示すように、複数のアレイ状に配置されたメモリセルアレイMCAが配置され、その周囲にはサブワードドライバ列SWDA、センスアンプ列SAA、行制御回路XPが配置される。また、メモリバンクBANKの外周には、センスアンプ列SAAと平行にY(列)デコーダYDECおよびメインアンプ列MAAが配置され、サブワードドライバ列SWDAと平行にX(行)デコーダXDEC並びにアレイ制御回路ACCが配置される。
図10は、制御回路CNTLの一部として、電圧発生回路における各電圧の一例、タイミングコントロール信号発生回路における各信号の一例を示す。
例えば、電圧発生回路VGにおいて、メモリセル書き込み電圧VBH、制御回路電圧VDD、接地電圧VSS、ワード線昇圧電圧VPP、負電圧VKKを生成する。例えば、タイミングコントロール信号発生回路TCGでは、カラムイネーブル信号YSE、センスアンプイネーブル元信号SAE0、読み出しイネーブル信号RE、書き込みイネーブル信号WE、ワード線イネーブル元信号WLE0が生成される。
図11は、メモリセルアレイMCAとその周辺回路の構成の一例を示す。
メモリセルアレイMCAの上下に隣接して複数のセンスアンプを含むセンスアンプ列SAAが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列SWDAが配置される。SAAとSWDAは上下および左右のメモリセルアレイMCAによって共有することでチップ面積を低減することができる。SAAおよびSWDAに囲まれる部分に行制御回路XPが配置され、これも上下のMCAで共有することでチップ面積の低減が可能である。MCAは、複数のグローバルビット線GBLと複数のビット線選択信号BLSとの所望の交点に配置されるサブメモリブロックSMBで構成される。サブメモリブロックSMBは、サブメモリセルアレイSMCAとその上下に隣接するビット線選択スイッチアレイBLSAから構成される。行方向に並ぶSMBは共通のワード線WLとビット線選択信号BLSにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線GBL1本に対して、センスアンプSA1個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で1つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図12は、サブメモリブロックSMBの構成の一例を示す。
サブメモリセルアレイSMCAは、m本のワード線WLと、n本のローカルビット線LBLと、プレートPLと、WLとLBLの所望の交点に配置されるメモリセルMCから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“1”状態に変化させるために流す電流の向きを示している。上記メモリセルMCは図2(b)や図5に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図2(b)に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線LBLからプレートPLに電流を流し、LBLとPLの電位差が低抵抗化(ON)しきい電圧を超えた場合にONし、LBLからPLに電流を流し、LBLとPLの電位差が高抵抗化(OFF)しきい電圧を超えた場合にOFFすることを特徴とする。図5に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、LBLからPLに電流を流し、ONしきい電圧を超えた場合にONし、PLからLBLに電流を流し、PLとLBLの電位差がOFFしきい電圧を超えた場合にOFFすることを特徴とする。また、上記メモリセルは図7(b)に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ビット線選択スイッチアレイBLSAはサブメモリセルアレイSMCAのローカルビット線LBL方向の上下に隣接して配置され、SMCAのn本のローカルビット線LBLをグローバルビット線GBL0に接続する。BLSAは、例えばn個のビット線選択スイッチBLSWから構成される。BLSWは例えば1つのMOSトランジスタで構成される。上記MOSトランジスタは、例えばドレインがグローバルビット線GBLに、ソースがLBLに接続され、ゲートがビット線選択線BLSによって制御される。
図13は、メモリセルMCの構成の一例((a),(b),(c),(d))を示す。
トランジスタのゲートをG、ソースをS、ドレインをDとする。(a)のMCは、ゲートがWL、ドレインがBL、ソースが抵抗変化素子にそれぞれ接続され、抵抗変化素子はBLからSLに電流が流れると低抵抗化するように配置される。(b)のMCは、ゲートがWL、ソースがSL、ドレインが抵抗変化素子に接続され、抵抗変化素子はBLからSLに電流が流れると低抵抗化するように配置される。(c)のMCは、ゲートがWL、ソースが抵抗変化素子、ドレインがBLに接続され、抵抗変化素子はSLからBLに電流を流すと低抵抗化するように配置される。(d)のMCは、ゲートがWL、ソースがSL、ドレインが抵抗変化素子に接続され、抵抗変化素子はSLからBLに電流が流れると低抵抗化するように配置されている。
図14は、センスアンプSAの構成の一例を示す。
センスアンプSAは、読み出し部RAMPと、書き込み部WAMPと、ローカル入出力線スイッチIOGから構成される。RAMPとIOGはセンスアンプの上側のグローバルビット線GBL0を駆動する書き込み部WAMP0とセンスアンプ下部のグローバルビット線GBL1を駆動する書き込み部WAMP1とで共有される。これはセンスアンプ回路の面積低減に役立つ。WAMPとRAMPはアクティブハイのセンスアンプアウト信号線SAOtとグローバルビット線GBLで接続される。IOGとRAMPはSAOtと反転センスアンプアウト信号線SAObで接続される。IOGとWAMPはSAOtで接続される。
読み出し部RAMPは、例えば、リードスイッチRSW、2つのリードドライバRD、クロスカップルCC、プリチャージ回路PCC、読み出しリファレンス回路RRCから構成される。RRCは、例えば2個のMOSトランジスタとリファレンス負荷REFから構成され、リードイネーブル信号RET、ワード線イネーブル信号WLEで制御される。RSW0は上部メモリセルリードイネーブル信号RET0で制御される。RSW1は下部メモリセルリードイネーブル信号RET1で制御される。CCはセンスアンプイネーブル信号SAEで制御される。RDは読み出し電流制御信号SAPGで制御される。PCCはセンスアンプイコライズ信号SAEQによって制御される。PCCはスタンバイ時にSAOtおよびSAObをVBHに充電するためのプリチャージ回路であり、SAEQによって制御される。
以下に、読み出し時のRAMPの動作について説明する。まず、センスアンプイコライズ信号SAEQがロウからハイになりプリチャージが終了する。次に、読み出し電流をメモリセルに流す。読み出し電流はVDDとSAPGによりゲート電位を制御されるPMOS負荷によって決定される。SA上部のメモリセルを読み出す場合、RET0が選択され、SA下部のメモリセルを読み出す場合、RET1が選択される。読み出し電流はVDDから負荷PMOSを経由し、センスノードSNを通って、RET0もしくはRET1によって選択されたグローバルビット線に流れる。リファレンス用の電流はVDDから負荷PMOSを経由し、リファレンスセンスノードSNREFを通って、メモリセルへの電流経路を模擬したリファレンス負荷REFを通って接地電位に流れる。読み出すメモリセルの抵抗値が高い場合、すなわち論理値“0”の場合、SNの電位はSNREFの電位より高くなる。これはメモリセルでの電圧降下がREFでの電圧降下よりも大きいためである。SNとSNREFの電位差は、センスアンプイネーブル信号SAEによって活性化されるクロスラッチによってSAOtが電圧VBHに、SAObが接地電位に増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち論理値“1”の場合、SNの電位はSNREFの電位よりも低くなる。これはメモリセルでの電圧降下がREFでの電圧降下よりも小さいためである。SNとSNREFの電位差は、前記クロスカップルにおいてSAOtが接地電位、SAObが電圧VBHに増幅される。カラム選択線YSによってSAOtおよびSAObに読み出されたメモリ情報はローカル入出力線LIOtおよび反転ローカル入出力線LIObに読み出される。
以下に、書き込み部WAMPの動作について説明する。メモリセルを高抵抗状態にする場合、すなわち論理値“0”に書き込む場合、カラム選択線YSが選択されると、LIOtによってSAOtが接地電位に向かって充電され、LIObによってSAObがVBHに向かって充電される。RETはロウであるので、SNおよびSNREFはVDDに近い電位に充電されており、SAEがONするとクロスラッチによりSAOtが接地電位に、SAObがVBHに充電される。アクティブハイのライトイネーブル信号WETとアクティブロウのライトイネーブル信号WEBがアクティベートされると、SAOtがロウなのでWAMPによりGBLが接地電位に充電される。プレートPLの電位を例えばVBH/2に設定すると、PLからGBLに電流が流れる。この結果、メモリセルに論理値“0”が書き込まれる。メモリセルを低抵抗状態にする場合、すなわち論理値“1”に書き込む場合、カラム選択線YSが選択されると、LIOtによってSAOtがVBHに向かって充電され、LIObによってSAObが接地電位に向かって充電される。RETはロウであるので、SNおよびSNREFはVDDに近い電位に充電されており、SAEがONするとクロスラッチによりSAOtがVBHに、SAObが接地電位に充電される。アクティブハイのライトイネーブル信号WETとアクティブロウのライトイネーブル信号WEBがアクティベートされると、SAOtがハイなのでWAMPによりGBLがVBHに充電される。プレートPLの電位を例えばVBH/2に設定すると、GBLからPLに電流が流れる。これによってメモリセルに論理値“1”が書き込まれる。
図15は、サブワードドライバ列SWDAの構成の一例を示す。
図9(b)に示すように、サブワードドライバ列SWDAはメモリセルアレイMCAの周辺に配置され、メモリセルアレイMCAのワード線WLを左右のいずれかのサブワードドライバ列SWDAから駆動するため、片方のサブワードドライバ列SWDAに含まれるサブワードドライバSWDの数は、メモリセルアレイMCAに含まれるワード線WLの数の半数でよい。サブワードドライバSWDは1つのPMOSトランジスタと2つのNMOSトランジスタから構成される。上記PMOSトランジスタは、ゲートが反転メインワード線MWLBに接続され、ソースがサブワードドライバ選択線FXに接続され、ドレインがワード線WLに接続される。上記NMOSトランジスタのうち一方は、ゲートがMWLB、ソースがVSSと等しいかそれより低い負電圧VKK、ドレインがワード線WLに接続される。上記NMOSトランジスタのもう一方は、ゲートが反転サブワードドライバ選択線FXB、ソースがVKK、ドレインがワード線WLに接続される。
図16は、行制御回路XPの構成の一例を示す。
行制御回路XPは、ローカル入出力線LIOtおよび反転ローカル入出力線LIObをプリチャージするローカル入出力線イコライズ回路REQ、ローカル入出力線LIOとメイン入出力線MIOを接続するメイン入出力ゲートRGC、ビット線選択信号ドライバBLSD、列選択線ドライバYSD、サブワードドライバ選択線ドライバFXDから構成される。REQは、例えば3個のPMOSトランジスタで構成され、センスアンプイコライズ信号SAEQがOFFするとLIOtおよびLIObをVBHに充電する。RGCは、例えば2個のNMOSトランジスタから構成され、SAEQがONするとLIOtとMIOt、LIObとMIObを接続する。BLSDでは、リードイネーブル信号RETとライトイネーブル信号WETとマット選択信号MSによってビット線選択信号BLSを生成する。例えばRETとWETのOR論理とMSのAND論理をとってBLSを生成する回路構成が考えられる。YSDでは、列選択イネーブル信号YSEとカラムプリデコード信号CFからYSを選択する。例えばYSEとCFのAND論理をとってYSを出力する回路構成が考えられる。FXDでは、反転サブワードドライバ選択信号FXBからサブワードドライバ選択信号FXを生成する。例えば、FXBと同じ数のNOT論理から構成される。
図17は、アレイ制御回路ACCの構成の一例を示す。
アレイ制御回路ACCでは、図9(a)に示したCNTLで生成されたタイミング信号からセンスアンプを制御する信号群を生成する。マット選択反転信号MSBからセンスアンプイコライズ信号SAEQ、MSBとセンスアンプイネーブル元信号SAE0からセンスアンプイネーブル信号SAE、リードイネーブル信号REからセンスアンプ制御用のリードイネーブル信号RET、ワード線イネーブル元信号WLE0からワード線イネーブル信号WLE、ライトイネーブル信号WEからセンスアンプ制御用のライトイネーブル信号WETを生成する。例えばSAEQはMSBを反転した信号が出力される。SAEはMSBの反転信号とSAE0のAND論理をとって作られる。RETはMSBの反転信号とREのAND論理をとって作られる。WLEはMSBの反転信号とWLE0のAND論理をとって作られる。WETはMSBの反転信号とWEのAND論理をとって作られる。
図18は、図12および図14に示す回路において、メモリセルに記憶されている情報を読み出す場合の動作波形の一例を示す。
まず、スタンバイ状態について説明する。スタンバイ状態ではセンスノードSNとリファレンスセンスノードSNREFはVDDに充電されている。センスアンプアウト信号SAOとローカル入出力信号LIOはVBHに充電されている。クロックと同期してACTコマンドが入力されると、図17に示すACCで作られるSAEQとRETが0からVDDに充電される。RETとワード線イネーブル信号WLEを同期したタイミングでワード線WLとビット線選択線BLSが接地電位よりも低い電位VKKから昇圧電位VPPに充電される。その結果、入力アドレスによって指定されたメモリセルが選択され、読み出し電流が流れる。WLEがVKKからVPPに充電されると、リファレンスノードSNREFがVDDからリファレンス負荷によって設定されたリファレンス電位に向かって下がっていく。リファレンス電位は例えばVDD/2となるように設定すると読み出しマージンを大きく設定することができる。読み出し電流が流れると、センスノードSNがメモリセルの抵抗状態に応じて変化する。メモリセルが低抵抗状態、すなわちON状態の場合、接地電位に近い電位になり、メモリセルが高抵抗状態、すなわちOFF状態の場合、VDDからあまり下がらない電位になる。このとき、SNとSNREFの電位に応じてセンスアンプアウト信号SAOtとSAObの電位が、メモリセルがON状態の場合VBHからあまり下がらず、メモリセルがOFF状態の場合、接地電位に向かって下がっていく。SNの状態が定常状態になるタイミングでセンスアンプイネーブル信号SAEがONする。すると、センスアンプアウト信号SAOtの状態がメモリセルの状態に応じてONならVBHに、OFFなら接地電位に充電される。メモリセルの状態がセンスアンプの読み出し部でラッチされた状態で、READコマンドが入力されると、列選択信号YSがVKKからVPPに充電され、ローカル入出力線LIOにメモリ情報が出力される。その後、PREコマンドが入力されると、WLとBLSがVPPからVKKになり、その後SAEがVDDから接地電位に下がり、SAEQ、RETがVDDから接地電位に、WLEがVPPからVKKに下がる。その結果、SNとSNREFがVDDになり、SAOtとSAObがVBHにプリチャージされ、スタンバイ状態に戻り、読み出し動作が終了する。
図19は、図12および図14に示す回路において、メモリセルに情報を書き込む場合の動作波形の一例を示す。
スタンバイ状態は図18で説明した状態と同じである。クロックCLKと同期してACTコマンドが入力されると、図9(a)に記載のCNTLで発生されたタイミングに同期してセンスアンプイコライズ信号SAEQが接地電位からVDDになり、センスアンプのイコライズが終了する。ワード線WLが接地電位より低い電位VKKから昇圧電位VPPに上がるとメモリセルに情報を書き込む準備が整う。カラム選択線YSが選択されると、書き込みを行うセンスアンプが決定し、書き込みを行う情報に応じて充電されたLIOによりセンスアンプアウト信号SAOが所望のレベルに充電され始める。センスアンプイネーブル信号が接地電位からVDDになると、センスアンプのラッチ部分がONし、書き込み情報がラッチされ、SAOがONを書く場合にはVBHに、OFFを書く場合には接地電位に確定される。ライトイネーブル信号WETが接地電位からVDDになると、センスアンプの書き込み部がONし、グローバルビット線GBLにONを書き込む場合にはVBHを、OFFを書き込む場合には接地電位を出力する。これによりメモリセルには所望のデジタル情報が書き込まれる。PREコマンドがクロックと同期して入力されると、ワード線WLがVPPからVKKになり、これを受けてSAEがVDDから接地電位になる。その後、SAEQがVDDから接地電位になり、これと同時にSAOがVBHにプリチャージされる。こうしてスタンバイ状態に戻り、書き込み動作が終了する。
図20は、サブメモリセルアレイSMCAの下側に隣接するビット線選択スイッチアレイBLSAとSMCAの上側に隣接するBLSAのレイアウトの一例を示す。図20は、図12に示すサブメモリブロックSMBにおいて、SMCA下端と下側のBLSA、SMCA上端と上側のBLSAを行方向に2つ並べた場合の回路図に相当する。
メモリセルはワード線WL2本ごとにダミーワード線DWLを設ける。これにより拡散層N+のマスクを簡略にすることが可能である。プレートコンタクトPLCはワード線WLとダミーワード線DWLを共有しない隣接メモリセルと共有する。ローカルビット線LBLとプレートPLは、配線層の高さが異なる。点線の四角で囲まれた部分は1ビットのメモリセルMCを表しており、その面積はプロセスノードをFとすると6F2となる。最新のDRAMでも、セル面積は6F2で、同等である。しかし、抵抗変化素子はDRAMのキャパシタに比べて製造が容易であり、1T1C型DRAMが製造困難な微細プロセスにおいても1T1R型メモリは製造が可能である。
ビット線選択スイッチは、この場合1本のグローバルビット線GBLに対して4本のローカルビット線LBLからなるため、例えば4個のMOSトランジスタで構成される。トランジスタのゲートはビット線選択線BLSに相当し、これはメモリセルMCのワード線WLと同じピッチで配置される。ビット線選択スイッチは2個のMOSトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層N+の面積は2個のMOSトランジスタで35F2である。ゲート幅を大きく取ることができ、ビット線選択スイッチのON抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線DWLで分離される。この結果、メモリセルアレイのWLとDWLの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のSMCAから来るローカルビット線と下側のSMCAから来るローカルビット線の合計8本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトGBLCを介して、グローバルビット線GBLに接続される。
図21は、サブメモリセルアレイSMCAの断面の一例を示す。図20におけるAからA’に沿って切断したときのSMCAの部分の断面図を示したものである。
(a)から(c)のすべてで、プレートPLがローカルビット線LBLの上に位置する。これにより、PLの面積を大きくできるとともに、PLに穴を開ける回数を少なくできるという利点がある。(a)はメモリデバイスMDがローカルビット線と拡散層コンタクトCONTの間に位置しており、(b)はMDがプレートPLとCONTの間にあり、なおかつローカルビット線のある層よりも上側にMDが作られる。(c)はMDがプレートPLとCONTの間にあり、なおかつローカルビット線のある層よりも下側にMDが作られる。(b)に示す構造はメモリデバイスMDよりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。
図22は、ビット線選択スイッチアレイBLSAの断面の一例を示す。図20におけるAからA’に沿った断面図である。
ビット線選択スイッチのMOSトランジスタのゲートはメモリセルアレイにおけるワード線WLと同じパターンで作成されるため、WLと記した。配線層1層目でローカルビット線LBLが束ねられている。束ねられたノードからグローバルビット線コンタクトGBLCで配線層3層目のグローバルビット線GBLに接続される。GBLCが通る部分にはプレートPLに穴が開けられる。穴の部分はできるだけ小さくすることでプレートPLの容量が増大し、駆動力を大きくすることができる。
以上説明したように、第1の実施の形態の半導体装置によれば、複数のビット線選択スイッチBLSWからなる上側および下側のビット線選択スイッチアレイBLSAと、上側および下側のビット線選択スイッチアレイBLSAの間に隣接して配置され、複数のローカルビット線LBL、複数のワード線WL、複数のワード線WLと複数のローカルビット線LBLの交点に配置される複数のメモリセルMCからなるサブメモリセルアレイSMCAとを有し、ローカルビット線LBLは上側および下側のビット線選択スイッチアレイBLSAにおいてグローバルビット線GBLに接続されることにより、書き込み時および読み出し時に、ビット線選択スイッチBLSWを同時にONさせることで並列に2つの電流パスを設けることができるので、配線による寄生抵抗成分を低減し、メモリセルを書き換えるのに十分な書き換え電流を得ることができると共に、メモリセルアレイ内での寄生抵抗の場所依存性を小さくすることができる。すなわち、ビット線選択スイッチBLSWの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
<第2の実施の形態>
本発明の第2の実施の形態の半導体装置を、図23〜図29を用いて説明する。
図23は、第2の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図23の太線はワード線WL0とローカルビット線LBL1の交点に配置されたメモリセルMCの情報を、例えば論理値“0”から“1”に書き換える場合(書き込み)の、アレイに流れる電流経路を示している。抵抗変化素子の接続向きが反対であった場合、図23中に示す書き換え電流と同じ向きで論理値“1”から“0”に書き換えることも可能である。MCの選択素子は例えば1個のMOSトランジスタから構成され、ソース側がローカルソース線LSL1、ドレインが抵抗変化素子に接続される。本実施の形態は、実施の形態1と比較して、ローカルソース線LSL1が設けられ、ローカルソース線が2つのスイッチSLSWによってグローバルソース線に接続されている点に特徴がある。グローバルビット線GBL0は、ドライバ回路によってグローバルソース線GSLよりも高い書き換え電位に充電されている。GSLは例えば接地電位に充電される。マット選択信号と書き換えイネーブル信号のAND論理をとり、ビット線選択線BLS1が選択される。この結果、ローカルビット線LBL1の両端に接続されたビット線選択スイッチBLSWとローカルソース線LSL1の両端に接続されたソース線選択スイッチSLSWがONする。書き換え電流はローカルビット線LBL1の両端に接続されたビット線選択スイッチBLSWを通って、グローバルビット線GBL0から並列にローカルビット線LBL1に流れ、メモリセルMCを通ってローカルソース線LSL1に流れ、LSL1の両端に接続されたソース線選択スイッチSLSWからグローバルソース線GSL0に流れる。GBL0からLBL1への電流経路が並列に2つあり、LSL1からGSL0への電流経路も並列に2つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をMCに流すことができる。また、書き込み時は、選択されたワード線に依存して、LBL1の上端に位置するビット線選択スイッチと、LSL1の下端に位置するソース線選択スイッチのみをONするか、あるいはLBL1の下端に位置するビット線選択スイッチと、LSL1の上端に位置するソース線選択スイッチのみをONし、残りをOFFするやり方もある。このやり方の場合、ビット線選択スイッチおよびソース線選択スイッチの制御線を分離する必要がある。つまりBLSWとSLSWを同時にBLSで制御するのではなく、それぞれ独立した制御線を用意して、独立に制御することとなる。これは制御線の本数が増加するが読み出し時のメモリセルMCの寄生抵抗成分のアレイ内場所依存性が小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをONさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるLBLとLSLの長さを同じにすることができるからである。
読み出しはGBL0をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線BLS1を選択する。読み出し電流はグローバルビット線GBL0からローカルビット線LBL1に並列に2つのパスでMCに到達し、ローカルソース線LSL1から並列に2つのパスでグローバルソース線GSL0に流れる。また、読み出し時は、選択されたワード線に依存して、LBL1の上端に位置するビット線選択スイッチと、LSL1の下端に位置するソース線選択スイッチのみをONするか、あるいはLBL1の下端に位置するビット線選択スイッチと、LSL1の上端に位置するソース線選択スイッチのみをONし、残りをOFFするやり方もある。このやり方の場合、ビット線選択スイッチおよびソース線選択スイッチの制御線を分離する必要がある。つまりBLSWとSLSWを同時にBLSで制御するのではなく、それぞれ独立した制御線を用意して制御することとなる。これは制御線の本数が増加するが読み出し時のメモリセルMCの寄生抵抗成分のアレイ内場所依存性が小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをONさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるLBLとLSLの長さを同じにすることができるからである。
図24は、メモリセルアレイMCAとその周辺回路の構成の一例を示す。
メモリセルアレイMCAの上下に隣接して複数のセンスアンプを含むセンスアンプ列SAAが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列SWDAが配置される。SAAとSWDAは上下および左右のメモリセルアレイMCAによって共有することでチップ面積を低減することができる。SAAおよびSWDAに囲まれる部分に行制御回路XPが配置され、これも上下のMCAで共有することでチップ面積の低減が可能である。MCAは、複数のグローバルビット線GBLと複数のグローバルソース線GSLと、複数のビット線選択信号BLSとの所望の交点に配置されるサブメモリブロックSMBで構成される。サブメモリブロックSMBは、サブメモリセルアレイSMCAとその上下に隣接するビット線ソース線選択スイッチアレイBLSLSAから構成される。行方向に並ぶSMBは共通のワード線WLとビット線選択信号BLSにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線GBL1本およびグローバルソース線GSL1本に対して、センスアンプSA1個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で1つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図25は、サブメモリブロックSMBの構成の一例を示す。
サブメモリセルアレイSMCAは、m本のワード線WLと、n本のローカルビット線LBLと、n本のローカルソース線LSLと、WLとLBLとLSLの所望の交点に配置されるメモリセルMCから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“1”状態に変化させるために流す電流の向きを示している。上記メモリセルMCは図2(b)や図5に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図2(b)に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線LBLからローカルソース線LSLに電流を流し、LBLとLSLの電位差が低抵抗化(ON)しきい電圧を超えた場合にONし、LBLからLSLに電流を流し、LBLとLSLの電位差が高抵抗化(OFF)しきい電圧を超えた場合にOFFすることを特徴とする。図5に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、LBLからLSLに電流を流し、ONしきい電圧を超えた場合にONし、LSLからLBLに電流を流し、LSLとLBLの電位差がOFFしきい電圧を超えた場合にOFFすることを特徴とする。また、上記メモリセルは図7(b)に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ビット線ソース線選択スイッチアレイBLSLSAはサブメモリセルアレイSMCAのローカルビット線LBL方向の上下に隣接して配置され、SMCAのn本のローカルビット線LBLをグローバルビット線GBL0に接続し、n本のローカルソース線をグローバルソース線GSL0に接続する。BLSLSAは、例えばn個のビット線選択スイッチBLSWとn個のソース線選択スイッチSLSWから構成される。BLSWは、例えば1つのMOSトランジスタで構成される。上記MOSトランジスタは、例えばドレインがグローバルビット線GBLに、ソースがLBLに接続され、ゲートがビット線選択信号BLSによって制御される。SLSWは、例えば1つのMOSトランジスタで構成される。上記MOSトランジスタは、例えばドレインがグローバルソース線GSLに、ソースがLSLに接続され、ゲートがビット線選択信号BLSによって制御される。
図26は、センスアンプSAの構成の一例を示す。
センスアンプSAは、読み出し部RAMPと、書き込み部WAMPと、ローカル入出力線スイッチIOGから構成される。RAMPとIOGはセンスアンプの上側のグローバルビット線GBL0を駆動する書き込み部WAMP0とセンスアンプ下部のグローバルビット線GBL1を駆動する書き込み部WAMP1とで共有される。これはセンスアンプ回路の面積低減に役立つ。WAMPとRAMPはアクティブハイのセンスアンプアウト信号線SAOtとグローバルビット線GBLで接続される。IOGとRAMPはSAOtとSAObで接続される。IOGとWAMPはSAOtで接続される。
読み出し部RAMPは、例えば、リードスイッチRSW、2つのリードドライバRD、クロスカップルCC、プリチャージ回路PCC、読み出しリファレンス回路RRCから構成される。RRCは、例えば2個のMOSトランジスタとリファレンス負荷REFから構成され、リードイネーブル信号RET、ワード線イネーブル信号WLEで制御される。RSW0は上部メモリセルリードイネーブル信号RET0で制御される。RSW1は下部メモリセルリードイネーブル信号RET1で制御される。CCはセンスアンプイネーブル信号SAEで制御される。RDは読み出し電流制御信号SAPGで制御される。PCCはセンスアンプイコライズ信号SAEQによって制御される。PCCはスタンバイ時にSAOtおよびSAObをVBHに充電するためのプリチャージ回路であり、SAEQによって制御される。
以下に、読み出し時のRAMPの動作について説明する。まず、センスアンプイコライズ信号SAEQがロウからハイになりプリチャージが終了する。次に、読み出し電流をメモリセルに流す。読み出し電流はVDDとSAPGによりゲート電位を制御されるPMOS負荷によって決定される。SA上部のメモリセルを読み出す場合、RET0が選択され、SA下部のメモリセルを読み出す場合、RET1が選択される。読み出し電流はVDDから負荷PMOSを経由し、センスノードSNを通って、RET0もしくはRET1によって選択されたグローバルビット線に流れる。リファレンス用の電流はVDDから負荷PMOSを経由し、リファレンスセンスノードSNREFを通って、メモリセルへの電流経路を模擬したリファレンス負荷REFを通って接地電位に流れる。読み出すメモリセルの抵抗値が高い場合、すなわち論理値“0”の場合、SNの電位はSNREFの電位より高くなる。これはメモリセルでの電圧降下がREFでの電圧降下よりも大きいためである。SNとSNREFの電位差は、センスアンプイネーブル信号SAEによって活性化されるクロスラッチによってSAOtが電圧VBHに、SAObが接地電位に増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち論理値“1”の場合、SNの電位はSNREFの電位よりも低くなる。これはメモリセルでの電圧降下がREFでの電圧降下よりも小さいためである。SNとSNREFの電位差は、前記クロスカップルにおいてSAOtが接地電位、SAObが電圧VBHに増幅される。カラム選択線YSによってSAOtおよびSAObに読み出されたメモリ情報はローカル入出力線LIOtおよびLIObに読み出される。
以下に、書き込み部WAMPの動作について説明する。メモリセルを高抵抗状態にする場合、すなわち論理値“0”に書き込む場合、カラム選択線YSが選択されると、LIOtによってSAOtが接地電位に向かって充電され、LIObによってSAObがVBHに向かって充電される。RETはロウであるので、SNおよびSNREFはVDDに近い電位に充電されており、SAEがONするとクロスラッチによりSAOtが接地電位に、SAObがVBHに充電される。アクティブハイのライトイネーブル信号WETとアクティブロウのライトイネーブル信号(反転)WEBがアクティベートされると、SAOtがロウなのでWAMPによりGBLが接地電位に、グローバルソース線GSLがVBHに充電される。GSLからGBLに電流が流れ、メモリセルに論理値“0”が書き込まれる。メモリセルを低抵抗状態にする場合、すなわち論理値“1”に書き込む場合、カラム選択線YSが選択されると、LIOtによってSAOtがVBHに向かって充電され、LIObによってSAObが接地電位に向かって充電される。RETはロウであるので、SNおよびSNREFはVDDに近い電位に充電されており、SAEがONするとクロスラッチによりSAOtがVBHに、SAObが接地電位に充電される。アクティブハイのライトイネーブル信号WETとアクティブロウのライトイネーブル信号WEBがアクティベートされると、SAOtがハイなのでWAMPによりGBLがVBHに、GSLが接地電位に充電される。GBLからGSLに電流が流れ、これによってメモリセルに論理値“1”が書き込まれる。
図27は、サブメモリセルアレイSMCAの下側に隣接するビット線ソース線選択スイッチアレイBLSLSAとSMCAの上側に隣接するBLSLSAのレイアウトの一例を示す。図27は、図24に示すサブメモリブロックSMBにおいて、SMCA下端と下側のBLSLSA、SMCA上端と上側のBLSLSAを行方向に2つ並べた場合の回路図に相当する。
メモリセルは図20に示すものと同じであり、説明を省略する。
ビット線選択スイッチは、この場合1本のGBLに対して4本のLBLからなるため、例えば4個のMOSトランジスタで構成される。トランジスタのゲートはビット線選択線BLSに相当し、これはメモリセルMCのワード線WLと同じピッチで配置される。ビット線選択スイッチは2個のMOSトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層N+の面積は2個のMOSトランジスタで35F2である。ゲート幅を大きく取ることができ、ビット線選択スイッチのON抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線DWLで分離される。この結果、メモリセルアレイのWLとDWLの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のSMCAから来るローカルビット線と下側のSMCAから来るローカルビット線の合計8本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトGBLCを介して、グローバルビット線GBLに接続される。
ソース線選択スイッチは、この場合1本のGSLに対して4本のLSLからなるため、例えば4個のMOSトランジスタで構成される。トランジスタのゲートはビット線選択線BLSに相当し、これはメモリセルMCのワード線WLと同じピッチで配置される。ソース線選択スイッチは2個のMOSトランジスタでグローバルソース線につなぐためのコンタクトを共有する。このため拡散層N+の面積は2個のMOSトランジスタで35F2である。ゲート幅を大きく取ることができ、ソース線選択スイッチのON抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線DWLで分離される。この結果、メモリセルアレイのWLとDWLの繰り返しパターンとまったく同じようにしてソース線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりソース線選択スイッチの作成が容易となる。上側のSMCAから来るローカルビット線と下側のSMCAから来るローカルビット線の合計8本は、ソース線選択スイッチにより同一のノードに束ねられる。このノードからグローバルソース線に接続するためのグローバルソース線コンタクトGSLCを介して、グローバルソース線GSLに接続される。
図28は、サブメモリセルアレイSMCAの断面の一例を示す。図27におけるAからA’に沿って切断したときのSMCAの部分の断面図を示したものである。
(a)はローカルビット線LBLがローカルソース線LSLよりも上のレイヤーになっており、(b)はローカルビット線LBLがローカルソース線LSLよりも下のレイヤーで、かつ抵抗変化素子がローカルビット線LBLよりも上のレイヤーに配置される例である。(c)はローカルビット線LBLがローカルソース線LSLよりも下のレイヤーで、かつ抵抗変化素子がローカルビット線LBLよりも下のレイヤーに配置される例である。(b)に示す構造は抵抗変化素子よりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。
図29は、ビット線ソース線選択スイッチアレイBLSLSAの断面の一例を示す。図27におけるAからA’およびBからB’に沿った断面図である。
ビット線選択スイッチおよびソース線選択スイッチのMOSトランジスタのゲートはメモリセルアレイにおけるワード線WLと同じパターンで作成されるため、WLと記した。配線層1層目でローカルソース線LSLが束ねられている。束ねられたノードからグローバルソース線コンタクトGSLCで配線層3層目のグローバルソース線GSLに接続される。配線層2層目でローカルビット線LBLが束ねられている。束ねられたノードからグローバルビット線コンタクトGBLCで配線層3層目のグローバルビット線GBLに接続される。配線層1層目から配線層3層目にGSLCを通すため、例えば、2層目におけるLBLを束ねる部分の配線は図27のレイアウトにおいて斜めになるようにすると良い。GBLCは抵抗値を下げるため、例えば2つ以上配置すると良い。
以上説明したように、第2の実施の形態の半導体装置によれば、複数のビット線選択スイッチBLSWと複数のソース線選択スイッチSLSWからなる第1および第2のビット線ソース線選択スイッチアレイBLSLSAと、第1および第2のビット線ソース線選択スイッチアレイBLSLSAの間に隣接して配置され、複数のローカルビット線LBL、複数のローカルソース線LSL、複数のワード線WL、複数のワード線WLと複数のローカルビット線LBLおよび複数のローカルソース線LSLの交点に配置される複数のメモリセルMCから構成されるサブメモリセルアレイSMCAとを有し、ローカルビット線LBLは第1および第2のビット線ソース線選択スイッチアレイBLSLSAにおいてグローバルビット線GBLに接続され、ローカルソース線LSLは第1および第2のビット線ソース線選択スイッチアレイBLSLSAにおいてグローバルソース線GSLに接続されることにより、ビット線選択スイッチBLSWおよびソース線選択スイッチSLSWの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
<第3の実施の形態>
本発明の第3の実施の形態の半導体装置を、図30〜図35を用いて説明する。
図30は、第3の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図30の太線はワード線WL511とローカルビット線LBL1の交点に配置されたメモリセルMCの情報を、例えば論理値“0”から“1”に書き換える場合(書き込み)の、アレイに流れる電流経路を示している。抵抗変化素子の接続向きが反対であった場合、図30中に示す書き換え電流と同じ向きで論理値“1”から“0”に書き換えることも可能である。MCの選択素子は例えば1個のMOSトランジスタから構成され、ソース側がローカルソース線LSL、ドレインが抵抗変化素子に接続される。グローバルビット線GBL0は、ドライバ回路によってグローバルソース線GSLよりも高い書き換え電位に充電されている。GSLは例えば接地電位に充電される。マット選択信号と書き換えイネーブル信号のAND論理をとり、ビット線選択線BLS1とソース線選択線SLS1が選択される。この結果、ローカルビット線LBL1の両端に接続されたビット線選択スイッチBLSWとローカルソース線LSL1の両端に接続されたソース線選択スイッチSLSWがONする。
図30のレイアウトにおいては、ローカルソース線LSL1が、2つのスイッチSLSWを介してグローバルソース線GSL0に接続されている。本実施の形態のレイアウトは、このように、ローカルソース線が、両端に設けられた2つのソース線スイッチを介してグローバルソース線に接続されている点に特徴がある。この特徴により、ローカルソース線からグローバルソース線への電流経路が並列に2つあるため、メモリセルからグローバルソース線に至るまでの寄生抵抗成分を小さく抑えることができる。この結果、前述のローカルビット線が2つのビット線選択スイッチを介してグローバルビット線に接続される場合と同様に、書き込み時には大電流を流すことが可能となり、読み出し時にはマージンを大きく確保することが可能となる。
また、実施の形態2と比較して、メモリセルMCに対し、ビット線選択スイッチアレイの配置とソース線選択スイッチアレイの配置とをずらしている点に特徴がある。例えば図30では、512本のワード線毎にビット線選択スイッチアレイとソース線選択スイッチアレイを配置する構成の場合として、ビット線選択スイッチアレイとソース線選択スイッチアレイの並びをワード線256本分、つまり512本の半分だけずらした配置としている。このような構成にすることにより、それぞれのスイッチ間には512本のワード線があっても、実際に電流経路におけるLSLおよびLBLの長さをWL256本分と512本から半減でき、寄生抵抗を低減できる。書き換え電流はローカルビット線LBL1の両端に接続されたビット線選択スイッチを通って、グローバルビット線GBL0から並列にローカルビット線LBL1に流れ、メモリセルMCを通ってローカルソース線LSL1に流れ、LSL1の両端に接続されたソース線選択スイッチからグローバルソース線GSL0に流れる。GBL0からLBL1への電流経路が並列に2つあり、LSL1からGSL0への電流経路も並列に2つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をMCに流すことができる。また、書き込み時は、選択されたワード線に依存して、LBL1の上端に位置するビット線選択スイッチと、LSL1の下端に位置するソース線選択スイッチのみをONするか、あるいはLBL1の下端に位置するビット線選択スイッチと、LSL1の上端に位置するソース線選択スイッチのみをONし、残りをOFFするやり方もある。これは読み出し時のメモリセルMCの寄生抵抗成分のアレイ内場所依存性が小さくでき、なおかつ寄生抵抗成分も小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをONさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるLBLとLSLの長さを同じにすることができるからである。
読み出しはGBL0をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線BLS1を選択する。読み出し電流はグローバルビット線GBL0からローカルビット線LBL1に並列に2つのパスでMCに到達し、ローカルソース線LSL1から並列に2つのパスでグローバルソース線GSL0に流れる。また、読み出し時は、選択されたワード線に依存して、LBL1の上端に位置するビット線選択スイッチと、LSL1の下端に位置するソース線選択スイッチのみをONするか、あるいはLBL1の下端に位置するビット線選択スイッチと、LSL1の上端に位置するソース線選択スイッチのみをONし、残りをOFFするやり方もある。これは読み出し時のメモリセルMCの寄生抵抗成分のアレイ内場所依存性が小さくでき、なおかつ寄生抵抗成分も小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをONさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるLBLとLSLの長さを同じにすることができるからである。
図31は、メモリセルアレイMCAとその周辺回路の構成の一例を示す。
メモリセルアレイMCAの上下に隣接して複数のセンスアンプを含むセンスアンプ列SAAが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列SWDAが配置される。SAAとSWDAは上下および左右のメモリセルアレイMCAによって共有することでチップ面積を低減することができる。SAAおよびSWDAに囲まれる部分に行制御回路XPが配置され、これも上下のMCAで共有することでチップ面積の低減が可能である。MCAは、複数のグローバルビット線GBLと複数のグローバルソース線GSLと、複数のビット線選択信号BLSとの所望の交点に配置されるサブメモリブロックSMBで構成される。サブメモリブロックSMBは例えば2つのサブメモリセルアレイSMCAと、SMCAに挟まれて隣接して配置される2個のビット線選択スイッチアレイBLSAと、上側のSMCAの上側と下側のSMCAの下側に隣接するソース線選択スイッチアレイSLSAから構成される。上記SMBの構成はBLSAとSLSAの配置を入れ替えた構成でも構わない。上記SMBを列方向に繰り返すと2つのSMCAに挟まれて隣接する2個のBLSAと2つのSMCAに挟まれて隣接する2個のSLSAが繰り返される構成となる。上記行方向に並ぶSMBは共通のワード線WLとビット線選択信号BLSにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線GBL1本およびグローバルソース線GSL1本に対して、センスアンプSA1個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で1つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図32は、サブメモリブロックSMBの構成の一例を示す。
2個のサブメモリセルアレイSMCAは、それぞれm/2本のワード線WLと、n本のローカルビット線LBLと、n本のローカルソース線LSLと、WLとLBLとLSLの所望の交点に配置されるメモリセルMCから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“1”状態に変化させるために流す電流の向きを示している。上記メモリセルMCは図2(b)や図5に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図2(b)に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線LBLからローカルソース線LSLに電流を流し、LBLとLSLの電位差が低抵抗化(ON)しきい電圧を超えた場合にONし、LBLからLSLに電流を流し、LBLとLSLの電位差が高抵抗化(OFF)しきい電圧を超えた場合にOFFすることを特徴とする。図5に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、LBLからLSLに電流を流し、ONしきい電圧を超えた場合にONし、LSLからLBLに電流を流し、LSLとLBLの電位差がOFFしきい電圧を超えた場合にOFFすることを特徴とする。また、上記メモリセルは図7(b)に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ソース線選択スイッチアレイSLSAは上側のサブメモリセルアレイSMCAのローカルソース線LSL方向の上側、下側のSMCAのローカルソース線LSL方向の下側に隣接して配置され、SMCAのn本のローカルソース線LSLをグローバルソース線GSL0に接続する。2つのビット線選択スイッチアレイは2個のSMCAに挟まれて配置され、n本のローカルビット線をグローバルビット線GBL0に接続する。BLSAおよびSLSAは、例えば、それぞれn個のビット線選択スイッチBLSW、n個のソース線選択スイッチSLSWから構成される。BLSWは、例えば1つのMOSトランジスタで構成される。上記MOSトランジスタは、例えばドレインがグローバルビット線GBLに、ソースがLBLに接続され、ゲートがビット線選択信号BLSによって制御される。SLSWは、例えば1つのMOSトランジスタで構成される。上記MOSトランジスタは、例えばドレインがグローバルソース線GSLに、ソースがLSLに接続され、ゲートがソース線選択信号SLSによって制御される。ソース線選択信号SLSは、SLS0nと、対応するSLS1nとが、同一の選択線で選択される。
図33は、図32に示したソース線選択スイッチアレイSLSAを2つ並べたときのレイアウトの一例を示す。
メモリセルは図20に示すものと同じであり、説明を省略する。
ソース線選択スイッチは、この場合1本のGSLに対して4本のLSLからなるため、例えば4個のMOSトランジスタで構成される。トランジスタのゲートはソース線選択線SLSに相当し、これはメモリセルMCのワード線WLと同じピッチで配置される。ソース線選択スイッチは2個のMOSトランジスタでグローバルソース線につなぐためのコンタクトを共有する。このため拡散層N+の面積は2個のMOSトランジスタで35F2である。ゲート幅を大きく取ることができ、ソース線選択スイッチのON抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線DWLで分離される。この結果、メモリセルアレイのWLとDWLの繰り返しパターンとまったく同じようにしてソース線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりソース線選択スイッチの作成が容易となる。上側のSMCAから来るローカルソース線と下側のSMCAから来るローカルソース線の合計8本は、ソース線選択スイッチにより同一のノードに束ねられる。このノードからグローバルソース線に接続するためのグローバルソース線コンタクトGSLCを介して、グローバルソース線GSLに接続される。複数のGSLCを設けることで、寄生抵抗成分を低減できる。
図34は、図32に示したビット線選択スイッチアレイBLSAを2つ並べたときのレイアウトの一例を示す。
メモリセルは図20に示すものと同じであり、説明を省略する。
ビット線選択スイッチは、この場合1本のGBLに対して4本のLBLからなるため、例えば4個のMOSトランジスタで構成される。トランジスタのゲートはビット線選択線BLSに相当し、これはメモリセルMCのワード線WLと同じピッチで配置される。ビットス線選択スイッチは2個のMOSトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層N+の面積は2個のMOSトランジスタで35F2である。ゲート幅を大きく取ることができ、ビット線選択スイッチのON抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線DWLで分離される。この結果、メモリセルアレイのWLとDWLの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のSMCAから来るローカルビット線と下側のSMCAから来るローカルビット線の合計8本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトGBLCを介して、グローバルビット線GSLに接続される。複数のGBLCを設けることで、寄生抵抗成分を低減できる。
図35は、図33に示したソース線選択スイッチアレイのAからA’に沿った断面図と、図34に示したビット線選択スイッチアレイのBからB’に沿った断面図を示す。
ビット線選択スイッチおよびソース線選択スイッチのMOSトランジスタのゲートはメモリセルアレイにおけるワード線WLと同じパターンで作成されるため、WLと記した。ソース線選択スイッチアレイにおいては、配線層1層目でローカルソース線LSLが束ねられている。束ねられたノードからグローバルソース線コンタクトGSLCで配線層3層目のグローバルソース線GSLに接続される。ビット線選択スイッチアレイにおいては、配線層2層目でローカルビット線LBLが束ねられている。束ねられたノードからグローバルビット線コンタクトGBLCで配線層3層目のグローバルビット線GBLに接続される。GBLCおよびGSLCは抵抗値を下げるため、例えば2つ以上配置すると良い。
以上説明したように、第3の実施の形態の半導体装置によれば、複数のビット線選択スイッチBLSWからなるビット線選択スイッチアレイBLSAと、複数のソース線選択スイッチSLSWからなるソース線選択スイッチアレイSLSAと、ビット線選択スイッチアレイBLSAとソース線選択スイッチアレイSLSAの間に隣接して配置され、複数のローカルビット線LBL、複数のローカルソース線LSL、複数のワード線WL、複数のワード線WLと複数のローカルビット線LBLおよび複数のローカルソース線LSLの交点に配置される複数のメモリセルMCから構成されるサブメモリセルアレイとを有し、前記構成を1繰り返し単位としたとき、ローカルビット線LBLは一方の端がビット線選択スイッチBLSWにおいて、他方の端がローカルビット線方向に隣接する繰り返し単位に含まれるビット線選択スイッチBLSWにおいてグローバルビット線GBLに接続され、ローカルソース線LSLは一方の端がソース線選択スイッチSLSWにおいて、他方の端がローカルソース線方向に隣接する繰り返し単位に含まれるソース線選択スイッチSLSWにおいてグローバルソース線GSLに接続されることにより、ビット線選択スイッチBLSWおよびソース線選択スイッチSLSWの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。