CN112420720A - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。所述半导体器件包括：存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。本发明能够简化全局位线的布线路径，降低全局位线的负载。

Description

半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
半导体器件(如三维存储器)一般由阵列晶圆和CMOS(互补金属氧化物半导体)晶圆键合而成。现有技术中，阵列晶圆包括多个存储串和局部位线(local bit line，LBL)，CMOS晶圆包括全局位线(global bit line，GBL)和多路选择器，多路选择器通过全局位线、局部位线选择相应的存储串施加信号。
但是，由于全局位线和多路选择器都位于CMOS晶圆中，导致CMOS晶圆中的布线路径(routing channel)复杂，进而导致全局位线的负载较高。
发明内容
本发明提供一种半导体器件，能够简化全局位线的布线路径，降低全局位线的负载。
本发明提供了一种半导体器件，包括：
存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，
位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；
其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。
进一步优选地，所述局部位线位于所述存储串靠近所述外围结构的一侧，所述全局位线位于所述局部位线靠近所述外围结构的一侧。
进一步优选地，所述第三通孔包括设于所述全局位线上的第一导通孔以及设于所述全局位线选择模块的输出端处的第二导通孔，所述第一导通孔与所述第二导通孔位置对应且连通；
所述全局位线通过所述第一导通孔、所述第二导通孔与对应的全局位线选择模块的输出端连接。
进一步优选地，所述全局位线选择模块覆盖所述第一导通孔在所述外围结构上的正投影。
进一步优选地，所述第一导通孔位于所述全局位线的中间位置。
进一步优选地，所述第一导通孔包括通过金属线连接的多个第一连接孔，所述第二导通孔包括多个第二连接孔，多个第一连接孔与多个第二连接孔一一对应；
所述全局位线通过所述多个第一连接孔、所述多个第二连接孔与对应的全局位线选择模块的输出端连接。
进一步优选地，所述第一通孔包括设于所述局部位线上的第三导通孔以及设于所述局部位线选择模块的输出端处的第四导通孔，所述第三导通孔与所述第四导通孔位置对应且连通；
所述局部位线通过所述第三导通孔、所述第四导通孔与对应的局部位线选择模块的输出端连接。
进一步优选地，所述第三导通孔包括通过金属线连接的多个第三连接孔，所述第四导通孔包括多个第四连接孔，所述多个第三连接孔与所述多个第四连接孔一一对应；
所述局部位线通过所述多个第三连接孔、所述多个第四连接孔与对应的局部位线选择模块的输出端连接。
进一步优选地，所述局部位线与所述全局位线平行设置，且所述第三导通孔在所述外围结构上的正投影与所述全局位线在所述外围结构上的正投影无交集。
进一步优选地，每两个全局位线构成全局位线对，所述全局位线对在所述外围结构上的正投影与所述第三导通孔在所述外围结构上的正投影相邻设置。
进一步优选地，每预设个数的局部位线构成局部位线组，每个局部位线组对应一个全局位线，且所述局部位线组在所述外围结构上的正投影相对于对应的全局位线在所述外围结构上的正投影对称设置。
进一步优选地，所述局部位线组中每两个局部位线构成局部位线对，所述局部位线对中的两个局部位线沿第一方向依次设置，且所述局部位线对在所述外围结构上的正投影与对应的全局位线在所述外围结构上的正投影沿第二方向依次设置，每一全局位线在所述第二方向上与两个所述局部位线对相邻，所述第一方向为所述局部位线的延伸方向，所述第二方向与所述第一方向相垂直。
进一步优选地，所述局部位线与所述全局位线平行设置，所述局部位线在所述外围结构上的正投影与所述全局位线在所述外围结构上的正投影无交集或部分重叠。
进一步优选地，所述第二通孔包括设于所述全局位线上的第五导通孔以及设于所述局部位线选择模块的输入端处的第六导通孔，所述第五导通孔与所述第六导通孔位置对应且连通；
所述全局位线通过所述第五导通孔、所述第六导通孔与对应的局部位线选择模块的输入端连接。
本发明的有益效果为：在存储阵列结构中设置多个存储串、多个局部位线和多个全局位线，在外围结构中设置多个局部位线选择模块和至少一个全局位线选择模块，以在存储阵列结构与外围结构构成的键合结构中，全局位线选择模块、局部位线选择模块设置的位置更加灵活，从而简化半导体器件中的全局位线的布线路径，进而降低全局位线的负载。由于通过垂直互连结构连接(比如硅通孔(TSV)技术、混合键合(hybrid bond)、bump结构)，可以将全局位线选择模块、局部位线选择模块设置在任意与全局位线、局部位线相对应的位置。比如将全局位线选择模块设置在全局位线投影位置的中间时，相当于减小了全局位线选择模块到存储串的总体距离，不仅让布图设计更加灵活，更使得存储器的反应速度得到加强。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的一个电路结构配置示意图；
图2为本发明实施例提供的半导体器件的一个结构示意图；
图3为本发明实施例提供的半导体器件的另一结构示意图；
图4为本发明实施例提供的半导体器件中全局位线与局部位线的一个位置关系图；
图5为本发明实施例提供的半导体器件中全局位线与局部位线的另一个位置关系图；
图6为本发明实施例提供的半导体器件中局部位线与局部位线选择模块的连接关系图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
参见图1，是本发明实施例提供的半导体器件的电路结构配置示意图。
如图1所示，本发明实施例提供的半导体器件包括存储阵列结构1和外围结构2。外围结构2位于存储阵列结构1上，且存储阵列结构1与外围结构2相键合，构成键合结构。其中，存储阵列结构1可以为非易失性存储阵列，比如Nand flash、Nor flash，外围结构2可以为CMOS结构，作为存储阵列结构1的外围电路。
存储阵列结构1和外围结构2分别设置在两个不同晶圆中的芯片上，因此存储阵列结构1和外围结构2可以通过晶圆级键合的方式结合在一起，从而使得存储阵列结构1和外围结构2上的电路结构得以连同。所述晶圆级键合方式可以采用硅通孔(Through SiliconVia，简称TSV)技术、混合键合(Hybrid Bonding)技术等实现高密度封装/互连。当然晶圆级键合也可以包括利用重构晶圆进行键合，比如采用芯片到晶圆的键合技术(chip towafer)，利用已知的合格芯片(known good die，简称KGD)直接键合到目标晶圆上，以重构出一个“新”晶圆，再继续进行晶圆级别的键合。
存储阵列结构1包括多个纵向延伸的存储串11，每个存储串11包括串联耦合的多个存储单元12，根据设计需要和存储单元特性，多个存储单元12可以纵向堆叠。每个存储单元12可以是包括浮栅晶体管的“浮栅”类型的存储单元，也可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。每个存储串11可以在其源极端部耦合至源极选择晶体管13，并且在其漏极端部耦合至漏极选择晶体管14。源极选择晶体管13和漏极选择晶体管14可以被配置为在读取操作期间激活选择存储串11。在一些实施例中，例如，同一存储器块中的存储串11的源极选择晶体管13通过同一条源极线15(例如，公共源极线)耦合至地。
存储阵列结构1还包括字线WL，相邻存储串11的存储单元12通过字线WL耦合，字线WL选择哪一行存储单元12受到读取操作的影响。在一些实施例中，每条字线WL耦合至存储单元12的存储页18，即一条字线WL对应连接一个存储页18。
存储阵列结构1还包括多个局部位线LBL，局部位线LBL位于存储串11靠近外围结构2的一侧，每个存储串11的漏极选择晶体管14耦合至相应的局部位线LBL，不同存储串11可以耦合至相同的局部位线LBL，也可以耦合至不同的局部位线LBL，但每个存储串11只能耦合至一个局部位线LBL。如图2所示，每个局部位线LBL与至少一个存储串11对应连接。
存储阵列结构1还包括多个全局位线GBL，由于局部位线LBL和全局位线GBL都具有较高的线宽和间距要求，为了避免增加存储阵列结构1的横向宽度，将全局位线GBL与局部位线LBL设置在不同层，即全局位线GBL位于局部位线LBL靠近外围结构2的一侧。这样的设置使得局部位线LBL和存储串之间的距离更近，同时全局位线GBL和局部位线LBL的距离也更近，使得整体电路的延时减小。如图3所示，全局位线GBL与局部位线LBL平行且间隔设置。
由于全局位线GBL和局部位线LBL对线宽和间距要求均较高，因此，优选的，可以将全局位线GBL和局部位线LBL设置在不同的金属层上，全局位线GBL在外围结构2上的正投影1与局部位线LBL在外围结构2上的正投影可以无交集，也可以部分重叠，但需保证局部位线LBL未重叠的部分具有足够的空间设置垂直互连结构，以使局部位线LBL能够通过垂直互连结构与外围结构2电性连接。
优选地，全局位线GBL在外围结构2上的正投影可以与局部位线LBL在外围结构2上的正投影相邻设置。本实施例先设置局部位线LBL(局部位线LBL的布线路径可以保持不变)，再设置全局位线GBL，使全局位线GBL在局部位线LBL所在膜层上的正投影位于在多个局部位线LBL的间隙中，以保证全局位线GBL和局部位线LBL都能通过垂直互连结构与外围结构2电性连接，也便于在存储阵列结构1中的全局位线选择器和局部位线选择器彼此之间能够有序地排列。
根据多个局部位线LBL之间的间隙大小，在相邻两局部位线LBL的间隙处可以对应设置一个或多个全局位线GBL，也可以不设置全局位线GBL，只需保证全局位线GBL满足所需个数且不会阻碍局部位线LBL通过垂直互连结构与外围结构2电性连接即可。
如图2所示，外围结构2包括多个局部位线选择模块21和至少一个全局位线选择模块22。局部位线选择模块21和全局位线选择模块22均可以为多路选择器(multiplexer，MUX)。每个局部位线LBL通过第一通孔与相应的局部位线选择模块21的输出端连接，不同局部位线LBL可以与相同或不同的局部位线选择模块21连接，但一个局部位线LBL只能与一个局部位线选择模块21连接，即每个局部位线选择模块21的输出端通过第一通孔与多个局部位线LBL对应连接。每个局部位线选择模块21的输入端通过第二通孔与一个全局位线GBL对应连接，即局部位线选择模块21的个数与全局位线GBL的个数相同，多个局部位线选择模块21的输入端与多个全局位线GBL一一对应连接。
根据局部位线选择模块21的类型，可以选择将不同个数的局部位线LBL构成局部位线组，根据局部位线组的位置，设置全局位线GBL的位置。例如，局部位线选择模块21为四路选择器，则每四个局部位线LBL构成一个局部位线组，并对应设置一个全局位线GBL，即每个全局位线GBL通过对应的局部位线选择模块21与四个局部位线LBL连接。或者，局部位线选择模块21为八路选择器，则每八个局部位线LBL构成一个局部位线组，并对应设置一个全局位线GBL，即每个全局位线GBL通过对应的局部位线选择模块21与八个局部位线LBL连接。
局部位线组在外围结构2上的正投影可以相对于对应的全局位线GBL在外围结构2上的正投影对称设置。局部位线组中的局部位线LBL的个数为偶数个，所述局部位线组中每两个局部位线LBL构成局部位线对，所述局部位线对中的两个局部位线LBL沿第一方向依次设置，且所述局部位线对在所述外围结构2上的正投影与对应的全局位线GBL在所述外围结构2上的正投影沿第二方向依次设置，所述第一方向为所述局部位线LBL的延伸方向，所述第二方向与所述第一方向相垂直。例如，在局部位线组包括四个局部位线LBL时，如图4所示，四个局部位线LBL在全局位线GBL所在膜层的正投影位于对应的全局位线GBL的两侧，且每侧对应两个局部位线LBL，每侧的两个局部位线LBL构成一个局部位线对6，局部位线对6中的两个局部位线LBL沿第一方向A依次设置，且局部位线对6在全局位线GBL所在膜层上的正投影与全局位线GBL沿第二方向B依次设置；在局部位线组包括八个局部位线LBL时，如图5所示，八个局部位线LBL在全局位线GBL所在膜层的正投影位于对应的全局位线GBL的两侧，且每侧对应四个局部位线LBL，每侧的四个局部位线LBL构成两个局部位线对6，每个局部位线对6中的两个局部位线LBL沿第一方向A依次设置，且每侧的两个局部位线对6在全局位线GBL所在膜层上的正投影与全局位线GBL沿第二方向B依次设置。
每个全局位线GBL还通过第三通孔与相应的全局位线选择模块22的输出端连接。在全局位线选择模块22的个数为1个时，所有全局位线GBL与该全局位线选择模块22的输出端连接；在全局位线选择模块22的个数为多个(两个及两个以上)时，不同全局位线GBL可以与相同或不同的全局位线选择模块22连接，但一个全局位线GBL只能与一个全局位线选择模块22连接，即每个全局位线选择模块22的输出端通过第三通孔与多个全局位线GBL对应连接。本实施例中的全局位线GBL与全局位线选择模块22设置在不同晶圆中，可以立体化任意设置全局位线GBL与全局位线选择模块22的连接位置，从而简化全局位线GBL的布线路径。
由于一个全局位线选择模块22的输出端需要与多个全局位线GBL连接，因此可以在相邻的两个局部位线LBL的间隙处对应设置多个全局位线GBL，例如全局位线GBL可以成对设置，即每两个全局位线GBL可以构成一个全局位线对3，全局位线对3在外围结构2上的正投影可以与局部位线LBL在外围结构2上的正投影相邻设置，以在全局位线对3连接同一个全局位线选择模块22连接时，可以缩短全局位线选择模块22的输出端与全局位线对3中每个全局位线GBL的连接线路，节省外围结构2中的布线空间。
在半导体器件工作时，向一个全局位线选择模块22输入信号，该全局位线选择模块22从与其连接的多个全局位线GBL中选择一个全局位线GBL，将信号通过该全局位线GBL传输至该全局位线GBL连接的局部位线选择模块21，该局部位线选择模块21从与其连接的多个局部位线LBL中选择一个局部位线LBL，将信号通过该局部位线LBL传输至该局部位线LBL连接的至少一个存储串11，以向相应存储单元12施加信号。
另外，外围结构2还可以包括用于促进半导体器件操作的任何适当数字、模拟和/或混合信号电路。例如，外围结构2还可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。
进一步地，存储阵列结构1中的全局位线GBL与局部位线LBL之间设有第一绝缘层(图中未示出)，全局位线GBL上还设有第二绝缘层(图中未示出)，外围结构2中局部位线选择模块21和全局位线选择模块22靠近存储阵列结构1的一侧还设有第三绝缘层(图中未示出)。全局位线GBL、局部位线LBL与局部位线选择模块21、全局位线选择模块22之间的连接可以通过在绝缘层中设置通孔来实现。通过混合键合的方式，实现存储阵列结构1和外围结构2之间的互连。
如图3所示，局部位线LBL上设有第三导通孔44，即在对应于局部位线LBL的位置处设置纵向贯穿第一绝缘层和第二绝缘层的第三导通孔44，局部位线选择模块21的输出端处设有与第三导通孔44位置相对应的第四导通孔54，即在第三绝缘层中对应于第三导通孔44位置处设置纵向贯穿第三绝缘层的第四导通孔54，即第一通孔包括第三导通孔44和第四导通孔54。第三导通孔44和第四导通孔54中填充有导电材料，以使局部位线LBL通过第三导通孔44、第四导通孔54与对应的局部位线选择模块21的输出端电性连接。
需要说明的是，局部位线选择模块21的输出端处可以设置多个第四导通孔54，第四导通孔54的个数与连接至该局部位线选择模块21的多个局部位线LBL的个数相同，每个局部位线LBL上设置一个第三导通孔44，使得多个第四导通孔54与多个局部位线LBL的第三导通孔44一一对应，每个局部位线LBL通过其第三导通孔44、对应的第四导通孔54与局部位线选择模块21的输出端连接。
其中，第三导通孔44位于局部位线LBL上的固定位置，该固定位置可以为现有局部位线LBL与局部位线选择模块21的连接位置，例如局部位线LBL的边缘位置，以保留现有局部位线LBL与局部位线选择模块21的位置关系不变，不用受全局位线GBL的不同设计改变配置。
另外，全局位线GBL在外围结构2上的正投影可以与局部位线LBL在外围结构2上的正投影部分重叠，但全局位线GBL在外围结构2上的正投影与第三导通孔44在外围结构2上的正投影无交集，以保证局部位线LBL能够通过第三导通孔44与外围结构2电性连接。例如，全局位线3对在外围结构2上的正投影与第三导通孔44在外围结构2上的正投影相邻设置。
进一步地，如图6所示，第三导通孔44包括多个第三连接孔45，例如两个第三连接孔45，多个第三连接孔45纵向贯穿第一绝缘层7和第二绝缘层8。第四导通孔54包括多个第四连接孔55，例如两个第四连接孔55。多个第四连接孔55贯穿第三绝缘层9和第四绝缘层10(第四绝缘层10可选择性省略)。多个第四连接孔55之间还可以通过金属线56连接。例如，第四连接孔55可以包括第一子孔551和第二子孔552，第一子孔551纵向贯穿第三绝缘层9，且第一子孔551中填充导电材料。第二子孔552贯穿第四绝缘层10，第二子孔552中填充导电材料。金属线56可以形成在第三绝缘层9和第四绝缘层10之间，可选的，还可以在第四绝缘层10中形成金属线56，金属线56可以位于存储阵列结构1和阵列结构2的接触面上，可选的，金属线56还可以位于第三绝缘层9中，金属线56将两个或多个第二子孔552连通。由于金属线56的存在，可以防止在第一子孔551和第二子孔552中的某一个或几个接触不良时带来的电阻或迟延的增加，提高了工艺的可靠性。
多个第三连接孔45与多个第四连接孔55一一对应设置。多个第三连接孔45和多个第四连接孔55中填充有导电材料，以使局部位线LBL通过多个第三连接孔45、多个第四连接孔55与对应的局部位线选择模块21的输出端连接。另外，多个第四连接孔55中的导电材料与金属线56电性连接，以提高局部位线LBL与局部位线选择模块21连接的可靠性。
进一步地，如图3所示，全局位线GBL上设有第一导通孔41，即在第二绝缘层中对应于全局位线GBL的位置处设置纵向贯穿第二绝缘层的第一导通孔41，全局位线选择模块22的输出端处设有与第一导通孔41位置相对应的第二导通孔51，即在第二绝缘层中对应于第一导通孔41位置处设置纵向贯穿第二绝缘层的第二导通孔51，即第三通孔包括第一导通孔41和第二导通孔51。第一导通孔41和第二导通孔51中填充有导电材料，以使全局位线GBL通过第一导通孔41、第二导通孔51与对应的全局位线选择模块22的输出端电性连接。
需要说明的是，全局位线选择模块22的输出端处可以设置多个第二导通孔51，第二导通孔51的个数与连接至该全局位线选择模块22的多个全局位线GBL的个数相同，每个全局位线GBL上设置一个第一导通孔41，使得多个第二导通孔51与多个全局位线GBL的第一导通孔41一一对应，每个全局位线GBL通过其第一导通孔41、对应的第二导通孔51与全局位线选择模块22的输出端连接。
其中，第一导通孔41可以位于全局位线GBL上任意对应于全局位线选择模块22所在的位置上，即第一导通孔41与全局位线GBL、全局位线选择模块22的位置相对应，且全局位线GBL上的连接位置(第一导通孔41的位置)可以改变，因此全局位线选择模块22可以设置在任何所需要的位置，进而根据全局位线选择模块22的位置来调整全局位线GBL上的第一导通孔41的位置。全局位线GBL包括中间段31和边缘段，中间段31位于全局位线GBL的中间位置，边缘段位于中间段31的两侧。第一导通孔41可以位于全局位线GBL的中间段31上，即第一导通孔41与中间段31、全局位线选择模块22的位置相对应。在一个实施例中，局部位线LBL与局部位线选择模块21的连接位置保持现有设计不变，而局部位线LBL在全局位线GBL所在膜层上的正投影靠近全局位线GBL的边缘段设置，导致局部位线选择模块21在外围结构2中靠近边缘设置，外围结构2中的中间位置具有一定的空间，将全局位线选择模块22设置在外围结构2中的中间位置，将第一导通孔41设置在全局位线GBL的中间段31，保证第一导通孔41纵向延伸将全局位线GBL与全局位线选择模块22电性连接，以简化全局位线GBL的布线路径，降低全局位线GBL的负载。需要说明的是，局部位线LBL与局部位线选择模块21的连接位置也可以不同于现有设计，使得外围结构2中供全局位线选择模块22设置的位置可以变化，进而第一导通孔41在全局位线GBL上的位置也可以变化，即不局限于中间位置。
进一步地，如图3所示，第一导通孔41可以包括多个第一连接孔42，例如两个第一连接孔42，多个第一连接孔42纵向贯穿第一绝缘层。第二导通孔51可以包括多个第二连接孔52，例如两个第二连接孔52，多个第二连接孔52之间通过金属线53连接，金属线53与金属线56可以位于同一层。第二连接孔52与第四连接孔54的结构类似，在此不再详细赘述。多个第一连接孔42与多个第二连接孔52一一对应设置。多个第一连接孔42和多个第二连接孔52中填充有导电材料，以使全局位线GBL通过多个第一连接孔42、多个第二连接孔52与对应的全局位线选择模块22的输出端连接。另外，多个第二连接孔52中的导电材料与金属线53电性连接，以提高全局位线GBL与全局位线选择模块22连接的可靠性。
另外，全局位线GBL上还可以设有第五导通孔47，即第二绝缘层中对应于全局位线GBL的位置处设置纵向贯穿第二绝缘层的第五导通孔47，局部位线选择模块21的输入端处还可以设置与第五导通孔位置相对应的第六导通孔57，即在第三绝缘层中对应于第五导通孔47位置处设置纵向贯穿第三绝缘层的第六导通孔57，即第二通孔包括第五导通孔47和第六导通孔57。第五导通孔47和第六导通孔57中填充有导电材料，以使全局位线GBL通过第五导通孔47、第六导通孔57与对应的局部位线选择模块21的输入端电性连接。
其中，第五导通孔47可以位于全局位线GBL上任意对应于局部位线选择模块21所在的位置上。
同样，第五导通孔47可以包括多个第五连接孔48，且多个第五连接孔48纵向贯穿第二绝缘层，第六导通孔57包括多个第六连接孔58，且多个第六连接孔58通过金属线59连接，该金属线59可以与金属线53、金属线56位于同一层。第六连接孔58与第四连接孔54的结构类似，在此不再详细赘述。多个第五连接孔48与多个第六连接孔58一一对应设置。多个第五连接孔48和多个第六连接孔58中填充有导电材料，以使全局位线GBL通过多个第五连接孔48、多个第六连接孔58与对应的局部位线选择模块21的输入端连接。另外，多个第五连接孔48、第六连接孔58中的导电材料与相应的金属线59电性连接，以提高全局位线GBL与局部位线选择模块21连接的可靠性。
由于这种堆叠结构的设置，在设计芯片时，在设计外围结构时具有更大的冗余空间可以设置全局位线选择模块22和局部位线选择模块21，因此可以将全局位线选择模块22和局部位线选择模块21的位置和存储阵列结构1中的全局位线GBL、局部位线LBL位置进行对应设置，即只需要全局位线选择模块22、局部位线选择模块21分别设置在全局位线GBL、局部位线LBL投影位置的上方即可。由于这种灵活的设置方式，在键合结构的帮助下，可以使得局位线选择模块22、局部位线选择模块21以及存储串11之间的导线长度尽可能地小。比如，将全局位线选择模块22设置在全局位线GBL的中间位置，则减小了全局位线选择模块22到并联在其后的多个局部位线选择模块21的总距离(因为信号在全局位线上的传输距离减小了)。同时，由于局部位线选择模块21相对于局部位线LBL位置的可调整性，可以将其到全局位线GBL的距离和到存储串11的距离进行权衡，选择总距离最小的位置进行设置。
由上述可知，本发明实施例提供的半导体器件，在存储阵列结构中设置多个存储串、多个局部位线和多个全局位线，在外围结构中设置多个局部位线选择模块和至少一个全局位线选择模块，以在存储阵列结构与外围结构构成的键合结构中，全局位线选择模块、局部位线选择模块设置的位置更加灵活，从而简化半导体器件中的全局位线的布线路径，进而降低全局位线的负载。由于通过垂直互连结构连接(比如硅通孔(TSV)技术、混合键合(hybrid bond)、bump结构)，可以将全局位线选择模块、局部位线选择模块设置在任意与全局位线、局部位线相对应的位置。比如将全局位线选择模块设置在全局位线投影位置的中间时，相当于减小了全局位线选择模块到存储串的总体距离，不仅让布图设计更加灵活，更使得存储器的反应速度得到加强。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (14)

1.一种半导体器件，其特征在于，包括：
存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，
位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；
其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述局部位线位于所述存储串靠近所述外围结构的一侧，所述全局位线位于所述局部位线靠近所述外围结构的一侧。
3.根据权利要求1所述的半导体器件，其特征在于，所述第三通孔包括设于所述全局位线上的第一导通孔以及设于所述全局位线选择模块的输出端处的第二导通孔，所述第一导通孔与所述第二导通孔位置对应且连通；
所述全局位线通过所述第一导通孔、所述第二导通孔与对应的全局位线选择模块的输出端连接。
4.根据权利要求3所述的半导体器件，其特征在于，所述全局位线选择模块覆盖所述第一导通孔在所述外围结构上的正投影。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一导通孔位于所述全局位线的中间位置。
6.根据权利要求3所述的半导体器件，其特征在于，所述第一导通孔包括多个第一连接孔，所述第二导通孔包括通过金属线连接的多个第二连接孔，多个第一连接孔与多个第二连接孔一一对应；
所述全局位线通过所述多个第一连接孔、所述多个第二连接孔与对应的全局位线选择模块的输出端连接。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一通孔包括设于所述局部位线上的第三导通孔以及设于所述局部位线选择模块的输出端处的第四导通孔，所述第三导通孔与所述第四导通孔位置对应且连通；
所述局部位线通过所述第三导通孔、所述第四导通孔与对应的局部位线选择模块的输出端连接。
8.根据权利要求7所述的半导体器件，其特征在于，所述第三导通孔包括多个第三连接孔，所述第四导通孔包括通过金属线连接的多个第四连接孔，所述多个第三连接孔与所述多个第四连接孔一一对应；
所述局部位线通过所述多个第三连接孔、所述多个第四连接孔与对应的局部位线选择模块的输出端连接。
9.根据权利要求7所述的半导体器件，其特征在于，所述局部位线与所述全局位线平行设置，且所述第三导通孔在所述外围结构上的正投影与所述全局位线在所述外围结构上的正投影无交集。
10.根据权利要求9所述的半导体器件，其特征在于，每两个全局位线构成全局位线对，所述全局位线对在所述外围结构上的正投影与所述第三导通孔在所述外围结构上的正投影相邻设置。
11.根据权利要求9所述的半导体器件，其特征在于，每预设个数的局部位线构成局部位线组，每个局部位线组对应一个全局位线，且所述局部位线组在所述外围结构上的正投影相对于对应的全局位线在所述外围结构上的正投影对称设置。
12.根据权利要求11所述的半导体器件，其特征在于，所述局部位线组中每两个局部位线构成局部位线对，所述局部位线对中的两个局部位线沿第一方向依次设置，且所述局部位线对在所述外围结构上的正投影与对应的全局位线在所述外围结构上的正投影沿第二方向依次设置，每一全局位线在所述第二方向上与两个所述局部位线对相邻，所述第一方向为所述局部位线的延伸方向，所述第二方向与所述第一方向相垂直。
13.根据权利要求2所述的半导体器件，其特征在于，所述局部位线与所述全局位线平行设置，所述局部位线在所述外围结构上的正投影与所述全局位线在所述外围结构上的正投影无交集或部分重叠。
14.根据权利要求1所述的半导体器件，其特征在于，所述第二通孔包括设于所述全局位线上的第五导通孔以及设于所述局部位线选择模块的输入端处的第六导通孔，所述第五导通孔与所述第六导通孔位置对应且连通；
所述全局位线通过所述第五导通孔、所述第六导通孔与对应的局部位线选择模块的输入端连接。
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