JP2013140667A5

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Publication number: JP2013140667A5
Application number: JP2013048483A
Authority: JP
Filing date: 2013-03-11
Publication date: 2013-09-26

Description

図２３の太線はワード線ＷＬ０とローカルビット線ＬＢＬ１の交点に配置されたメモリセルＭＣの情報を、例えば論理値“０”から“１”に書き換える場合（書き込み）の、アレイに流れる電流経路を示している。抵抗変化素子の接続向きが反対であった場合、図２３中に示す書き換え電流と同じ向きで論理値“１”から“０”に書き換えることも可能である。ＭＣの選択素子は例えば１個のＭＯＳトランジスタから構成され、ソース側がローカルソース線ＬＳＬ１、ドレインが抵抗変化素子に接続される。本実施の形態は、実施の形態１と比較して、ローカルソース線ＬＳＬ１が設けられ、ローカルソース線が２つのスイッチＳＬＳＷによってグローバルソース線に接続されている点に特徴がある。グローバルビット線ＧＢＬ０は、ドライバ回路によってグローバルソース線ＧＳＬよりも高い書き換え電位に充電されている。ＧＳＬは例えば接地電位に充電される。マット選択信号と書き換えイネーブル信号のＡＮＤ論理をとり、ビット線選択線ＢＬＳ１が選択される。この結果、ローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチＢＬＳＷとローカルソース線ＬＳＬ１の両端に接続されたソース線選択スイッチＳＬＳＷがＯＮする。書き換え電流はローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチＢＬＳＷを通って、グローバルビット線ＧＢＬ０から並列にローカルビット線ＬＢＬ１に流れ、メモリセルＭＣを通ってローカルソース線ＬＳＬ１に流れ、ＬＳＬ１の両端に接続されたソース線選択スイッチＳＬＳＷからグローバルソース線ＧＳＬ０に流れる。ＧＢＬ０からＬＢＬ１への電流経路が並列に２つあり、ＬＳＬ１からＧＳＬ０への電流経路も並列に２つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をＭＣに流すことができる。また、書き込み時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。このやり方の場合、ビット線選択スイッチおよびソース線選択スイッチの制御線を分離する必要がある。つまりＢＬＳＷとＳＬＳＷを同時にＢＬＳで制御するのではなく、それぞれ独立した制御線を用意して、独立に制御することとなる。これは制御線の本数が増加するが読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、書き込み電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。

また、実施の形態２と比較して、メモリセルＭＣに対し、ビット線選択スイッチアレイの配置とソース線選択スイッチアレイの配置とをずらしている点に特徴がある。例えば図３０では、５１２本のワード線毎にビット線選択スイッチアレイとソース線選択スイッチアレイを配置する構成の場合として、ビット線選択スイッチアレイとソース線選択スイッチアレイの並びをワード線２５６本分、つまり５１２本の半分だけずらした配置としている。このような構成にすることにより、それぞれのスイッチ間には５１２本のワード線があっても、実際に電流経路におけるＬＳＬおよびＬＢＬの長さをＷＬ２５６本分と５１２本から半減でき、寄生抵抗を低減できる。書き換え電流はローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチを通って、グローバルビット線ＧＢＬ０から並列にローカルビット線ＬＢＬ１に流れ、メモリセルＭＣを通ってローカルソース線ＬＳＬ１に流れ、ＬＳＬ１の両端に接続されたソース線選択スイッチからグローバルソース線ＧＳＬ０に流れる。ＧＢＬ０からＬＢＬ１への電流経路が並列に２つあり、ＬＳＬ１からＧＳＬ０への電流経路も並列に２つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をＭＣに流すことができる。また、書き込み時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。これは読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくでき、なおかつ寄生抵抗成分も小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、書き込み電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。

Claims

第１の方向に延びるビット線と、
前記第１の方向に延びるソース線と、
前記ビット線と前記ソース線との間に接続され、前記第１の方向に並列に配置される複数のメモリセルとを有し、
前記複数のメモリセルの何れか一つに情報を書き込む場合の電流経路は、
前記ビット線の両端のうち、前記並列に配置される複数のメモリセルの一端側に位置する端と、
前記ソース線の両端のうち、前記並列に配置される複数のメモリセルの他端側に位置する端との間に、前記複数のメモリセルのうち書き込み対象となるメモリセルを介して形成されることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記書き込み対象となるメモリセルは複数であって、
前記複数の書き込み対象となるメモリセルの夫々の電流経路が等しいことを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記メモリセルは、抵抗変化型メモリセルであることを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記メモリセルは、抵抗変化により情報が記録されることを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記メモリセルは、電流を流して情報が書き込まれることを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記メモリセルは、選択素子と抵抗変化素子とから構成され、
前記選択素子は、一方の端子が前記ソース線に接続され、他方の端子が前記抵抗変化素子に接続され、
前記抵抗変化素子は、前記ビット線と前記選択素子との間に直列に接続されることを特徴とする半導体装置。
第１の方向に延びるローカルビット線と、
前記第１の方向に延びるローカルソース線と、
前記ローカルビット線と前記ローカルソース線との間に接続され、前記第１の方向に並列に配置される複数のメモリセルとを有し、
前記複数のメモリセルの何れか一つに情報を書き込む場合の電流経路は、
前記ローカルビット線の両端のうち、前記並列に配置される複数のメモリセルの一端側に位置する端と、
前記ローカルソース線の両端のうち、前記並列に配置される複数のメモリセルの他端側に位置する端との間に、前記複数のメモリセルのうち書き込み対象となるメモリセルを介して形成されることを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記書き込み対象となるメモリセルは複数であって、
前記複数の書き込み対象となるメモリセルの夫々の電流経路が等しいことを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記メモリセルは、抵抗変化型メモリセルであることを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記メモリセルは、抵抗変化により情報が記録されることを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記メモリセルは、電流を流して情報が書き込まれることを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記メモリセルは、選択素子と抵抗変化素子とから構成され、
前記選択素子は、一方の端子が前記ローカルソース線に接続され、他方の端子が前記抵抗変化素子に接続され、
前記抵抗変化素子は、前記ローカルビット線と前記選択素子との間に直列に接続されることを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記第１の方向に延びるグローバルビット線と、
前記第１の方向に延びるグローバルソース線と、
前記メモリセルに接続される前記ローカルビット線を前記グローバルビット線に接続するビット線選択スイッチと、
前記メモリセルに接続される前記ローカルソース線を前記グローバルソース線に接続するソース線選択スイッチとを有することを特徴とする半導体装置。
請求項１３記載の半導体装置において、
前記ビット線選択スイッチと前記ソース線選択スイッチとは、同一の選択線によって制御されることを特徴とする半導体装置。
請求項１３記載の半導体装置において、
前記ビット線選択スイッチと前記ソース線選択スイッチとは、それぞれ１個のＭＯＳトランジスタで形成されることを特徴とする半導体装置。
請求項１３記載の半導体装置において、
前記ローカルビット線に接続される前記ビット線選択スイッチを第１および第２のビット線選択スイッチとし、
前記ローカルソース線に接続される前記ソース線選択スイッチを第１および第２のソース線選択スイッチとしたとき、
書き込み時に、前記第１および第２のビット線選択スイッチと前記第１および第２のソース線選択スイッチをＯＮさせ、
読み出し時に、選択されたワード線に依存して、前記第１のビット線選択スイッチと前記第２のソース線選択スイッチ、もしくは前記第２のビット線選択スイッチと前記第１のソース線選択スイッチ、のどちらか一方の組み合わせをＯＮさせることを特徴とする半導体装置。
請求項１３記載の半導体装置において、
前記ローカルビット線に接続される前記ビット線選択スイッチを第１および第２のビット線選択スイッチとし、
前記ローカルソース線に接続される前記ソース線選択スイッチを第１および第２のソース線選択スイッチとしたとき、
読み出し時に、前記第１および第２のビット線選択スイッチと前記第１および第２のソース線選択スイッチをＯＮさせ、
書き込み時に、選択されたワード線に依存して、前記第１のビット線選択スイッチと前記第２のソース線選択スイッチ、もしくは前記第２のビット線選択スイッチと前記第１のソース線選択スイッチ、のどちらか一方の組み合わせをＯＮさせることを特徴とする半導体装置。