TW201401444A - 半導體記憶裝置 - Google Patents

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Yoshimitsu Yamauchi
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Abstract

本發明提供一種可對氧化物半導體絕緣閘極型FET之源極與電容元件之一端連接而構成記憶節點之記憶體單元以記憶體單元單位寫入資訊之半導體記憶裝置。第1電晶體元件T1之源極與電容元件Cm之一端連接而構成記憶節點Nm；第1電晶體元件T1之汲極與第2電晶體元件T2之源極連接；第2電晶體元件T2之汲極構成資料輸入端子Din；第1電晶體元件T1之閘極與電容元件Cm之另一端連接而成之第1控制端子CG與在列方向上延伸之字元線WL連接；包含第2電晶體元件T2之閘極之第2控制端子SG與在行方向上延伸之寫入控制線CL連接；記憶節點Nm與第3電晶體元件T3之閘極連接；根據記憶節點Nm之電壓位準而控制流動於第3電晶體元件T3之汲極/源極間之電流。

Description

半導體記憶裝置
本發明係關於一種具備氧化物半導體絕緣閘極型FET(電場效應電晶體)而構成之半導體記憶裝置。
半導體記憶裝置係大致分為RAM(隨機存取記憶體)與ROM(唯讀記憶體)。RAM雖對重寫次數不存在限制，但由於在電源切斷時保持資料會消失，故存在待機時之資料保持用之電力消耗較大之問題。另一方面，ROM雖於電源切斷時亦可保持資料，但由於對重寫次數存在限制，故不可使用於要求頻繁重寫之用途。因此，早前開始已進行對重寫次數不存在限制，且能夠以超低消耗電力保持所寫入之資料之理想之記憶體即NVRAM(非揮發性隨機存取記憶體)之研究開發，但尚未達到產品化。
可期待使用能帶間隙較矽更寬之氧化物半導體之MOSFET等之絕緣閘極型FET能夠使洩漏電流較矽MOSFET非常小，根據該點，在下述之非專利文獻1中報告有使用利用該氧化物半導體之MOSFET之NVRAM之開發。
如圖6所示，非專利文獻1所揭示之記憶體單元之構成為包含：通常之矽MOSFET30、一端與矽MOSFET30之閘極FN連接之電容元件31、及源極或汲極之一方與該閘極FN連接之氧化物半導體MOSFET32。藉由矽MOSFET30與電容元件31，模擬性地形成有將使用於先前之快閃記憶體之記憶體單元中之浮動閘極與控制閘極重疊之 堆疊閘構造之矽MOSFET(記憶元件)。在先前之快閃記憶體中，向浮動閘極之電荷存取係藉由熱電子注入或FN穿隧等，通過較薄之閘極絕緣膜所進行者，但在圖6所示之電路構成之記憶體單元中，係經由氧化物半導體MOSFET32而進行之構成。其結果，無需為向浮動閘極FN存取電荷而產生高電場，而可以低電壓且高速地重寫資料，且對重寫次數不存在限制。又，由於氧化物半導體MOSFET32之洩漏電流非常小，故可長期間穩定保持浮動閘極FN之累積電荷。
[先行技術文獻] [非專利文獻]
[非專利文獻1] Takanori Matsuzaki, et al., 「1Mb Non-Volatile Random Access Memory Using Oxide Semiconductor」, Memory Workshop (IMW), 2011 3rd IEEE International, May 2011。
上述非專利文獻1所揭示之記憶體單元藉由根據浮動閘極FN之累積電荷之多寡而對包含將電容元件31之另一端作為控制閘極CG之矽MOSFET30與電容元件31之浮動閘極型MOSFET(記憶元件)之臨限值電壓進行控制，而記憶資訊，此點與先前之快閃記憶體單元相同。又，將根據浮動閘極FN之累積電荷之多寡所記憶之資訊，以根據累積電荷之多寡使矽MOSFET30之汲極/源極間之導通狀態變化之方式，控制施加至控制閘極CG(電容元件31之另一端)之電壓，藉此進行讀取，此點亦與先前之快閃記憶體單元相同。
以矩陣狀排列上述非專利文獻1所揭示之記憶體單元而構成記憶體單元陣列之情形時，例如，藉由將矽MOSFET30之汲極連接於行方向上延伸之位元線，將控制閘極CG連接於列方向上延伸之字元線，且將各記憶體單元之氧化物半導體MOSFET32設定成斷開狀態，而對施 加於位元線及字元線之電壓進行控制，藉此實現以記憶體單元單位進行之資訊之讀取。但，將同一列或同一行之記憶體單元之氧化物半導體MOSFET32之閘極WG連接於列方向或行方向上延伸之共通之寫入用之控制線的情形時，由於同時選擇該同一列或同一行之記憶體單元，故在浮動閘極FN中，由於累積根據施加至與氧化物半導體MOSFET32之源極或汲極之另一方連接之資料輸入線DL之電壓之電荷，故不能以記憶體單元單位寫入資訊。
本發明係鑑於上述之問題點而完成者，其目的在於提供一種可對氧化物半導體絕緣閘極型FET之源極與電容元件之一端連接而構成記憶節點之記憶體單元以記憶體單元單位寫入資訊之半導體記憶裝置。
為達成上述目的，本發明係提供一種半導體記憶裝置，其第1特徵在於具有包含氧化物半導體絕緣閘極型FET之第1電晶體元件與氧化物半導體絕緣閘極型FET之第2電晶體元件與電容元件而成之記憶體單元；且上述第1電晶體元件之汲極與源極之一方與上述電容元件之一端連接而構成記憶節點；上述第1電晶體元件之汲極與源極之另一方與上述第2電晶體元件之汲極與源極之一方連接；上述第2電晶體元件之汲極與源極之另一方構成資料輸入端子；由上述第1及第2電晶體元件之一方之閘極與上述電容元件之另一端連接而成之第1控制端子，與在第1方向上延伸之第1控制線連接；包含上述第1及第2電晶體元件之另一方之閘極之第2控制端子與在與上述第1方向正交之第2方向延伸之第2控制線連接；上述記憶節點與第3電晶體元件之閘極連接，且根據上述記憶節點之電壓位準而控制流動於上述第3電晶體元件之汲極/源極間之電流。
再者，在上述第1特徵之半導體記憶裝置中，上述第1及第2電晶體元件較好為形成於較形成上述第3電晶體元件之半導體基板之表面 更上方之絕緣膜上之薄膜電晶體。
再者，在上述第1特徵之半導體記憶裝置中，構成上述第1及第2電晶體元件之氧化物半導體較好為InGaZnO。
再者，上述第1特徵之半導體記憶裝置之第2特徵在於包含將上述記憶體單元於上述第1方向及上述第2方向上分別以矩陣狀排列複數個而成之記憶體單元陣列；且在上述第2方向之同一位置沿著上述第1方向整齊排列之複數個上述記憶體單元之上述第1控制端子與共通之上述第1控制線連接；在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述第2控制端子與共通之上述第2控制線連接；在上述第2方向之同一位置沿著上述第1方向整齊排列之複數個上述記憶體單元之上述資料輸入端子連接於在上述第1方向上延伸之共通之資料輸入線，或在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述資料輸入端子連接於在上述第2方向上延伸之共通之資料輸入線。
再者，上述第2特徵之半導體記憶裝置之第3特徵在於將上述第3電晶體元件作為保持於上述記憶節點之資料之讀取用電晶體，並於每個上述記憶體單元中各具備一個；且在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述第3電晶體元件之汲極或源極之一方，連接於在上述第2方向上延伸之共通之讀取信號線；在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述資料輸入端子，連接於在上述第2方向上延伸之共通之上述資料輸入線。
再者，上述第1或第2特徵之半導體記憶裝置之第4特徵在於，上述第3電晶體元件係使用於可再構成之邏輯電路之構成之電晶體，且每個上述記憶體單元中至少分配有1個。
根據上述第1及第2特徵之半導體記憶裝置，在資料之寫入時，對第1控制線與第2控制線，分別施加根據記憶節點之初期狀態將第1及第2電晶體元件分別設定成接通狀態之特定之選擇電壓，藉此，將根據施加於資料輸入端子之寫入資料之輸入電壓傳輸至記憶節點，將該輸入電壓與施加於第1控制端子之選擇電壓之電壓差保持於電容元件之兩端間，從而執行資料之寫入。該電壓差乘以電容元件之兩端間之電容得到之值為累積電荷量。再者，藉由對第1控制線與第2控制線之任一方或雙方施加將第1或第2電晶體元件設定成斷開狀態之特定之非選擇電壓，遮斷資料輸入端子與記憶節點間之導通，故，阻止將根據施加於資料輸入端子之其他記憶體單元之寫入資料之輸入電壓傳輸至記憶節點，從而不執行資料之寫入。因此，藉由對分別施加於第1控制線與第2控制線之電壓個別地控制，可實現以記憶體單元單位寫入資料。
在將輸入電壓寫入記憶節點之後，藉由將第1及第2電晶體元件之至少任一方設定成斷開狀態，記憶節點成為浮動狀態，從而在記憶節點中，可繼續保持根據寫入資料之累積電荷。此處，由於第1及第2電晶體元件採用與矽電晶體相比可實現非常小之洩漏電流之氧化物半導體電晶體，故能夠長期間穩定地保持累積於記憶節點之電荷，大幅降低資料保持之電力消耗，而能夠非揮發性地控制第3電晶體元件之導通狀態。
再者，在上述第1或第2特徵之半導體記憶裝置中，將第1及第2電晶體元件利用薄膜電晶體形成於較形成第3電晶體元件之半導體基板之表面更上之絕緣膜上，藉此，將記憶體單元積層於第3電晶體元件上，而可3維地形成包含記憶體單元與第3電晶體元件之電路，故可謀求半導體記憶裝置之安裝面積之縮小化。
再者，根據上述第3特徵之半導體記憶裝置，將第3電晶體元件作為讀取用電晶體而使用，可執行以記憶體單元單位讀取記憶節點所記 憶之資料。具體而言，在資料之讀取時，藉由對第1控制線施加特定之選擇電壓，使記憶節點之電壓位準位移，從而根據寫入資料使流動於第3電晶體元件之汲極/源極間之電流變化，藉此自連接於施加有特定之選擇電壓之第1控制線之記憶體單元經由讀取信號線檢測該電流之多寡，藉此，可以記憶體單元單位讀取記憶資料。又，藉由對第1控制線施加特定之非選擇電壓，使記憶節點之電壓位準位移，而與寫入資料無關將第3電晶體元件設定成斷開狀態，藉此，可禁止來自連接於施加有特定之非選擇電壓之第1控制線之記憶體單元之資料之讀取。因此，根據上述第3特徵之半導體記憶裝置，可實現可以高速進行資料之寫入及讀取之非揮發性隨機存取記憶體。
再者，根據上述第4特徵之半導體記憶裝置，藉由將定義場可程式化閘陣列(FPGA)或可程式化邏輯元件(PLD)等之可再構成之邏輯電路之邏輯構成之資料保持於記憶體單元陣列內，每次投入電源時均可實現無需再構築邏輯構成之非揮發性之可再構成之邏輯電路。
1‧‧‧矽基板
2‧‧‧第3電晶體元件之汲極區域
3‧‧‧第3電晶體元件之源極區域
4‧‧‧第1閘極絕緣膜
5‧‧‧第3電晶體元件之閘極
6‧‧‧絕緣膜
7‧‧‧氧化物半導體：第1啟用區域(通道區域)
8‧‧‧氧化物半導體：第2啟用區域(通道區域)
9‧‧‧氧化物半導體：第3啟用區域
10‧‧‧第1金屬電極
11‧‧‧第2金屬電極
12‧‧‧第3金屬電極
13‧‧‧第2絕緣膜
14‧‧‧第1電晶體元件之閘極
15‧‧‧第3絕緣膜
16‧‧‧第2電晶體元件之閘極
17‧‧‧絕緣膜
18‧‧‧第4絕緣膜
19‧‧‧電極
20‧‧‧控制電路
21‧‧‧行解碼器電路
22‧‧‧資料輸入線驅動電路
23‧‧‧列解碼器電路
24‧‧‧讀取電路
30‧‧‧矽MOSFET
31‧‧‧電容元件
32‧‧‧氧化物半導體MOSFET
ADD‧‧‧位址信號
BL(BL1、BL2、……、BLm)‧‧‧讀取信號線
CA‧‧‧行位址信號
CG‧‧‧第1控制端子
CL(CL1、CL2、……、CLm)‧‧‧寫入控制線(第2控制線)
Cm‧‧‧電容元件
CNTL‧‧‧控制信號
Din‧‧‧資料輸入端子
DIN‧‧‧資料輸入信號
DIO‧‧‧資料輸入輸出端子
DL(DL1、DL2、……、DLm)‧‧‧資料輸入線
DOUT‧‧‧資料輸出信號
MA‧‧‧記憶體單元陣列
MA3‧‧‧NVRAM之記憶體單元陣列
MC‧‧‧記憶體單元
MC1‧‧‧記憶體單元
MC2‧‧‧記憶體單元
MC3‧‧‧NVRAM之記憶體單元
Nm‧‧‧記憶節點
RA‧‧‧列位址信號
RD‧‧‧檢測資訊
SG‧‧‧第2控制端子
T1‧‧‧第1電晶體元件
T2‧‧‧第2電晶體元件
T3‧‧‧第3電晶體元件
Vss‧‧‧基準電壓
WL(WL1、WL2、……、WLn)‧‧‧字元線(第1控制線)
圖1(A)、(B)係顯示本發明之半導體記憶裝置之2種記憶體單元之電路構成例的等價電路圖。
圖2(A)、(B)係模式性顯示本發明之半導體記憶裝置之2種記憶體單元之剖面構造之一例的剖面圖。
圖3係顯示作為本發明之半導體記憶裝置之一例構成NVRAM之情形下之記憶體單元陣列之電路構成例的等價電路圖。
圖4係作為本發明之半導體記憶裝置之一例顯示NVRAM之概略構成之一例的方塊圖。
圖5係顯示作為本發明之半導體記憶裝置之一例構成可再構成之邏輯電路之情形下之記憶體單元陣列之電路構成例的等價電路圖。
圖6係顯示具備先前之氧化物半導體絕緣閘極型FET而構成之半 導體記憶裝置之一例的等價電路圖。
以下，參照圖式對本發明之半導體記憶裝置之實施形態予以說明。
[第1實施形態]
在第1實施形態中，對本發明之半導體記憶裝置(以下簡稱為「記憶裝置」)所使用之記憶體單元之電路構成及資料之寫入動作予以說明。
圖1(A)及(B)中係顯示2種記憶體單元MC(MC1、MC2)之等價電路圖。任一類型之記憶體單元MC均構成為包含：氧化物半導體絕緣閘極型FET之第1電晶體元件T1、氧化物半導體絕緣閘極型FET之第2電晶體元件T2、及電容元件Cm。
如圖1(A)及(B)所示，在各記憶體單元MC中，第1電晶體元件T1之源極與電容元件Cm之一端連接而構成記憶節點Nm；第1電晶體元件T1之汲極與第2電晶體元件T2之源極連接；第2電晶體元件T2之汲極與資料輸入端子Din連接。另，如圖2所示，由於第1及第2電晶體元件T1、T2係包夾閘極而汲極與源極對稱之構造，故在上述之記憶體單元MC之連接關係中，即使將汲極與源極對調仍為相同之電路構成。
如圖1(A)所示，第1類型之記憶體單元MC1係第1電晶體元件T1之閘極與電容元件Cm之另一端連接而構成第1控制端子CG；第2電晶體元件T2之閘極構成第2控制端子SG。另一方面，如圖1(B)所示，第2類型之記憶體單元MC2係第2電晶體元件T2之閘極與電容元件Cm之另一端連接而構成第1控制端子CG；第1電晶體元件T1之閘極構成第2控制端子SG。
如圖1(A)及(B)所示，在各記憶體單元MC中，第1控制端子CG連接於列方向(相當於第1方向)上延伸之字元線WL(相當於第1控制線)； 第2控制端子SG連接於行方向(相當於第2方向)上延伸之寫入控制線CL(相當於第2控制線)。任一記憶體單元MC均為電容元件Cm之另一端連接於字元線WL。2種記憶體單元MC1、MC2間之不同點僅在於第1及第2電晶體元件T1、T2之各閘極所連接之字元線WL與寫入控制線CL對調，而基本功能完全相同。
根據本實施形態，在各記憶體單元MC中，資料輸入端子Din連接於行方向上延伸之資料輸入線DL。又，記憶節點Nm連接於控制對象之第3電晶體元件T3之閘極，且根據記憶節點Nm之電壓位準，控制流動於第3電晶體元件T3之汲極/源極間之電流。
圖2(A)及(B)中係模式性顯示各記憶體單元MC(MC1、MC2)之剖面構造之一例。如圖2所示，兩個記憶體單元MC1、MC2之剖面構造基本相同。各記憶體單元MC之控制對象即第3電晶體元件T3係作為n通道型之MOSFET而形成於矽基板1上。第3電晶體元件T3包含以下而構成：包含n型之雜質區域之汲極區域2及源極區域3；在汲極區域2及源極區域3間之通道區域上，包含經由第1閘極絕緣膜4而形成之多晶矽之閘極5。第3電晶體元件T3係以一般之矽MOSFET之製造程序而製作。
於矽基板1之表面上之第3電晶體元件T3之閘極5之兩側形成絕緣膜6，在閘極5及絕緣膜6之上，形成構成各記憶體單元MC之第1及第2電晶體元件T1、T2及電容元件Cm。在本實施形態中，第1及第2電晶體元件T1、T2之任一者均為n通道型之薄膜電晶體(TFT)。
第1電晶體元件T1包含以下而構成：包含氧化物半導體之第1啟用區域(通道區域)7與連接於其兩端之第1及第2金屬電極10、11；及在第1啟用區域7上介隔第2絕緣膜13而形成之閘極14。第2電晶體元件T2包含以下而構成：包含氧化物半導體之第2啟用區域(通道區域)8與連接於其兩端之第2及第3金屬電極11、12；及在第2啟用區域8上介隔第3絕緣膜15而形成之閘極16。電容元件Cm係在包含第1金屬電極10及與 第1金屬電極歐姆接觸之氧化物半導體之第3啟用區域9之上，介隔絕緣膜17與第4閘極絕緣膜18包含與閘極14、16相同導電材料之電極19而構成。又，第1金屬電極10與第3電晶體元件T3之閘極5係直接歐姆接觸而形成記憶節點Nm。
在本實施形態中，作為構成第1至第3啟用區域7~9之氧化物半導體，使用InGaZnO。且，作為構成第1至第3金屬電極10~12之金屬，使用與InGaZnO及多晶矽歐姆接觸之金屬(例如，Ti/Al-Si/Ti)。又，作為構成閘極14、16及電極19之導電材料，例如使用Ti/Al-Si/Ti。第1及第2電晶體元件T1、T2及電容元件Cm係以低溫TFT製造程序而製作。
在圖2(A)所示之第1類型之記憶體單元MC1中，由於第1電晶體元件T1與電容元件Cm鄰接，故閘極14與電極19相互連接而構成第1控制端子CG。在圖2(B)所示之第2類型之記憶體單元MC2中，由於第2電晶體元件T2與電容元件Cm間存在第1電晶體元件T1，故閘極16與電極19在記憶體單元MC2內互不連接，兩者分離而分別構成第1控制端子CG，而在記憶體單元MC2外經由字元線WL相互連接。
另，在圖2所示之剖面構造中，雖已例示第1及第2電晶體元件T1、T2作為平面型TFT構成之情形，但亦可作為逆交錯型TFT而構成，記憶體單元MC之具體之剖面構造並非限定於圖2所例示者。
其次，關於向記憶體單元MC之2值資料(「0」、「1」)之寫入動作，以第1類型之記憶體單元MC1為例說明。又，假設將第1及第2電晶體元件T1、T2之臨限值電壓設定為0 V。第2類型之記憶體單元MC2之寫入動作因與第1類型之記憶體單元MC1基本相同，故省略說明。
使施加於連接於成為寫入對象之記憶體單元MC之字元線WL與寫入控制線CL之電壓，分別自第1非選擇電壓Vu1轉變為第1選擇電壓Vs1，自第2非選擇電壓Vu2轉變為第2選擇電壓Vs2。在本實施形態中，將第1選擇電壓Vs1與第2選擇電壓Vs2共同設定為10 V，將第1非選擇 電壓Vu1與第2非選擇電壓Vu2共同設定為-5 V。又，施加於對應2值資料之資料輸入線DL之資料輸入電壓Vd0、Vd1係分別設定為0 V與10 V。
向字元線WL與寫入控制線CL之施加電壓於轉變為第1選擇電壓Vs1與第2選擇電壓Vs2之前或之後，對資料輸入線DL施加資料輸入電壓Vd0、Vd1之任一者。當使字元線WL之電壓自第1非選擇電壓Vu1轉變為第1選擇電壓Vs1時，記憶節點Nm之電壓恢復為上次之寫入動作後之電壓狀態(0 V或10 V)。在記憶節點Nm之電壓為0 V或10 V之情形下，對資料輸入線DL施加資料輸入電壓Vd0(0 V)或資料輸入電壓Vd1(10 V)時，記憶節點Nm之電壓不變化而維持。在記憶節點Nm之電壓為0 V或10 V之情形下，對資料輸入線DL施加相反之資料輸入電壓Vd1(10 V)或資料輸入電壓Vd0(0 V)作為相反之資料輸入電壓Vd0時，由於第1及第2電晶體元件T1、T2之任一者均為接通狀態，故記憶節點Nm之電壓變化為該相反之資料輸入電壓。若假設資料輸入電壓為0 V與10 V之間之中間電壓，則與記憶節點Nm之電壓狀態無關，該中間電壓被傳送至記憶節點Nm。
於記憶節點Nm傳送新的資料輸入電壓Vd0、Vd1，或維持之前之電壓狀態之後，使施加於字元線WL與寫入控制線CL之電壓，分別自第1選擇電壓Vs1回到第1非選擇電壓Vu1，自第2選擇電壓Vs2回到第2非選擇電壓Vu2，從而將第1及第2電晶體元件T1、T2分別設定為斷開狀態。由於電容元件Cm之另一端之電壓自第1選擇電壓Vs1(10 V)轉變為第1非選擇電壓Vu1(-5 V)，故記憶節點Nm之電壓係以該電壓變化ΔV0(=-15 V)乘以寄生於記憶節點Nm之全電容CNm與電容元件Cm之兩端間之總電容Cm(例如，在第1類型之記憶體單元MC1中，亦包含第1電晶體元件T1之閘極/源極間之寄生電容等)之電容比R(=Cm/CNm)得到之電壓ΔVm0(=ΔV0×R)之大小變化。假設設定R=0.8，則ΔVm0=-12 V，記憶節點Nm之電壓為-12 V或-2 V。假設將控制對象之第3電晶體 元件之臨限值電壓設定為0.7 V，則第3電晶體元件與記憶節點Nm之記憶狀態無關，為斷開狀態(以下稱為停用狀態)。
其次，針對將寫入對象之選擇記憶體單元MC、及字元線WL與寫入控制線CL之至少任一方不共通之其他記憶體單元MC設定為非選擇狀態，而對該其他記憶體單元禁止寫入動作之情形進行說明。字元線WL不共通之情形時，藉由將向該字元線WL之施加電壓維持於第1非選擇電壓Vu1(-5 V)，第1電晶體元件T1成為斷開狀態，故施加於資料輸入線DL之資料輸入電壓Vd0、Vd1不傳送至記憶節點Nm，因此，記憶節點Nm之電壓狀態維持先前之狀態。另一方面，寫入控制線CL不共通之情形時，藉由將向該寫入控制線CL之施加電壓維持於第2非選擇電壓Vu2(-5 V)，第2電晶體元件T2成為斷開狀態，故施加於資料輸入線DL之資料輸入電壓Vd0、Vd1不傳送至記憶節點Nm，因此，記憶節點Nm之電壓狀態維持先前之狀態。字元線WL與寫入控制線CL之雙方不共通之情形時，記憶節點Nm之電壓狀態亦同樣維持先前之狀態。
其次，對使第3電晶體元件T3自上述之停用狀態，根據記憶於記憶體單元MC之2值資料過渡至控制為接通狀態或斷開狀態之啟用狀態之啟用化動作予以說明。另，在以下之說明中，設定控制對象之第3電晶體元件之臨限值電壓作為一例為0.7 V，源極電壓作為一例在0~4.5 V之範圍內之情形。如上所述，字元線WL與寫入控制線CL之施加電壓為第1非選擇電壓Vu1(-5 V)與第2非選擇電壓Vu2(-5 V)之情形時，第1及第2電晶體元件T1、T2分別為斷開狀態，記憶節點之電壓位準例如為-12 V或-2 V，控制對象之第3電晶體元件與記憶體單元MC之記憶狀態無關，為斷開狀態。因此，在將寫入控制線CL之施加電壓維持於第2非選擇電壓Vu2(-5 V)，而將第2電晶體元件T2維持於斷開狀態之狀態下，使字元線WL之施加電壓自第1非選擇電壓Vu1(-5 V)轉變為讀取電壓Vr(例如4 V)時，由於電容元件Cm之另一端之電壓同樣地變化，故記 憶節點Nm之電壓以該電壓變化ΔV1(+9 V)乘以上述之電容比R(=Cm/CNm)得到之電壓ΔVm1(=ΔV1×R)之大小變化。假設設定R=0.8時，則ΔVm1=+7.2 V，記憶節點Nm之電壓成為-4.8 V或+5.2 V。其結果，第3電晶體元件係根據記憶節點Nm之記憶狀態被控制於接通狀態或斷開狀態(以下稱為啟用狀態)。即，流過第3電晶體元件之汲極/源極間之電流係根據記憶節點Nm之記憶狀態予以控制。於記憶節點Nm中記憶有多值資料之情形時，可多階段地控制該電流。另，在記憶體單元MC及控制對象之第3電晶體元件存在多數之情形下，為將全部第3電晶體元件設定為啟用狀態，可對與任一記憶體單元MC連接之字元線WL之全部施加讀取電壓Vr。
[第2實施形態]
對利用在第1實施形態中說明之記憶體單元MC所構成之非揮發性隨機存取記憶體(以下稱為NVRAM)之電路構成及電路動作予以說明。在第2實施形態中，作為記憶體單元MC，以第1類型之記憶體單元MC1為例進行說明。即使使用第2類型之記憶體單元MC2，對記憶體單元MC之寫入動作仍與第1類型之記憶體單元MC1相同，故作為NVRAM之動作亦與使用第1類型之記憶體單元MC1之情形基本相同。
圖3中係顯示NVRAM之記憶體單元陣列MA3之等價電路圖。記憶體單元陣列MA3係將包含圖1所示之記憶體單元MC與第3電晶體元件T3之記憶體單元MC3於列方向及行方向分別以矩陣狀排列複數個所構成。在第2實施形態中，第3電晶體元件T3係作為保持於記憶節點Nm之資料之讀取用電晶體，於每個記憶體單元MC3中各設置一個。在圖3中，作為一例，例示有n列×m行之矩陣狀之記憶體單元陣列MA3。再者，記憶體單元陣列MA3包含：於列方向延伸之n條字元線WL(WL1、WL2、……、WLn)、於行方向延伸之m條寫入控制線CL(CL1、CL2、……、CLm)、於行方向延伸之m條資料輸入線DL(DL1、 DL2、……、DLm)、及於行方向延伸之m條讀取信號線BL(BL1、BL2、……、BLm)。
如圖3所示，同一列(第i列)之記憶體單元MC3之第1控制端子CG連接於共通之字元線WL(WLi)，同一行(第j行)之記憶體單元MC3之第2控制端子SG連接於共通之寫入控制線CL(CLj)，同一行(第j行)之記憶體單元MC3之資料輸入端子Din連接於共通之資料輸入線DL(DLj)，同一行(第j行)之記憶體單元MC3之第3電晶體元件T3之汲極連接於共通之讀取信號線BL(BLj)。又，各記憶體單元MC3之第3電晶體元件T3之源極係相互連接而供給共通之基準電壓Vss(例如0 V)。
圖4係顯示具有記憶體單元陣列MA3之NVRAM之一構成例之概略之方塊構成圖。在第2實施形態中，NVRAM之構成為包含控制電路20、行解碼器電路21、資料輸入線驅動電路22、列解碼器電路23、及讀取電路24。
控制電路20進行NVRAM之外部與位址信號ADD、資料輸入信號DIN、資料輸出信號DOUT、及控制寫入及讀取等之記憶動作之控制信號CNTL等之授受；產生用以選擇作為寫入對象之寫入控制線CL與資料輸入線DL或作為讀取對象之讀取信號線BL之行位址信號CA，供給至行解碼器電路21；產生用以選擇作為寫入或讀取之對象之字元線WL之列位址信號RA，供給至列解碼器電路23；對所選擇之資料輸入線DL指示對應資料輸入信號DIN之資料輸入電壓Vd0、Vd1之施加；將基於在讀取電路24中流動於第3電晶體元件T3之讀取電路Ir所檢測出之資訊RD轉換為資料輸出信號DOUT而輸出。再者，控制電路20基於自外部所輸入之控制信號CNTL進行上述記憶動作之控制。根據以上內容，控制電路20係綜合一般之半導體記憶裝置之位址輸入緩衝器、資料輸入輸出電路、控制信號輸入緩衝器、及記憶動作之控制電路等者，可應用周知之半導體記憶裝置之電路構成而實現，由於具體之電路構成 並非本發明之本旨，故省略詳細之說明。
行解碼器電路21係基於行位址信號CA選擇在寫入動作時作為寫入對象之寫入控制線CL與資料輸入線DL、及在讀取動作時作為讀取對象之讀取信號線BL之電路。在寫入動作時，對連接於作為寫入對象之1個或複數個選擇行之記憶體單元MC3之寫入控制線CL施加第2選擇電壓Vs2，而將該選擇行之記憶體單元MC3之第2電晶體元件T2控制於接通狀態；對連接於寫入對象外之非選擇行之記憶體單元MC3之寫入控制線CL施加第2非選擇電壓Vu2，而將該非選擇行之記憶體單元MC3之第2電晶體元件T2控制於斷開狀態。再者，在寫入動作時，對行解碼器電路21所選擇之選擇資料輸入線DL，藉由資料輸入線驅動電路22施加根據輸入資料之資料輸入電壓Vd0、Vd1。又，在讀取動作時，將自連接於行解碼器電路21所選擇之選擇讀取信號線BL之記憶體單元MC3之第3電晶體元件T3之汲極所輸出之讀取電流Ir、或因該讀取電流Ir而出現之選擇讀取信號線BL上之電壓變化選擇性地傳送至讀取電路24。另，行解碼器電路21亦可以選擇寫入控制線CL之行解碼器電路、選擇資料輸入線DL之行解碼器電路、及選擇讀取信號線BL之行解碼器電路之3個電路部分分割構成。行解碼器電路21之上述各功能可應用周知之行解碼器電路之電路構成而實現，由於具體之電路構成並非本發明之本旨，故省略詳細之說明。
資料輸入線驅動電路22對行解碼器電路21所選擇之選擇資料輸入線DL施加根據輸入資料之資料輸入電壓Vd0、Vd1。另，對未由行解碼器電路21選擇之並非寫入對象之非選擇資料輸入線DL，如後述般，由於第2電晶體元件T2為斷開狀態，故對電壓施加狀態並無特別限制，亦可為浮動狀態。另，資料輸入線驅動電路22可應用周知之信號線驅動電路等而實現，由於具體之電路構成並非本發明之本旨，故省略詳細之說明。
列解碼器電路23係基於列位址信號RA選擇作為寫入動作及讀取動作之對象之字元線WL之電路。具體而言，在寫入動作時，對連接於作為寫入對象之1個選擇列之記憶體單元MC3之字元線WL施加第1選擇電壓Vs1，而將該選擇列之記憶體單元MC3之第1電晶體元件T1控制於接通狀態；對連接於寫入對象外之非選擇列之記憶體單元MC3之字元線WL施加第1非選擇電壓Vu1，而將該非選擇列之記憶體單元MC3之第1電晶體元件T1控制於斷開狀態。又，在讀取動作時，對連接於作為讀取對象之1個選擇列之記憶體單元MC3之字元線WL施加讀取電壓Vr，而將該選擇列之記憶體單元MC3之第3電晶體元件T3控制於啟用狀態；對連接於讀取對象外之非選擇列之記憶體單元MC3之字元線WL施加第1非選擇電壓Vu1，而將該非選擇列之記憶體單元MC3之第3電晶體元件T3控制於停用狀態。另，啟用狀態及停用狀態與第1實施形態中說明者相同。列解碼器電路23可應用周知之列解碼器電路等而實現，由於具體之電路構成並非本發明之本旨，故省略詳細之說明。
讀取電路24係在讀取動作時，通過行解碼器電路21所選擇之選擇讀取信號線BL，自由列解碼器電路23所選擇之選擇列之記憶體單元MC3之啟用狀態之第3電晶體元件T3之汲極朝向源極，選擇性地檢測根據記憶節點Nm之電壓狀態而流動之讀取電流Ir之多寡，或因該讀取電流Ir而出現之選擇讀取信號線BL上之電壓變化，從而讀取記憶於位於選擇列及選擇行之選擇記憶體單元MC3之資訊。讀取電路24在檢測選擇讀取信號線BL上之電壓變化之情形下，係以電壓檢測型之感測放大器構成；在檢測讀取電流Ir之多寡之情形下，係以電流檢測型之感測放大器構成。由於讀取電路24之具體之電路構成可利用周知之感測放大器之電路構成作為電壓檢測型及電流檢測型之感測放大器，亦非本發明之本旨，故省略詳細之說明。
根據以上之電路構成，可實現對NVRAM之記憶體單元陣列MA3 選擇列及行且以記憶體單元MC3單位進行之資料之寫入動作及讀取動作。由於寫入動作與在第1實施形態中說明之對單體之記憶體單元MC之寫入動作相同，故省略重複之說明。
讀取動作係如上所述，藉由以下步驟實現：列解碼器電路23對選擇列之字元線WL施加讀取電壓Vr，而將選擇列之記憶體單元MC3之第3記憶體單元元件T3設定為啟用狀態；行解碼器電路21將自連接於選擇行之選擇讀取信號線BL之記憶體單元MC3之第3電晶體元件T3之汲極朝向源極根據記憶節點Nm之電壓狀態而流動之讀取電流Ir，或因該讀取電流Ir而出現之選擇讀取信號線BL上之電壓變化選擇性地傳送至讀取電路24；讀取電路24選擇性地檢測該讀取電流Ir之多寡或該電壓變化，而讀取記憶於位於選擇列及選擇行之選擇記憶體單元MC3之資訊。連接於相同之選擇讀取信號線BL之非選擇行之非選擇記憶體單元MC3之第3電晶體元件T3係如上所述，由於在停用狀態下讀取電流Ir不流動，故根據該非選擇記憶體單元MC3之記憶狀態，選擇記憶體單元MC3之讀取動作不會受到干擾。
另，在第2實施形態中，記憶體單元陣列MA3係將記憶體單元MC(第1及第2電晶體元件T1、T2及電容元件Cm)於列方向及行方向分別以矩陣狀排列複數個，從而如圖2所示般，成為將各記憶體單元MC形成於第3電晶體元件T3之閘極5及絕緣膜6之上側而構成之上部記憶體單元陣列，與在矽基板1上將第3電晶體元件T3於列方向及行方向分別以矩陣狀排列複數個而構成之下部記憶體單元陣列之2段構造(3維構造)。
[第3實施形態]
對包含利用在第1實施形態中說明之記憶體單元MC而構成之場可程式化閘陣列(FPGA)或可程式化邏輯元件(PLD)等之可再構成之邏輯電路之邏輯元件，說明其概略。
在第3實施形態中，使用將在第1實施形態中說明之記憶體單元MC(MC1或MC2)於列方向及行方向分別以矩陣狀排列複數個所構成之記憶體單元陣列MA，作為記憶定義可再構成之邏輯電路之邏輯構成之資料之組態記憶體。且，將於各記憶體單元MC之記憶節點Nm連接閘極之第3電晶體元件T3，使用作為切換上述邏輯構成之開關發揮功能之電晶體。
圖5中係顯示作為上述組態記憶體而使用之記憶體單元陣列MA之等價電路圖。在第3實施形態中，第3電晶體元件T3亦與記憶體單元MC同樣地於列方向及行方向上分別以矩陣狀排列複數個而構成。但，由於各第3電晶體元件T3之汲極及源極之連接因邏輯元件之架構而異，故在圖5中並未特別地明示連接目標。因此，在第3實施形態之記憶體單元陣列MA中，第2實施形態所示之讀取信號線BL未必存在。由於列方向上延伸之n條字元線WL(WL1、WL2、……、WLn)、行方向上延伸之m條寫入控制線CL(CL1、CL2、……、CLm)、及行方向上延伸之m條資料輸入線DL(DL1、DL2、……、DLm)係對記憶體單元陣列MA之以記憶體單元MC單位進行之寫入動作所需，故與第2實施形態同樣地存在。
在第3實施形態中，由於各記憶體單元MC之記憶狀態係在包含上述邏輯電路與記憶體單元陣列MA3之邏輯元件內利用，無需以記憶體單元MC單位讀取至該邏輯元件之外部，故作為一例，未設置讀取信號線BL。因此，如第2實施形態般，由於無需使資料輸入線DL以與讀取信號線BL平行之方式於行方向延伸，故亦可配置於列方向延伸之n條資料輸入線DL(DL1、DL2、……、DLn)。該情形時，同一列(第i列)之記憶體單元MC3之資料輸入端子Din連接於共通之資料輸入線DL(DLi)。另，將各記憶體單元MC之記憶狀態以記憶體單元MC單位讀取而在邏輯元件內利用之情形時，可設置讀取信號線BL。
又，在第3實施形態中，如圖2所示，記憶體單元陣列MA係將各記憶體單元MC形成於第3電晶體元件T3之閘極5及絕緣膜6之上側而構成，包含第3電晶體元件T3之邏輯電路部係形成於矽基板1上。第3實施形態之邏輯元件為於形成於矽基板1上之邏輯電路部之上形成組態記憶體即記憶體單元陣列MA之2段構造(3維構造)。藉此，可謀求邏輯元件之晶片尺寸之縮小化。
[其他實施形態]
以下，對其他實施形態予以說明。
〈1〉根據上述第2及第3實施形態，在記憶體單元陣列MA3、MA中，雖對各行之記憶體單元MC3、MC設定各分配1條資料輸入線DL(DL1、DL2、……、DLm)之構成，但，例如，在鄰接之2行中不同時進行資料之寫入之應用例中，亦可在鄰接之2行之記憶體單元MC3、MC間共用1條資料輸入線DL。
〈2〉在上述各實施形態中，雖設定第3電晶體元件T3係作為n通道型之MOSFET形成之情形，但亦可作為p通道型之MOSFET形成。又，亦可於每個記憶體單元MC上設置2個以上之第3電晶體元件T3。
再者，亦可不使第3電晶體元件T3形成於矽基板1上，而設定為與第1及第2電晶體元件T1、T2同樣之電晶體構造(TFT)。該情形時，可將第2實施形態之NVRAM在形成於矽基板1上之CPU等之邏輯電路上形成。
〈3〉在上述第1實施形態中說明之、第1及第2電晶體元件T1、T2之臨限值電壓、第3電晶體元件T3之臨限值電壓、第1選擇電壓Vs1、第2選擇電壓Vs2、第1非選擇電壓Vu1、第2非選擇電壓Vu2、資料輸入電壓Vd0、Vd1、讀取電壓Vr、及電容比R為一例，並非限定於上述說明中使用之具體值。
CG‧‧‧第1控制端子
CL‧‧‧寫入控制線
Cm‧‧‧電容元件
Din‧‧‧資料輸入端子
DL‧‧‧資料輸入線
MC(MC1)‧‧‧記憶體單元
MC(MC2)‧‧‧記憶體單元
Nm‧‧‧記憶節點
SG‧‧‧第2控制端子
T1‧‧‧第1電晶體元件
T2‧‧‧第2電晶體元件
T3‧‧‧第3電晶體元件
WL‧‧‧字元線

Claims (6)

  1. 一種半導體記憶裝置，其特徵在於包含具備氧化物半導體絕緣閘極型FET之第1電晶體元件與氧化物半導體絕緣閘極型FET之第2電晶體元件與電容元件而成之記憶體單元；且上述第1電晶體元件之汲極與源極之一方與上述電容元件之一端連接而構成記憶節點；上述第1電晶體元件之汲極與源極之另一方與上述第2電晶體元件之汲極與源極之一方連接；上述第2電晶體元件之汲極與源極之另一方構成資料輸入端子；由上述第1及第2電晶體元件之一方之閘極與上述電容元件之另一端連接而成之第1控制端子，與在第1方向上延伸之第1控制線連接；包含上述第1及第2電晶體元件之另一方之閘極之第2控制端子與在與上述第1方向正交之第2方向延伸之第2控制線連接；上述記憶節點與第3電晶體元件之閘極連接，且根據上述記憶節點之電壓位準而控制流動於上述第3電晶體元件之汲極/源極間之電流。
  2. 如請求項1之半導體記憶裝置，其中上述第1及第2電晶體元件係形成於較形成上述第3電晶體元件之半導體基板之表面更上方之絕緣膜上之薄膜電晶體。
  3. 如請求項1或2之半導體記憶裝置，其中構成上述第1及第2電晶體元件之氧化物半導體係InGaZnO。
  4. 如請求項1至3中任一項之半導體記憶裝置，其包含將上述記憶體單元於上述第1方向及上述第2方向上分別以矩陣狀排列複數個 而成之記憶體單元陣列；且在上述第2方向之同一位置沿著上述第1方向整齊排列之複數個上述記憶體單元之上述第1控制端子與共通之上述第1控制線連接；在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述第2控制端子與共通之上述第2控制線連接；在上述第2方向之同一位置沿著上述第1方向整齊排列之複數個上述記憶體單元之上述資料輸入端子連接於在上述第1方向上延伸之共通之資料輸入線，或，在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述資料輸入端子連接於在上述第2方向上延伸之共通之資料輸入線。
  5. 如請求項4之半導體記憶裝置，其中將上述第3電晶體元件作為保持於上述記憶節點之資料之讀取用電晶體，並於每個上述記憶體單元中各具備一個；且在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述第3電晶體元件之汲極或源極之一方，連接於在上述第2方向上延伸之共通之讀取信號線；在上述第1方向之同一位置沿著上述第2方向整齊排列之複數個上述記憶體單元之上述資料輸入端子，連接於在上述第2方向上延伸之共通之上述資料輸入線。
  6. 如請求項1至4中任一項之半導體記憶裝置，其中上述第3電晶體元件係使用於可再構成之邏輯電路之構成之電晶體，且於每個上述記憶體單元中至少分配有1個。
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