JP2003258627A - スイッチマトリックス回路、論理演算回路およびスイッチ回路 - Google Patents

スイッチマトリックス回路、論理演算回路およびスイッチ回路

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Abstract

(57)【要約】 【課題】 スイッチセルの制御を確実に行うことのでき
る簡単な構造のスイッチ回路等を提供する。 【解決手段】 スイッチセルＳＣのトランジスタＭ１の
ゲート端子Ｇ１はトランジスタＭ２の端子３７のみに接
続されているから、トランジスタＭ２をＯＦＦにする
と、トランジスタＭ１のゲート端子Ｇ１に蓄積されてい
る電荷の移動経路は遮断される。このため、トランジス
タＭ２をＯＮにした後すぐに０ＦＦに戻しても、トラン
ジスタＭ１は、しばらくの間、ビットラインＢＬを介し
て与えられたスイッチングデータに対応したＯＮ状態ま
たはＯＦＦ状態を維持する。スイッチングデータを一時
記憶するための特別の回路を設けなくても、トランジス
タＭ１に、所定時間、スイッチングデータに対応したＯ
Ｎ状態またはＯＦＦ状態を維持させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はスイッチマトリッ
クス回路、論理演算回路およびスイッチ回路に関する。
【０００２】
【従来の技術】実装状態でプログラム可能なゲートアレ
イとしてFPGA（フィールド・プログラマブル・ゲート・
アレイ）が知られている。図１０Ａ、図１０Ｂは、従来
のＦＰＧＡに用いられるスイッチ回路を示す図面であ
る。
【０００３】図１０Ａに示すスイッチ回路１は、トラン
ジスタ５と、トランジスタ５のゲート端子に接続された
クロスカップルドフリップフロップ３とを備えている。
トランジスタ５の入出力端子７，９には、論理構成用の
ゲート（図示せず）が接続されている。
【０００４】クロスカップルドフリップフロップ３の記
憶内容（スイッチングデータ）にしたがってトランジス
タ５をＯＮまたはＯＦＦすることによって、論理構成用
のゲート同士を接続したり、切り離したりすることがで
きる。クロスカップルドフリップフロップ３に記憶され
ているスイッチングデータは書き換え可能であるから、
何度でも、論理構成用のゲート同士の接続・非接続を変
更することができる。
【０００５】図１０Ｂに示すスイッチ回路１１は、図１
０Ａに示すクロスカップルドフリップフロップ３の代わ
りにフローティングゲート型トランジスタ１３を備えて
いる。
【０００６】フローティングゲート型トランジスタ１３
に記憶されているスイッチングデータにしたがってトラ
ンジスタ５をＯＮまたはＯＦＦすることによって、論理
構成用のゲート同士を接続したり、切り離したりするこ
とができる。フローティングゲート型トランジスタ１３
に記憶されているスイッチングデータも書き換え可能で
あるから、何度でも、論理構成用のゲート同士の接続・
非接続を変更することができる。
【０００７】したがって、図１０Ａに示すスイッチ回路
１または図１０Ｂに示すスイッチ回路１１を多数設けた
ＦＰＧＡを用いれば、実装後に何度でも論理構成を変更
することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
これらのスイッチ回路１、スイッチ回路１１には、次の
ような問題があった。
【０００９】スイッチ回路１のクロスカップルドフリッ
プフロップ３は揮発性の記憶素子であるから、電源を切
るとスイッチングデータが失われてしまう。したがっ
て、電源投入ごとに、クロスカップルドフリップフロッ
プ３にスイッチングデータを書き込まなければならな
い。このような手順を回避するためには、主電源切断後
もバックアップ電源を動作させておく等の対策が必要と
なる。
【００１０】一方、スイッチ回路１１のフローティング
ゲート型トランジスタ１３は不揮発性の記憶素子である
から、スイッチ回路１の場合のような面倒な手順や対策
は不要である。
【００１１】しかしながら、フローティングゲート型ト
ランジスタ１３のスイッチングデータを書き換えるため
には、読み出し時の動作電圧よりも高い電圧が必要にな
る。このため、スイッチングデータ書き換え用の特別な
装置（プログラム装置）が必要となる。さらに、フロー
ティングゲート型トランジスタ１３においては、読み出
し速度に比べて書き込み速度がかなり遅い。
【００１２】この発明は、これら従来のスイッチ回路の
問題点を解消し、特別なプログラム装置を用いることな
く、かつ、高速でスイッチングデータを書き換えること
のできる不揮発性のスイッチ回路、スイッチマトリック
ス回路および論理演算回路を提供することを目的とす
る。
【００１３】また、この発明は、スイッチセルの制御を
確実に行うことのできる簡単な構造のスイッチ回路、ス
イッチマトリックス回路および論理演算回路を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段、発明の作用および効果】
請求項１のスイッチマトリックス回路は、記憶素子を用
いてスイッチングデータを記憶するメモリセルを複数個
行列配置したメモリマトリックス部と、導通状態または
非導通状態のいずれかの状態をとるスイッチセルをメモ
リセルに対応させて複数個行列配置したスイッチマトリ
ックス部と、メモリマトリックス部およびスイッチマト
リックス部の同一列に属するメモリセルおよびスイッチ
セルを選択するためにメモリマトリックス部およびスイ
ッチマトリックス部の各列に対応して設けられた１また
は２以上の列選択線と、メモリマトリックス部の同一行
に属するメモリセルを選択するためにメモリマトリック
ス部の各行に対応して設けられた複数のメモリ用行選択
線と、スイッチマトリックス部の同一行に属するスイッ
チセルを選択するためにスイッチマトリックス部の各行
に対応して設けられた複数のスイッチ用行選択線と、を
備えている。また、このスイッチマトリックス回路は、
列選択線、メモリ用行選択線およびスイッチ用行選択線
によって、複数のメモリセルおよび複数のスイッチセル
の中から所望のメモリセルおよび対応するスイッチセル
を選択するとともに、当該選択されたメモリセルのスイ
ッチングデータにしたがって当該対応するスイッチセル
の導通状態または非導通状態を決定するよう構成されて
いる。上記スイッチセルは、スイッチ用行選択線に接続
される制御端子と列選択線に接続される第１入出力端子
と当該制御端子に入力される制御信号に応じて当該第１
入出力端子と導通しまたは導通しない第２入出力端子と
を有するスイッチ選択用素子と、スイッチ選択用素子の
第２入出力端子に接続されるゲート端子と当該ゲート端
子に入力される制御信号に応じて相互に導通しまたは導
通しない第１および第２スイッチ端子とを有するスイッ
チ用電界効果トランジスタと、を備えている。
【００１５】したがって、スイッチ用電界効果トランジ
スタと列選択線との間にスイッチ選択用素子を介在させ
ることで、同一列を構成する複数のスイッチ用電界効果
トランジスタのうち所望のスイッチ用電界効果トランジ
スタを、対応するスイッチ選択用素子を介して、列選択
線に選択的に接続することが可能となる。
【００１６】つまり、ひとつの列選択線を介して、複数
のスイッチセルのうち所望のスイッチセルに選択的にス
イッチングデータを与えることができる。したがって、
これらのスイッチ選択用素子を用いて、行選択機能を容
易に実現することができる。
【００１７】ここで、スイッチ用電界効果トランジスタ
のゲート端子はスイッチ選択用素子の第２入出力端子の
みに接続されているから、スイッチ選択用素子を非導通
状態にすると、スイッチ用電界効果トランジスタのゲー
ト端子に蓄積されている電荷の移動経路は遮断される。
【００１８】したがって、スイッチ選択用素子を非導通
状態にした後であっても、スイッチ用電界効果トランジ
スタのゲート端子に蓄積されていた電荷がリークによっ
てある程度小さくなるまでの間、当該スイッチ用電界効
果トランジスタは、スイッチ選択用素子が導通状態であ
ったときの状態を維持する。
【００１９】このため、スイッチ選択用素子を導通状態
にした後すぐに非導通状態に戻しても、スイッチ用電界
効果トランジスタは、しばらくの間、列選択線を介して
与えられたスイッチングデータに対応した導通状態また
は非導通状態を維持することになる。
【００２０】つまり、行選択機能を実現するためのスイ
ッチ選択用素子を利用することにより、スイッチングデ
ータを一時記憶するための特別の回路を設けなくても、
スイッチ用電界効果トランジスタに、所定時間、スイッ
チングデータに対応した導通状態または非導通状態を維
持させておくことができる。
【００２１】このため、各行に対する読み出し動作を順
次行うとともに上記所定時間内に全ての行の読み出し動
作を完了するように構成しておけば、全ての行のメモリ
セルに記憶されているスイッチングデータに基づいて、
これらに対応する全てのスイッチセルの導通状態または
非導通状態を実質的に同時に制御できる。
【００２２】すなわち、各スイッチセルの制御を同時に
行うことのできるスイッチマトリックス回路を、簡単な
配線構造で実現することができる。つまり、スイッチセ
ルの制御を確実に行うことのできる簡単な構造のスイッ
チマトリックス回路を実現することができる。
【００２３】請求項２のスイッチマトリックス回路にお
いては、記憶素子は、第１および第２端子を有する強誘
電体コンデンサである。メモリセルは、メモリ用行選択
線に接続される制御端子と、列選択線に接続される第１
入出力端子と、当該制御端子に入力される制御信号に応
じて当該第１入出力端子と導通しまたは導通しない第２
入出力端子であって強誘電体コンデンサの第１端子と接
続される第２入出力端子と、を有するメモリ選択用素子
を、さらに備えている。また、このスイッチマトリック
ス回路は、強誘電体コンデンサの第２端子に接続される
プレート線であって、当該強誘電体コンデンサに対する
スイッチングデータの書き込みおよび読み出し動作の際
に、当該強誘電体コンデンサの第２端子に所定の電位を
印加するためのプレート線と、列選択線に接続される規
格電位発生回路であって、強誘電体コンデンサに対する
スイッチングデータの読み出し動作の際に、当該スイッ
チングデータに対応する規格電位を発生させる規格電位
発生回路とを、さらに備えている。
【００２４】したがって、強誘電体コンデンサを用いて
スイッチングデータを記憶するから、電源が切断されて
もスイッチングデータは保持される。また、スイッチン
グデータの読み出し時の動作電圧と同じ動作電圧を用い
てスイッチングデータの書き換えを行うことが可能とな
る。このため、特別なプログラム装置を用いることなく
スイッチングデータを書き換えることが可能となる。ま
た、スイッチングデータの読み出し時の速度とほぼ同じ
速度でスイッチングデータの書き換えを行うことが可能
となる。このため、高速でスイッチングデータを書き換
えることが可能となる。
【００２５】また、強誘電体コンデンサ、プレート線お
よび規格電位発生回路を用いることで、簡単な構成であ
りながらデータ再現性の高い、いわゆる破壊読み出し型
の強誘電体記憶素子を実現することが可能となる。この
ため、信頼性の高いシンプルな構造のスイッチマトリッ
クス回路を実現することができる。
【００２６】さらに、強誘電体コンデンサと列選択線と
の間にメモリ選択用素子を介在させることで、同一列を
構成する複数の強誘電体コンデンサのうち所望の強誘電
体コンデンサを、対応するメモリ選択用素子を介して、
列選択線に選択的に接続することが可能となる。
【００２７】つまり、ひとつの列選択線を介して、複数
のメモリセルのうち所望のメモリセルから選択的にスイ
ッチングデータを読み出すことができる。したがって、
これらのメモリ選択用素子を用いて、行選択機能を容易
に実現することができる。このため、単純な構造でメモ
リマトリックス部を構成することができる。
【００２８】請求項３のスイッチマトリックス回路にお
いては、プレート線は、メモリマトリックス部の同一行
に属するメモリセルを構成する強誘電体コンデンサの第
２端子のみに接続するために、メモリマトリックス部の
各行に対応して設けられた複数の行選択プレート線から
構成されている。
【００２９】したがって、スイッチングデータの書き込
みや読み出しを行単位で実行する際に好都合である。こ
のため、たとえば、ワード並列処理に適したスイッチマ
トリックス回路を実現することができる。
【００３０】請求項４の論理演算回路は、上述のいずれ
かのスイッチマトリックス回路を用いて論理構成を行
い、当該論理構成にしたがって入力データに論理演算を
施して出力データを得る論理演算回路である。この論理
演算回路は、入力データを入力するための入力データ線
と、出力データを出力するための出力データ線と、一対
の電源線と、複数の論理構成用素子を備えている。論理
構成用素子は、制御端子と、当該制御端子に入力される
制御信号に応じて相互に導通しまたは導通しない第１お
よび第２入出力端子と、を有する。また、この論理演算
回路は、スイッチマトリックス回路のスイッチ用電界効
果トランジスタの第１および第２スイッチ端子を介し
て、入力データ線、出力データ線、一対の電源線、なら
びに、複数の論理構成用素子の制御端子、第１および第
２入出力端子を、相互に接続状態または非接続状態とす
ることにより、論理構成を行う。
【００３１】したがって、論理構成を変更でき、かつ、
その論理構成にしたがって確実に論理演算を行うことの
できる、簡単な構造の論理演算回路を実現することがで
きる。
【００３２】請求項５のスイッチ回路は、記憶素子を用
いてスイッチングデータを記憶するメモリセルと、導通
状態または非導通状態のいずれかの状態をとるスイッチ
セルと、メモリセルとスイッチセルとを接続するための
接続線と、接続線を介してメモリセルとスイッチセルと
を接続するか否かのスイッチ接続制御信号を搬送するた
めのスイッチ接続制御線と、を備えており、メモリセル
のスイッチングデータにしたがって、スイッチセルの導
通状態または非導通状態を決定するよう構成されてい
る。スイッチセルは、スイッチ選択用素子と、スイッチ
用電界効果トランジスタとを備えている。スイッチ選択
用素子は、スイッチ接続制御線に接続される制御端子
と、接続線に接続される第１入出力端子と、当該制御端
子に入力される制御信号に応じて当該第１入出力端子と
導通しまたは導通しない第２入出力端子と、を有する。
スイッチ用電界効果トランジスタは、スイッチ選択用素
子の第２入出力端子に接続されるゲート端子と、当該ゲ
ート端子に入力される制御信号に応じて相互に導通しま
たは導通しない第１および第２スイッチ端子と、を有す
る。
【００３３】このため、スイッチ用電界効果トランジス
タのゲート端子はスイッチ選択用素子の第２入出力端子
のみに接続されているから、スイッチ選択用素子を非導
通状態にすると、スイッチ用電界効果トランジスタのゲ
ート端子に蓄積されている電荷の移動経路は遮断され
る。
【００３４】したがって、スイッチ選択用素子を非導通
状態にした後であっても、スイッチ用電界効果トランジ
スタのゲート端子に蓄積されていた電荷がリークによっ
てある程度小さくなるまでの間、当該スイッチ用電界効
果トランジスタは、スイッチ選択用素子が導通状態であ
ったときの状態を維持する。
【００３５】このため、スイッチ選択用素子を導通状態
にした後すぐに非導通状態に戻しても、スイッチ用電界
効果トランジスタは、しばらくの間、接続線を介して与
えられたスイッチングデータに対応した導通状態または
非導通状態を維持することになる。
【００３６】つまり、単純な構造のスイッチ選択用素子
を用いることにより、スイッチングデータを一時記憶す
るための特別の回路を設けなくても、スイッチ用電界効
果トランジスタに、所定時間、スイッチングデータに対
応した導通状態または非導通状態を維持させることがで
きる。
【００３７】したがって、スイッチングデータを読み出
してスイッチセルの導通状態または非導通状態を決定し
た後、たとえば、接続線を他の用途に使用したとして
も、上記所定時間の間は、当該スイッチセルは当該スイ
ッチングデータに対応した状態を維持する。すなわち、
スイッチセルの制御を確実に行うことのできる汎用性の
高い簡単な構造のスイッチ回路を実現することができ
る。
【００３８】請求項６のスイッチ回路においては、記憶
素子は、接続線に接続される第１端子と、第２端子とを
有する強誘電体コンデンサである。また、当該スイッチ
回路は、強誘電体コンデンサの第２端子に接続されるプ
レート線であって、当該強誘電体コンデンサに対するス
イッチングデータの書き込みおよび読み出し動作の際
に、当該強誘電体コンデンサの第２端子に所定の電位を
印加するためのプレート線と、接続線に接続される規格
電位発生回路であって、強誘電体コンデンサに対するス
イッチングデータの読み出し動作の際に、当該スイッチ
ングデータに対応する規格電位を発生させる規格電位発
生回路と、をさらに備えている。
【００３９】したがって、強誘電体コンデンサを用いて
スイッチングデータを記憶するから、電源が切断されて
もスイッチングデータは保持される。また、スイッチン
グデータの読み出し時の動作電圧と同じ動作電圧を用い
てスイッチングデータの書き換えを行うことが可能とな
る。このため、特別なプログラム装置を用いることなく
スイッチングデータを書き換えることが可能となる。ま
た、スイッチングデータの読み出し時の速度とほぼ同じ
速度でスイッチングデータの書き換えを行うことが可能
となる。このため、高速でスイッチングデータを書き換
えることが可能となる。
【００４０】また、強誘電体コンデンサ、プレート線お
よび規格電位発生回路を用いることで、簡単な構成であ
りながらデータ再現性の高い、いわゆる破壊読み出し型
の強誘電体記憶素子を実現することが可能となる。この
ため、信頼性の高いシンプルな構造のスイッチ回路を実
現することができる。
【００４１】請求項７のスイッチ回路は、記憶素子を用
いてスイッチングデータを記憶するメモリセルと、導通
状態または非導通状態のいずれかの状態をとるスイッチ
セルと、メモリセルとスイッチセルとを接続するための
接続線と、を備えており、メモリセルのスイッチングデ
ータにしたがって、スイッチセルの導通状態または非導
通状態を決定するよう構成されている。記憶素子は、接
続線に接続される第１端子と、第２端子とを有する強誘
電体コンデンサである。このスイッチ回路は、強誘電体
コンデンサの第２端子に接続されるプレート線であっ
て、当該強誘電体コンデンサに対するスイッチングデー
タの書き込みおよび読み出し動作の際に、当該強誘電体
コンデンサの第２端子に所定の電位を印加するためのプ
レート線と、接続線に接続される規格電位発生回路であ
って、強誘電体コンデンサに対するスイッチングデータ
の読み出し動作の際に、当該スイッチングデータに対応
する規格電位を発生させる規格電位発生回路と、をさら
に備えている。スイッチセルは、接続線に接続される制
御端子と、当該制御端子に入力される制御信号に応じて
相互に導通しまたは導通しない第１および第２スイッチ
端子と、を有するスイッチ用素子を備えている。
【００４２】したがって、強誘電体コンデンサを用いて
スイッチングデータを記憶するから、電源が切断されて
もスイッチングデータは保持される。また、スイッチン
グデータの読み出し時の動作電圧と同じ動作電圧を用い
てスイッチングデータの書き換えを行うことが可能とな
る。このため、特別なプログラム装置を用いることなく
スイッチングデータを書き換えることが可能となる。ま
た、スイッチングデータの読み出し時の速度とほぼ同じ
速度でスイッチングデータの書き換えを行うことが可能
となる。このため、高速でスイッチングデータを書き換
えることが可能となる。
【００４３】また、強誘電体コンデンサ、プレート線お
よび規格電位発生回路を用いることで、簡単な構成であ
りながらデータ再現性の高い、いわゆる破壊読み出し型
の強誘電体記憶素子を実現することが可能となる。この
ため、信頼性の高いシンプルな構造のスイッチ回路を実
現することができる。
【００４４】
【発明の実施の形態】図１は、この発明の一実施形態に
よるスイッチ回路２１を示す回路図である。スイッチ回
路２１は、メモリセルＭＣ、スイッチセルＳＣ、接続線
であるビットラインＢＬ、メモリ接続制御線であるメモ
リ用ワードラインＷＬＭ、スイッチ接続制御線であるス
イッチ用ワードラインＷＬＳ、プレートラインＰＬ、お
よび規格電位発生回路であるセンスアンプＳＡを備えて
おり、メモリセルＭＣのスイッチングデータにしたがっ
て、スイッチセルＳＣの導通状態または非導通状態を決
定するよう構成されている。
【００４５】メモリセルＭＣは、記憶素子を用いてスイ
ッチングデータを記憶する回路であり、記憶素子である
強誘電体コンデンサＣＦ、およびメモリ選択用素子であ
るトランジスタＭ３を備えている。
【００４６】強誘電体コンデンサＣＦの第１端子２３
は、トランジスタＭ３の第２入出力端子である端子２９
に接続されている。強誘電体コンデンサＣＦの第２端子
２５はプレートラインＰＬに接続されている。
【００４７】プレートラインＰＬは、強誘電体コンデン
サＣＦに対するスイッチングデータの書き込みおよび読
み出し動作の際に、強誘電体コンデンサＣＦの第２端子
２５に所定の電位である、“Ｈ”電位（電源電位ＶＤ
Ｄ）および“Ｌ”電位（接地電位ＧＮＤ）が交互にあら
われる矩形信号を印加する。
【００４８】センスアンプＳＡは、ビットラインＢＬに
接続されている。センスアンプＳＡは、強誘電体コンデ
ンサＣＦに対するスイッチングデータの読み出し動作の
際に、当該スイッチングデータに対応する規格電位であ
る“Ｈ”電位（電源電位ＶＤＤ）または“Ｌ”電位（接
地電位ＧＮＤ）を発生させる。
【００４９】トランジスタＭ３は、メモリ用ワードライ
ンＷＬＭに接続される制御端子であるゲート端子Ｇ３
と、ビットラインＢＬに接続される第１入出力端子であ
る端子２７と、ゲート端子Ｇ３に入力される制御信号に
応じて端子２７と導通しまたは導通しない上記端子２９
と、を有する。
【００５０】スイッチセルＳＣは、導通状態または非導
通状態のいずれかの状態をとる回路であり、スイッチ選
択用素子であるトランジスタＭ２と、スイッチ用電界効
果トランジスタであるトランジスタＭ１とを備えてい
る。
【００５１】トランジスタＭ２は、スイッチ用ワードラ
インＷＬＳに接続される制御端子であるゲート端子Ｇ２
と、ビットラインＢＬに接続される第１入出力端子であ
る端子３５と、ゲート端子Ｇ２に入力される制御信号に
応じて端子３５と導通しまたは導通しない第２入出力端
子である端子３７と、を有する。
【００５２】トランジスタＭ１は、トランジスタＭ２の
端子３７に接続されるゲート端子Ｇ１と、ゲート端子Ｇ
１に入力される制御信号に応じて相互に導通しまたは導
通しない第１および第２スイッチ端子である端子３１お
よび端子３３と、を有する。なお、この実施形態におい
ては、トランジスタＭ１，Ｍ２，Ｍ３は、いずれもＮチ
ャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果
トランジスタ）である。
【００５３】ビットラインＢＬは、メモリセルＭＣとス
イッチセルＳＣとを接続するための信号線である。メモ
リ用ワードラインＷＬＭは、メモリセルＭＣとビットラ
インＢＬとを接続するか否かのメモリ接続制御信号を搬
送するための信号線である。スイッチ用ワードラインＷ
ＬＭは、スイッチセルＳＣとビットラインＢＬとを接続
するか否かのスイッチ接続制御信号を搬送するための信
号線である。
【００５４】つぎに、図１〜図２に基づいて、スイッチ
回路２１の動作を説明する。図２は、スイッチ回路２１
のスイッチング動作を説明するためのタイミングチャー
トである。
【００５５】スイッチング動作の初期においては、図１
に示すメモリ用ワードラインＷＬＭ、ビットラインＢ
Ｌ、プレートラインＰＬ、スイッチ用ワードラインＷＬ
Ｓのいずれの電位も“Ｌ”レベル（接地電位ＧＮＤ）と
なっている（図２，（ａ）参照）。また、センスアンプ
ＳＡはＯＦＦになっている。
【００５６】したがって、トランジスタＭ２，Ｍ３は、
いずれもＯＦＦとなっており、ビットラインＢＬは、接
地電位ＧＮＤにプリチャージされている。トランジスタ
Ｍ２がＯＦＦであるから、トランジスタＭ１のゲート端
子Ｇ１は、直前のスイッチング動作によって与えられた
電位（“Ｈ”レベルまたは“Ｌ”レベル）をほぼ維持し
ている（図２，（ｂ１）、（ｂ２）参照）。
【００５７】つぎに、メモリ用ワードラインＷＬＭに
“Ｈ”を与えることよって（図２，（ｃ）参照）トラン
ジスタＭ３をＯＮとし、さらに、プレートラインＰＬに
“Ｈ”を与える（図２，（ｄ）参照）。プレートライン
ＰＬに“Ｈ”を与えると、ビットラインＢＬの電位は、
強誘電体コンデンサＣＦの記憶内容（すなわち強誘電体
コンデンサＣＦの残留分極状態）に対応した中間電位
（“Ｈ”と“Ｌ”の間の電位）となる（図２，（ｅ）参
照）。
【００５８】ここで、センスアンプＳＡをＯＮにする。
これにより、ビットラインＢＬの電位は、上述の中間電
位に対応する規格電位（“Ｈ”または“Ｌ”）となる
（図２，（ｆ１）、（ｆ２）参照）。つまり、ここまで
の動作で、ビットラインＢＬの電位は、強誘電体コンデ
ンサＣＦの記憶内容に対応した規格電位となる。
【００５９】つぎに、スイッチ用ワードラインＷＬＳに
“Ｈ”を与えることよって（図２，（ｇ）参照）トラン
ジスタＭ２をＯＮにする。これによって、トランジスタ
Ｍ１のゲート端子Ｇ１の電位は、ビットラインＢＬの電
位に等しくなる（図２，（ｈ１）、（ｈ２）参照）。
【００６０】ゲート端子Ｇ１の電位が“Ｈ”になればト
ランジスタＭ１はＯＮとなり、ゲート端子Ｇ１の電位が
“Ｌ”になればトランジスタＭ１はＯＦＦとなる。した
がって、トランジスタＭ１は、強誘電体コンデンサＣＦ
の記憶内容に対応して、ＯＮまたはＯＦＦとなる。
【００６１】つぎに、プレートラインＰＬを“Ｌ”にす
る（図２，（ｉ）参照）。さらに、メモリ用ワードライ
ンＷＬＭおよびスイッチ用ワードラインＷＬＳを“Ｌ”
にすることによってトランジスタＭ３およびＭ２をＯＦ
Ｆにする（図２，（ｊ）、（ｋ）参照）。
【００６２】トランジスタＭ２をＯＦＦにすることでト
ランジスタＭ１のゲート端子Ｇ１はビットラインＢＬと
切り離される。このとき、ゲート端子Ｇ１の電位が
“Ｌ”の場合には、当該電位はそのまま維持される。し
たがって、トランジスタＭ１のＯＦＦ状態も維持され
る。
【００６３】一方、ゲート端子Ｇ１の電位が“Ｈ”の場
合には、ゲート端子Ｇ１に蓄積された電荷は、トランジ
スタＭ１の寄生抵抗や配線等の寄生抵抗を介して、徐々
に減少して行く。このため、ゲート端子Ｇ１の電位も徐
々に低くなる。ゲート端子Ｇ１の電位がトランジスタＭ
１のしきい値電圧よりも低くなると、トランジスタＭ１
はＯＦＦになってしまう。
【００６４】しかしながら、ゲート端子Ｇ１をビットラ
インＢＬから切り離した（図２，（ｋ）参照）あと、次
のスイッチング動作においてゲート端子Ｇ１をビットラ
インＢＬにつなぐ（図２，（ｇ）参照）までの時間を、
トランジスタＭ１のゲート容量や寄生抵抗等により構成
される回路の時定数より小さくしておくことで、次のス
イッチング動作までの間、トランジスタＭ１のＯＮ状態
を維持することができる。
【００６５】なお、図３Ａおよび図３Ｂは、スイッチ回
路２１のスイッチング動作時における強誘電体コンデン
サＣＦの分極状態を説明するための図面である。図３Ｂ
に示すように、強誘電体コンデンサＣＦの記憶内容が
“０”（図３Ｂに示す分極状態Ｐ１に対応）であれば、
スイッチング動作において、その分極状態はＰ１から、
Ｐ３を経てＰ１に戻る。すなわち、スイッチング動作の
間、強誘電体コンデンサＣＦの分極方向は反転しない。
【００６６】一方、図３Ａに示すように、強誘電体コン
デンサＣＦの記憶内容が“１”（図３Ａに示す分極状態
Ｐ２に対応）であれば、スイッチング動作において、そ
の分極状態はＰ２から、Ｐ３，Ｐ１，Ｐ４を経てＰ２に
戻る。すなわち、強誘電体コンデンサＣＦの分極方向は
いったん反転し（図３Ａ、Ｐ３，Ｐ１参照）、その後、
元に戻る（図３Ａ、Ｐ４，Ｐ２参照）。
【００６７】このように、強誘電体コンデンサＣＦ、プ
レート線ＰＬおよびセンスアンプＳＡを用いることで、
簡単な構成でありながらデータ再現性の高い、いわゆる
破壊読み出し型の不揮発性のメモリセルを実現すること
が可能となる。このため、信頼性の高いシンプルな構造
のスイッチ回路を実現することができるのである。
【００６８】また、この実施形態においては、トランジ
スタＭ１のゲート端子Ｇ１はトランジスタＭ２の端子３
７のみに接続されているから、トランジスタＭ２をＯＦ
Ｆ（非導通状態）にすると、トランジスタＭ１のゲート
端子Ｇ１に蓄積されている電荷の移動経路は遮断され
る。
【００６９】したがって、トランジスタＭ２をＯＦＦに
した後であっても、トランジスタＭ１のゲート端子Ｇ１
に蓄積されていた電荷がリークによってある程度小さく
なるまでの間、トランジスタＭ１は、トランジスタＭ２
がＯＮ（導通状態）であったときの状態を維持する。
【００７０】このため、トランジスタＭ２をＯＮにした
後すぐに０ＦＦに戻しても、トランジスタＭ１は、しば
らくの間、ビットラインＢＬを介して与えられたスイッ
チングデータに対応したＯＮ状態またはＯＦＦ状態を維
持することになる。つまり、単純な構造のトランジスタ
Ｍ２を用いることにより、スイッチングデータを一時記
憶するための特別の回路を設けなくても、トランジスタ
Ｍ１に、所定時間、スイッチングデータに対応したＯＮ
状態またはＯＦＦ状態を維持させることができる。
【００７１】したがって、スイッチングデータを読み出
してスイッチセルＳＣの導通状態または非導通状態を決
定した後、たとえば、ビットラインＢＬを他の用途に使
用したとしても、上記所定時間の間は、当該スイッチセ
ルＳＣは当該スイッチングデータに対応した状態を維持
する。すなわち、スイッチセルＳＣの制御を確実に行う
ことのできる汎用性の高い簡単な構造のスイッチ回路を
実現することが可能となる。
【００７２】つぎに、図４は、この発明の他の実施形態
によるスイッチ回路４１を示す回路図である。スイッチ
回路４１は、図１に示すスイッチ回路２１と類似してい
るが、一部異なる。
【００７３】すなわち、スイッチ回路４１は、メモリセ
ルＭＣ、スイッチセルＳＣ、接続線であるビットライン
ＢＬ、メモリ接続制御線であるメモリ用ワードラインＷ
ＬＭ、プレートラインＰＬ、および規格電位発生回路で
あるセンスアンプＳＡを備えており、メモリセルＭＣの
スイッチングデータにしたがって、スイッチセルＳＣの
導通状態または非導通状態を決定するよう構成されてい
る。
【００７４】メモリセルＭＣは、記憶素子を用いてスイ
ッチングデータを記憶する回路であり、記憶素子である
強誘電体コンデンサＣＦ、およびメモリ選択用素子であ
るトランジスタＭ３を備えている。
【００７５】強誘電体コンデンサＣＦの第１端子２３
は、トランジスタＭ３の第２入出力端子である端子２９
に接続されている。強誘電体コンデンサＣＦの第２端子
２５はプレートラインＰＬに接続されている。
【００７６】プレートラインＰＬは、強誘電体コンデン
サＣＦに対するスイッチングデータの書き込みおよび読
み出し動作の際に、強誘電体コンデンサＣＦの第２端子
２５に所定の電位である、“Ｈ”電位および“Ｌ”電位
が交互にあらわれる矩形信号を印加する。
【００７７】センスアンプＳＡは、ビットラインＢＬに
接続されている。センスアンプＳＡは、強誘電体コンデ
ンサＣＦに対するスイッチングデータの読み出し動作の
際に、当該スイッチングデータに対応する規格電位であ
る“Ｈ”電位または“Ｌ”電位を発生させる。
【００７８】トランジスタＭ３は、メモリ用ワードライ
ンＷＬＭに接続される制御端子であるゲート端子Ｇ３
と、ビットラインＢＬに接続される第１入出力端子であ
る端子２７と、ゲート端子Ｇ３に入力される制御信号に
応じて端子２７と導通しまたは導通しない上記端子２９
と、を有する。
【００７９】スイッチセルＳＣは、導通状態または非導
通状態のいずれかの状態をとる回路であり、スイッチ用
素子であるトランジスタＭ１を備えている。
【００８０】トランジスタＭ１は、ビットラインＢＬに
接続される制御端子であるゲート端子Ｇ１と、ゲート端
子Ｇ１に入力される制御信号に応じて相互に導通しまた
は導通しない第１および第２スイッチ端子である端子３
１および端子３３と、を有する。なお、この実施形態に
おいては、トランジスタＭ１およびＭ３は、いずれもＮ
チャネルＭＯＳＦＥＴである。
【００８１】ビットラインＢＬは、メモリセルＭＣとス
イッチセルＳＣとを接続するための信号線である。メモ
リ用ワードラインＷＬＭは、メモリセルＭＣとビットラ
インＢＬとを接続するか否かのメモリ接続制御信号を搬
送するための信号線である。
【００８２】すなわち、この実施形態におけるスイッチ
回路４１は、図１に示すスイッチ回路２１からトランジ
スタＭ２およびスイッチ用ワードラインＷＬＳを除去す
るとともに、トランジスタＭ１のゲート端子Ｇ１を、直
接、ビットラインＢＬに接続したものである。
【００８３】このように構成することで、スイッチ回路
をさらに単純化することができる。また、強誘電体コン
デンサＣＦ、プレート線ＰＬおよびセンスアンプＳＡを
用いることで、簡単な構成でありながらデータ再現性の
高い、いわゆる破壊読み出し型の不揮発性のメモリセル
を実現することが可能となる。このため、信頼性の高い
シンプルな構造のスイッチ回路を実現することができ
る。
【００８４】ただし、この実施形態によるスイッチ回路
４１においては、図１に示すスイッチ回路２１のよう
に、ビットラインＢＬの電位の変化にかかわらず、スイ
ッチングデータに対応したＯＮ状態またはＯＦＦ状態を
トランジスタＭ１に維持させることはできない。したが
って、スイッチングデータをスイッチセルＳＣに一時記
憶させる必要がある場合には、別途、記憶のための回路
を設けなければならない。
【００８５】つぎに、図５は、この発明のさらに他の実
施形態によるスイッチマトリックス回路５１を示す等価
回路図である。スイッチマトリックス回路５１は、メモ
リマトリックス部ＭＭ、スイッチマトリックス部ＳＭ、
複数の列選択線であるビットラインＢＬ０，ＢＬ１，
…、複数のメモリ用行選択線であるメモリ用ワードライ
ンＷＬＭ０，ＷＬＭ１，…、複数のスイッチ用行選択線
であるスイッチ用ワードラインＷＬＳ０，ＷＬＳ１，
…、複数の行選択プレート線であるプレートラインＰＬ
０，ＰＬ１，…、および複数の規格電位発生回路である
センスアンプＳＡ０，ＳＡ１，…を備えている。
【００８６】メモリマトリックス部ＭＭは、記憶素子を
用いてスイッチングデータを記憶する複数のメモリセル
ＭＣ００，ＭＣ０１，…を行列配置した構成を備えてい
る。スイッチマトリックス部ＳＭは、導通状態または非
導通状態のいずれかの状態をとる複数のスイッチセルＳ
Ｃ００，ＳＣ０１，…をメモリセルＭＣ００，ＭＣ０
１，…に対応させて行列配置した構成を備えている。
【００８７】ビットラインＢＬ０，ＢＬ１、…は、メモ
リマトリックス部ＭＭおよびスイッチマトリックス部Ｓ
Ｍの同一列に属するメモリセルおよびスイッチセルを選
択するためにメモリマトリックス部ＭＭおよびスイッチ
マトリックス部ＳＭの各列に対応して設けられている。
【００８８】メモリ用ワードラインＷＬＭ０，ＷＬＭ
１、…は、メモリマトリックス部ＭＭの同一行に属する
メモリセルを選択するためにメモリマトリックス部ＭＭ
の各行に対応して設けられている。スイッチ用ワードラ
インＷＬＳ０，ＷＬＳ１、…は、スイッチマトリックス
部ＳＭの同一行に属するスイッチセルを選択するために
スイッチマトリックス部ＳＭの各行に対応して設けられ
ている。
【００８９】メモリセルＭＣ００，ＭＣ０１，…の構成
は、図１に示すスイッチ回路２１のメモリセルＭＣと同
じ構成である。すなわち、メモリセルＭＣ００，ＭＣ０
１，…は、それぞれ、トランジスタＭ３および強誘電体
コンデンサＣＦを備えている。
【００９０】スイッチセルＳＣ００，ＳＣ０１，…の構
成も、図１に示すスイッチ回路２１のスイッチセルＳＣ
と同じ構成である。すなわち、スイッチセルＳＣ００，
ＳＣ０１，…は、それぞれ、トランジスタＭ１およびト
ランジスタＭ２を備えている。
【００９１】プレートラインＰＬ０，ＰＬ１，…は、メ
モリマトリックス部ＭＭの同一行に属するメモリセルを
構成する強誘電体コンデンサＣＦの端子２５（図１参
照）のみに接続するために、メモリマトリックス部ＭＭ
の各行に対応して設けられている。
【００９２】センスアンプＳＡ０，ＳＡ１、…は、各ビ
ットラインＢＬ０，ＢＬ１、…にそれぞれ接続され、強
誘電体コンデンサＣＦに対するスイッチングデータの読
み出し動作の際に、当該スイッチングデータに対応する
規格電位を発生させる。センスアンプＳＡ０，ＳＡ１、
…は、図１に示すスイッチ回路２１のセンスアンプＳＡ
と同じ構成である。
【００９３】スイッチマトリックス回路５１は、これら
のビットラインＢＬ０，ＢＬ１、…、メモリ用ワードラ
インＷＬＭ０，ＷＬＭ１、…、スイッチ用ワードライン
ＷＬＳ０，ＷＬＳ１、…によって、複数のメモリセルＭ
Ｃ００，ＭＣ０１，…および複数のスイッチセルＳＣ０
０，ＳＣ０１，…の中から所望のメモリセルおよび対応
するスイッチセルを選択するとともに、当該選択された
メモリセルのスイッチングデータにしたがって当該対応
するスイッチセルの導通状態または非導通状態を決定す
るよう構成されている。
【００９４】上述のように、この実施形態においては、
強誘電体コンデンサＣＦとビットラインとの間にトラン
ジスタＭ３を介在させるようにしている。これにより、
同一列を構成する複数の強誘電体コンデンサＣＦ，Ｃ
Ｆ，…のうち所望の強誘電体コンデンサＣＦを、対応す
るトランジスタＭ３を介して、ビットライン（たとえば
ビットラインＢＬ０）に選択的に接続することが可能と
なる。
【００９５】つまり、ひとつのビットライン（たとえば
ビットラインＢＬ０）を介して、複数のメモリセル（た
とえば、メモリセルＭＣ００，ＭＣ１０，…）のうち所
望のメモリセルから選択的にスイッチングデータを読み
出すことができる。したがって、これらのトランジスタ
Ｍ３、Ｍ３、…を用いて、行選択機能を容易に実現する
ことができる。このため、単純な構造でメモリマトリッ
クス部を構成することができる。
【００９６】また、トランジスタＭ１とビットラインと
の間にトランジスタＭ２を介在させるようにしている。
これにより、同一列を構成する複数のトランジスタＭ
１、Ｍ１、…のうち所望のトランジスタＭ１を、対応す
るトランジスタＭ２を介して、ビットライン（たとえば
ビットラインＢＬ０）に選択的に接続することが可能と
なる。
【００９７】つまり、ひとつのビットライン（たとえば
ビットラインＢＬ０）を介して、複数のスイッチセル
（たとえば、スイッチセルＳＣ００，ＳＣ１０，…）の
うち所望のスイッチセルに選択的にスイッチングデータ
を与えることができる。したがって、これらのトランジ
スタＭ２、Ｍ２、…を用いて、行選択機能を容易に実現
することができる。
【００９８】さらに、図１に示すスイッチ回路２１の場
合と同様に、トランジスタＭ２を導通状態にした後すぐ
に非導通状態に戻しても、トランジスタＭ１は、しばら
くの間、ビットラインＢＬ０，ＢＬ１、…を介して与え
られたスイッチングデータに対応した導通状態または非
導通状態を維持する。
【００９９】したがって、行選択機能を実現するための
トランジスタＭ２を利用することにより、スイッチング
データを一時記憶するための特別の回路を設けなくて
も、トランジスタＭ１に、所定時間、スイッチングデー
タに対応した導通状態または非導通状態を維持させてお
くことができる。
【０１００】このため、各行に対する読み出し動作を順
次行うとともに上記所定時間内に全ての行の読み出し動
作を完了するように構成しておけば、全ての行のメモリ
セルに記憶されているスイッチングデータに基づいて、
これらに対応する全てのスイッチセルの導通状態または
非導通状態を実質的に同時に制御できる。
【０１０１】すなわち、各スイッチセルＳＣ００、ＳＣ
０１、…の制御を同時に行うことのできるスイッチマト
リックス回路を、簡単な配線構造で実現することができ
る。つまり、スイッチセルの制御を確実に行うことので
きる簡単な構造のスイッチマトリックス回路を実現する
ことができる。
【０１０２】また、プレートラインＰＬ０，ＰＬ１，…
は、メモリマトリックス部ＭＭの各行に対応して複数設
けられている。このため、スイッチングデータの書き込
みや読み出しを行単位で実行する際に好都合である。こ
のため、たとえば、ワード並列処理に適したスイッチマ
トリックス回路を実現することができる。
【０１０３】なお、上述のように図５は等価回路を表す
図面であり、各素子の物理的配置（実体的配置）は図５
に示す位置に限定されるものではない。たとえば、各ス
イッチセルを構成するトランジスタＭ１は、該トランジ
スタＭ１を用いて継断制御する対象物の物理的位置に対
応させて任意の位置に配置することが可能であり、実体
的には、必ずしも図５のように整然と行列配置する必要
はない。
【０１０４】図６は、図５に示すスイッチマトリックス
回路５１の実体的な構成の一部を例示した図面である。
この例では、スイッチマトリックス回路５１は、強誘電
体コンデンサを含むＭＯＳ（金属・酸化物・半導体）型
半導体集積回路として実現されている。
【０１０５】この実施形態においては、ｐ型の半導体基
板上に、図６に示すように、トランジスタＭ１、Ｍ２，
Ｍ３、強誘電体コンデンサＣＦが形成されている。トラ
ンジスタＭ１、Ｍ２，Ｍ３のソース領域およびドレイン
領域は、高濃度のｎ型不純物を拡散したシリコンにより
構成されている。トランジスタＭ１、Ｍ２，Ｍ３のゲー
トはポリシリコンまたはメタルシリサイドにより構成さ
れている。
【０１０６】強誘電体コンデンサＣＦの誘電体層は、強
誘電体材料、たとえばＰＺＴ（チタン酸ジルコン酸鉛）
やＳＢＴ（タンタル酸ビスマスストロンチウム）により
構成されている。強誘電体コンデンサＣＦの第２端子２
５（図１参照）およびプレートラインＰＬ０は、白金な
どの貴金属、イリジウム酸化物などの導電性酸化膜、ま
たは、これらの積層膜により構成されている。強誘電体
コンデンサＣＦの第１端子２３（図１参照）は白金など
の貴金属により構成されている。
【０１０７】ビットラインＢＬ０は、ｎ型の高濃度不純
物を拡散したシリコンにより構成されている。メモリ用
ワードラインＷＬＭ０、スイッチ用ワードラインＷＬＳ
０，内部配線５３，５５，５７，５９は、アルミニウム
により構成されている。なお、これらの配線は、銅など
他の金属を用いて構成することもできる。
【０１０８】なお、スイッチマトリックス回路５１は、
この実施形態のようにバルク基板に形成する他、たとえ
ばＳＯＩ(Silicon On Insulator)基板に形成することも
できる。スイッチマトリックス回路５１をＳＯＩ基板に
形成すれば、素子間のリーク電流をより小さくすること
ができるので好都合である。
【０１０９】つぎに、図７は、この発明のさらに他の実
施形態による論理演算回路６１を示す回路図である。論
理演算回路６１は、図５に示すスイッチマトリックス回
路５１を用いて構成されており、たとえばＦＰＧＡとし
て実現される。論理演算回路６１は、スイッチマトリッ
クス回路５１の他、アドレスバッファ６３，６５，６
７，６９，デコーダ７１，７３，７５，および、ロジッ
ク構成部７９を備えている。
【０１１０】アドレスバッファ６３は、スイッチングデ
ータを書き込むべきメモリセルを特定するために入力さ
れたアドレス情報や、スイッチングデータを読み出すべ
きメモリセルおよび読み出されたスイッチングデータに
よりＯＮ／ＯＦＦ（導通／非導通）を制御すべきスイッ
チセルを特定するために入力されたアドレス情報を、一
時的に保持する。
【０１１１】アドレスバッファ６５は，アドレスバッフ
ァ６３に保持されているアドレス情報のうち、スイッチ
マトリックス回路５１の列を特定するためのアドレス情
報を、一時的に保持する。アドレスバッファ６７，６９
は，アドレスバッファ６３に保持されているアドレス情
報のうち、それぞれ、メモリマトリックス部ＭＭの行、
スイッチマトリックス部ＳＭの行、を特定するためのア
ドレス情報を一時的に保持する。
【０１１２】デコーダ７１は、アドレスバッファ６５に
保持されているアドレス情報に基づいて、スイッチマト
リックス回路５１の中から該当する列を活性化する。デ
コーダ７３，７５は、アドレスバッファ６７，６９に保
持されているアドレス情報に基づいて、メモリマトリッ
クス部ＭＭ、スイッチマトリックス部ＳＭの中から、そ
れぞれ、該当する行を活性化する。
【０１１３】ロジック構成部７９は、スイッチマトリッ
クス回路５１の出力結果、すなわち、スイッチマトリッ
クス部ＳＭを構成する各スイッチセルＳＣ００，ＳＣ０
１，…のＯＮ／ＯＦＦに基づいて論理構成を行い、当該
論理構成にしたがって入力データに論理演算を施して出
力データを得る。
【０１１４】図８は、ロジック構成部７９の一例を示す
回路図である。この例では、ロジック構成部７９は、６
本の行ラインＲＬ０〜ＰＬ５、１２本の列ラインＣＬ０
〜ＣＬ１１、４個の論理構成素子であるトランジスタＴ
１〜Ｔ４を備えている。
【０１１５】行ラインＲＬ０、ＰＬ１は入力データ線で
あり、行ラインＲＬ３は出力データ線である。行ライン
ＲＬ４、ＰＬ５は、それぞれ、電源電位ＶＤＤ、接地電
位ＧＮＤを供給するためのラインであり、これらで一対
の電源線を構成している。トランジスタＴ１、Ｔ２は、
ともにＰチャネルＭＯＳＦＥＴであり、トランジスタＴ
３、Ｔ４は、ともにＮチャネルＭＯＳＦＥＴである。
【０１１６】図８に示す行ラインＲＬ０〜ＰＬ５と、列
ラインＣＬ０〜ＣＬ１１との交点のうち、黒丸で示され
た５つの交点Ｐ１〜Ｐ５は、予め接続されている。白丸
で示された１６個の交点Ｑ１〜Ｑ１６に、それぞれ、図
５に示すスイッチセルＳＣ００、ＳＣ０１、…が設けら
れている。
【０１１７】すなわち、図５に示すスイッチセルＳＣ０
０、ＳＣ０１、…を構成するトランジスタＭ１、Ｍ１，
…のそれぞれの端子３１，３３を介して、交点Ｑ１〜Ｑ
１６を、それぞれ接続状態としたり非接続状態としたり
することができる。これにより、論理構成を行う。
【０１１８】図９は、ロジック構成部７９において構成
された論理回路の一例を示す図面である。図９に示す論
理回路は、図８に示す交点Ｑ１〜Ｑ１６のうち、交点Ｑ
２，Ｑ３，Ｑ６，Ｑ９，Ｑ１０，Ｑ１２およびＱ１５を
接続状態とし、他を非接続状態とした場合の回路であ
り、２入力ＮＡＮＤ（論理積の否定）回路となってい
る。
【０１１９】図示しないが、同様にして、たとえば、２
入力ＮＯＲ（論理和の否定）回路、インバータ回路、ク
ロスカップルドフリップフロップ回路等を構成すること
ができる。つまり、この実施形態によれば、論理構成を
変更でき、かつ、その論理構成にしたがって確実に論理
演算を行うことのできる、簡単な構造の論理演算回路を
実現することができるのである。
【０１２０】なお、上述の各実施形態においては、メモ
リセルを構成する記憶素子として、強誘電体コンデンサ
を用いたが、記憶素子はこれに限定されるものではな
い。記憶素子として、たとえば強誘電体トランジスタな
ど強誘電体により構成された強誘電体記憶素子を用いる
こともできる。また、記憶素子として、強誘電体記憶素
子以外の不揮発性の記憶素子を用いることもできるし、
揮発性の記憶素子を用いることもできる。
【０１２１】また、上述の各実施形態においては、スイ
ッチ用電界効果トランジスタ、スイッチ用素子、メモリ
選択用素子およびスイッチ選択用素子としてＮチャネル
ＭＯＳＦＥＴを用いた場合を例に説明したが、この発明
はこれに限定されるものではない。スイッチ用電界効果
トランジスタ、スイッチ用素子、メモリ選択用素子また
はスイッチ選択用素子として、たとえばＰチャネルＭＯ
ＳＦＥＴその他のＦＥＴ（電界効果トランジスタ）を用
いることもできる。また、スイッチ用素子、メモリ選択
用素子またはスイッチ選択用素子として、ＦＥＴ以外の
トランジスタまたはトランジスタ以外の素子を用いるこ
ともできる。
【０１２２】また、上述の実施形態においては、プレー
ト線が複数の行選択プレート線から構成される場合を例
に説明したが、この発明はこれに限定されるものではな
い。たとえば、プレート線が、メモリマトリックス部の
各列に対応して設けられた複数の列選択プレート線から
構成されるようにしてもよい。また、１本のプレート線
をメモリマトリックス部の全ての強誘電体コンデンサに
接続するようにしてもよい。
【０１２３】また、上述の実施形態においては、メモリ
マトリックス部およびスイッチマトリックス部が、とも
に複数列かつ複数行のメモリセルおよびスイッチセルを
有する場合を例に説明したが、この発明はこれに限定さ
れるものではない。たとえば、メモリマトリックス部お
よびスイッチマトリックス部が、ともに一列かつ複数行
のメモリセルおよびスイッチセルを有する場合にも、こ
の発明を適用することができる。なお、この場合には、
列選択線は一本となる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるスイッチ回路２１
を示す回路図である。
【図２】スイッチ回路２１のスイッチング動作を説明す
るためのタイミングチャートである。
【図３】図３Ａおよび図３Ｂは、スイッチ回路２１のス
イッチング動作時における強誘電体コンデンサＣＦの分
極状態を説明するための図面である。
【図４】この発明の他の実施形態によるスイッチ回路４
１を示す回路図である。
【図５】この発明のさらに他の実施形態によるスイッチ
マトリックス回路５１を示す回路図である。
【図６】図５に示すスイッチマトリックス回路５１の実
体的な構成の一部を例示した図面である。
【図７】この発明のさらに他の実施形態による論理演算
回路６１を示す回路図である。
【図８】ロジック構成部７９の一例を示す回路図であ
る。
【図９】ロジック構成部７９において構成された論理回
路の一例を示す図面である。
【図１０】図１０Ａ、図１０Ｂは、従来のＦＰＧＡに用
いられるスイッチ回路を示す図面である。
【符号の説明】
３７・・・・・・端子 ＢＬ・・・・・・ビットライン Ｇ１・・・・・・ゲート端子 Ｍ１、Ｍ２・・・トランジスタ ＳＣ・・・・・・スイッチセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤森 敬和 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内 Ｆターム(参考） 5J042 BA08 CA07 CA20 DA03 DA06 5K069 DA04 DB02 DB07 EA02 EA13

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】記憶素子を用いてスイッチングデータを記
    憶するメモリセルを、複数個行列配置したメモリマトリ
    ックス部と、 導通状態または非導通状態のいずれかの状態をとるスイ
    ッチセルを、前記メモリセルに対応させて複数個行列配
    置したスイッチマトリックス部と、 前記メモリマトリックス部およびスイッチマトリックス
    部の同一列に属するメモリセルおよびスイッチセルを選
    択するために、前記メモリマトリックス部およびスイッ
    チマトリックス部の各列に対応して設けられた１または
    ２以上の列選択線と、 前記メモリマトリックス部の同一行に属するメモリセル
    を選択するために、前記メモリマトリックス部の各行に
    対応して設けられた複数のメモリ用行選択線と、 前記スイッチマトリックス部の同一行に属するスイッチ
    セルを選択するために、前記スイッチマトリックス部の
    各行に対応して設けられた複数のスイッチ用行選択線
    と、 を備え、 前記列選択線、メモリ用行選択線およびスイッチ用行選
    択線により、前記複数のメモリセルおよび複数のスイッ
    チセルの中から所望のメモリセルおよび対応するスイッ
    チセルを選択するとともに、当該選択されたメモリセル
    のスイッチングデータにしたがって、当該対応するスイ
    ッチセルの導通状態または非導通状態を決定するよう構
    成された、 スイッチマトリックス回路であって、 前記スイッチセルは、 前記スイッチ用行選択線に接続される制御端子と、前記
    列選択線に接続される第１入出力端子と、当該制御端子
    に入力される制御信号に応じて当該第１入出力端子と導
    通しまたは導通しない第２入出力端子と、を有するスイ
    ッチ選択用素子と、 前記スイッチ選択用素子の第２入出力端子に接続される
    ゲート端子と、当該ゲート端子に入力される制御信号に
    応じて、相互に導通しまたは導通しない第１および第２
    スイッチ端子と、を有するスイッチ用電界効果トランジ
    スタと、 を備えた、 スイッチマトリックス回路。
  2. 【請求項２】前記記憶素子は、第１および第２端子を有
    する強誘電体コンデンサであり、 前記メモリセルは、前記メモリ用行選択線に接続される
    制御端子と、前記列選択線に接続される第１入出力端子
    と、当該制御端子に入力される制御信号に応じて当該第
    １入出力端子と導通しまたは導通しない第２入出力端子
    であって前記強誘電体コンデンサの第１端子と接続され
    る第２入出力端子と、を有するメモリ選択用素子を、さ
    らに備え、 前記強誘電体コンデンサの第２端子に接続されるプレー
    ト線であって、当該強誘電体コンデンサに対する前記ス
    イッチングデータの書き込みおよび読み出し動作の際
    に、当該強誘電体コンデンサの第２端子に所定の電位を
    印加するためのプレート線と、 前記列選択線に接続される規格電位発生回路であって、
    前記強誘電体コンデンサに対する前記スイッチングデー
    タの読み出し動作の際に、当該スイッチングデータに対
    応する規格電位を発生させる規格電位発生回路と、 を、さらに備えた、 請求項１に記載のスイッチマトリックス回路。
  3. 【請求項３】前記プレート線は、前記メモリマトリック
    ス部の同一行に属するメモリセルを構成する強誘電体コ
    ンデンサの第２端子のみに接続するために、前記メモリ
    マトリックス部の各行に対応して設けられた複数の行選
    択プレート線からなる、 請求項２に記載のスイッチマトリックス回路。
  4. 【請求項４】請求項１ないし３のいずれかのスイッチマ
    トリックス回路を用いて論理構成を行い、当該論理構成
    にしたがって入力データに論理演算を施して出力データ
    を得る論理演算回路であって、 前記入力データを入力するための入力データ線と、 前記出力データを出力するための出力データ線と、 一対の電源線と、 制御端子と、当該制御端子に入力される制御信号に応じ
    て相互に導通しまたは導通しない第１および第２入出力
    端子と、を有する、複数の論理構成用素子と、 を備え、 前記スイッチマトリックス回路のスイッチ用電界効果ト
    ランジスタの第１および第２スイッチ端子を介して、前
    記入力データ線、出力データ線、一対の電源線、ならび
    に、前記複数の論理構成用素子の制御端子、第１および
    第２入出力端子を、相互に接続状態または非接続状態と
    することにより、前記論理構成を行う、 論理演算回路。
  5. 【請求項５】記憶素子を用いてスイッチングデータを記
    憶するメモリセルと、 導通状態または非導通状態のいずれかの状態をとるスイ
    ッチセルと、 前記メモリセルと前記スイッチセルとを接続するための
    接続線と、 前記接続線を介して前記メモリセルと前記スイッチセル
    とを接続するか否かのスイッチ接続制御信号を搬送する
    ためのスイッチ接続制御線と、 を備え、 前記メモリセルのスイッチングデータにしたがって、前
    記スイッチセルの導通状態または非導通状態を決定する
    よう構成された、 スイッチ回路であって、 前記スイッチセルは、 前記スイッチ接続制御線に接続される制御端子と、前記
    接続線に接続される第１入出力端子と、当該制御端子に
    入力される制御信号に応じて当該第１入出力端子と導通
    しまたは導通しない第２入出力端子と、を有するスイッ
    チ選択用素子と、 前記スイッチ選択用素子の第２入出力端子に接続される
    ゲート端子と、当該ゲート端子に入力される制御信号に
    応じて相互に導通しまたは導通しない第１および第２ス
    イッチ端子と、を有するスイッチ用電界効果トランジス
    タと、 を備えた、 スイッチ回路。
  6. 【請求項６】前記記憶素子は、前記接続線に接続される
    第１端子と、第２端子とを有する強誘電体コンデンサで
    あり、 前記強誘電体コンデンサの第２端子に接続されるプレー
    ト線であって、当該強誘電体コンデンサに対する前記ス
    イッチングデータの書き込みおよび読み出し動作の際
    に、当該強誘電体コンデンサの第２端子に所定の電位を
    印加するためのプレート線と、 前記接続線に接続される規格電位発生回路であって、前
    記強誘電体コンデンサに対する前記スイッチングデータ
    の読み出し動作の際に、当該スイッチングデータに対応
    する規格電位を発生させる規格電位発生回路と、 をさらに備えた、 請求項５に記載のスイッチ回路。
  7. 【請求項７】記憶素子を用いてスイッチングデータを記
    憶するメモリセルと、 導通状態または非導通状態のいずれかの状態をとるスイ
    ッチセルと、 前記メモリセルと前記スイッチセルとを接続するための
    接続線と、 を備え、 前記メモリセルのスイッチングデータにしたがって、前
    記スイッチセルの導通状態または非導通状態を決定する
    よう構成された、 スイッチ回路であって、 前記記憶素子は、前記接続線に接続される第１端子と、
    第２端子とを有する強誘電体コンデンサであり、 前記強誘電体コンデンサの第２端子に接続されるプレー
    ト線であって、当該強誘電体コンデンサに対する前記ス
    イッチングデータの書き込みおよび読み出し動作の際
    に、当該強誘電体コンデンサの第２端子に所定の電位を
    印加するためのプレート線と、 前記接続線に接続される規格電位発生回路であって、前
    記強誘電体コンデンサに対する前記スイッチングデータ
    の読み出し動作の際に、当該スイッチングデータに対応
    する規格電位を発生させる規格電位発生回路と、 をさらに備え、 前記スイッチセルは、前記接続線に接続される制御端子
    と、当該制御端子に入力される制御信号に応じて相互に
    導通しまたは導通しない第１および第２スイッチ端子
    と、を有するスイッチ用素子を備えた、 スイッチ回路。
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