JP3494930B2 - 信号処理セルおよび信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は信号処理セル等に
関し、特に、信号処理セルを用いて複雑な処理を行う技
術に関する。

【０００２】

【従来の技術】産業用機械や家電機器の制御などに、マ
イクロコンピュータが用いられる。マイクロコンピュー
タを用いれば、複雑なシーケンス制御を実現することが
できる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ようなマイクロコンピュータを用いた従来のシーケンス
制御には、次のような問題点があった。マイクロコンピ
ュータはノイマン型コンピュータであるため、本質的に
同時並列処理を行うことができない。従って、高速処理
には不向きである。

【０００４】このような問題点を解決するために多数の
ＣＰＵを用いた制御システムが考えられるが、このよう
な制御システムは高価で、かつ、信号処理も複雑とな
る。

【０００５】この発明は、このような問題点を解決し、
複雑な処理を高速に行うことができる簡単な構成の信号
処理セルおよび信号処理装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段、発明の作用および効果】
この発明の信号処理セルは、組合せ回路部における処理
手順を動的にプログラム可能に構成するとともに、当該
組合せ回路部から出力された信号をラッチする出力ラッ
チ部と、出力ラッチ部にラッチされた信号を当該組合せ
回路部の被処理信号として用いるために帰還させる帰還
部と、を設けたことを特徴とする。

【０００７】したがって、組合せ回路部から出力された
信号を当該組合せ回路部に帰還させつつ、組合せ回路部
における処理手順をリアルタイムで変更することによ
り、連続した複雑な処理を１つの組合せ回路部で実現す
ることができる。また、組合せ回路部に入力する彼処理
信号を多数設けることにより、同時並列処理が可能とな
る。すなわち、簡単な構成で、複雑な処理を高速に行う
ことができる。

【０００８】 請求項１の信号処理セルは、入力された
被処理信号を所定の処理手順にしたがって処理して出力
する組合せ回路部と、組合せ回路部から異なるタイミン
グで出力された複数の信号をラッチするための複数のラ
ッチ回路を有する出力ラッチ部と、組合せ回路部におけ
る処理手順を、動的にプログラムする手段と、複数のラ
ッチ回路にラッチされた複数の信号の中から、組合せ回
路部の被処理信号として用いるために帰還させる信号を
選択する選択手段と、から構成される。

【０００９】 したがって、ラッチされた複数の信号の
うち所望の信号を必要に応じて出力することができる。
また、組合せ回路部に入力する被処理信号を多数設ける
ことにより、同時並列処理が可能となる。すなわち、簡
単な構成で、複雑な処理を高速に行うことができる。

【００１０】

【００１１】 また、ラッチされた複数の信号のうち所
望の信号を必要に応じて組合せ回路部に帰還させること
ができる。このため、簡単な構成で、さらに複雑な処理
を高速に行うことができる。

【００１２】

【００１３】 また、組合せ回路部における処理手順を
リアルタイムで変更することにより、連続した複雑な処
理を１つの組合せ回路部で実現することができる。この
ため、簡単な構成で、よりいっそう複雑な処理を高速に
行うことができる。

【００１４】 請求項２の信号処理セルにおいては、出
力ラッチ部を、不揮発性記憶素子を用いて構成したこ
と、を特徴とする。

【００１５】したがって、電源が遮断された状態でも、
処理結果を記憶しておくことができる。このため、何ら
かの事故により電源が遮断された場合であっても、速や
かに、電源が遮断される前の状態にデータを復帰させる
ことができる。また、信号処理セルが使用されない場合
には当該信号処理セルの電源をＯＦＦにしておき、当該
信号処理セルが使用されるときに当該信号処理セルの電
源をＯＮにするよう制御することで省電力化を図ること
ができる。

【００１６】 請求項３の信号処理セルにおいては、組
合せ回路部を、不揮発性記憶素子を用いて構成したこ
と、を特徴とする。

【００１７】したがって、電源が遮断された状態でも、
処理手順を記憶しておくことができる。このため、何ら
かの事故により電源が遮断された場合であっても、速や
かに、電源が遮断される前の処理手順に復帰することで
きる。また、信号処理セルが使用されない場合には当該
信号処理セルの電源をＯＦＦにしておき、当該信号処理
セルが使用されるときに当該信号処理セルの電源をＯＮ
にするよう制御することで省電力化を図ることができ
る。

【００１８】 請求項４の信号処理セルにおいては、不
揮発性記憶素子を、強誘電体を用いて構成したこと、を
特徴とする。したがって、処理手順情報をリアルタイム
で不揮発的に書き換えることができる信号処理セルを、
簡単な回路構成で実現することができる。

【００１９】 請求項５の信号処理装置は、請求項１な
いし請求項４のいずれかの信号処理セルを複数用いたこ
と、を特徴とする。したがって、たとえば、簡単な構成
で、複雑な処理を高速に行うことができるダイナミカリ
ー・プログラマブル・ゲートアレイ（ＤＰＧＡ）を実現
することができる。

【００２０】

【発明の実施の形態】図１は、この発明の一実施形態に
よる信号処理装置であるダイナミカリー・プログラマブ
ル・ゲートアレイ（ＤＰＧＡ）を構成する信号処理セル
８２を示すブロック図である。信号処理セル８２は、プ
ログラムセル２、出力ラッチ部８４、プログラムデータ
設定部８６、および、ラッチ回路選択部８８を備えてい
る。

【００２１】 図２は、プログラムセル２の回路図であ
る。プログラムセル２は、処理手順情報記憶部であるプ
ログラムラッチ部４と、組合せ回路部６とを備えてい
る。組合せ回路部６は、入力された第１被処理信号であ
る外部入力信号Ａおよび第２被処理信号である帰還入力
信号Ｏ（ともに、２値信号）を、プログラムラッチ部４
に記憶されたプログラムデータによって決定された論理
演算構成（処理手順）にしたがって処理し、出力Ｄを得
る。出力Ｄが、プログラムセル２の出力となる。

【００２２】組合せ回路部６における処理手順は動的に
プログラム可能に構成されている。すなわち、プログラ
ムラッチ部４に記憶されるプログラムデータは、リアル
タイムに変更できるよう構成されている。

【００２３】図1に示すプログラムデータラインＰＤＬ
に与えられたプログラムデータは、プログラムデータ設
定部８６を介して、プログラムセル２を構成するプログ
ラムラッチ部４（図２参照）に取り込まれる。図1に示
す出力ラッチ部８４は、プログラムセル２から異なるタ
イミングで出力された複数の出力Ｄをラッチするための
複数のラッチ回路ＬＴ，ＬＴ，…を備えている。プログ
ラムセル２から出力された出力Ｄは、ラッチ回路選択部
８８によって選択されたいずれかのラッチ回路ＬＴにラ
ッチされる。

【００２４】一方、ラッチ回路ＬＴ，ＬＴ，…にラッチ
された複数の出力Ｄのうちいずれかの出力Ｄが、帰還部
である帰還ラインＦＢＬを介して、プログラムセル２の
帰還入力信号Ｏとなる。どのラッチ回路ＬＴのラッチ内
容を帰還入力信号Ｏとするかも、上述のラッチ回路選択
部８８によって決定される。

【００２５】ラッチ回路選択部８８は、ラッチアドレス
ラインＬＡＬに与えられたラッチアドレスデータにした
がって、出力ラッチ部８４を構成する複数のラッチ回路
ＬＴ，ＬＴ，…のうち一つのラッチ回路ＬＴを選択す
る。

【００２６】後述するように、各ラッチ回路ＬＴ，Ｌ
Ｔ，…および、上述のプログラムラッチ部４（図２参
照）には、強誘電体を用いた不揮発性記憶素子が用いら
れている。

【００２７】図１には一つの信号処理セル８２のみを描
いたが、この実施形態においては、ＤＰＧＡは、信号処
理セル８２を複数備えている（図示せず）。バンクコン
トロールラインＢＣＬに与えられたバンクコントロール
データによって、上述のプログラムデータラインＰＤＬ
に与えられたプログラムデータをどの信号処理セル８２
に与えるかが、指示される。同様に、バンクコントロー
ルデータによって、上述のラッチアドレスラインＬＡＬ
に与えられたラッチアドレスデータをどの信号処理セル
８２に与えるかが、指示される。

【００２８】図２に基づいて、プログラムセル２の構造
を、やや詳しく説明する。プログラムラッチ部４は、処
理手順情報である４ビットのプログラムデータを書き換
え可能に記憶することができる。すなわち、プログラム
ラッチ部４は、プログラムデータのビット数に対応した
４つのラッチ回路Ｆ０、Ｆ１、Ｆ２、Ｆ３を備えてい
る。各ラッチ回路Ｆ０、Ｆ１、Ｆ２、Ｆ３は、強誘電体
を備えた不揮発性記憶素子、すなわち強誘電体記憶素子
により構成されている。

【００２９】組合せ回路部６は、３つのスイッチング素
子対であるトランジスタ対ＴＰ１、ＴＰ２、ＴＰ３を備
えている。

【００３０】トランジスタ対ＴＰ１は、２つのスイッチ
ング素子であるトランジスタＴ１、Ｔ２を備えている。

【００３１】トランジスタＴ１は、金属酸化物半導体電
界効果型トランジスタ（ＭＯＳＦＥＴ）であり、制御端
子であるゲート電極Ｇ１に入力されたデータに基づい
て、入力端子であるソース電極Ｓ１と出力端子であるド
レイン電極Ｄ１とを実質的に導通状態にするか非導通状
態にするかを切り換えるスイッチング素子として機能す
る。

【００３２】トランジスタＴ２も、トランジスタＴ１と
同様の構成である。すなわち、トランジスタＴ２は、制
御端子であるゲート電極Ｇ２に入力されたデータに基づ
て、入力端子であるソース電極Ｓ２と出力端子であるド
レイン電極Ｄ２とを実質的に導通状態にするか非導通状
態にするかを切り換えるスイッチング素子として機能す
る。

【００３３】トランジスタＴ１のドレイン電極Ｄ１とト
ランジスタＴ２のドレイン電極Ｄ２とを結合して、共通
出力端子である共通ドレイン電極ＣＤとしている。

【００３４】他のトランジスタ対ＴＰ２、ＴＰ３も、ト
ランジスタ対ＴＰ１と同様の構成である。

【００３５】図２に示すように、組合せ回路部６を構成
する３つのトランジスタ対ＴＰ１、ＴＰ２、ＴＰ３は、
回路構成上、２層に配置されている。図面の上から第１
層目には、１個のトランジスタ対ＴＰ１が配置されてい
る。第２層目には、２個のトランジスタ対ＴＰ２、ＴＰ
３が配置されている。

【００３６】第2層に属するトランジスタ対ＴＰ２、Ｔ
Ｐ３の総計4個のソース電極Ｓ２、Ｓ１、Ｓ２、Ｓ１
は、上述のように、プログラムラッチ部４を構成する４
つのラッチ回路Ｆ０、Ｆ１、Ｆ２、Ｆ３に、それぞれ、
１対１に接続されている。

【００３７】第2層に属するトランジスタ対ＴＰ２、Ｔ
Ｐ３の総計２個の共通ドレイン電極ＣＤ、ＣＤは、それ
ぞれ、第１層に属するトランジスタ対ＴＰ１のソース電
極Ｓ２、Ｓ１に、１対１に接続されている。

【００３８】第１層に属するトランジスタ対ＴＰ１を構
成するトランジスタＴ１のゲート電極Ｇ１に、外部入力
信号Ａを入力するための入力信号線Ｌ１が接続されてい
る。一方、トランジスタＴ２のゲート電極Ｇ２に、外部
入力信号Ａの反転信号を入力するための入力信号線Ｌ１
Ｂが接続されている。

【００３９】第２層に属するトランジスタ対ＴＰ２およ
びＴＰ３を構成する２つのトランジスタＴ１、Ｔ１の各
ゲート電極Ｇ１、Ｇ１に、帰還入力信号Ｏを入力するた
めの入力信号線Ｌ２が接続されている。一方、２つのト
ランジスタＴ２、Ｔ２の各ゲート電極Ｇ２、Ｇ２に、帰
還入力信号Ｏの反転信号を入力するための入力信号線Ｌ
２Ｂが接続されている。

【００４０】したがって、入力された外部入力信号Ａ、
帰還入力信号Ｏは、プログラムラッチ部４に与えられた
４ビットのプログラムデータに基づいて決定された論理
演算構成にしたがって処理され、第１層のトランジスタ
対ＴＰ１の共通ドレイン電極ＣＤに出力される。

【００４１】図３は、図２に示すプログラムセル２にお
ける入力モードと出力パターンとの関係などを記載した
表である。図４Ａ〜図４Ｄは、プログラムラッチ部４に
与えられたプログラムデータの内容によって変化する組
合せ回路部６の等価回路の一例を示す図面である。図
２，図３および図４Ａ〜図４Ｄに基づいて、プログラム
セル２の動作を説明する。

【００４２】図２に示すように、処理対象となる入力
は、外部入力信号Ａ、帰還入力信号Ｏの２つである。外
部入力信号Ａ、帰還入力信号Ｏはいずれも２値信号であ
るから、入力モード（外部入力信号Ａおよび帰還入力信
号Ｏの内容の組み合わせ）は２ ^２通り、すなわち、図３
に示すように、入力モードＭ０〜Ｍ３の、４通りとな
る。

【００４３】一方、出力Ｄも２値信号であるから、出力
パターン（各入力モードＭ０〜Ｍ３に対する出力Ｄの内
容の組み合わせ）は２^４通り、すなわち、図３に示すよ
うに、出力パターンＤ０〜Ｄ１５の、１６通りとなる。
つまり、外部入力信号Ａおよび帰還入力信号Ｏを処理し
て出力Ｄを得るための論理演算構成は、１６通り存在す
ることになる。

【００４４】この実施形態においては、図３に示す出力
パターンＤ０〜Ｄ１５に対応した４ビットのプログラム
データを図２に示すプログラムラッチ部４に与えること
により、組合せ回路部６の論理演算構成を、１６通りに
変化できるようにしたのである。

【００４５】図４Ａは、図３に示す出力パターンＤ０に
対応した４ビットのプログラムデータ”００００”を図
２に示すプログラムラッチ部４に与えた場合の、組合せ
回路部６の等価回路を示す図面である。当該等価回路か
ら、組合せ回路部６が論理演算構成（論理式）”Ｄ＝
０”を満足していることが分かる。

【００４６】また、図４Ｂは、図３に示す出力パターン
Ｄ１に対応した４ビットのプログラムデータ”０００
１”を図２に示すプログラムラッチ部４に与えた場合
の、組合せ回路部６の等価回路を示す図面である。当該
等価回路から、組合せ回路部６が論理演算構成”Ｄ＝Ａ
・Ｂ”を満足していることが分かる。

【００４７】同様に、図４Ｃないし図４Ｄは、図３に示
す出力パターンＤ２ないしＤ３に対応した４ビットのプ
ログラムデータ”００1０”ないし”００１１”を図２
に示すプログラムラッチ部４に与えた場合の、組合せ回
路部６の等価回路をそれぞれ示す図面である。当該各等
価回路から、４ビットのプログラムデータを与えられた
組合せ回路部６が、図３の「論理式」欄に記載された対
応する論理演算構成をそれぞれ満足していることが分か
る。なお、出力パターンＤ４ないしＤ１５に対応した４
ビットのプログラムデータ”０１００”ないし”１１１
１”を図２に示すプログラムラッチ部４に与えた場合
の、組合せ回路部６の等価回路については、記載を省略
する。

【００４８】このように、図２に示すプログラムセル２
を用いれば、４ビットのプログラムデータをプログラム
ラッチ部４に与えるだけで、組合せ回路部６の理演算構
成を任意に設定することができる。

【００４９】４ビットのプログラムデータがセットされ
たプログラムセル２の動作を説明する。図２に示す各ゲ
ート電極Ｇ１，Ｇ２に入力された外部入力信号Ａ，帰還
入力信号Ｏおよび、これらの反転信号にしたがって、各
トランジスタＴ１，Ｔ２・・・のソース電極Ｓ１，Ｓ２
・・・とドレイン電極Ｄ１，Ｄ２・・・とが実質的に導
通状態になったり非導通状態になったりする。

【００５０】第２層に属するトランジスタ対ＴＰ２，Ｔ
Ｐ３の各ソース電極Ｓ２，Ｓ１，Ｓ２，Ｓ１に与えられ
た４ビットのプログラムデータは、実質的に導通状態に
なっているトランジスタを介して、第１層の共通ドレイ
ン電極に至り、プログラムセル２の出力Ｄとなる。

【００５１】このように、プログラムセル２における処
理の際、外部入力信号Ａ，帰還入力信号Ｏおよび、これ
らの反転信号は、ゲート電極Ｇ１またはＧ２を１段通過
するのみであるから、信号処理の速度が高速となる。

【００５２】また、各トランジスタＴ１，Ｔ２・・・の
３つの端子のすべて、すなわち、ゲート電極、ソース電
極、ドレイン電極を、信号の入力または出力に用いてい
る。すなわち、ゲート電極を外部入力信号Ａ，帰還入力
信号Ｏおよび、これらの反転信号を入力するための端子
として用い、ソース電極をプログラムデータを入力する
側の端子として用い、ドレイン電極をプログラムデータ
を出力する側の端子として用いている。

【００５３】したがって、少ない数（この実施形態にお
いては６個）のトランジスタで、複雑な論理処理が可能
となる。このためプログラムセルの集積度を高めること
ができる。また、信号処理の際の消費電力を少なくする
ことができる。

【００５４】また、スイッチング素子として、金属酸化
物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を用
いているので、プログラムセルの集積度をより高めるこ
とができる。また、信号処理の際の消費電力をより少な
くすることができる。

【００５５】 被処理信号として２つの信号（外部入力
信号Ａおよび帰還入力信号Ｏ）を入力する場合を例に説
明したが、被処理信号はこれに限定されるものではな
い。被処理信号として、たとえば、３つ以上の信号を入
力する場合や、１つの信号のみを入力する場合にも、こ
の発明を適用することができる。

【００５６】図５に、３つの信号（外部入力信号Ａ、外
部入力信号Ｂおよび帰還入力信号Ｏ）を入力するよう構
成したプログラムセル１２の回路図を示す。プログラム
セル１２は、上述のプログラムセル２（図２参照）とほ
ぼ同様の構成である。ただし、３入力に対応するため
に、一部、プログラムセル２と異なる。

【００５７】すなわち、図５に示すように、プログラム
セル１２の組合せ回路部１６は、回路構成上３層に配置
された７つのトランジスタ対ＴＰ１〜ＴＰ７を備えてい
る。図面の上から第１層目には、１個のトランジスタ対
ＴＰ１が配置されている。第２層目には、２個のトラン
ジスタ対ＴＰ２、ＴＰ３が配置されている。第３層目に
は、４個のトランジスタ対ＴＰ４、ＴＰ５、ＴＰ６、Ｔ
Ｐ７が配置されている。

【００５８】また、プログラムセル１２のプログラムラ
ッチ部１４は、処理手順情報である８ビットのプログラ
ムデータを書き換え可能に記憶することができる。すな
わち、プログラムラッチ部１４は、プログラムデータの
ビット数に対応した８つのラッチ回路Ｆ０〜Ｆ７を備え
ている。

【００５９】図６は、プログラムセル１２における入力
モードと出力パターンとの関係を記載した表である。図
５に示すように、処理対象となる入力は、外部入力信号
Ａ、外部入力信号Ｂ、帰還入力信号Ｏの３つであるか
ら、入力モードは２^３通り、すなわち、図６に示すよう
に、入力モードＭ０〜Ｍ７の、８通りとなる。

【００６０】したがって、出力パターンは２^８通り、す
なわち、図６に示すように、出力パターンＤ０〜Ｄ２５
５の、２５６通りとなる。つまり、外部入力信号Ａ、外
部入力信号Ｂおよび帰還入力信号Ｏを処理して出力Ｄを
得るための論理演算構成は、２５６通り存在する。

【００６１】つまり、プログラムセル１２においては、
図６に示す出力パターンＤ０〜Ｄ２５５に対応した８ビ
ットのプログラムデータを図５に示すプログラムラッチ
部１４に与えることにより、組合せ回路部１６の論理演
算構成を、２５６通りに変化できるようにしている。

【００６２】プログラムセル２またはプログラムセル１
２に着目して、信号処理セル８２をを一般的に記述すれ
ば次のようになる。

【００６３】 すなわち、信号処理セル８２は、入力さ
れた被処理信号を所定の処理手順にしたがって処理して
出力する組合せ回路部、を有する信号処理セルであっ
て、当該組合せ回路部は、下記の（Ａ）スイッチング素
子対、（Ａ）制御端子に入力されたデータに基づいて入
力端子と出力端子とを実質的に導通状態にするか非導通
状態にするかを切り換えるスイッチング素子を２つ備
え、当該２つのスイッチング素子の制御端子をそれぞれ
第１および第２の制御端子とし、当該２つのスイッチン
グ素子の入力端子をそれぞれ第１および第２の入力端子
とし、当該２つのスイッチング素子の出力端子を結合し
て共通出力端子としたスイッチング素子対、を（２ｎ−
１）個（ｎは正の整数）備え、当該スイッチング素子対
を、第ｉ層（ｉ＝１、２、…、ｎ）に属するスイッチン
グ素子対の数が２（ｉ−１）個となるよう、回路構成上
ｎ層に配置し、第ｎ層に属するスイッチング素子対の総
計２ｎ個の第１および第２入力端子に、対応する２ｎ
ビットのプログラム可能な処理手順情報を与え、ｎが２
以上の場合には、第ｉ層（ｉ＝２、…、ｎ）に属する各
スイッチング素子対の共通出力端子の出力を、第（ｉ−
１）層に属するスイッチング素子対の対応する第１また
は第２入力端子に与え、第ｉ層（ｉ＝１、２、…、ｎ）
に属する各スイッチング素子対の第１制御端子に第ｉ被
処理信号を入力するとともに、第２制御端子に第ｉ被処
理信号を反転した信号を入力し、入力された第１ないし
第ｎ被処理信号を、与えられた処理手順情報に基づいて
決定された処理手順にしたがって処理して、第１層のス
イッチング素子対の共通出力端子に出力するよう構成し
たこと、を特徴とするプログラム可能な信号処理セルで
ある。

【００６４】なお、上述の各実施形態においては、スイ
ッチング素子として、金属酸化物半導体電界効果型トラ
ンジスタ（ＭＯＳＦＥＴ）を用いた場合を例に説明した
が、スイッチング素子は、これに限定されるものではな
い。スイッチング素子として、たとえば、他の電界効果
型トランジスタやバイポーラ型トランジスタを用いるこ
ともできる。また、リレーのようなスイッチング素子を
用いることもできる。

【００６５】上述の実施形態において、プログラムラッ
チ部４等を構成しているラッチ回路Ｆ０等に用いられる
強誘電体記憶素子はとくに限定されるものではないが、
たとえば、１トランジスタ１キャパシタ型の強誘電体記
憶素子や、２トランジスタ２キャパシタ型の強誘電体記
憶素子などのように、強誘電体コンデンサを用いた記憶
素子を用いることができる。

【００６６】図７に、このような強誘電体コンデンサを
用いた強誘電体記憶素子２２の回路構成の一部を示す。
強誘電体記憶素子２２は、強誘電体（たとえば、ＰＺＴ
（ＰbＺr_xＴi_1-xＯ₃））を用いた強誘電体コンデンサ２
４と負荷用コンデンサ２６とを備えている。図８に、強
誘電体コンデンサ２４に関する電圧（図７に示すプレー
トラインＰＬを基準電位とした場合のビットラインＢＬ
の電位）と分極状態（図においては、”分極状態”と等
価な”電荷”で表わしている）との関係を表わす履歴曲
線（電圧・電荷特性）を示す。

【００６７】図８において、残留分極Ｚ１を生じている
状態を第１の分極状態Ｐ１（記憶データ「１」に対応）
とし、残留分極Ｚ２を生じている状態を第２の分極状態
Ｐ２（記憶データ「０」に対応）とする。強誘電体コン
デンサ２４がいずれの分極状態にあるかを調べることに
より、強誘電体コンデンサ２４の記憶データを読み出す
ことができる。

【００６８】強誘電体コンデンサ２４がいずれの分極状
態にあるかを調べるには、図７に示す負荷用コンデンサ
２６を放電させた後、ビットラインＢＬをフローティン
グ状態とし、その後、プレートラインＰＬに読出用電圧
Ｖpを与え、このとき強誘電体コンデンサ２４の両端に
生ずる電圧Ｖfを測定する。

【００６９】図８に示す図式解法によれば、負荷用コン
デンサ２６の静電容量を直線Ｌ１の傾きで表わした場
合、強誘電体コンデンサ２４が第１の分極状態Ｐ１であ
れば、強誘電体コンデンサ２４の両端に生ずる電圧Ｖf
はＶ１となり、第２の分極状態Ｐ２であれば、電圧Ｖf
はＶ２となる。したがって、基準電圧Ｖrefを図８のよ
うに設定しておけば、読出時における誘電体コンデンサ
２４の両端に生ずる電圧Ｖfと基準電圧Ｖrefとを比較す
ることにより、強誘電体コンデンサ２４がいずれの分極
状態にあるかを調べることができる。

【００７０】このようにして強誘電体コンデンサ２４の
分極状態を調べることにより、分極状態に対応する記憶
データを読み出すことができるのである。

【００７１】ラッチ回路Ｆ０等に用いられる強誘電体記
憶素子としては、上述の強誘電体コンデンサを用いた記
憶素子以外に、たとえば、強誘電体膜を用いたＦＥＴ
（電界効果型トランジスタ）がある。

【００７２】図９Ａに、強誘電体膜を用いたＦＥＴの一
例を示す。図９Ａに示すＦＥＴ３２は、ＭＦＭＩＳ（Me
tal Ferroelectric Metal Insulator Silicon）構造の
ＦＥＴと呼ばれ、半導体基板３４のチャネル形成領域Ｃ
Ｈの上に、ゲート酸化膜３６、フローティングゲート３
８、強誘電体膜４０、コントロールゲート４２をこの順
に形成したものである。

【００７３】図９Ｂは、図９Ａに示すＦＥＴ３２を記号
で表した図面である。半導体基板３４に形成されたソー
ス領域にはソース電極Ｓが接続され、ドレイン領域には
ドレイン電極Ｄが接続されている。コントロールゲート
４２にはコントロールゲート電極ＣＧが接続されてい
る。フローティングゲート３８には何も接続されておら
ず、フローティング状態となっているＦＥＴ３２（Ｎチ
ャンネル）の基板３４を接地し、コントロールゲート４
２に正の電圧＋Ｖを与えると強誘電体膜４０は分極反転
を起こす。コントロールゲート４２の電圧を除去して
も、強誘電体膜４０残留分極によりチャネル形成領域Ｃ
Ｈには負の電荷が発生する。これを「１」の状態とす
る。

【００７４】逆に、コントロールゲート４２に負の電圧
−Ｖを与えると、強誘電体膜４０は逆方向に分極反転を
起こす。コントロールゲート４２の電圧を除去しても、
強誘電体膜４０の残留分極によりチャネル形成領域ＣＨ
には正の電荷が発生する。これを「０」の状態とする。
このようにして、ＦＥＴ３２に情報（「１」または
「０」）を書込む。

【００７５】書込んだ情報を読み出すには、コントロー
ルゲート４２に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ３２のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ３２のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート４２に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なう際、書込まれた
情報が消えることはない。

【００７６】このように、強誘電体膜を用いたＦＥＴ３
２を用いれば、いわゆる非破壊読み出しが可能となる。
このため、破壊読み出しの強誘電体記憶素子のように、
読み出しを行なう際、記憶内容がいったん破壊されるこ
とはない。したがって、読み出し動作時の動作速度が速
い。また、消費電力が小さい。さらに、強誘電体膜の劣
化が少ないので、記憶内容保持に関する信頼性が比較的
高いので、さらに好都合である。

【００７７】プログラムラッチ部４等を構成しているラ
ッチ回路Ｆ０等を、強誘電体記憶素子を用いて構成する
ことによって、電源が遮断された状態でも、処理手順を
記憶しておくことができる。このため、何らかの事故に
より電源が遮断された場合であっても、速やかに、電源
が遮断される前の処理手順に復帰することできる。ま
た、信号処理セル８２が使用されない場合には当該信号
処理セル８２の電源をＯＦＦにしておき、当該信号処理
セル８２が使用されるときに当該信号処理セル８２の電
源をＯＮにするよう制御することで省電力化を図ること
ができる。

【００７８】また、強誘電体記憶素子を用いることによ
り、処理手順情報をリアルタイムで不揮発的に書き換え
ることができるプログラムセルを、簡単な回路構成で実
現することができる。

【００７９】なお、上述の各実施形態においては、プロ
グラムラッチ部４等を構成しているラッチ回路Ｆ０等に
用いられる不揮発性記憶素子として、強誘電体記憶素子
を用いた場合を例に説明したが、ラッチ回路Ｆ０等に用
いられる不揮発性記憶素子は、強誘電体記憶素子に限定
されるものではない。

【００８０】また、上述の実施形態においては、プログ
ラムラッチ部４等を構成しているラッチ回路Ｆ０等を不
揮発性記憶素子を用いて構成したが、ラッチ回路Ｆ０等
を揮発性記憶素子を用いて構成してもよい。ラッチ回路
Ｆ０等に用いられる揮発性記憶素子として、たとえば、
図１０に記号で示すような記憶素子６２（ＳＲＡＭ（st
atic random access memory））を用いることもでき
る。記憶素子６２は、プログラムデータをリアルタイム
で書き換えることができるため、ダイナミカリー・プロ
グラマブル・ゲートアレイ（ＤＰＧＡ）を構成するプロ
グラムセルとして用いることができる。ただし、電源を
切るとプログラムデータが失われてしまう。

【００８１】つぎに、上述（図1参照）のラッチ回路Ｌ
Ｔの構成を、図１１に基づいて説明する。

【００８２】ラッチ回路ＬＴは、出力Ｄを伝送する信号
路を構成するライン１０４を備えている。ライン１０４
の一部は、主信号路を構成するライン１０６および帰還
信号路を構成するライン１０８により構成されている。
ライン１０６およびライン１０８により、環状信号路を
構成している。

【００８３】環状信号路より入力側において、ライン１
０４に、ゲート制御信号であるクロックパルスＣpに基
づいて継断動作を行なう入力側ゲートであるトランスミ
ッションゲートＧＴ１が挿入されている。トランスミッ
ションゲートＧＴ１は、クロックパルスＣpが”Ｈ”の
ときにＯＦＦになり、クロックパルスＣpが”Ｌ”のと
きにＯＮになるよう構成されている。

【００８４】ライン１０８には、帰還ゲートであるトラ
ンスミッションゲートＧＴ２が挿入されている。トラン
スミッションゲートＧＴ２は、トランスミッションゲー
トＧＴ１と逆に、クロックパルスＣpが”Ｈ”のときに
ＯＮになり、クロックパルスＣpが”Ｌ”のときにＯＦ
Ｆになるよう構成されている。

【００８５】このように、トランスミッションゲートＧ
Ｔ２を挿入して、ライン１０８を遮断することで、非ラ
ッチ時における消費電力を低減することができる。

【００８６】ライン１０６には、インバータ回路ＩＮＶ
１が挿入されている。インバータ回路ＩＮＶ１は、ＣＭ
ＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴとを直列に接続した構成を備え
ている。

【００８７】このように、主信号路を構成するライン１
０６に強誘電体トランジスタを設けないことで、非ラッ
チ時における信号の伝送速度を高速化することができ
る。

【００８８】ライン１０８には、強誘電体記憶部である
インバータ回路ＩＮＶ２が挿入されている。インバータ
回路ＩＮＶ２は、インバータ回路ＩＮＶ１と同様に、Ｃ
ＭＯＳインバータ回路であるが、構成要素であるＰチャ
ネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネル
ＭＯＳＦＥＴであるトランジスタＮＴが、ともに強誘電
体トランジスタである点で、インバータ回路ＩＮＶ１と
異なる。

【００８９】トランジスタＮＴおよびトランジスタＰＴ
は、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタで
あり、上述のＦＥＴ３２（図９Ａ、Ｂ参照）と同様の構
成である。

【００９０】コントロールゲート電極ＣＧ（インバータ
回路ＩＮＶ２の入力側）は、図１１に示すインバータ回
路ＩＮＶ１の出力側に接続され、ドレイン電極Ｄ（イン
バータ回路ＩＮＶ２の出力側）は、トランスミッション
ゲートＧＴ２に接続され、ソース電極Ｓは接地されてい
る。

【００９１】トランジスタＮＴとトランジスタＰＴと
は、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他
方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、
同様の構成である。すなわち、トランジスタＰＴも、Ｍ
ＦＭＩＳ構造の強誘電体トランジスタである。

【００９２】図1に示すプログラムセル２からの出力Ｄ
は、ラッチ回路選択部８８によってＯＮとなったラッチ
回路選択用のトランジスタＳＴを介して、選択されたラ
ッチ回路ＬＴに与えられる。ラッチ回路ＬＴに与えられ
た出力Ｄは、図１１に示すトランスミッションゲートＧ
Ｔ１を介して入力され、インバータ回路ＩＮＶ１で反転
された後、インバータ回路ＩＮＶ２で再反転され（すな
わち、元に戻され）、ふたたび、インバータ回路ＩＮＶ
１に入力される。つまり、インバータ回路ＩＮＶ２を有
する帰還回路を用いて、データ保持の安定化を図ってい
る。

【００９３】インバータ回路ＩＮＶ１の出力すなわちラ
ッチ回路ＬＴの出力は、図1に示すトランジスタＳＴお
よび帰還ラインＦＢＬを介して、帰還入力信号Ｏとし
て、プログラムセル２に入力される。すなわち、ラッチ
回路選択部８８によってＯＮとなったラッチ回路選択用
のトランジスタＳＴを介して、選択されたラッチ回路Ｌ
Ｔの出力が、帰還入力信号Ｏとして、プログラムセル２
に入力される。

【００９４】上述のように、図１１のラッチ回路ＬＴ
は、強誘電体トランジスタＮＴ，ＰＴを備えている。し
たがって、電源が遮断された状態でも、処理結果を記憶
しておくことができる。このため、何らかの事故により
電源が遮断された場合であっても、速やかに、電源が遮
断される前の状態にデータを復帰させることができる。
また、信号処理セル８２が使用されない場合には当該信
号処理セル８２の電源をＯＦＦにしておき、当該信号処
理セル８２が使用されるときに当該信号処理セル８２の
電源をＯＮにするよう制御することで省電力化を図るこ
とができる。

【００９５】また、強誘電体トランジスタを用いること
により、リアルタイムで不揮発的にデータをラッチでき
るラッチ回路を、簡単な回路構成で実現することができ
る。

【００９６】なお、ラッチ回路ＬＴの構造は、図１１に
示す構造に限定されるものではない。たとえば、図１１
とは逆に、インバータ回路ＩＮＶ１を構成する２つのト
ランジスタを強誘電体トランジスタとすることができ
る。また、インバータ回路ＩＮＶ１およびインバータ回
路ＩＮＶ２を構成する４つのトランジスタすべてを強誘
電体トランジスタとすることもできる。また、該４つの
トランジスタのうち一つのトランジスタのみを強誘電体
トランジスタとしてもよい。さらに、ラッチ回路ＬＴを
強誘電体コンデンサ（図７参照）を用いて構成すること
もできる。

【００９７】なお、ラッチ回路ＬＴに用いられる不揮発
性記憶素子として、強誘電体記憶素子を用いた場合を例
に説明したが、ラッチ回路ＬＴに用いられる不揮発性記
憶素子は、強誘電体記憶素子に限定されるものではな
い。

【００９８】また、ラッチ回路ＬＴを不揮発性記憶素子
を用いて構成したが、ラッチ回路ＬＴを、たとえば図1
２に示すＳＲＡＭ（static random access memory）型
の揮発性記憶素子を用いて構成してもよい。ただし、こ
の場合は、電源を切るとラッチデータが失われてしま
う。

【００９９】つぎに、図６および図１３〜図１５に基づ
いて、信号処理セル８２の動作を説明する。図１３は、
信号処理セル８２の動作を説明するために、図1に示す
信号処理セル８２の一部を簡略化して表したブロック図
である。ただし、プログラムセル２の代わりに、図５に
示すプログラムセル１２を用いている。また、説明の便
宜上、出力ラッチ部８４は一つのラッチ回路ＬＴのみで
構成されているものとしている。

【０１００】図１４は、図６の出力パターンＤ０に対応
した８ビットのプログラムデータを図５に示すプログラ
ムラッチ部１４に与えた場合における、信号処理セル８
２の状態遷移図である。

【０１０１】図６に示すように、たとえば、外部入力信
号Ａ、Ｂおよび帰還入力信号Ｏがすべて「０」である場
合（入力モードＭ０の場合）は、これらの入力を処理し
た結果の出力Ｄは「０」となる。したがって、再び、帰
還入力信号Ｏが「０」となる。すなわち、入力モードは
Ｍ０のままである（図１４参照）。

【０１０２】一方、外部入力信号Ａ、Ｂが「０」で、帰
還入力信号Ｏが「１」である場合（入力モードＭ１の場
合）は、これらの入力を処理した結果の出力Ｄは「０」
となる。したがって、帰還入力信号Ｏは「０」になる。
すなわち、入力モードは、Ｍ１からＭ０に移行する（図
１４参照）。

【０１０３】同様に、最初の状態が入力モードＭ２，Ｍ
４，Ｍ６である場合には、入力処理後も、これらの状態
は維持される（図１４参照）。また、最初の状態が入力
モードＭ３，Ｍ５，Ｍ７である場合には、入力処理後
に、これらの状態は、それぞれ、入力モードＭ２，Ｍ
４，Ｍ６に移行する（図１４参照）。

【０１０４】図１５は、図６の出力パターンＤ１に対応
した８ビットのプログラムデータを図５に示すプログラ
ムラッチ部１４に与えた場合における、信号処理セル８
２の状態遷移図である。

【０１０５】図１４と図１５とを比較すると、最初の状
態が入力モードＭ７である場合、次にどう変化するか
が、両者で異なることがわかる。

【０１０６】図示しないが、図６の出力パターンＤ２〜
Ｄ２５５に対応した８ビットのプログラムデータを図５
に示すプログラムラッチ部１４に与えた場合における、
信号処理セル８２の状態遷移図も、それぞれ存在する。

【０１０７】このように、プログラムセル１２の出力Ｄ
をラッチ回路ＬＴにラッチするとともに、所定タイミン
グでこれを帰還入力信号Ｏとしてプログラムセル１２に
帰還させることで、連続した複数の処理を１つのプログ
ラムセル１２で実現することが可能となる。この場合、
任意の８ビットのプログラムデータを図５に示すプログ
ラムラッチ部１４に与えることで、所望の連続した複数
の処理を実現することができる。

【０１０８】 さらに、この実施形態においては、プロ
グラムラッチ部１４に与えるプログラムデータをリアル
タイムに変更できるようにしている。したがって、連続
した、より複雑な処理を１つのプログラムセル１２で実
現することができる。また、プログラムセル１２に入力
する被処理信号を多数設けることにより、同時並列処理
が可能となる。すなわち、簡単な構成で、複雑な処理を
高速に行うことができる。

【０１０９】また、上述のように、この実施形態におい
ては、実際には、図1に示すように、プログラムセル１
２から異なるタイミングで出力された複数の出力Ｄを複
数のラッチ回路ＬＴ，ＬＴ，…にラッチしておき、必要
に応じて、所望のタイミングにおける出力を任意のラッ
チ回路ＬＴから取り出して、帰還入力信号Ｏとしてプロ
グラムセル１２に帰還させることができる。

【０１１０】このため、任意の時点から処理を再開した
り、一連の処理のうち任意の処理にジャンプしたりする
ことが可能となる。また、プログラムラッチ部１４に与
えるプログラムデータ、および、帰還入力信号Ｏを取り
出すラッチ回路ＬＴを、リアルタイムに変更することが
できるので、簡単な構成で、いっそう複雑な連続した処
理を行うことができる。

【０１１１】さらに、この実施形態におけるＤＰＧＡ
は、上述（図1参照）のように、複数の信号処理セル８
２、８２、…を備えており、バンクコントロールライン
ＢＣＬに与えられたバンクコントロールデータによっ
て、プログラムデータラインＰＤＬに与えられたプログ
ラムデータをどの信号処理セル８２に与えるかが、指示
される。同様に、バンクコントロールデータによって、
上述のラッチアドレスラインＬＡＬに与えられたラッチ
アドレスデータをどの信号処理セル８２に与えるかが、
指示される。

【０１１２】したがって、複数の信号処理セル８２、８
２、…をリアルタイムで切り換えて複数の信号処理セル
８２、８２、…に処理を行わせることで、簡単な構成に
もかかわらず、極めて複雑な連続した処理を実行するこ
とが可能となる。

【０１１３】上述の実施形態においては、信号処理セル
として、２入力１出力のプログラムセル２または３入力
１出力のプログラムセル１２を備えた信号処理セル８２
を例に説明したが、この発明にかかる信号処理セルはこ
れらに限定されるものではない。たとえば、３入力２出
力のプログラムセルを備えた信号処理セルにも、この発
明を適用することができる。

【０１１４】図１６に、このような信号処理セルの一部
を簡略化して表したブロック図を示す。図１６に示す信
号処理セルは、３入力２出力のプログラムセル９２と２
つのデータをラッチすることができるラッチ回路９４と
を備えている。

【０１１５】プログラムセル９２は、与えられた１６ビ
ットのプログラムデータにしたがって、外部入力信号
Ａ、帰還入力信号Ｏ１，Ｏ２を処理し、出力Ｄ１，Ｄ２
を得る。出力Ｄ１，Ｄ２は、ラッチ回路９４にラッチさ
れ、所定のタイミングで、帰還入力信号Ｏ１，Ｏ２とし
て、処理ラインＦＢＬ１、ＦＢＬ２を介して、プログラ
ムセル９２に入力される。

【０１１６】図１６のプログラムセル９２およびラッチ
回路９４は、たとえば、図１３に示すプログラムセル１
２およびラッチ回路ＬＴをそれぞれ２つ用いて、図１７
のように結線することによって実現することができる。

【０１１７】図１８は、プログラムセル９２における入
力モードと出力パターンとの関係を記載した表である。
図１６に示すように、処理対象となる入力は、外部入力
信号Ａ、帰還入力信号Ｏ１、帰還入力信号Ｏ２の３つで
あるから、入力モードは２^３通り、すなわち、図１８に
示すように、入力モードＭ０〜Ｍ７の、８通りとなる。

【０１１８】したがって、出力Ｄ１，Ｄ２の出力パター
ンはそれぞれ２^８通り、すなわち、図１８に示すよう
に、出力Ｄ１の出力パターンは、出力パターンＤ1,0〜
Ｄ1,255の２５６通りとなり、出力Ｄ２の出力パターン
は、出力パターンＤ2,0〜Ｄ2,255の２５６通りとなる。
つまり、外部入力信号Ａ、帰還入力信号Ｏ１、帰還入力
信号Ｏ２を処理して出力Ｄ１，Ｄ２を得るための論理演
算構成は、２５６×２５６通り、すなわち２^１６通り存
在する。

【０１１９】つまり、プログラムセル９２においては、
図１８に示す出力パターンＤ1,0〜Ｄ1,255および出力パ
ターンＤ2,0〜Ｄ2,255の組合せに対応した１６ビットの
プログラムデータをプログラムラッチ部（図５、プログ
ラムラッチ部１４参照）に与えることにより、組合せ回
路部（図５、組合せ回路部１６参照）の論理演算構成
を、２^１６通りに変化できるようにしている。

【０１２０】つぎに、図１６〜図１９に基づいて、図１
６に示す信号処理セルの動作を説明する。図１９は、図
１６に示す信号処理セルの状態遷移図の一例（図１８の
出力パターンＤ1,163および出力パターンＤ2,64に対応
した１６ビットのプログラムデータをプログラムセルの
プログラムラッチ部に与えた場合における、当該信号処
理セルの状態遷移図）である。

【０１２１】上述の例では、図１８に示すように、たと
えば、外部入力信号Ａ、帰還入力信号Ｏ１，Ｏ２がすべ
て「０」である場合（入力モードＭ０の場合）は、これ
らの入力を処理した結果の出力Ｄ１、Ｄ２は、それぞれ
「１」、「０」となる。したがって、帰還入力信号Ｏ
１，Ｏ２は、それぞれ「１」、「０」となる。すなわ
ち、入力モードはＭ２に移行する（図１９参照）。

【０１２２】一方、外部入力信号Ａ、帰還入力信号Ｏ１
がともに「０」で、帰還入力信号Ｏ２が「１」である場
合（入力モードＭ１の場合）は、これらの入力を処理し
た結果の出力Ｄ１、Ｄ２は、それぞれ「０」、「１」と
なる。したがって、帰還入力信号Ｏ１，Ｏ２は、それぞ
れ「０」、「１」となる。すなわち、入力モードはＭ１
のままである（図１９参照）。

【０１２３】最初の状態が入力モードＭ２〜Ｍ７である
場合に、どのように状態が遷移していくかも、図１９に
示す。図示しないが、図１８に示す出力パターンの他の
組合せに対応した１６ビットのプログラムデータをプロ
グラムセル９２に与えた場合における、該信号処理セル
の状態遷移図も、それぞれ存在する。

【０１２４】このように、３入力２出力のプログラムセ
ルを備えた信号処理セルにこの発明を適用することによ
り、さらに複雑な連続した複数の処理を実現することが
できる。さらに、３入力２出力以外の多出力のプログラ
ムセル、たとえば、５入力３出力のプログラムセルなど
にも、この発明を適用することができる。

【０１２５】なお、上述の各実施形態においては、複数
のラッチ回路を有する出力ラッチ部を備えるよう構成し
たが、一つのラッチ回路を有する出力ラッチ部を備える
よう構成することもできる。

【０１２６】 また、上述の各実施形態においては、ラ
ッチ回路にラッチされた信号を組合せ回路部の被処理信
号として用いるために帰還させるよう構成したが、ラッ
チされた信号を帰還させないよう構成することもでき
る。

【０１２７】また、上述の各実施形態においては、組合
せ回路部における処理手順を動的にプログラム可能に構
成したが、組合せ回路部における処理手順を動的にプロ
グラム不能に構成することもできる。

【０１２８】なお、この発明は、ダイナミカリー・プロ
グラマブル・ゲートアレイ（ＤＰＧＡ）のみならず、コ
ンピュータなど信号処理装置一般に適用することができ
る。さらに、この発明は、少なくとも一つの信号処理セ
ルを含む半導体装置全般に適用することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態による信号処理装置であ
るダイナミカリー・プログラマブル・ゲートアレイ（Ｄ
ＰＧＡ）を構成する信号処理セル８２を示すブロック図
である。

【図２】信号処理セル８２に用いられるプログラムセル
の一例を示す回路図である。

【図３】図２に示すプログラムセル２における入力モー
ドと出力パターンとの関係などを記載した表である。

【図４】図４Ａ〜Ｄは、プログラムラッチ部４に与えら
れたプログラムデータの内容によって変化する組合せ回
路部６の等価回路を示す図面である。

【図５】信号処理セル８２に用いられるプログラムセル
の他の例を示す回路図である。

【図６】図５に示すプログラムセル１２における入力モ
ードと出力パターンとの関係を記載した表である。

【図７】強誘電体コンデンサを用いた強誘電体記憶素子
２２の回路構成の一部を示す図面である。

【図８】強誘電体コンデンサ２４に関する電圧と分極状
態との関係を表わす履歴曲線（電圧・電荷特性）を示す
図面である。

【図９】図９Ａは、強誘電体膜を用いたＦＥＴの一例を
示す図面である。図９Ｂは、図９Ａに示すＦＥＴ３２を
記号で表した図面である。

【図１０】ラッチ回路Ｆ０等に用いられる揮発性記憶素
子の一例を記号で表した図面である。

【図１１】図1に示すラッチ回路ＬＴの構成の一例を示
す回路図である。

【図１２】図1に示すラッチ回路ＬＴの構成の他の例を
示す回路図である。

【図１３】信号処理セル８２の動作を説明するために、
図1に示す信号処理セル８２の一部を簡略化して表した
ブロック図である。

【図１４】図６の出力パターンＤ０に対応した８ビット
のプログラムデータをプログラムラッチ部１４に与えた
場合における、信号処理セル８２の状態遷移図である。

【図１５】図６の出力パターンＤ１に対応した８ビット
のプログラムデータをプログラムラッチ部１４に与えた
場合における、信号処理セル８２の状態遷移図である。

【図１６】この発明の一実施形態による信号処理装置で
あるダイナミカリー・プログラマブル・ゲートアレイ
（ＤＰＧＡ）を構成する信号処理セルの他の例の一部を
簡略化して表したブロック図である。

【図１７】図１６のプログラムセル９２およびラッチ回
路９４の具体的な構成例を示す図面である。

【図１８】プログラムセル９２における入力モードと出
力パターンとの関係を記載した表である。

【図１９】図１６に示す信号処理セルの状態遷移図の一
例を示す図面である。

【符号の説明】

２・・・・・・・プログラムセル ８４・・・・・・出力ラッチ部 Ａ・・・・・・・外部入力信号 Ｄ・・・・・・・出力 ＦＢＬ・・・・・帰還ライン ＬＴ・・・・・・ラッチ回路 Ｏ・・・・・・・帰還入力信号

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力された被処理信号を所定の処理手順に
   したがって処理して出力する組合せ回路部と、 該組合せ回路部から異なるタイミングで出力された複数
   の信号をラッチするための複数のラッチ回路を有する出
   力ラッチ部と、 前記組合せ回路部における処理手順を、動的にプログラ
   ムする手段と、 前記複数のラッチ回路にラッチされた複数の信号の中か
   ら、前記組合せ回路部の被処理信号として用いるために
   帰還させる信号を選択する選択手段と、 から構成される信号処理セル。
2. 【請求項２】請求項１の信号処理セルにおいて、 前記出力ラッチ部を、不揮発性記憶素子を用いて構成し
   たこと、を特徴とするもの。
3. 【請求項３】請求項１または２の信号処理セルにおい
   て、 前記組合せ回路部を、不揮発性記憶素子を用いて構成し
   たこと、を特徴とするもの。
4. 【請求項４】請求項２または３の信号処理セルにおい
   て、 前記不揮発性記憶素子を、強誘電体を用いて構成したこ
   と、を特徴とするもの。
5. 【請求項５】請求項１ないし請求項４のいずれかの信号
   処理セルを複数用いたこと、 を特徴とする信号処理装置。