WO2007094133A1 - 強誘電体キャパシタを用いた演算処理回路および演算方法 - Google Patents

強誘電体キャパシタを用いた演算処理回路および演算方法 Download PDF

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ferroelectric capacitor
arithmetic processing
terminal
input data
voltage
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Inventor
Hiromitsu Kimura
Original Assignee
Rohm Co., Ltd.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/185—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using dielectric elements with variable dielectric constant, e.g. ferro-electric capacitors

Definitions

  • the present invention relates to an arithmetic processing circuit and an arithmetic method for executing a logical operation of digital data.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004_35567 1
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004_264896
  • the present invention has been made in view of such a situation, and its comprehensive purpose is to further improve the arithmetic performance of an arithmetic processing circuit using a ferroelectric capacitor. is there.
  • One embodiment of the present invention relates to an arithmetic processing circuit that executes a logical operation of input data and data stored in a memory.
  • This arithmetic processing circuit has first and second terminals, and switches a voltage applied to the first and second terminals of the ferroelectric capacitor according to input data, and a ferroelectric capacitor that functions as a memory.
  • a driver circuit and a sense amplifier that outputs a calculation result corresponding to a voltage appearing at either the first or second terminal of the ferroelectric capacitor.
  • the driver circuit may switch the direction of the voltage applied to the ferroelectric capacitor according to the input data.
  • the driver circuit when the input data is at the first level, applies a voltage at a predetermined level so that the first terminal of the ferroelectric capacitor is at a higher potential than the second terminal.
  • a voltage of a predetermined level may be applied so that the second terminal of the ferroelectric capacitor is at a high potential with respect to the first terminal.
  • the exclusive OR of the input data and the data stored in the memory can be calculated.
  • the driver circuit applies a pulse signal to the first terminal of the ferroelectric capacitor when the input data is at the first level, and applies a pulse to the second terminal of the ferroelectric capacitor when the input data is at the second level.
  • a signal may be applied.
  • the sense amplifier When the input data is at the first level, the sense amplifier outputs a calculation result corresponding to the voltage appearing at the second terminal of the ferroelectric capacitor, and when the input data is at the second level, the sense amplifier An operation result corresponding to the voltage appearing at the first terminal may be output.
  • the calculation processing result can be output from the sense amplifier almost simultaneously with the data writing to the ferroelectric capacitor.
  • the driver circuit and the sense amplifier may perform destructive readout with respect to the ferroelectric capacitor.
  • the driver circuit may switch the direction and amplitude of the voltage applied to the ferroelectric capacitor according to the input data and the calculation content. Depending on the combination of the direction and amplitude of the voltage applied to the ferroelectric capacitor, it is possible to execute the desired operation contents such as an OR operation and an exclusive OR operation.
  • Another aspect of the present invention relates to a circuit that performs arithmetic processing on multi-bits simultaneously.
  • the ferroelectric capacitors may be arranged in a matrix of m rows and n columns (m and n are natural numbers). Further, n driver circuits and n sense amplifiers may be arranged for each column.
  • the arithmetic processing circuit further includes n sets of first and second bit lines laid for each column, m scanning lines laid for each row, and an address decoder for sequentially selecting m scanning lines. You may prepare.
  • the first and second terminals of the ferroelectric capacitor in the i-th column (j is a natural number) are connected to the first in the j-th column via a switch element whose on / off is controlled by the i-th scanning line.
  • the second bit line may be connected.
  • the driver circuit in the j column may apply a voltage to the first and second terminals of the ferroelectric capacitor via the first and second bit lines in the j column.
  • the sense amplifier in the j-th column may be connected to the first bit line via the first output switch, and connected to the second bit line via the second output switch. Yes.
  • the arithmetic processing circuit described above may be integrated on a single semiconductor substrate.
  • Integrated integration includes the case where all the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated, and is used for adjusting circuit constants. Such resistors and capacitors may be provided outside the semiconductor substrate. By integrating the arithmetic processing circuit with the memory as a single LSI, the circuit area can be reduced.
  • Another aspect of the present invention is a calculation method.
  • This method relates to a method of performing a logical operation between input data and data stored in a ferroelectric capacitor having first and second terminals and functioning as a memory.
  • a voltage to be applied to the first and second terminals of the ferroelectric capacitor is set according to input data, and a calculation step for applying the set voltage to the ferroelectric capacitor is performed.
  • the calculation step and the reading step may be executed substantially simultaneously.
  • a desired calculation process can be executed by switching the voltage applied to the ferroelectric capacitor in accordance with the input data.
  • the reading process can be omitted, and the processing capacity can be improved.
  • a voltage of a predetermined level is applied so that the first terminal side of the ferroelectric capacitor is at a high potential, and the input data is different from the first level.
  • a voltage of a predetermined level may be applied so that the second terminal side of the ferroelectric capacitor is at a high potential.
  • the exclusive OR can be calculated and the input data can be written to the ferroelectric capacitor.
  • the memory access time can be shortened and the arithmetic processing capability can be improved.
  • FIG. 1 is a block diagram showing a configuration of an arithmetic processing unit according to an embodiment.
  • FIG. 2 is a diagram schematically showing the configuration of a computation cell and the contents of computation processing.
  • FIG. 3 is a detailed circuit diagram of the arithmetic processing unit of FIG. 1.
  • FIGS. 4 (a) and 4 (b) are circuit diagrams showing states of the bit line driver and the sense amplifier during arithmetic processing.
  • FIG. 5 is a diagram showing hysteresis of a ferroelectric capacitor.
  • FIG. 6 is a diagram showing a truth table of arithmetic processing by the arithmetic processing unit according to the embodiment.
  • FIG. 7 is a time chart of arithmetic processing by the arithmetic processing unit 100 according to the embodiment.
  • member A and member B are connected means that member A and member B are physically connected directly, or that member A and member B affect the electrical connection state. It also includes the case of being indirectly connected through other members that do not affect.
  • the state in which the member C is provided between the member A and the member B means that the member A and the member ⁇ or the member B and the member C are directly connected, It also includes the case of being indirectly connected through other members that do not affect the general connection state.
  • FIG. 1 is a block diagram showing a configuration of the arithmetic processing unit 100 according to the embodiment. First, an outline of the arithmetic processing unit 100 will be described. Arithmetic processing unit 1
  • 0 0 includes a plurality of operation cells CC arranged in a matrix of m rows and n columns (m and n are natural numbers).
  • Each arithmetic cell CC has an arithmetic processing function and a memory function, and performs a logical operation of the input data and the data stored in the memory.
  • This arithmetic processing unit 100 can be suitably used for arithmetic processing of image data including pixels of m rows and n columns.
  • the arithmetic processing unit 100 is preferably integrated on a single semiconductor substrate.
  • the arithmetic processing unit 10 0 includes a logic array 10, a bit line driver 20, an address decoder 30, and a sense amplifier 40.
  • the logic array 10 includes m word circuits WC1 to WCm provided for each row of the matrix.
  • Each of the node circuits WC 1 to WC m is configured to include n operation cells C C associated with the matrix columns.
  • the operation cells C C are arranged in a matrix of m rows and n columns.
  • the symbol C C i j is attached to the computation cell in the i-th row and j-th column as necessary.
  • Each computation cell CC is associated with a pixel of frame data that is the subject of computation processing.
  • the arithmetic cell CC of the logic array 10 has a memory function as described later. That is, the logic array 1 0 has the previous one at time t.
  • the frame data X (t-1) at time t_1 is held. If attention is paid to each pixel, the computation cell CC holds the pixel data at time t-1 at time t.
  • the arithmetic processing unit 100 receives frame data X as input data at time t.
  • Arithmetic processing unit 100 has the exclusive logic of the input frame data X (t) and the frame data X (t-1) at the previous time t _ 1 held in the logic array 10. Calculate the sum.
  • the bit line driver 20 sequentially outputs the input frame data X (t) to the logic array 10 in units of rows.
  • the address decoder 30 selects the i-th row word circuit WC i and executes the arithmetic processing. Further, the word circuit WC selected by the address decoder 30 executes arithmetic processing and writes the input frame data X (t) into the memory in preparation for the arithmetic processing at the next time t + 1.
  • the sense amplifier 40 outputs the differential data D (t) obtained by the arithmetic processing for each word circuit WC in units of rows.
  • FIG. 2 is a diagram schematically showing the configuration of the computation cell CC and the contents of the computation processing.
  • the calculation cell CC includes calculation means 12 for executing calculation processing and storage means 14 functioning as a memory.
  • Input data X i j (t) is input to the calculation cell CC i j in the j-th column.
  • the arithmetic means 1 2 reads the data stored in the storage means 1 4, that is, the input data X ij (t-1) at the previous time t _ 1 and is exclusive of the input data X ij (t) Calculate the logical sum.
  • the input data X i j (t) is written almost simultaneously with the arithmetic processing.
  • FIG. 3 is a detailed circuit diagram of the arithmetic processing unit 100 in FIG. Figure 3 shows only the components in the jth column.
  • the operation cells CC are arranged in a matrix of i rows and j columns.
  • the bit line driver B LD and the sense amplifier SA are arranged for each column of the matrix. That is, the bit line driver 20 in FIG. 1 includes bit line drivers BLD 1 to n provided for each column, and the address decoder 30 in FIG. 1 includes sense amplifiers SA 1 to SA provided for each column. Contains n.
  • n pairs of first bit lines BL 1 and second bit lines BL 2 are laid for each column of the matrix, and m scanning lines SL are laid for each row of the matrix.
  • the Arithmetic cell CC is arranged at the intersection of scan line S and n sets of bit lines.
  • the computation cell CC includes a ferroelectric capacitor Cs, a first switch SW1, and a second switch SW2.
  • the ferroelectric capacitor C s has a first terminal 21 and a second terminal 22, and functions as a non-volatile memory.
  • the bit line driver B LD j in the j-th column switches the voltage applied to the first terminal 21 and the second terminal 22 of the ferroelectric capacitor Cs according to the input data X j (t). In this embodiment, the bit line driver BLD depends on the input data X j (t).
  • the direction of the voltage applied to the ferroelectric capacitor C s is switched.
  • the direction of the voltage applied to the second terminal 22 as a high potential is positive.
  • a voltage application method by the bit line driver B LD will be described later.
  • the first switch SW1 whose on-off is controlled by the i-th scanning line SL i.
  • the second terminal 22 of the ferroelectric capacitor Cs is connected to the second bit line BL 2 of the j-th column via the second switch SW2 whose on / off is controlled by the scanning line SL i of the i-th row. connected to j.
  • the sense amplifier SA j in the j-th column and the ferroelectric capacitor C s arranged in the j-th column are connected via the first bit line BL 1 j and the second bit line BL2 j.
  • the input terminal 41 of the sense amplifier SA j is connected to the first bit line BL 1 j via the first output switch S Wo 1 and connected to the second bit line BL2 j via the second output switch SWo 2. .
  • the sense amplifier SA j in the j-th column selectively turns on and off the first output switch SWo1 and the second output switch SWo2, thereby enabling the first terminal 21 and the second terminal of the ferroelectric capacitor Cs. Outputs the operation result corresponding to the voltage appearing at either terminal 22.
  • FIGS. 4A and 4B are circuit diagrams showing states of the bit line driver BLD and the sense amplifier SA during the arithmetic processing.
  • ferroelectric capacitor Cs functions as a memory as described above.
  • the bit line driver B LD is driven through the first bit line BL 1 when the input data X j (t) is at the first level (low level).
  • a pulse signal is applied to the first terminal 21 of the dielectric capacitor Cs, and the second bit line BL2 is set to high impedance.
  • the ferroelectric capacitor Cs has a negative potential so that the first terminal 21 is at a higher potential than the second terminal 22, that is, is negative.
  • a voltage of a predetermined level is applied in the direction of.
  • FIG. 5 is a diagram showing the hysteresis of the ferroelectric capacitor Cs.
  • the bit line driver B LD is connected to the ferroelectric capacitor C via the second bit line BL 2 when the input data X j (t) is at the second level (high level).
  • a pulse signal is applied to the second terminal 22 of s, and the first bit line BL 1 is set to high impedance.
  • the ferroelectric capacitor C s is positive so that the second terminal 22 is at a high potential with respect to the first terminal 21.
  • a predetermined level of voltage is applied in the direction.
  • FIG. 6 shows a truth table of arithmetic processing by the arithmetic processing unit 100 according to the embodiment.
  • the output data OUT and the data S stored in the memory match.
  • the output data OUT is the inverted data S stored in the memory. That is, the output data OUT is an exclusive OR of the input data X and the data S stored in the memory.
  • FIG. 7 is a time chart of arithmetic processing by the arithmetic processing unit 100 according to the embodiment.
  • data X (0) is input and written to the memory, that is, the ferroelectric capacitor Cs.
  • data X (1) is input at time t 1.
  • This data X (1) is exclusive ORed with the data X (0) input at time t 0 almost simultaneously with the writing to the memory.
  • Output from the sense amplifier SA Next, at time t2, data X (2) is input and written to the memory, and at the same time, an exclusive OR with data X (1) is calculated.
  • the arithmetic processing unit 100 by switching the voltage applied to the ferroelectric capacitor Cs according to the input data X (t), Desired arithmetic processing can be executed.
  • Desired arithmetic processing can be executed.
  • one of the operands S (X (t 1 1)) can be operated in the state stored in the memory, the reading process can be omitted and the processing capacity can be improved. it can.
  • bit line driver 20 can calculate an exclusive OR by switching the direction of the voltage applied to the strong dielectric capacitor C s according to the input data X (t). it can.
  • the bit line driver BLD may switch the voltage amplitude in addition to the direction of the voltage applied to the ferroelectric capacitor Cs according to the input data X (t) and the content of the logical operation. .
  • a pulse with a very large amplitude is applied, a large charge ⁇ Q is transferred to the capacitor C b regardless of the value of the data S stored in the memory, so the output data OUT is high.
  • Level ( 1).
  • the present invention is not limited to this, and the operation cells CC may be arranged in a line.
  • the arithmetic cell CC may be used alone as an arithmetic processing circuit.
  • An application example of the arithmetic processing unit 100 according to the embodiment is limited to image processing. It can be used for a wide range of operations such as encryption processing.
  • the present invention can be used in digital arithmetic processing technology.

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Abstract

　演算処理装置１００は、入力データＸ（ｔ）と、メモリに記憶されているデータＸ（ｔ－１）の論理演算を実行する。強誘電体キャパシタＣｓは、第１端子２１、第２端子２２を有し、メモリとして機能する。ビットラインドライバＢＬＤｊは、入力データＸ（ｔ）に応じて、強誘電体キャパシタＣｓの第１端子２１および第２端子２２に印加する電圧を切り替える。センスアンプＳＡｊは、強誘電体キャパシタＣｓの第１端子２１、第２端子２２のいずれかに現れる電圧に応じた演算結果を出力する。たとえば、ビットラインドライバＢＬＤｊは、入力データＸ（ｔ）に応じて、強誘電体キャパシタＣｓに印加する電圧の向きを切り換える。

Description

明 細 書
強誘電体キャパシタを用いた演算処理回路および演算方法
技術分野
[0001] 本発明は、 デジタルデータの論理演算を実行する演算処理回路および演算 方法に関する。
背景技術
[0002] 近年の電子機器は、 高速な演算を実行するための CPU (Central Process ing Unit) や、 DSP (Digital Signal Processor) などのデジタル演算処 理回路と、 演算処理回路から得られたデータを記憶するためのメモリを備え て構成されるのが一般的となっている。 電子機器の高機能化にともない、 演 算処理回路およびメモリによって扱うデータ量は増大の一途をたどっている
[0003] 一般的な CPUや DSPによる演算処理では、 被演算子をメモリから読み 出す処理と、 メモリに対して次の演算処理に使用される被演算子を書き込む 処理が順次行われる。 その結果、 こうした演算処理回路においては、 メモリ ァクセスが、 演算処理におけるボトルネックとなっている。
[0004] こうした中、 本出願人は、 強誘電体キャパシタなどを利用して、 演算処理 回路と、 メモリの機能を併せ持つ論理演算処理回路を構成する技術を開発し た （たとえば特許文献 1、 2参照） 。 この技術によれば、 演算処理とメモリ の書き込みとを同時に実行することができるため、 演算処理能力を改善する ことができる。
[0005] 特許文献 1 ：特開 2004 _ 35567 1号公報
特許文献 2：特開 2004 _ 264896号公報
発明の開示
発明が解決しょうとする課題
[0006] 本発明は、 かかる状況に鑑みてなされたものであり、 その包括的な目的は 、 強誘電体キャパシタを利用した演算処理回路の演算能力のさらなる改善に ある。
課題を解決するための手段
[0007] 本発明のある態様は、 入力データと、 メモリに記憶されているデータの論 理演算を実行する演算処理回路に関する。 この演算処理回路は、 第 1、 第 2 端子を有し、 メモリとして機能する強誘電体キャパシタと、 入力データに応 じて、 強誘電体キャパシタの第 1、 第 2端子に印加する電圧を切り替えるド ライバ回路と、 強誘電体キャパシタの第 1、 第 2端子のいずれかに現れる電 圧に応じた演算結果を出力するセンスアンプと、 を備える。
[0008] この態様によると、 入力データに応じて、 強誘電体キャパシタに対して印 加する電圧を切リ換えることにより、 所望の演算処理を実行することができ る。 また、 被演算子の一方は、 メモリに記憶された状態で演算が可能となる ため、 読み出し処理を省略することができ、 演算処理能力を向上することが できる。
[0009] ドライバ回路は、 入力データに応じて、 強誘電体キャパシタに印加する電 圧の向きを切リ換えてもよい。
[0010] また、 ドライバ回路は、 入力データが第 1 レベルのとき、 強誘電体キャパ シタの第 1端子が第 2端子に対して高電位となるように所定レベルの電圧を 印加し、 入力データが第 1 レベルと異なる第 2レベルのとき、 強誘電体キヤ パシタの第 2端子が第 1端子に対して高電位となるように所定レベルの電圧 を印加してもよい。
強誘電体キャパシタに印加する電圧レベルを一定とすることにより、 入力 データと、 メモリに記憶されていたデータとの排他的論理和を演算すること ができる。
[0011 ] ドライバ回路は、 入力データが第 1 レベルのとき、 強誘電体キャパシタの 第 1端子にパルス信号を印加し、 入力データが第 2レベルのとき、 強誘電体 キャパシタの第 2端子にパルス信号を印加してもよい。
この場合、 強誘電体キャパシタに印加する電圧の向きを、 好適に切り換え ることができる。 [0012] センスアンプは、 入力データが第 1 レベルのとき、 強誘電体キャパシタの 第 2端子に現れる電圧に応じた演算結果を出力し、 入力データが第 2レベル のとき、 強誘電体キャパシタの第 1端子に現れる電圧に応じた演算結果を出 力してもよい。
この場合、 強誘電体キャパシタに対するデータ書き込みとほぼ同時に、 セ ンスアンプから、 演算処理結果を出力することができる。
[0013] ドライバ回路およびセンスアンプは、 強誘電体キャパシタに対して、 破壊 読み出しを行ってもよい。
[0014] ドライバ回路は、 入力データおよび演算内容に応じて、 強誘電体キャパシ タに印加する電圧の向きおよび振幅を切り換えてもよい。 強誘電体キャパシ タに印加する電圧の向きおよび振幅の組み合わせにより、 論理和演算、 排他 的論理和演算など、 所望の演算内容を実行することができる。
[0015] 本発明の別の態様は、 マルチビットを同時に演算処理する回路に関する。
この態様において、 強誘電体キャパシタは、 m行 n列 （m、 nは自然数） のマトリクス状に配置されてもよい。 また、 n個のドライバ回路および n個 のセンスアンプは、 列ごとに配置されてもよい。 演算処理回路は、 列ごとに 敷設された n組の第 1、 第 2ビットラインと、 行ごとに敷設された m本の走 査線と、 m本の走査線を順次選択するァドレスデコーダをさらに備えてもよ い。 i行』列目 （ jは、 自然数） の強誘電体キャパシタの第 1、 第 2端 子は、 i行目の走査線によってオンオフが制御されるスィッチ素子を介して 、 j列目の第 1、 第 2ビットラインに接続されてもよい。 j列目のドライバ 回路は、 j列目の第 1、 第 2ビットラインを介して、 強誘電体キャパシタの 第 1、 第 2端子に電圧を印加してもよい。
[0016] この態様によれば、 従来のメモリ回路技術を、 本発明に係る演算処理技術 に応用することにより、 多ビットの演算を同時に実行するとともに、 メモリ に書き込むことができる。
[0017] j列目のセンスアンプは、 第 1ビットラインと第 1出力スィッチを介して 接続され、 第 2ビットラインと、 第 2出力スィッチを介して接続されてもよ い。
[0018] 上述の演算処理回路は、 ひとつの半導体基板上に一体集積化されてもよい
。 「一体集積化」 とは、 回路の構成要素のすべてが半導体基板上に形成され る場合や、 回路の主要構成要素が一体集積化される場合が含まれ、 回路定数 の調節用に、 一部の抵抗やキャパシタなどが半導体基板の外部に設けられて いてもよい。 演算処理回路をメモリとともに 1つの L S Iとして集積化する ことにより、 回路面積を削減することができる。
[0019] 本発明の別の態様は、 演算方法である。 この方法は、 第 1、 第 2端子を有 し、 メモリとして機能する強誘電体キャパシタに記憶されているデータと、 入力データとの論理演算を実行する方法に関する。 この方法は、 入力データ に応じて、 強誘電体キャパシタの第 1、 第 2端子に印加する電圧を設定し、 設定された電圧を強誘電体キャパシタに印加する演算ステップと、 強誘電体 キャパシタの第 1、 第 2端子のいずれかに現れる電圧に応じた演算結果を出 力する読み出しステップと、 を含む。 演算ステップと、 読み出しステップと を略同時に実行してもよい。
[0020] この態様によると、 入力データに応じて、 強誘電体キャパシタに対して印 加する電圧を切リ換えることにより、 所望の演算処理を実行することができ る。 また、 被演算子の一方は、 メモリに記憶された状態で演算が可能となる ため、 読み出し処理を省略することができ、 演算処理能力を向上することが できる。
[0021 ] 演算ステップにおいて、 入力データが第 1 レベルのとき、 強誘電体キャパ シタの第 1端子側が高電位となるように所定レベルの電圧を印加し、 入力デ 一タが第 1 レベルと異なる第 2レベルのとき、 強誘電体キャパシタの第 2端 子側が高電位となるように所定レベルの電圧を印加してもよい。
この場合、 排他的論理和を演算し、 入力データを強誘電体キャパシタに書 き込むことができる。
[0022] なお、 以上の構成要素の任意の組合せや本発明の構成要素や表現を、 方法 、 装置、 システムなどの間で相互に置換したものもまた、 本発明の態様とし て有効である。
発明の効果
[0023] 本発明に係る演算処理回路によれば、 メモリアクセス時間を短縮し、 演算 処理能力を向上することができる。
図面の簡単な説明
[0024] [図 1 ]実施の形態に係る演算処理装置の構成を示すブロック図である。
[図 2]演算セルの構成および演算処理の内容を模式的に示す図である。
[図 3]図 1の演算処理装置の詳細な回路図である。
[図 4]図 4 ( a ) 、 ( b ) は、 演算処理中のビットラインドライバおよびセン スアンプの状態を示す回路図である。
[図 5]強誘電体キャパシタのヒステリシスを示す図である。
[図 6]実施の形態に係る演算処理装置による演算処理の真理値表を示す図であ る。
[図 7]実施の形態に係る演算処理装置 1 0 0による演算処理のタイムチヤ一卜 である。
発明を実施するための最良の形態
[0025] 以下、 本発明を好適な実施の形態をもとに図面を参照しながら説明する。
各図面に示される同一または同等の構成要素、 部材、 処理には、 同一の符号 を付するものとし、 適宜重複した説明は省略する。 また、 実施の形態は、 発 明を限定するものではなく例示であって、 実施の形態に記述されるすべての 特徴やその組み合わせは、 必ずしも発明の本質的なものであるとは限らない 本明細書において、 「部材 Aと部材 Bが接続」 された状態とは、 部材 Aと 部材 Bが物理的に直接的に接続される場合や、 部材 Aと部材 Bが、 電気的な 接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含 む。
同様に、 「部材 Aと部材 Bの間に部材 Cが設けられた状態」 とは、 部材 A と部材〇、 あるいは部材 Bと部材 Cが直接的に接続される場合のほか、 電気 的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合 も含む。
[0026] 図 1は、 実施の形態に係る演算処理装置 1 0 0の構成を示すプロック図で ある。 はじめに、 この演算処理装置 1 0 0の概要を述べる。 演算処理装置 1
0 0は、 m行 n列 （m、 nは自然数） のマトリクス状に配置された複数の演 算セル C Cを備える。 各演算セル C Cは、 演算処理機能と、 メモリ機能を備 えるものであり、 入力されたデータと、 メモリに記憶されたデータの論理演 算を実行する。 この演算処理装置 1 0 0は、 m行 n列の画素を含む画像デー タなどの演算処理に好適に利用することができる。 演算処理装置 1 0 0は、 ひとつの半導体基板上に一体集積化するのが好ましい。
[0027] 通常、 画像処理においては、 データ量を削減するために、 隣り合うフレー ムデータの差分に着目して演算処理を行う場合が多い。 そこで、 本実施の形 態では、 時間的に連続した画像フレームデータのうち、 ある時刻 tにおける フレームデータ X ( t ) と、 その前の時刻 t _ 1におけるフレームデータ X ( t - 1 ) との差分を、 画素ごとの排他的論理和 （E X O R) として演算す る場合について説明する。
[0028] 以下、 演算処理装置 1 0 0の構成について説明する。 演算処理装置 1 0 0 は、 ロジックアレイ 1 0、 ビットラインドライバ 2 0、 アドレスデコーダ 3 0、 センスアンプ 4 0を備える。
[0029] ロジックアレイ 1 0は、 マトリクスの行ごとに設けられた m個のワード回 路 WC 1〜W C mを含んで構成される。 それぞれのヮード回路 WC 1〜WC mは、 マトリクスの列に対応付けられる n個の演算セル C Cを含んで構成さ れる。 このような構成によって、 演算セル C Cは、 m行 n列のマトリクス状 に配置される。 各演算セル C Cを区別するために、 必要に応じて、 i行 j列 目の演算セルには、 符号 C C i jを付す。 各演算セル C Cは、 演算処理の対 象となるフレームデータの画素に対応付けられる。
[0030] ロジックアレイ 1 0の演算セル C Cは、 後述するように、 メモリ機能を備 えている。 すなわち、 ロジックアレイ 1 0は、 時刻 tにおいて、 ひとつ前の 時刻 t _ 1におけるフレームデータ X (t - 1 ) を保持している。 各画素に 着目すれば、 演算セル CCは、 時刻 tにおいて、 時刻 t - 1における画素デ ータを保持することになる。
[0031] 演算処理装置 1 00には、 時刻 tに、 入力データとしてフレームデータ X
(t) が入力される。 演算処理装置 1 00は、 入力されたフレームデータ X (t) と、 ロジックアレイ 1 0に保持されていた 1つ前の時刻 t _ 1におけ るフレームデータ X (t - 1 ) の排他的論理和を演算する。
[0032] ビットラインドライバ 20は、 入力されたフレームデータ X (t) を、 行 単位で順次、 ロジックアレイ 1 0に対して出力する。 ロジックアレイ 1 0か ら出力されるワード単位のデータが、 i行目のデータであるとき、 アドレス デコーダ 30は i行目のワード回路 WC iを選択して演算処理を実行する。 また、 アドレスデコーダ 30により選択されたワード回路 WCは、 演算処理 を実行するとともに、 入力されたフレームデータ X (t) を、 次の時刻 t + 1における演算処理に備えて、 メモリに書き込む。
[0033] センスアンプ 40は、 ワード回路 WCごとの演算処理により得られた差分 データ D (t) を、 行単位で出力する。
[0034] ここで、 上述の処理を実行する際の演算セル CCの動作に着目する。 図 2 は、 演算セル CCの構成および演算処理の内容を模式的に示す図である。 演 算セル CCは、 演算処理を実行する演算手段 1 2と、 メモリとして機能する 記憶手段 1 4を含んでいる。 j列目の演算セル CC i jには、 入力データ X i j (t) が入力される。 演算手段 1 2は、 記憶手段 1 4に記憶されていた データ、 すなわち 1つ前の時刻 t _ 1における入力データ X i j (t - 1 ) を読み出し、 入力データ X i j (t) との排他的論理和を演算する。 記憶手 段 1 4には、 入力データ X i j (t) が演算処理とほぼ同時に書き込まれる
[0035] 図 3は、 図 1の演算処理装置 1 00の詳細な回路図である。 図 3には、 j 列目の構成要素のみが示されている。 上述のように、 演算セル CCは、 i行 j列のマトリクス状に配置されている。 [0036] ビットラインドライバ B LDおよびセンスアンプ S Aは、 マトリクスの列 ごとに配置される。 すなわち、 図 1のビットラインドライバ 20は、 列ごと に設けられたビットラインドライバ BLD 1〜nを含んでおり、 図 1のアド レスデコーダ 30は、 列ごとに設けられたセンスアンプ S A 1〜S A nを含 んでいる。
[0037] 図 3に示すように、 マトリクスの列ごとに n組の第 1ビットライン B L 1 、 第 2ビットライン B L 2が敷設され、 マトリクスの行ごとに、 m本の走査 線 S Lが敷設される。 演算セル CCは、 走査線 Sしと、 n組のビットライン の交点に配置される。
[0038] 演算セル CCは、 強誘電体キャパシタ Cs、 第 1スィッチ SW1、 第 2ス ィツチ SW2を含んで構成される。
[0039] 強誘電体キャパシタ C sは、 第 1端子 21、 第 2端子 22を有し、 不揮発 性のメモリとして機能する。 j列目のビットラインドライバ B LD jは、 入 力データ X j (t) に応じて、 強誘電体キャパシタ Csの第 1端子 21、 第 2端子 22に印加する電圧を切り換える。 本実施の形態において、 ビットラ インドライバ BLDは、 入力データ X j (t) に応じて、
強誘電体キャパシタ C sに印加する電圧の向きを切リ換える。 本実施の形態 において、 第 2端子 22が高電位として印加される電圧の向きを正とする。 ビットラインドライバ B LDによる電圧の印加方法については後述する。
[0040] i行目の演算セル CC i jに含まれる強誘電体キャパシタ Csの第 1端子
21は、 i行目の走査線 S L iによってオンオフが制御される第 1スィッチ SW1を介して j列目の第 1ビットライン B L 1 jに接続される。 また、 こ の強誘電体キャパシタ Csの第 2端子 22は、 i行目の走査線 S L iによつ てオンオフが制御される第 2スィッチ SW2を介して j列目の第 2ビットラ イン B L 2 jに接続される。 i行目の第 1スィッチ SW1、 第 2スィッチ S W2が、 アドレスデコーダ 30によって選択されオンになると、 その行の演 算セル C Cがアクティブとなり、 演算処理およびメモリアクセスが可能とな る。 [0041] j列目のセンスアンプ SA jと j列目に配置される強誘電体キャパシタ C sとは、 第 1ビットライン BL 1 j、 第 2ビットライン BL2 jを介して接 続される。 センスアンプ S A jの入力端子 41は、 第 1出力スィッチ S Wo 1を介して第 1ビットライン B L 1 jと接続され、 第 2出力スィッチ SWo 2を介して第 2ビットライン BL2 jと接続される。
[0042] j列目のセンスアンプ S A jは、 第 1出力スィッチ SWo 1、 第 2出カス イッチ SWo 2を選択的にオンオフすることにより、 強誘電体キャパシタ C sの第 1端子 21、 第 2端子 22のいずれかに現れる電圧に応じた演算結果 を出力する。
[0043] 以上のように構成された演算処理装置 1 00の演算処理およびメモリァク セスについて説明する。 図 4 (a) 、 (b) は、 演算処理中のビットライン ドライバ BLDおよびセンスアンプ SAの状態を示す回路図である。 図 4 ( a) は、 入力データ X (t) が第 1 レベル （ローレベル =0) の場合の動作 に、 図 4 (b) は、 入力データ X ( t ) が第 2レベル （ハイレベル = 1 ) の 場合の動作にそれぞれ対応している。
[0044] ここで、 強誘電体キャパシタ Csは上述のようにメモリとして機能する。
メモリに記憶されたデータ S (=X j (t _ 1 ) ) は、 第 1端子 21と第 2 端子 22の電位の高低に対応付けられ、 第 1端子 21側が高電位の状態が第 1 レベル （=ローレベル 0) に対応し、 第 2端子 22側が高電位の状態が第 2レベル （=ハイレベル 1 ) に対応する。
[0045] 図 4 (a) に示すように、 ビットラインドライバ B LDは、 入力データ X j (t) が第 1 レベル （ローレベル） のとき、 第 1ビットライン BL 1を介 して、 強誘電体キャパシタ Csの第 1端子 21にパルス信号を印加するとと もに、 第 2ビットライン BL 2をハイインピーダンスとする。 その結果、 入 力データ X j (t) がローレベル （=0) のとき、 強誘電体キャパシタ Cs には、 第 1端子 21が第 2端子 22に対して高電位となるように、 すなわち 負の向きに所定レベルの電圧が印加される。
[0046] 強誘電体キャパシタ C sの第 1端子 21にパルスが印加されると、 それに 応じて、 第 2端子 22からキャパシタ Cbに向かって電荷 AQが移動し、 第 2端子 22の電位が変化する。 センスアンプ SAは、 入力データ X j (t) が第 1 レベル （ローレベル） のとき、 第 2出力スィッチ SWo 2をオンし、 強誘電体キャパシタ Csの第 2端子 22に現れる電圧を出力する。
[0047] 本実施の形態において、 ビットラインドライバ B LDおよびセンスアンプ SAは、 破壊読み出しを行う。 図 5は、 強誘電体キャパシタ Csのヒステリ シスを示す図である。 第 1ビットライン B L 1にパルス信号を印加すると、 強誘電体キャパシタ Csには負方向に電圧が印加される。 このとき、 メモリ に記憶されたデータ Sがローレベル （S = 0) であった場合、 第 2端子 22 からキャパシタ Cbには、 少量の電荷 AQSが転送される。 このときのセン スアンプ SAの出力は、 少量の電荷 AQSに対応してローレベル （=0) と なる。
[0048] 逆に、 メモリに記憶されたデータ Sがハイレベル （S= 1 ) であった場合 、 第 1ビットライン B L 1にパルス信号を印加すると、 キャパシタ Cbに多 くの電荷 AQ Lが転送され、 センスアンプ S Aの出力はハイレベル （= 1 ) となる。
[0049] 次に、 入力データ X j ( t ) が第 2レベル （ハイレベル） の場合について 説明する。 ビットラインドライバ B LDは、 図 4 (b) に示すように、 入力 データ X j ( t ) が第 2レベル （ハイレベル） のとき、 第 2ビットライン B L 2を介して、 強誘電体キャパシタ C sの第 2端子 22にパルス信号を印加 するとともに、 第 1ビットライン BL 1をハイインピーダンスとする。 その 結果、 入力データ X j (t) がハイレベル （= 1 ) のとき、 強誘電体キャパ シタ C sには、 第 2端子 22が第 1端子 21に対して高電位となるように、 正方向に所定レベルの電圧が印加される。
[0050] 強誘電体キャパシタ Csの第 2端子 22にパルスが印加されると、 それに 応じて、 第 1端子 21からキャパシタ Cbに向かって電荷 AQが移動し、 第 1端子 21の電位が変化する。 センスアンプ S Aは、 入力データ X j (t) が第 2レベル （ハイレベル） のとき、 第 1出力スィッチ SWo 1をオンし、 強誘電体キャパシタ C sの第 1端子 21に現れる電圧を出力する。
[0051] 図 5に示すように、 メモリに記憶されたデータ Sがローレベル （S = 0) であった場合、 強誘電体キャパシタ Csに正方向の電圧を印加すると、 第 1 端子 21からキャパシタ Cbに多くの電荷 AQLが転送される。 このとき、 センスアンプ S Aの出力 OU Tは、 電荷量 AQ Lに対応してハイレベル （= 1 ) となる。
[0052] 逆に、 メモリに記憶されたデータ Sがハイレベル （S= 1 ) であった場合 、 第 2ビットライン B L 2にパルス信号を印加すると、 キャパシタ Cbには 少量の電荷 AQSが転送され、 センスアンプ S Aの出力はローレベル （=0 ) となる。
[0053] 図 6は、 実施の形態に係る演算処理装置 1 00による演算処理の真理値表 を示す。 入力データがローレベルのとき （X = 0) 、 出力データ OUTと、 メモリに記憶されていたデータ Sは、 一致する。 また、 入力データがハイレ ベルのとき （X= 1 ) 、 出力データ OUTは、 メモリに記憶されていたデー タ Sを反転したものとなる。 すなわち、 出力データ OUTは、 入力データ X と、 メモリに記憶されていたデータ Sとの排他的論理和となる。
[0054] 演算処理の結果、 メモリに書き込まれるデータ S' について検討する。 第
1ビットライン BL 1にパルス信号を印加すると、 第 1端子 21側が高電位 の状態が記憶されるため、 もともと記憶されていたデータ Sの論理値によら ず、 新たなデータ S' として、 ローレベル （=0) が記憶される。 逆に、 第 2ビットライン BL 2にパルス信号を印加すると、 新たなデータ S' として ハイレベル （= 1 ) が記憶される。 すなわち、 強誘電体キャパシタ Csには 、 新たなデータ S' として入力データ Xがそのまま記憶されることになる。
[0055] 図 7は、 実施の形態に係る演算処理装置 1 00による演算処理のタイムチ ヤー卜である。 時刻 t Oに、 データ X (0) が入力され、 メモリ、 すなわち 強誘電体キャパシタ Csに書き込まれる。 次いで、 時刻 t 1に、 データ X ( 1 ) が入力される。 このデータ X (1 ) は、 メモリに書き込まれるのとほぼ 同時に、 時刻 t 0に入力されたデータ X (0) との排他的論理和が演算され 、 センスアンプ S Aから出力される。 次いで時刻 t 2に、 データ X (2) が 入力され、 メモリに書き込まれるのとほぼ同時に、 データ X (1 ) との排他 的論理和が演算される。
[0056] このように、 本実施の形態に係る演算処理装置 1 00によれば、 入力デー タ X (t) に応じて、 強誘電体キャパシタ Csに対して印加する電圧を切り 換えることにより、 所望の演算処理を実行することができる。 また、 被演算 子の一方 S (X (t一 1 ) ) は、 メモリに記憶された状態で演算が可能とな るため、 読み出し処理を省略することができ、 演算処理能力を向上すること ができる。
[0057] また、 ビットラインドライバ 20は、 入力データ X (t) に応じて、 強誘 電体キャパシタ C sに印加する電圧の向きを切リ換えることにより、 排他的 論理和を演算することができる。
[0058] 上記実施の形態は例示であり、 それらの各構成要素や各処理プロセスの組 合せにいろいろな変形例が可能なこと、 またそうした変形例も本発明の範囲 にあることは当業者に理解されるところである。
[0059] たとえば、 ビットラインドライバ BLDは、 入力データ X (t) および論 理演算の内容に応じて、 強誘電体キャパシタ Csに印加する電圧の向きに加 えて、 その電圧振幅を切り換えてもよい。 たとえば、 振幅が非常に大きいパ ルスを印加した場合、 メモリに記憶されていたデータ Sの値によらずに、 大 きな電荷 Δ Qがキャパシタ C bに転送されるため、 出力データ OUTはハイ レベル （= 1 ) となる。 これを利用することにより、 実施の形態で説明した 排他的論理和の他、 論理和 （OR) などの他の演算処理を実現することが可 能となる。
[0060] 実施の形態では、 強誘電体キャパシタをマ卜リクス状に配置する場合につ いて説明したが、 本発明はこれに限定されず、 演算セル CCを一列に配置し てもよいし、 あるいは演算セル CCを単独で演算処理回路として利用しても よい。
[0061] 実施の形態に係る演算処理装置 1 00の応用例は、 画像処理に限定される ものではなく、 暗号化処理ど、 広く演算処理を実行する用途に用いることが できる。
[0062] 実施の形態にもとづき、 本発明を説明したが、 実施の形態は、 本発明の原 理、 応用を示しているにすぎず、 実施の形態には、 請求の範囲に規定された 本発明の思想を離脱しない範囲において、 多くの変形例や配置の変更が可能 である。
産業上の利用可能性
[0063] 本発明は、 デジタル演算処理技術に利用できる。

Claims

請求の範囲
[1 ] 入力データと、 メモリに記憶されているデータの論理演算を実行する演算 処理回路であって、
第 1、 第 2端子を有し、 前記メモリとして機能する強誘電体キャパシタと 前記入力データに応じて、 前記強誘電体キャパシタの前記第 1、 第 2端子 に印加する電圧を切り替えるドライバ回路と、
前記強誘電体キャパシタの前記第 1、 第 2端子のいずれかに現れる電圧に 応じた演算結果を出力するセンスアンプと、
を備えることを特徴とする演算処理回路。
[2] 前記ドライバ回路は、 前記入力データに応じて、 前記強誘電体キャパシタ に印加する電圧の向きを切り換えることを特徴とする請求項 1に記載の演算 処理回路。
[3] 前記ドライバ回路は、
前記入力データが第 1 レベルのとき、 前記強誘電体キャパシタの前記第 1 端子が前記第 2端子に対して高電位となるように所定レベルの電圧を印加し 前記入力データが前記第 1 レベルと異なる第 2レベルのとき、 前記強誘電 体キャパシタの前記第 2端子が前記第 1端子に対して高電位となるように前 記所定レベルの電圧を印加することを特徴とする請求項 2に記載の演算処理 回路。
[4] 前記ドライバ回路は、
前記入力データが第 1 レベルのとき、 前記強誘電体キャパシタの第 1端子 にパルス信号を印加し、
前記入力データが第 2レベルのとき、 前記強誘電体キャパシタの第 2端子 にパルス信号を印加することを特徴とする請求項 3に記載の演算処理回路。
[5] 前記センスアンプは、
前記入力データが第 1 レベルのとき、 前記強誘電体キャパシタの第 2端子 に現れる電圧に応じた演算結果を出力し、
前記入力データが第 2レベルのとき、 前記強誘電体キャパシタの第 1端子 に現れる電圧に応じた演算結果を出力することを特徴とする請求項 3または 4に記載の演算処理回路。
[6] 前記ドライバ回路および前記センスアンプは、 前記強誘電体キャパシタに 対して、 破壊読み出しを行うことを特徴とする請求項 1から 3のいずれかに 記載の演算処理回路。
[7] 前記ドライバ回路は、 前記入力データおよび演算内容に応じて、 前記強誘 電体キャパシタに印加する電圧の向きおよび振幅を切リ換えることを特徴と する請求項 1に記載の演算処理回路。
[8] 前記強誘電体キャパシタが、 m行 n列 （m、 nは自然数） のマトリクス状 に配置され、 n個の前記ドライバ回路および n個の前記センスアンプが列ご とに配置されており、
列ごとに敷設された n組の第 1、 第 2ビットラインと、
行ごとに敷設された m本の走査線と、
前記 m本の走査線を順次選択するァドレスデコーダをさらに備え、 i行』列目 （ jは、 自然数） の前記強誘電体キャパシタの第 1、 第 2 端子は、 i行目の走査線によってオンオフが制御されるスィッチ素子を介し て、 j列目の第 1、 第 2ビットラインに接続され、
j列目の前記ドライバ回路は、 j列目の前記第 1、 第 2ビットラインを介 して、 前記強誘電体キャパシタの前記第 1、 第 2端子に電圧を印加すること を特徴とする請求項 1から 7のいずれかに記載の演算処理回路。
[9] j列目の前記センスアンプは、
前記第 1ビットラインと第 1出力スィッチを介して接続され、 前記第 2ビ ットラインと、 第 2出力スィッチを介して接続されることを特徴とする請求 項 8に記載の演算処理回路。
[10] ひとつの半導体基板上に一体集積化されたことを特徴とする請求項 1から
4のいずれかに記載の演算処理回路。
[11] 第 1、 第 2端子を有し、 メモリとして機能する強誘電体キャパシタに記憶 されているデータと、 入力データとの論理演算を実行する方法であって、 前記入力データに応じて、 前記強誘電体キャパシタの前記第 1、 第 2端子 に印加する電圧を設定し、 設定された電圧を前記強誘電体キャパシタに印加 する演算ステップと、
前記強誘電体キャパシタの前記第 1、 第 2端子のいずれかに現れる電圧に 応じた演算結果を出力する読み出しステップと、
を含むことを特徴とする演算方法。
[12] 前記演算ステップと、 前記読み出しステップとを略同時に実行することを 特徴とする請求項 1 1に記載の演算方法。
[13] 前記演算ステップにおいて、
前記入力データが第 1 レベルのとき、 前記強誘電体キャパシタの第 1端子 側が高電位となるように所定レベルの電圧を印加し、 前記入力データが前記 第 1 レベルと異なる第 2レベルのとき、 前記強誘電体キャパシタの第 2端子 側が高電位となるように所定レベルの電圧を印加することを特徴とする請求 項 1 1または 1 2に記載の演算方法。
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