JP2020191154A - Ｆｅｒａｍ−ｄｒａｍハイブリッドメモリ - Google Patents

Ｆｅｒａｍ−ｄｒａｍハイブリッドメモリ Download PDF

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Abstract

【課題】強誘電体ランダムアクセスメモリ（FeRAM）アレイとダイナミックランダムアクセスメモリ（DRAM）アレイを含むハイブリッドメモリを提供する。【解決手段】メモリデバイスにおいて、センスコンポーネントを用いて、第１のデジットラインＢＬＤkを第１の電圧にバイアスすること（第１のデジットラインはセンスコンポーネントに結合されている）と、第１のデジットラインを第１の電圧にバイアスした後、第１のメモリセルアレイ４０５−ａから読み出すこと（第１のメモリセルアレイは第１のデジットラインに結合されている）と、第１のデジットラインを第１の電圧にバイアスした後、第１のデジットラインを第２の電圧にバイアスすることと、第１のデジットラインを第２の電圧にバイアスした後、第２のメモリセルアレイ４０５−ｂから読み出すこと（第２のメモリセルアレイは第１のデジットラインに結合されている）と、を含む。【選択図】図４

Description

［関連出願の参照］
本出願の特許請求の範囲は、2016年3月16日出願の「FERAM-DRAMハイブリッドメモリ」という名称のカジガヤによる米国特許出願15/071,961に対して優先権を有する。その特許請求の範囲は、譲受人に譲渡された。
以下は、一般的にメモリデバイス、及びより具体的には、強誘電体ランダムアクセスメモリ（FeRAM）アレイとダイナミックランダムアクセスメモリ（DRAM）アレイを含むハイブリッドメモリに関連している。
メモリデバイスは、コンピュータ、無線通信機器、カメラ、デジタルディスプレイなどの様々な電子機器において、情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって保存される。例えば、バイナリデバイスには２つの状態があり、多くの場合、論理「１」又は論理「０」で表される。他のシステムでは、２つよりも多くの状態が格納されることがある。格納された情報にアクセスするために、電子デバイスは、メモリデバイスの保存状態を読み取り、又は感知することができる。情報を格納するために、電子デバイスは、メモリデバイス内に状態を書き込み、又はプログラムすることができる。
ランダムアクセスメモリ（(RAM)、読出し専用メモリ（ROM）、DRAM、同期ダイナミックRAM（SDRAM）、FeRAM、磁気RAM（MRAM）、抵抗RAM（RRAM）、フラッシュメモリなど、さまざまな種類のメモリデバイスが存在する。メモリデバイスは、揮発性であってよく、又は不揮発性であってもよい。フラッシュメモリなどの不揮発性メモリは、外部電源がない場合でも、長時間データを保存できる。例えば、DRAMなどの揮発性メモリデバイスは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに保存状態が失われることがある。バイナリメモリデバイスは、例えば、充電又は放電されるキャパシタを含むことができる。充電したキャパシタが、リーク電流によって時間の経過とともに放電し、その結果、保存情報が失われることがある。揮発性メモリの或る態様では、より高速な読取り・書込み速度などのパフォーマンス上の利点を提供する一方で、不揮発性の態様は、定期的なリフレッシュ無しでデータを保持する能力などにおいて、有利となる場合がある。
場合によっては、FeRAMは、DRAMと同様の速度及び不揮発性の特性をもって、動作させることができる。しかし、このような場合、FeRAMのメモリセルに用いられる強誘電体キャパシタは、強誘電体キャパシタ内の強誘電体材料の分極と反転が繰り返される結果として疲労が生じ、残留分極の減少を招くことがある。また、書込み動作が連続的に同じ分極方向に行われると、「インプリント」と呼ばれる、メモリセルのヒステリシス特性におけるシフトが、その後のメモリセルのリライト特性の劣化を招くことがある。従って、FeRAMは、DRAMと比較して、その寿命期間において、より少ない読取り・書込み動作回数しかサポートしないことがある。
一方、FeRAMの強誘電体キャパシタは、残留分極成分による強誘電特性と、通常のキャパシタ成分による常誘電特性とが組み合わされた特性を有しており、この常誘電特性のみを用いることによって、分極反転を行うことなく、FeRAMをDRAMと同様に動作することができる。
本発明の方法は、センスコンポーネントを用いて、第１のデジットラインを第１の電圧にバイアスすることであって、前記第１のデジットラインは前記センスコンポーネントに結合されている、ことと、前記第１のデジットラインを前記第１の電圧にバイアスした後、第１のメモリセルアレイから読み出すことであって、前記第１のメモリセルアレイは前記第１のデジットラインに結合されている、ことと、前記第１のデジットラインを前記第１の電圧にバイアスした後、前記第１のデジットラインを第２の電圧にバイアスすることと、前記第１のデジットラインを前記第２の電圧にバイアスした後、第２のメモリセルアレイから読み出すことであって、前記第２のメモリセルアレイは前記第１のデジットラインに結合されている、ことと、を含む。
開示の実施形態について、以下の図を参照して説明する。
種々の実施形態による、メモリデバイスを例示したものである。 種々の実施形態による、メモリデバイスの一事例を示す。 種々の実施形態による、メモリデバイスのブロック図を示す。 種々の実施形態による、ハイブリッドメモリを含む装置の第１の例を示す。 種々の実施形態による、ハイブリッドメモリを含む装置の第２の例を示す。 種々の実施形態による、センスアンプの第１の例を示す。 種々の実施形態による、図５を参照して示される第２のメモリセルアレイでの、第２のメモリセルアレイがFeRAM動作用に構成されている場合であって且つ第１のセンスアンプが図６を参照して示されるように構成されている場合における、読出し及びリライト動作で使用する波形の例を示す。 種々の実施形態による、図５を参照して示される第２のメモリセルアレイでの、第２のメモリセルアレイがFeRAM動作用に構成されている場合における、ヒステリシス特性と読出し及びリライト動作の解析例とを示す。 種々の実施形態による、第１のメモリセルアレイ（又は第３のメモリセルアレイ）での、第１のメモリセルアレイがDRAM動作用に構成されている場合であって且つ第１のセンスアンプが図６を参照して示されるように構成されている場合における、読出し及びリライト動作で使用する波形の例を示す。 種々の実施形態による、図５を参照して示される第１のメモリセルアレイでの、第１のメモリセルアレイがDRAM動作用に構成されている場合における、ヒステリシス特性と読出し及びリライト動作の解析例とを示す。 種々の実施形態による、ハイブリッドメモリを含む装置１１００の第３の例を示す。 種々の実施形態による、センスアンプの第２の例を示す。 種々の実施形態による、図１１を参照して示される第２のメモリセルアレイでの、第２のメモリセルアレイがFeRAM動作用に構成されている場合であって且つ第１のセンスアンプが図１２を参照して示されるように構成されている場合における、読出し及びリライト動作で使用する波形の例を示す。 種々の実施形態による、図１１を参照して示される第２のメモリセルアレイでの、第２のメモリセルアレイがFeRAM動作用に構成されている場合における、ヒステリシス特性と読出し及びリライト動作の解析例とを示す。 種々の実施形態による、図５を参照して示される第１のメモリセルアレイでの、第１のメモリセルアレイがDRAM動作用に構成されている場合における、ヒステリシス特性と読出し及びリライト動作の解析例とを示す。 種々の実施形態による、ハイブリッドメモリを含む装置の第４の例を示す。 種々の実施形態による、ハイブリッドメモリを含む装置の第５の例を示す。 種々の実施形態による、ハイブリッドメインメモリを含むシステムの図を示す。 種々の実施形態による、メモリデバイスを動作させる方法１９００を図示したフローチャートを示す。 そして、図２０は、種々の実施形態による、メモリデバイスを動作させる方法２０００を図示したフローチャートを示す。
開示される技術は、複数のメモリセル（例えば、強誘電体メモリセル（ハイブリッドRAM（HRAM）セル）を有するメモリデバイスに関連する。強誘電体メモリセルは、強誘電体膜を有する情報蓄積キャパシタを有する。一実施形態では、ハイブリッドメモリの割り振りにおいて、第１のメモリセルアレイ（例えば、第１のHRAMアレイ）は、（例えばDRAMアレイのように）揮発性モードで動作するように構成されてよく、第２のメモリセルアレイ（例えば第２のHRAMアレイ）は、（例えばFeRAMアレイのように）不揮発性モードで動作するように構成されてよい。DRAMアレイ及びFeRAMアレイのメモリセルは、同じセル構造を有することができる。しかし、DRAMアレイ内のHRAMメモリセルの強誘電体キャパシタのセルプレート電圧は、VSS（又はグランド）に設定することができ、それにより強誘電体の強誘電膜の分極を反転させずに読み書き動作を行うことができる。DRAMアレイのデジットラインは、ページングバッファ内のセンスアンプに結合することができる。FeRAMアレイのデジットラインは、転送ゲートによって、DRAMアレイのデジットラインを通じて、ページングバッファレジスタのセンスアンプに選択的に結合され、FeRAMアレイのメモリセルをセンスアンプに選択的に結合（又は分離）することを可能にする。このようにして、ページングバッファレジスタのセンスアンプが、DRAMアレイ及びFeRAMアレイのメモリセルによって共有されてもよいが、FeRAMアレイのメモリセルは、センスアンプに選択的に結合されていてもよい。
上述のように導入した開示の態様は、メモリデバイスとの関連においてさらに後述する。次に、ハイブリッドメモリの具体例について説明する。開示したこれらの及び他の態様は、構成、動作、及びハイブリッドメモリの使用に関連する装置図、システム図、及びフローチャートを参照して、さらに図示され説明される。
図１は、種々の実施形態による、メモリデバイス１００の一例を示す。メモリデバイス１００には、異なる状態を格納することについてプログラマブルなメモリセル１０５が含まれていてよい。各メモリセル１０５は、論理０及び論理１として示される、２つの状態を格納することについてプログラマブルである。場合によっては、メモリセル１０５が、２つよりも多くのロジック状態を格納するように構成されてもよい。メモリセル１０５には、プログラマブルな状態を代表する電荷を格納するキャパシタを含んでよく、例えば、充電されているキャパシタと充電されていないキャパシタとは、２つの論理状態を表すことができる。DRAMアーキテクチャは、一般的にはこのような設計を使用してよく、用いられるキャパシタは、線形電気分極特性を持つ誘電体材料を含んでよい。これに対して、強誘電体メモリセルは、誘電体材料として、強誘電性を有するキャパシタを含んでよい。強誘電体材料は非線形分極特性を有する。
適切なアクセスライン１１０とデジットライン１１５とをアクティブ化し又は選択することにより、読取りや書込みなどの動作を、メモリセル１０５上で実行することができる。アクセスライン１１０又はデジットライン１１５のアクティブ化又は選択は、ある電位をそれぞれのラインに印加することを含んでよい。場合によって、アクセスライン１１０がワードラインと呼ばれることがあり、又、デジットライン１１５がビットラインと呼ばれることがある。ワードライン１１０及びデジットライン１１５は、導電性材料からなるものでもよい。幾つかの例では、ワードライン１１０とデジットライン１１５は、金属（例えば、銅、アルミニウム、金、タングステンなど）で構成されていることがある。メモリセル１０５の各行が１本のワードライン１１０に接続されていてもよく、メモリセル１０５の各列が１本のデジットライン１１５に接続されていてよい。１本のワードライン１１０と１本のデジットライン１１５とをアクティブにすることにより、それらの交点において１個のメモリセル１０５にアクセスすることができる。アクセスライン１１０とデジットライン１１５との交点がメモリセルのアドレスと呼ばれることがある。
或るアーキテクチャでは、セルの論理記憶デバイス（例えば、キャパシタ）は、選択デバイスによってデジットラインから電気的に分離されてよい。ワードライン１１０は、接続されて選択デバイスを制御することができる。例えば、選択デバイスはトランジスタであってもよく、そのトランジスタのゲートにワードライン１１０が接続されていてもよい。ワードライン１１０を有効にすると、メモリセル１０５のキャパシタとそれに対応するデジットライン１１５との間に、電気的な接続をもたらす。その結果、メモリセル１０５の読取り又は書込みのいずれかにデジットラインがアクセスできる。
メモリセル１０５へのアクセスは、ロウデコーダ１２０及びカラムデコーダ１３０を介して制御することができる。例えば、ロウデコーダ１２０は、メモリコントローラ１４０からロウアドレスを受け取り、受け取ったロウアドレスに基づいて適切なワードライン１１０をアクティブにすることができる。同様に、カラムデコーダ１３０は、メモリコントローラ１４０からカラムアドレスを受け取り、適切なデジットライン１１５をアクティブにする。このように、アクセスライン１１０とデジットライン１１５とをアクティブ化することにより、メモリセル１０５にアクセスすることができる。
アクセスの際に、メモリセル１０５がセンスコンポーネント１２５によって読み取られ又は検出されてよい。例えば、メモリセル１０５の記憶状態を決定するために、センスコンポーネント１２５が関係のあるデジットライン１１５の信号（図示せず）を基準信号と比較してもよい。例えば、デジットライン１１５が基準電圧よりも高い電圧を有している場合には、センスコンポーネント１２５は、メモリセル１０５の記憶状態が論理１又はその逆であると判断し得る。これらの信号の差を検出し増幅するためにセンスコンポーネント１２５が各種のトランジスタや増幅器を含んでいてもよく、これらをラッチと呼ぶことがある。メモリセル１０５の検出された論理状態は、出力１３５として、カラムデコーダ１３０を介して出力することができる。
メモリセル１０５は、関係のあるワードライン１１０及びデジットライン１１５を同様にアクティブにすることにより、設定又は書込みが可能である。上述のように、アクセスライン１１０をアクティブにすると、対応するメモリセル１０５のロウをそれぞれのデジットライン１１５に電気的に接続する。ワードライン１１０は、関係のあるデジットライン１１５をアクティブになっている間に制御することにより、メモリセル１０５に対する書込み、すなわち論理値のメモリセル１０５への保存、が行われてよい。カラムデコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５、を受け入れることができる。強誘電体キャパシタの場合は、強誘電体キャパシタの両端に電圧を印加することで、メモリセル１０５への書込みを行うことができる。
或るメモリアーキテクチャでは、メモリセル１０５をアクセスするときに、記憶されている論理状態を低下又は破壊することがあり、メモリセル１０５を元の論理状態に戻すためにリライト又はリフレッシュ動作が実行されてもよい。例えば、DRAMでは、センス動作中にキャパシタが部分的又は完全に放電されて、記憶されていた論理状態を壊すことがある。そのため、記憶されている論理状態が、センス動作の後にリライトされるようにしてよい。さらに、１本のワードライン１１０をアクティブにすることで、そのロウのすべてのメモリセルが放電されることがあり、それによって、そのロウのすべてのメモリセル１０５をリライトすることが必要となってもよい。
DRAMアーキテクチャを含む幾つかのメモリアーキテクチャでは、外部電源によって定期的にリフレッシュされないと、保存されている状態が時間の経過とともに失われることがある。例えば、充電されたキャパシタは、リーク電流によって時間の経過とともに放電し、保存した情報が失われることがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、例えばDRAMに対して１秒間に数十回のリフレッシュ動作を行うほどに比較的高い可能性があり、このことが大きな消費電力をもたらすことがある。メモリアレイが大型化するにつれて、特にバッテリのような有限の電源に依存するモバイルデバイスでは、電力消費の増加がメモリアレイの配置や動作を妨げることがある（電源、発熱、材料の制限など）。後述するように、強誘電体メモリセルは、他のメモリアーキテクチャに比べて、パフォーマンスが向上する可能性がある有益な特性を持つことができる。
メモリコントローラ１４０は、例えば、ロウデコーダ１２０、カラムデコーダ１３０、及びセンスコンポーネント１２５などの種々の構成要素を介して、メモリセル１０５の動作（読取り、書込み、リライト、リフレッシュ等）を制御してよい。メモリコントローラ１４０は、所望のワードライン１１０とデジットライン１１５とをアクティブにするために、ロウとカラムとのアドレス信号を生成することができる。また、メモリコントローラ１４０は、メモリデバイス１００の動作中に使用される各種の電位を生成し及び制御することもできる。一般に、本明細書中で論じられる印加電圧の振幅、形状、又は持続時間は、調整し又は変更してもよく、メモリデバイス１００の動作において論じられる種々の動作に対して異なってもよい。さらに、メモリデバイス１００内の１つ、複数、又はすべてのメモリセル１０５が同時にアクセスされてもよい。例えば、メモリデバイス１００の複数又はすべてのセルが、すべてのメモリセル１０５又はメモリセル１０５内の或るグループを１つの論理状態に設定するリセット動作中に、同時にアクセスされてもよい。
メモリデバイス１００の幾つかの例では、メモリセル１０５は、バンクに、あるいはアレイ状に配置されてもよい。例えば、メモリセル１０５は、それぞれのバンクがバンクアドレスによって選択可能な、８バンク構成で配置されてもよい。ロウデコーダが各バンクの中央部に縦方向に２列として配置され、カラムデコーダが当該中央部に横方向に配置されてもよい。アレイ０〜３がロウデコーダとカラムデコーダとで分割される４つの領域に配置されてもよい。各アレイがブロック（例えば１６ブロック）に分割されていてもよい。或るアレイのブロック０が２つの部分に分割され、１つの部分がそのアレイの両端に配置されてもよい。幾つかの例では、各ブロックが、ロウアドレスの６ビットで構成されるブロックアドレスによって選択されてもよい。
アレイ制御回路は、ロウアドレスを受信し、そのロウアドレスを、ブロックアドレスによって選択されたブロックに送信することができる。また、アレイ制御回路は、各ブロックに対して、領域制御信号（TG）を送信してもよい。それぞれメモリセルから読み取られた信号を検出し増幅してデジットライン１１５に送る（センスコンポーネント１２５の）センスアンプのロウは、隣接するブロック間に配置されてもよい。センスアンプの当該ロウには、ロウ内のセンスアンプを制御するための制御信号が入力されることがある。ブロックの例示的な構成について、図４、５、１１、１６、１７を用いて説明する。
カラムアドレスがカラムデコーダ１３０に入力されて、１本のカラム選択ラインYSが選択されてよい。例えば、８本のYSラインが選択された場合に、アクティブなコマンドで選択されたセンスアンプのロウ群のうちの６４個のセンスアンプとIOペアラインの６４ペアとが互いに選択的に接続される。アクセス対象として与えられる、メモリセル１０５の６４ビットである読出しデータ及び書込みデータは、IOペアラインを介してセンスコンポーネント１２５との間で送受信されてもよい。センスコンポーネント１２５とデータ入出力バッファ１３５との間にパラレル／シリアル変換回路を設置し、カラムアドレス（例えば３ビット）に従って、６４ビットの並列データから８ビット幅で８バースト長を有するシリアルデータへの変換処理を行ってもよい。
図２は、種々の実施形態による、メモリデバイス２００の一例を示す。メモリデバイス２００は、強誘電体メモリセル１０５−ａ、アクセスライン１１０−ａ、デジットライン１１５−ａ、及びセンスコンポーネント１２５−ａを含むことができ、これらは、それぞれ、図１を参照して説明した、メモリセル１０５、ワードライン１１０、デジットライン１１５、及びセンスコンポーネント１２５の一例であり得る。メモリデバイス２００は、２つの導電性端子とセルプレート（CP）２１０とセルボトム（CB）２１５とを含むキャパシタ２０５などのような、論理記憶コンポーネントを含むことができる。これらの端子は、絶縁性の強誘電体材料で分離することができる。上述したように、キャパシタ２０５の充放電によって種々の状態が記憶され得る。
キャパシタ２０５の記憶状態は、メモリデバイス２００内に表されている種々の要素を操作することによって読み取り又は検知することができる。キャパシタ２０５は、デジットライン１１５−ａと電子通信してもよい。選択コンポーネント２２０が非アクティブにされるとキャパシタ２０５はデジットライン１１５−ａから隔てられ、選択コンポーネント１１５がアクティブにされるとキャパシタ２０５は選択コンポーネント２２０を介してデジットライン１１５−ａに接続される。幾つかの場合では、選択コンポーネント２２０はトランジスタ（例えば、nMOSトランジスタ）であり、電圧振幅が当該トランジスタの閾値より大きい電圧を当該トランジスタゲートに印加することによって、その動作が制御されてよい。ワードライン１１０−ａは、選択コンポーネント２２０をアクティブにすることができ、例えば、ワードライン１１０−ａに印加された電圧をトランジスタゲートに印加して、キャパシタ２０５をデジットライン１１５−ａと接続させることができる。
図２に示す例では、キャパシタ２０５は強誘電体キャパシタである。キャパシタ２０５のプレート間の強誘電体材料のために、キャパシタ２０５は、デジットライン１１５−ａへの接続時には放電しない。その代わりに、セルプレート２１０は外部電圧によってバイアスされて、キャパシタ２０５に蓄積されている電荷を変化させることもできる。この、蓄積されている電荷の変化は、キャパシタ２０５の初期状態、すなわち、初期記憶状態が論理１か論理０かに依存する。蓄積されている電荷の変化は、メモリセル１０５−ａに格納されている論理状態を判断するために、センスコンポーネント１２５−ａによるリファレンス（例えば、リファレンス電圧）と比較されてよい。
具体的なセンシングのスキーム又はプロセスは、多くの形態を取ることができる。一例として、デジットライン１１５が固有容量を有していて、セルプレート２１０に印加された電圧に応じてキャパシタ２０５が充放電するときに非零電圧が誘起されるようにしてもよい。この固有容量は、デジットライン１１５−ａについての、寸法を含む物理的特性に依存し得る。デジットライン１１５−ａが多くのメモリセル１０５を接続することがあるため、デジットライン１１５−ａが（pFオーダーの）無視できない容量を生じさせる長さを持つことがある。その結果として発生するデジットライン１１５の電圧はキャパシタ２０５の初期論理状態に依存するものであり、センスコンポーネント１２５−ａがこの電圧を基準電圧と比較してもよい。
メモリセル１０５−ａへの書込みのために、キャパシタ２０５の両端に電位を印加することができる。様々な方法が採用できる。一例において、キャパシタ２０５をデジットライン１１５−ａに電気的に接続するために、選択コンポーネント２２０がワードライン１１０−ａを通じてアクティブにされてもよい。デジットライン１１５−ａを通じてセルプレート２１０とセル底面２１５との電圧を制御して、キャパシタ２０５を挟む電圧を印加してもよい。論理１を書き込むには、セルプレート２１０をハイレベルになるように駆動させる、すなわち正の電圧を印加してもよいし、セル底面２１５をローレベルになるように駆動させる、すなわち、接地に接続し、仮想的に接地し、或いは負電圧を印加してもよい。逆に、論理０を書き込むために逆の動作が実行されてもよく、すなわちセルプレート２１０がローレベルに駆動されてもよいし、セル底面２１５がハイレベルになるように駆動されてもよい。
図３は、種々の実施形態による、メモリデバイス１００−ａのブロック図３００を示す。メモリデバイス１００−ａは、メモリコントローラ１４０−ａ及びメモリセル１０５−ｂが含まれてよく、これらは、図１及び図２を参照して説明したメモリコントローラ１４０及びメモリセル１０５の例である、メモリコントローラ１４０−ａは、バイアスコンポーネント３１０とタイミングコンポーネント３１５を含んでよく、図１及び図２の１つ以上に記載されているようにメモリデバイス１００−ａを動作させてよい。メモリコントローラ１４０は、図１及び図２を参照して説明したワードライン１１０、デジットライン１１５、センスコンポーネント１２５、及びセルプレート２１０の例である、アクセスライン１１０−ｂ、デジットライン１１５−ｂ、センスコンポーネント１２５−ｂ、及びセルプレート２１０−ａと電子通信してもよい。また、メモリデバイス１００には、リファレンスコンポーネント３２０及びラッチ３２５が含まれていてもよい。メモリデバイス１００のこれらの構成要素は、互いに電子通信してもよく、図１及び図２の１つ以上を参照して説明した機能を実行してもよい。場合によっては、リファレンスコンポーネント３２０、センスコンポーネント１２５−ｂ、及びラッチ３２５は、メモリコントローラ１４０−ａの構成要素であってもよい。
ワードライン１１０−ｂ、セルプレート２１０−ａ、又はデジットライン１１５−ｂを、これら種々のノードへ電圧を印加することでアクティブにするようにメモリコントローラ１４０−ａが構成されていてもよい。例えば、バイアスコンポーネント３１０は、図１及び図２を参照して説明したようにメモリセル１０５−ｂを動作（例えば、メモリセル１０５−ｂを読み書き）させる電圧を印加するように構成してもよい。場合によっては、メモリコントローラ１４０−ａは、図１を参照して説明したようなロウデコーダ、カラムデコーダ、又はその両方を含むことができる。これにより、メモリコントローラ１４０−ａが１つ又は複数のメモリセル１０５−ｂにアクセスできるようになる。また、バイアスコンポーネント３１０は、センスコンポーネント１２５−ｂのためのリファレンス信号を生成するために、リファレンスコンポーネント３２０に電位を提供してもよい。さらに、バイアスコンポーネント３１０は、センスコンポーネント１２５−ｂを動作させるための電位を提供してもよい。
場合によっては、メモリコントローラ１４０−ａは、タイミングコンポーネント３１５を用いてその動作を実行するようにしてもよい。例えば、タイミングコンポーネント３１５は、本明細書で説明している、読み書きなどのメモリ機能を実行するためのスイッチング機能や電圧印加のタイミングを含む、各種のワードラインの選択やセルプレートバイアスのタイミングを制御してもよい。場合によっては、タイミングコンポーネント３１５がバイアスコンポーネント３１０の動作を制御してもよい。
リファレンスコンポーネント３２０には、センスコンポーネント１２５−ｂのためのリファレンス信号を生成するための各種コンポーネントが含まれていてもよい。リファレンスコンポーネント３２０には、リファレンス信号を生成するように具体的に構成された回路が含まれていてもよい。場合によっては、リファレンスコンポーネント３２０は、他の強誘電体記憶セルを含んでいてもよい。幾つかの例において、リファレンスコンポーネント３２０は、２つの検出電圧間の値を持つ電圧を出力するように構成してもよく、又は、リファレンスコンポーネント３２０は、仮想接地電圧を出力するように設計されていてもよい。
センスコンポーネント１２５−ｂは、メモリセル１０５−ｂからの（デジットライン１１５−ｂを介して受信する）信号を、リファレンスコンポーネント３２０からのリファレンス信号と比較することができる。論理状態を判断する際に、センスコンポーネント１２５−ｂは、この論理状態をラッチ３２５に記憶することができ、ここでの論理状態は、メモリデバイス１００−ａを一部とする装置を用いた電子機器の動作に従って使用することができる。
図４は、種々の実施形態による、ハイブリッドメモリを含む、装置４００の第１の例を示したものである。装置４００は、第１のメモリセルアレイ４０５−ａ及び第２のメモリセルアレイ４０５−ｂを含んでいてもよい。幾つかの例において、装置４００は、図１及び図３を参照して説明したメモリデバイス１００の１つのブロックの態様の一例とすることができる。
第１のメモリセルアレイ４０５−ａは、第１のデジットライン（例えば、デジットラインBLDk）に接続された第１の複数のメモリセル４１０を含む、複数のメモリセルを含むことができる。第１のメモリセルアレイ４０５−ａは、他のデジットライン（例えば、デジットラインBLD1、BLD2、BLDk-1等）に接続された他のメモリセル４１５も含むことができる。また、第２のメモリセルアレイ４０５−ｂは、第２のデジットライン（例えば、デジットラインBLFk）に接続された第２の複数のメモリセル４２０を含む、複数のメモリセルを含むことができる。第２のメモリセルアレイ４０５−ｂは、他のデジットライン（例えば、デジットラインBLF1、BLF2、BLFk-1等）に接続された他のメモリセル４２５も含むことができる。幾つかの例では、第１のメモリセルアレイ４０５−ａ又は第２のメモリセルアレイ４０５−ｂに含まれるメモリセル４１０、４１５、４２０、及び／又は４２５の一部又は全部が、図１、図２、及び図３を参照して説明したメモリセル１０５の態様の例であってもよい。
第１のメモリセルアレイ４０５−ａの各デジットラインは、ページングバッファレジスタ４３０内のそれぞれについてのセンスアンプに結合することができる。第２のメモリセルアレイ４０５−ｂの各デジットラインは、第１のメモリセルアレイ４０５−ａのデジットラインを介して、ページングバッファレジスタ４３０内のそれぞれについてのセンスアンプに選択的に結合することができる。例えば、第１の転送ゲート４３５（例えば、nMOSトランジスタ）は、ソース端子及びドレイン端子を有しており、それぞれ第１のデジットライン（BLDk）と第２のデジットライン（BLFk）とに結合されるようにすることができる。第１の転送ゲート４３５のゲート端子に印加された領域制御信号（TG）は、第１の転送ゲート４３５を開いて第１のデジットラインから第２のデジットラインを切り離し、又は、第１の転送ゲート４３５を閉じて第２のデジットラインを第１のデジットラインに接続するように動作することができる。第１の転送ゲート４３５が閉じられると、第２の複数のメモリセル４２０からデータを読み書きし、又は、第１の複数のメモリセル４１０及び第２の複数のメモリセル４２０のメモリセル間でデータを転送することができる。その他の転送ゲート４４０は、第２のメモリセルアレイ４０５−ｂの他のデジットラインを第１のメモリセルアレイ４０５−ａのデジットラインに選択的に結合するために使用することができる。
ページングバッファレジスタ４３０内のセンスアンプは、第１のメモリセルアレイ４０５−ａと第２のメモリセルアレイ４０５−ｂとで共有されてよい。例えば、第１のデジットライン（BLDk）が第１のセンスアンプに結合されていて、第１の転送ゲート４３５が閉じられたときに、第２のデジットライン（BLFk）が第１のデジットラインを介して第１のセンスアンプに結合されるようにしてよい。
幾つかの例では、第１のメモリセルアレイ４０５−ａが第２のメモリセルアレイ４０５−ｂよりも少ないメモリセルを含んでいてもよく、第１の複数のメモリセル４１０が第２の複数のメモリセル４２０よりも少ないメモリセルを含んでいてもよい。同一の又は異なる実施例において、第１のメモリセルアレイ４０５−ａが第１の複数の強誘電体メモリセルを含み、第２のメモリセルアレイ４０５−ｂが第２の複数の強誘電体メモリセルを含んでいてもよい。幾つかの例では、第１の複数の強誘電体メモリセルが揮発性モードで動作するように構成されてもよい（例えば、第１の複数の強誘電体メモリセル又は第１のメモリセルアレイ４０５−ａがDRAMとして動作するように構成されてもよい）。第１のメモリセルアレイ４０５−ａをDRAMとして動作させる場合、第１のメモリセルアレイ４０５−ａに含まれるメモリセル４１０、４１５のセルプレートは、第１の共通電圧レールに接続されて、電圧VSSに設定され得る。幾つかの例において、第２の複数の強誘電体メモリセルが不揮発性モードで動作するように構成されてもよい（例えば、第２の複数の強誘電体メモリセル又は第２のメモリセルアレイ４０５−ｂがFeRAMとして動作するように構成されてもよい）。第２のメモリセルアレイ４０５−ｂをFeRAMとして動作させる場合、第２のメモリセルアレイ４０５−ｂに含まれるメモリセル４２０、４２５のセルプレートは、第２の共通電圧レールに接続されて、電圧HVDD（又はVDD/２）に設定され得る。
第１のメモリセルアレイ４０５−ａ内又は第２のメモリセルアレイ４０５−ｂ内のメモリセルは、カラムデコーダ１３０−ａを介して１本以上のデジットラインに適切な電圧を印加することにより、又は、ロウデコーダ１２０−ａ若しくはロウデコーダ１２０−ｂを介して１本以上のワードラインに適切な電圧を印加することにより、アドレス指定（又はアクセス）することができる。
幾つかの例では、第１のメモリセルアレイ４０５−ａと第２のメモリセルアレイ４０５−ｂとを同一の導体チップ上に設けてもよい。
図５は、種々の実施形態による、ハイブリッドメモリを含む、装置５００の第２の例を示す。装置５００は、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、及び第３のメモリセルアレイ５０５−ｃを含むことができる。第２のメモリセルアレイ５０５−ｂは、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとの間に配置されてもよい。幾つかの例において、装置５００は、図１を参照して説明したメモリデバイスの１つのブロックの態様の一例とすることができる。
第１のメモリセルアレイ５０５−ａは、第１のデジットライン（例えば、デジットラインBLDk）に接続された第１の複数のメモリセル５１０を含む、複数のメモリセルを含むことができる。第１のメモリセルアレイ５０５−ａには、他のデジットライン（例えば、デジットラインBLD２等）に接続された他のメモリセル５１５も含むことができる。また、第２のメモリセルアレイ５０５−ｂは、第２のデジットライン（例えば、デジットラインBLFk）に接続された第２の複数のメモリセル５２０を含む複数のメモリセルと、第３のデジットライン（例えば、デジットラインBLFk-1）に接続された第３の複数のメモリセル５２５とを含むことができる。第２のメモリセルアレイ５０５−ｂには、他のデジットライン（例えば、デジットラインBLF1, BLF2等）に接続された他のメモリセル５３０も含むことができる。第３のメモリセルアレイ５０５−ｃは、第４のデジットライン（例えば、デジットラインBLDk-1）に接続された第４の複数のメモリセル５３５を含む、複数のメモリセルを含むことができる。第３のメモリセルアレイ５０５−ｃはまた、他のデジットライン（例えば、デジットラインBLD２等）に接続された他のメモリセル５４０を含むこともできる。幾つかの例では、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、又は第３のメモリセルアレイ５０５−ｃに含まれるメモリセル５１０、５１５、５２０、５２５、５３０、５３５、及び／又は５４０の一部又は全部が、図１、図２、及び図３を参照して説明したメモリセル１０５の態様の例であってもよい。
第１のメモリセルアレイ５０５−ａは、偶数デジットラインBLD2〜BLDkとして識別されるk/2本のデジットラインを含むことができる。第３のメモリセルアレイ５０５−ｃは、奇数デジットラインBLD1〜BLDk-1として識別されるk/2本のデジットラインの第２のセットを含むことができる。第１のメモリセルアレイ５０５−ａ及び第３メモリセルアレイ５０５−ｃの各デジットラインは、ページングバッファレジスタ内の各センスアンプ（例えば、第１のセンスアンプ（SAk又は５４５−ａ）、第２のセンスアンプ（SAk-1又は５４５−ｂ）、第３のセンスアンプ（SA2又は５４５−ｃ）、及び第４のセンスアンプ（SA1又は５４５−ｄ）を含む複数のセンスアンプのうちの１つの入力端子）に結合することができる。
第１のメモリセルアレイ５０５−ａ及び第３のメモリセルアレイ５０５−ｃの各デジットラインは、それぞれについてのセンスアンプにおける入力端子に折り返し配置で接続されてもよい。例えば、第１の複数のメモリセルは、第１のデジットライン（BLDk-1）に結合されたメモリセルの第１のサブセット（第１のサブセットのメモリセル）５５０と、当該第１のデジットラインに結合されたメモリセルの第２のサブセット（第２のサブセットのメモリセル）５５５とを含み、メモリセルの第１のサブセット５５０とメモリセルの第２のサブセット５５５との間の第１のセンスアンプ５４５−ａにおける入力端子に第１のデジットラインが結合されてよい。同様に、第４の複数のメモリセルは、第４のデジットライン（BLDk）に結合されたメモリセルの第１のサブセット（第１のサブセットのメモリセル）５６０と、当該第４のデジットラインに結合されたメモリセルの第２のサブセット（第２のサブセットのメモリセル）５６５とを含み、メモリセルの第１のサブセット５６０とメモリセルの第２のサブセット５６５との間の第２のセンスアンプ５４５−ｂにおける入力端子に第４のデジットラインが結合されてよい。
第２のメモリセルアレイ５０５−ｂの各デジットラインは、第１のメモリセルアレイ５０５−ａ又は第３のメモリセルアレイ５０５−ｃのデジットラインを介して、ページングバッファレジスタ内の、それぞれについてのセンスアンプの入力端子に選択的に結合されていてもよい。例えば、第１の転送ゲート５７０（例えば、nMOSトランジスタ）は、それぞれ第１のデジットライン（BLDk）と第２のデジットライン（BLFk）とに結合される、ソース端子とドレイン端子とを有することができる。第１の転送ゲート５７０のゲート端子に印加される領域制御信号（TG）は、第１の転送ゲート５７０を開いて第１のデジットラインから第２のデジットラインを切り離し、又は、第１の転送ゲート５７０を閉じて第２のデジットラインを第１のデジットラインに接続するように動作することができる。第１の転送ゲート５７０が閉じられると、第２の複数のメモリセル５２０からデータを読み書きし、又は、第１の複数のメモリセル５１０及び第２の複数のメモリセル５２０のメモリセル間でデータを転送することができる。第２の転送ゲート５７５（例えば、nMOSトランジスタ）は、それぞれ第３のデジットライン（BLFk-1）と第４のデジットライン（BLDk-1）とに結合される、ソース端子とドレイン端子とを有することができる。第２の転送ゲート５７５のゲート端子に印加される領域制御信号（TG）は、第２の転送ゲート５７５を開いて、第４のデジットラインから第３のデジットラインを切り離し、又は、第２の転送ゲート５７５を閉じて第３のデジットラインを第４のデジットラインに接続するように動作することができる。第２の転送ゲート５７５が閉じられると、第３の複数のメモリセル５２５からデータを読み書きし、又は、第３の複数のメモリセル５２５及び第４の複数のメモリセル５３５のメモリセル間でデータを転送することができる。その他の転送ゲート５８０は、第２のメモリセルアレイ５０５−ｂの他のデジットラインを第１のメモリセルアレイ５０５−ａ又は第３のメモリセルアレイ５０５−ｃのデジットラインに選択的に結合するために使用することができる。
幾つかの例では、ソース及びドレイン端子により２本のデジットラインに結合されて、且つ、グランドに接続されたゲート端子を有する分離トランジスタ５８５（例えばnMOSトランジスタ）によって、第１のメモリセルアレイ５０５−ａの各デジットライン（例えば、各偶数番号のBLDデジットライン）を、第２のメモリセルアレイ５０５−ｂの奇数番号のデジットライン（例えば、BLFデジットライン）から分離することができる。例えば、第１のデジットライン（BLDk）と第３のデジットライン（BLFk-1）の間に第１の分離トランジスタ５８５が結合される。同様に、ソース及びドレイン端子により２本のデジットラインに結合されて、且つ、グランドに接続されたゲート端子を有する分離トランジスタ５８５（例えばnMOSトランジスタ）によって、第３のメモリセルアレイ５０５−ｃの各デジットライン（例えば、各奇数番号のBLDデジットライン）は、第２のメモリセルアレイ５０５−ｂの偶数番号のデジットライン（例えば、BLFデジットライン）から分離することができる。例えば、第４のデジットライン（BLDk-1）と第２のデジットライン（BLFk）の間に第２の分離トランジスタ５８５が結合される。
ページングバッファレジスタ内の各センスアンプは、第１のメモリセルアレイ５０５−ａと第２のメモリセルアレイ５０５−ｂとによって共有されてもよく、又は、第２のメモリセルアレイ５０５−ｂと第３のメモリセルアレイ５０５−ｃとによって共有されてもよい。
幾つかの例では、第１のメモリセルアレイ５０５−ａ及び第３のメモリセルアレイ５０５−ｃの各々は、第２のメモリセルアレイ５０５−ｂよりも少ないメモリセルを含んでいてもよく、第１の複数のメモリセル５１０及び第４の複数のメモリセル５３５の各々は、第２の複数のメモリセル５２０及び第３の複数のメモリセル５２５の各々よりも少ないメモリセルを含んでいてもよい。同一の又は異なる実施例において、第１のメモリセルアレイ５０５−ａ及び第３のメモリセルアレイ５０５−ｃの各々は、第１の複数の強誘電体メモリセルを含んでいてもよく、第２のメモリセルアレイ５０５−ｂは第２の複数の強誘電体メモリセルを含んでいてもよい。幾つかの例では、第１の複数の強誘電体メモリセルは揮発性モードで動作するように構成されてもよい（例えば、第１の複数の強誘電体メモリセル又は第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃは、k×mのDRAMとして動作するように構成してもよい）。第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃをDRAMとして動作させる場合、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃに含まれるメモリセル５１０、５１５、５３５、及び５４０のセルプレートは、第１の共通電圧レールに接続して電圧VSSに設定することができる。幾つかの例において、第２の複数の強誘電体メモリセルは、不揮発性モードで動作するように構成してもよい（例えば、第２の複数の強誘電体メモリセル又は第２のメモリセルアレイ５０５−ｂは、k×nのFeRAMとして動作するように構成してもよい）。第２のメモリセルアレイ５０５−ｂをFeRAMとして動作させる場合、第２のメモリセルアレイ５０５−ｂに含まれるメモリセル５２０、５２５、５３０のセルプレートは、第２の共通電圧レールに接続して、電圧HVDD（又はVDD/２）に設定することができる。
第１のメモリセルアレイ５０５−ａ内、第２のメモリセルアレイ５０５−ｂ内、又は第３のメモリセルアレイ５０５−ｃ内のメモリセルは、（カラムデコーダを用いて）１本以上のデジットラインに適切な電圧を印加することにより、又は（ロウデコーダを用いて）１本以上のワードラインに適切な電圧を印加することにより、アドレス指定（又はアクセス）することができる。例えば、図５は、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃをアドレス指定するための第１の複数のワードライン（例えば、WLD１、WLDmなど）と、第２のメモリセルアレイ５０５−ｂをアドレス指定するための第２の複数のワードライン（例えば、WLF１、WLFnなど）とを図示している。第１のメモリセルアレイ５０５−ａ及び第３のメモリセルアレイ５０５−ｃがDRAMとして動作する場合、第１の複数のワードラインの各ワードラインは、（k×mのDRAMアレイの第１ビットを表している）メモリセルの第１のサブセット５５０内の第１のメモリセルと、メモリセルの第２のサブセット５５５内の第２のメモリセルとに結合され、また、メモリセルの第１のサブセット５６０内の第３のメモリセルと、メモリセルの第２のサブセット５６５内の第４のメモリセルとに結合され、また、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとにおける他のメモリセルに結合されていてもよい。幾つかの例では、第１の複数のワードライン（例えば、WLD１、WLDmなど）のそれぞれのワードラインは、物理ワードラインのペアを表す論理ワードラインであってよい。例えば、論理ワードラインWLD１は、第１のメモリセルアレイ５０５−ａをアドレス指定するための第１の物理ワードラインと、第３のメモリセルアレイ５０５−ｃをアドレス指定するための第２の物理ワードラインとを含むことができる。幾つかの例では、ワードラインの第１のセットにおけるワードラインの数、及び、ワードラインの第２のセットにおけるワードラインの数は、読出し信号の量に対して最適化することができ、又は、アプリケーションに対して最適化することができる。
動作では、第１のメモリセルアレイ５０５−ａ又は第３メモリセルアレイ５０５−ｃにおけるメモリセルのセットは、領域制御信号TGがローになるように駆動して転送ゲート５７０、５７５、５８０を開き、第２のメモリセルアレイ５０５−ｂのデジットラインを、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとのデジットラインから分離することによって、アクセスすることができる。その後、第１のメモリセルアレイ５０５−ａ及び／又は第３のメモリセルアレイ５０５−ｃのメモリセルのセットを選択するため、１つのワードラインWLDを有効にすることができる。その結果、信号電荷量が少ないDRAM動作時においても十分な読出し信号電圧が得られ、動作マージンが向上する。また、本実施形態では、DRAM動作時において２つのメモリセルが並列にデジットラインに接続されている。その結果、読出し信号電圧の点での大きな増加は得られないものの、２つのメモリセルが互いに並列に接続することにより、DRAM動作時に問題を引き起こすキャパシタの電荷のリークに関して、両方のキャパシタにおいてリークが同時に大きくなる確率が低くなり、従って、リークに対するマージンが改善される。
第２のメモリセルアレイ５０５−ｂのメモリセルは、領域制御信号TGがハイになるように駆動して転送ゲート５７０、５７５、５８０を閉じ、第２のメモリセルアレイ５０５−ｂのデジットラインを、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとのデジットラインに結合することによって、アクセスすることができる。その後、第２のメモリセルアレイ５０５−ｂのメモリセルのセットを選択するため、１つのワードラインWLFを有効にすることができる。１）残留分極による信号電荷量が、第２のメモリセルアレイ５０５−ｂにおいてより良好になる場合（例えば、FeRAM動作中）或いは第１又は第３のメモリセルアレイ５０５−ａ、５０５−ｃにおいてより良好になる場合（例えば、DRAM動作中）がなく、また、２）デジットラインの寄生容量が、第２のメモリセルアレイ５０５−ｂの動作時（例えば、FeRAM動作中）或いは第１又は第３のメモリセルアレイ５０５−ａ、５０５−ｃの動作時（例えばDRAM動作中）に、可能な限り小さくなる場合もないので、第１又は第３のメモリセルアレイ５０５−ａ、５０５−ｃのデジットラインを介して第２のメモリセルアレイ５０５−ｂのメモリセルへ／からデータを渡すことによりデジットラインの容量が増加しても問題は生じない。従って、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃにおけるデジットラインの容量はDRAM動作用に最適化され、第２のメモリセルアレイ５０５−ｂにおけるデジットラインの容量はFeRAM動作用に最適化されるようにすることができる。
幾つかの例では、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、及び第３のメモリセルアレイ５０５−ｃを同一の導体チップ上に設けてもよい。
図６は、種々の実施形態による、センスアンプ６００の第１の例を示したものである。幾つかの例において、センスアンプ６００は、図５を参照して説明したセンスアンプ５４５の態様の一例とすることができる。幾つかの例では、センスアンプ６００は、デジットラインBL上の信号と、BLに対する相補的なデジットラインであるデジットライン/BL上の信号とを比較するセンシング回路を含むことができる。例として、センシング回路は、２つのpMOSトランジスタ６０５−ａ、６０５−ｂと、２つのnMOSトランジスタ６１０−ａ、６１０−ｂとを含む４個のトランジスタのセットを含むことができる。また、センスアンプ６００は、BL又は/BLを、I/Oレジスタ（IO）にそれぞれ結合するためのトランジスタのペア（例えば、nMOSトランジスタ６１５−ａ及び６１５−ｂ）を含むことができる。トランジスタ６１５−ａ及び６１５−ｂは、カラムデコーダ選択信号YSによって駆動されるゲート端子を有することができる。
センスアンプ６００は、BLに結合された第１のメモリセルアレイ（例えば、図５を参照して説明したメモリセルアレイ５０５−ａと同様に構成されたDRAMアレイ）からの読み取りの前に、BLを第１の電圧（例えば、HVDD）にバイアスするように動作可能な第１の回路を含むことができる。第１の回路は、電圧源HVDD（例えば、VDDの１/２）とBL（又は/BL）との間にソース端子及びドレイン端子によって結合され、プリチャージ（PC）信号によって駆動されるゲート端子を有するトランジスタ６２０−ａ、６２０−ｂのペアを含むことができる。BLとその/BLとの間にソース端子及びドレイン端子によって結合されている第３のトランジスタ６２５は、PC信号によって駆動されるゲート端子を有することができる。
センスアンプ６００は、第２のメモリセルアレイ（例えば、図５を参照して説明したメモリセルアレイ５０５−ｂと同様に構成されたFeRAMアレイ）から読み取る前に、BLを第２の電圧にバイアスするように動作可能な第２の回路を含むことができる。第２の回路は、BLとVSS（又はグランド）との間にソース端子及びドレイン端子によって結合された、トランジスタ６３０−ａを含めることができる。トランジスタ６３０−ａのゲート端子は、選択信号FERによって駆動されるようにすることができる。FER信号はまた、BLがVSSにバイアスされるときに/BLを電圧Vrefにバイアスするトランジスタ６３５−ａを駆動することができる。同様に、選択信号FELによって駆動されるゲート端子を有するトランジスタ６３０−ｂ、６３５−ｂのペアは、/BLに接続されたメモリセルアレイからの読み取りの前に、/BLをVSSにバイアスしBLをVrefにバイアスすることができる。
図７は、種々の実施形態による、第２のメモリセルアレイ５０５−ｂがFeRAM動作用に構成され、第１のセンスアンプ５４５−ａが図６を参照して説明したように構成されている場合の、図５を参照して説明した第２のメモリセルアレイ５０５−ｂにおける読出し動作及びリライト動作に使用する波形７００の例を図示している。
プリチャージ期間７０５の終了時において、PC信号は、ハイレベル（例えば、VDD）からローレベル（例えば、VSS）に切り替わるようにすることができ、その後、FER信号は、ローレベルから所定の期間ハイレベルに切り替わることができる。PC信号がローレベルでFER信号がハイレベルのもとでは、BLはHVDDからVSSに切り替わることができ、/BLはHVDDからVrefに切り替わることができる。
プリチャージ期間７０５に続くセル選択期間７１０の間において、第２のメモリセルアレイ５０５−ｂのアクセスライン（例えば、WLF１）は、ローレベル（例えば、VKK）からハイレベル（例えばVPP）に切り替えることができ、ハイレベルの信号電圧を、第２のデジットラインBLFkとワードラインWLF1とに関連付けられたメモリセル５２０から第２のデジットライン（図５のBLFk又は図６のBL）に読み出すことができる。
セル選択期間７１０に続く検知増幅期間７１５の間に、CSN信号（図６に示されているが図７には示されていない）を、ハイレベルからローレベルに切り替えることができ、かつ、CSP信号（これも図６に示されているが図７には示されていない）をローレベルからハイレベルに切り替えることができ、それによって第１のセンスアンプ５４５−ａをアクティブにして、BL及び/BL上の信号が検知増幅されるようにすることができる。この状態が、検知増幅期間７１５に続くリライト期間７２０を通じて維持されると、ハイレベル情報の読出し時にメモリセル上でハイレベル情報のリライトが実行され、ローレベルの読出し時にメモリセル上でローレベル情報のリライトが実行される。
リライト期間７２０に続くプリチャージ期間７２５の開始時には、第１のセンスアンプ５４５−ａが非アクティブにされ、PC信号がローレベルからハイレベルに切り替わるようにすることができる。この状態が、BLと/BLとをHVDDにプリチャージする。その後、ワードライン（WLF１）が高電圧から低電圧に切り替えられて、第２のメモリセルアレイ５０５−ｂでの読出し及びリライト動作のシーケンスを完了することができる。
図８は、種々の実施形態による、図５を参照して説明した第２のメモリセルアレイ５０５−ｂがFeRAM動作用に構成されている場合における、第２のメモリセルアレイ５０５−ｂにおける読出し及びリライト動作のヒステリシス特性と解析例とを示す。これらの例では、ハイレベル情報保持時間（「Hホールド」とラベルされた黒色のドットで示される）における残留分極電荷量は約10fC（フェムトクーロン）であって、ローレベル情報保持時間（「Lホールド」とラベルされた白色のドットで示される）における残留分極電荷量は約60fCであって、デジットライン容量は60fFであるので、第２のメモリセルアレイ５０５−ｂのアクセスラインがローレベルからハイレベルに切り替わると、それぞれの位置が左下方向に移動して、負荷直線との交点（図８には示されていない）ではデジットライン電圧がVsigH又はVsigLになり得る。これらの電圧の１つ（VsigH又はVsigL）とVrefとの差が読出し信号電圧を形成し、これに従って、デジットライン電圧は、ハイレベル読出し動作時にはVDD=２Vに増幅され、又はローレベル読出し動作時にはVSS=０Vに増幅され得る。この状態が所定期間維持されたときに、リライト動作が完了するようにすることができる。また、プリチャージ状態が開始されたときに、シーケンスが元の情報保持位置（「Hホールド」又は「Lホールド」）に戻るようにすることができる。
図９は、種々の実施形態による、第１のメモリセルアレイ５０５−ａがDRAM動作用に構成され、第１のセンスアンプ５４５−ａが図６を用いて説明したように構成されているときの、第１のメモリセルアレイ５０５−ａ（又は第３のメモリセルアレイ５０５−ｃ）における読出し及びリライト動作に使用する波形９００の例を図示している。
プリチャージ期間９０５の終了時において、PC信号は、ハイレベル（例えば、VDD）からローレベル（例えば、VSS）に切り替わるようにすることができる。プリチャージ期間９０５に続くセル選択期間９１０の間に、第１のメモリセルアレイ５０５−ａのアクセスライン（例えば、WLD１）は、ローレベル（例えば、VKK）からハイレベル（例えばVPP）に切り替えることができ、ハイレベルの信号電圧を、第１のデジットラインBLDkとワードラインWLD1とに関連付けられたメモリセル５１０から第１のデジットライン（図５のBLDk又は図６のBL）に読み出すことができる。
セル選択期間９１０に続く検知増幅期間９１５の間に、CSN信号（図６に示されているが図７には示されていない）をハイレベルからローレベルに切り替えることができ、かつ、CSP信号（これも図６に示されているが図７には示されていない）をローレベルからハイレベルに切り替えることができ、それによって、第１のセンスアンプ５４５−ａをアクティブにして、BL及び/BL上の信号が検知増幅されるようにすることができる。この状態が、検知増幅期間９１５に続くリライト期間９２０を通じて維持されると、ハイレベル情報の読出し時にメモリセル上でハイレベル情報のリライトが実行され、ローレベルの読出し時にメモリセル上でローレベル情報のリライトが実行される。
リライト期間９２０に続くプリチャージ期間９２５の開始時には、ワードライン（WLD１）が高電圧から低電圧に切り替わるようにすることができる。その後、第１のセンスアンプ５４５−ａを非アクティブにされ、PC信号がローレベルからハイレベルに切り替わるようにすることができる。この状態が、BLと/BLとをHVDDにプリチャージし、第１のメモリセルアレイ５０５−ａでの読出し及びリライト動作のシーケンスを完了することができる。
図１０は、種々の実施形態による、図５を参照して説明した第１のメモリセルアレイ５０５−ａがDRAM動作用に構成されている場合における、第１のメモリセルアレイ５０５−ａにおける読出し及びリライト動作のヒステリシス特性と解析例とを示す。DRAMモードで動作させる場合には、メモリセルの強誘電体キャパシタにおける常誘電コンポーネントのみが使用される。このようにして、読出し及びリライト動作は、ヒステリシス特性の線形領域内で実行される。強誘電体キャパシタの常誘電コンポーネントの容量は約７.５fFに設定することができる。これらの例では、「Hホールド」とラベルされた黒色ドットで示される位置は、ハイレベル情報保持時間に対応し、「Lホールド」とラベルされた白色ドットで示される位置がローレベル情報保持時間に対応してよい。また、デジットライン容量は20fFに設定することができ、そして、ワードラインがローレベルからハイレベルに切り替わる場合には、負荷直線との交点（図１０には示されていない）では、電荷がデジットラインの容量で共用されることにより、デジットライン電圧がVsigH又はVsigLになり得る。この電圧とデジットラインプリチャージ電圧に対応するHVDD=１Vとの差が読出し信号電圧を形成し、これに従って、デジットライン電圧は、ハイレベル読出し動作時にはVDD=２Vに増幅され、又はローレベル読出し動作時にはVSS=０Vに増幅され得る。この状態が所定期間維持されたときに、リライト動作が完了するようにすることができる。また、プリチャージ状態が開始されたときに、シーケンスが元の情報保持位置（「Hホールド」又は「Lホールド」）に戻るようにすることができる。
図１１は、種々の実施形態による、ハイブリッドメモリを含む装置１１００の第３の例を示す。装置１１００は、図５を参照して説明した装置５００と同様に構成されてよく、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、及び第３のメモリセルアレイ５０５−ｃを含んでいてもよい。第２のメモリセルアレイ５０５−ｂは、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとの間に配置されてもよい。幾つかの例において、装置１１００は、図１、図３を参照して説明したメモリデバイス１００のブロックの態様一の例とすることができる。
図５を参照して説明した装置５００は、比較的高い電源電圧（例えば、VDD=２V）で第２のメモリセルアレイ５０５−ｂにおいてFeRAM動作を行うために使用することができる。これに対して、装置１１００は、比較的低い電源電圧（例えば、VDD=１V）で第２のメモリセルアレイ５０５−ｂにおいてFeRAM動作を行うために使用することができる。装置１１００は、第２の複数のメモリセルにおける各セルプレート（例えば、第２のデジットライン（BLFk）に接続されるメモリセルの各セルプレート）が、複数の電位ラインのうちの異なる電位ライン（例えば、PL1、PLnなどのプレートラインのうちの異なる１つ）に接続されるという点で、装置５００と異なるようにしてもよい。同様に、第３の複数のメモリセルにおける各セルプレート（例えば、第３のデジットライン（BLFk-1）に接続されるメモリセルの各セルプレート）が、異なる電圧電位ラインに接続されてもよい。同一のカラムにあって同一のワードラインに接続されるメモリセルは、同じ電圧電位ラインに接続することができる。複数の電圧電位ラインの各々は、独立に制御可能であってもよい。
図１２は、種々の実施形態による、センスアンプ１２００の第２の例を図示している。センスアンプは、図６を参照して説明したセンスアンプ６００と同様に構成することができる。幾つかの例において、センスアンプ１２００は、図１１に示すセンスアンプ５４５のうちの１つの態様の一例であってもよい。
センスアンプ１２００は、デジットラインBLをVSS（接地）に引っぱるための第１のプルダウントランジスタ１２０５−ａ（例えば、第１のnMOSトランジスタ）が追加され、相補のデジットライン/BLをVSSに引っぱるための第２のプルダウントランジスタ１２０５−ｂ（例えば、第２のnMOSトランジスタ）が追加されているという点で、図６を参照して説明したセンスアンプ６００とは異なっている。第１及び第２のプルダウントランジスタ１２０５−ａ,１２０５−ｂのゲート端子はリセット（RES）信号によって駆動されて、デジットラインとそれに相補のデジットラインとを並行してVSSに再設定するようにすることができる。
図１３は、種々の実施形態による、図１１を参照して説明した第２のメモリセルアレイ５０５−ｂがFeRAM動作用に構成され、第１のセンスアンプ５４５−ａが図１２を参照して説明したように構成されている場合の、第２のメモリセルアレイ５０５−ｂにおける読出し動作及びリライト動作に使用する波形１３００の例を示す。
プリチャージ期間１３０５の終了時において、PC信号は、ハイレベル（例えば、VDD）からローレベル（例えば、VSS）に切り替わるようにすることができ、その後、FER信号は、ローレベルから所定の期間ハイレベルに切り替わることができる。PC信号がローレベルのもとでは、BLはHVDDからVSSに切り替わることができ、/BLはHVDDからVrefに切り替わることができる。
プリチャージ期間１３０５に続くセル選択期間１３１０の間において、第２のメモリセルアレイ５０５−ｂのアクセスライン（例えば、WLF１）は、ローレベル（例えば、VKK）からハイレベル（例えばVPP）に切り替えることができ、電位ラインPL1は、ローレベルからハイレベルに切り替えることができ、また、ハイレベルの信号電圧を、第２のデジットラインBLFkとワードラインWLF1とに関連付けられたメモリセル５２０から第２のデジットライン（図１１のBLFk又は図１２のBL）に読み出すことができる。
セル選択期間１３１０に続く検知増幅期間１３１５の間において、CSN信号（図１２に示されているが図１３には示されていない）は、ハイレベルからローレベルに切り替えることができ、また、CSP信号（これも図１２に示されているが図１３には示されていない）をローレベルからハイレベルに切り替えることができ、それによって、第１のセンスアンプ５４５−ａをアクティブにして、BL及び/BL上の信号が検知増幅されるようにすることができる。この状態が、検知増幅期間１３１５に続くリライト期間１３２０を通じて維持されると、ローレベル情報の読出し時にメモリセル上でローレベル情報のリライトが実行される。電位ラインPL1がハイレベルからローレベルに切り替わると、ハイレベルの読出し時にメモリセル上でハイレベル情報のリライトが実行される。
リライト期間１３２０に続くプリチャージ期間１３２５の開始時には、第１のセンスアンプ５４５−ａが非アクティブにされ、その後、RES信号がローレベル（例えば、VSS）から所定期間ハイレベル（例えば、VDD）に切り替わるようにすることができ、この結果、BLと/BLをVSSにリセットすることができる。引き続いて、WLF１をVKKに制御し、最後に、PCをハイレベルに制御してBLと/BLとがHVDDにプリチャージされるようにすることができ、それによって、読出し及びリライト動作のシーケンスを完了することができる。
図１４は、種々の実施形態による、図１１を参照して説明した第２のメモリセルアレイ５０５−ｂがFeRAM動作用に構成されている場合における、第２のメモリセルアレイ５０５−ｂにおける読出し及びリライト動作のヒステリシス特性と解析例とを示す。これらの例では、ハイレベル情報保持時間（「Hホールド」とラベルされた黒色ドットで示される）における残留分極電荷量は約10fC（フェムトクーロン）であって、ローレベルでの情報保持時間（「Lホールド」とラベルされた白色のドットで示される）における残留分極電荷量は約10fCであって、デジットライン容量は60fFであるので、第２のメモリセルアレイ５０５−ｂの電位ライン（プレートライン）がローレベルからハイレベルに切り替わると、それぞれの位置が左下方向に移動して、負荷直線との交点（図１４には示されていない）ではデジットライン電圧がVsigH又はVsigLになり得る。これらの電圧の１つ（VsigH又はVsigL）とVrefとの差が読出し信号電圧を形成し、これに従って、デジットライン電圧は、ハイレベル読出し動作時にはVDD=１Vに増幅され、又は、ローレベル読出し動作時にはVSS=０Vに増幅され得る。ローレベルの読出し動作の際には、この状態はリライト状態を形成する。しかし、ハイレベル読出し動作の際には、セルプレート電圧とデジットライン電圧との両方が１Vとなるため、黒色ドットはLホールドポジション付近に位置する。ハイレベル情報をリライトするようにセルプレートの電圧がVSSに駆動されると、ヒステリシスカーブ上で黒色ドットが右上方側に戻され、白色ドットがLホールド状態に戻されるようにすることができる。BLが引き続いてVSSにリセットされると、黒色ドットがHホールド状態に戻り、それによりリライト処理が完了する。その後、プリチャージ状態が開始されると、BLの電位はHVDD=0.5Vにプリチャージされる。
図１５は、種々の実施形態による、図１１を参照して説明した第１のメモリセルアレイ５０５−ａがDRAM動作用に構成されている場合における、第１のメモリセルアレイ５０５−ａにおける読出し及びリライト動作のヒステリシス特性と解析例とを示す。DRAMモードで動作させる場合には、メモリセルの強誘電体キャパシタの常誘電コンポーネントのみが使用される。このようにして、読出し及びリライト動作は、ヒステリシス特性の線形領域内で実行される。強誘電体キャパシタの常誘電コンポーネントの容量は約７.５fFに設定することができる。これらの例では、「Hホールド」とラベルされた黒色ドットで示される位置は、ハイレベル情報保持時間に対応し、「Lホールド」とラベルされた白色ドットで示される位置がローレベル情報保持時間に対応してよい。また、デジットライン容量は20fFに設定することができ、そして、ワードラインがローレベルからハイレベルに切り替わる場合には、負荷直線との交点（図１５には示されていない）では、電荷がデジットラインの容量で共用されることにより、デジットライン電圧がVsigH又はVsigLになり得る。この電圧とデジットラインプリチャージ電圧に対応するHVDD=0.5Vとの差が読出し信号電圧を形成し、これに従って、デジットライン電圧は、ハイレベル読出し動作時にはVDD=１Vに増幅され、又はローレベル読出し動作時にはVSS=０Vに増幅され得る。この状態が所定期間維持されたときに、リライト動作が完了するようにすることができる。また、プリチャージ状態が開始されたときに、シーケンスが元の情報保持位置（「Hホールド」又は「Lホールド」）に戻るようにすることができる。
図１６は、種々の実施形態による、ハイブリッドメモリを含む装置１６００の第４の例を示した図である。装置１６００は、図５を参照して説明した装置５００と同様に構成してもよく、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、及び第３のメモリセルアレイ５０５−ｃを含んでいてもよい。第２のメモリセルアレイ５０５−ｂは、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとの間に配置されてもよい。幾つかの例において、装置１６００は、図１、図３を参照して説明したメモリデバイス１００のブロックの態様の一例とすることができる。
図５を参照して説明した装置５００とは異なり、装置１６００内の第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃのデジットライン（例えば、BLD１、BLD２、BLDk-1、BLDk等）は折り返されていない。例えば、第１のデジットライン（BLDk）に結合されたメモリセルの第２のサブセット５５５と、メモリセルの第２のサブセット５５５が接続される第１のデジットラインの一部分とが、第１のセンスアンプ５４５−ａから切り離されていてもよい。或いは、装置１６００は、メモリセルの第２のサブセット５５５と、メモリセルの第２のサブセット５５５が接続される第１のデジットラインの一部分とを持たずに構成されてもよい。これにより、第１のデジットラインの寄生容量を約半分に減少させ、より多くのメモリセルを第２のメモリセルアレイ５０５−ｂの第２のデジットライン（BLFk）に接続することを可能とする。同様の変更は、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃの各デジットラインに対して行われてもよく、さらに多くのメモリセルが第２のメモリセルアレイ５０５−ｂの各デジットラインに接続されてもよい。第２のメモリセルアレイ５０５−ｂがFeRAMとして構成されている場合には、図１６を参照して説明した技術は、図５を参照して説明した装置５００によってサポートされ得るよりも大きなFeRAMをサポートすることができる。
図１７は、種々の実施形態による、ハイブリッドメモリを含む装置１７００の第５の例を図示している。装置１７００は、図５を参照して説明した装置５００と同様に構成されてもよく、第１のメモリセルアレイ５０５−ａ、第２のメモリセルアレイ５０５−ｂ、及び第３のメモリセルアレイ５０５−ｃを含んでいてもよい。第２のメモリセルアレイ５０５−ｂは、第１のメモリセルアレイ５０５−ａと第３のメモリセルアレイ５０５−ｃとの間に配置されてもよい。幾つかの例において、装置１７００は、図１、図３を参照して説明したメモリデバイス１００のブロックの態様の一例であってもよい。
図５を用いて説明した装置５００とは異なり、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃは、ダミーのワードラインを備えていてもよい。例えば、第１のメモリセルアレイ５０５−ａは第１ダミーワードラインDWLRを備え、そして、第３メモリセルアレイ５０５−ｃは第２ダミーワードラインDWLLを備えることができる。各ダミーワードライン（DWLR又はDWLL）に結合されたDRAMメモリセルのペアのメモリセルのうちの１つだけが、効果的に機能するように設計することができ（例えば、メモリセル５１０−ａ及び５４０−ａのセルプレートはVSSに結合しないようにすることができ）、そして、ダミーのワードラインに結合された残りのメモリセルの各々（例えば、メモリセル５１５−ａ及び５３５−ａ）が、それぞれのデジットライン上でリファレンス信号電圧レベルを提供するダミー（又はリファレンス）メモリセルとして機能することができる。リファレンス信号の電圧レベルは、検知（又は読取り）動作中に、対応するセンスアンプによって使用されてよい。その結果、第１及び第３のメモリセルアレイ５０５−ａ、５０５−ｃのデジットラインは、装置１７００のDRAM動作とFeRAM動作の両方において、VSSにプリチャージすることができ、そして、センスアンプ（例えば、第１のセンスアンプ５４５−ａ、第２のセンスアンプ５４５−ｂ、第３のセンスアンプ５４５−ｃ、及び第４のセンスアンプ５４５−ｄ）は、HVDDプリチャージ制御（例えば、図６を参照して説明したトランジスタ６２０−ａ、６２０−ｂ、及び６２５）を含む必要が無くなる。
幾つかの例では、図１７を参照して説明したダミーワードラインと機能していないメモリセルとを、図１１を参照して説明した装置１７００に組み込んでもよく、そして、装置１１００のセンスアンプは、HVDDプリチャージ制御を含む必要が無くなる。
図１８は、種々の実施形態による、ハイブリッドメインメモリを含むシステム１８００の図を示す。システム１８００は、デバイス１８０５を含んでいてもよく、それは、様々な構成部分を接続し又は物理的に支持するプリント基板であってもよい。
デバイス１８０５は、メインメモリサブシステム１８１０を含んでいてもよく、それは、図１、図３に記載のメモリデバイス１００の一例とすることができる。メインメモリサブシステム１８１０は、メモリコントローラ１４０−ｂと複数のメモリセル１０５−ｃとを含むことができ、それらは、図１及び図３を参照して説明したメモリコントローラ１４０と、図１から図５、図１１、図１６、及び図１７を参照して説明したメモリセル１０５、４１０、４１５、４２０、４２５、５１０、５１５、５２０、５２５、５３０、５３５、又は５４０とであってよい。幾つかの例では、メインメモリサブシステム１８１０は、図４、図５、図１１、図１６、又は図１７を参照して説明したように構成されているメモリセル１０５−ｃ及びページングバッファレジスタ（センスアンプを含む）を含んでいてよい。
また、デバイス１８０５は、プロセッサ１８１５、ダイレクトメモリアクセスコントローラ（DMAC）１８２０、BIOSコンポーネント１８２５、ペリフェラルコンポーネント（周辺機器）１８３０、及び入出力コントローラ１８３５を含んでいてもよい。デバイス１８０５の構成要素は、バス１８４０を介して互いに電子通信することができる。プロセッサ１８１５は、メモリコントローラ１４０−ｂを介して、メインメモリサブシステム１８１０を動作させるように構成されていてもよい。場合によっては、メモリコントローラ１４０−ｂは、図１又は３を参照して説明したメモリコントローラ１４０の機能を実行してもよい。他のケースでは、メモリコントローラ１４０−ｂは、プロセッサ１８１５に統合されてもよい。プロセッサ１８１５は、汎用プロセッサ、ディジタル信号プロセッサ（DSP）、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）若しくはその他のプログラマブル論理デバイス、ディスクリートのゲート若しくはトランジスタロジック、ディスクリートのハードウェアコンポーネント、又はこれらの種類のコンポーネントの組み合わせであってよい。幾つかの例では、プロセッサ１８１５は、マルチコアプロセッサであってもよい。プロセッサ１８１５は、本明細書で説明する種々の機能を実行することができる。プロセッサ１８１５は、例えば、メモリセル１０５−ｃに記憶されたコンピュータ読取り可能な命令を実行して、デバイス１８０５に種々の機能又はタスクを実行させるように構成することができる。
DMAC１８２０は、プロセッサ１８１５がメインメモリサブシステム１８１０内で、ダイレクトメモリアクセスを実行できるようにすることができる。
BIOSコンポーネント１８２５は、ファームウェアとして動作する基本入出力システム（BIOS）を含むソフトウェアコンポーネントであってもよく、システム１８００のさまざまなハードウェアコンポーネントを初期化して実行することができる。また、BIOSコンポーネント１８２５は、プロセッサ１８１５と他のさまざまなコンポーネント（例えば、ペリフェラルコンポーネント１８３０、入出力コントローラ１８３５等）との間のデータフローを管理することもできる。BIOSコンポーネント１８２５には、読取り専用メモリ（ROM）、フラッシュメモリ、又はその他の不揮発性メモリに格納されているプログラム又はソフトウェアが含まれていてよい。
ペリフェラルコンポーネント１８３０は、デバイス１８０５に統合される、任意の入出力デバイス、又はそのようなデバイス用のインターフェイスであってよい。周辺デバイスの例としては、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、USBコントローラ、シリアル若しくはパラレルポート、又は、ペリフェラルコンポーネントインターコネクト（PCI）若しくはアクセラレーテッドグラフィックスポート（AGP）などのペリフェラルカードスロットを含むことができる。
入出力コントローラ１８３５は、プロセッサ１８１５と、ペリフェラルコンポーネント１８３０、入力デバイス１８４５、出力デバイス１８５０、及び／又はサブメモリデバイス１８５５との間のデータ通信を管理することができる。入出力コントローラ１８３５は、デバイス１８０５に統合されていない周辺機器を管理することもできる。場合によっては、入出力コントローラ１８３５は、外部周辺機器への物理的なコネクション又はポートを表す場合がある。
入力デバイス１８４５は、デバイス１８０５又はその構成機器に入力を提供する、デバイス１８０５外部の装置又は信号を表すことができる。これには、ユーザーインターフェイス又は他のデバイス間のインターフェイスを含めることができる。場合によっては、入力デバイス１８４５は、ペリフェラルコンポーネント１８３０を介してデバイス１８０５とインターフェイスする周辺機器、又は、入出力コントローラ１８３５によって管理される周辺機器を含んでいてもよい。
出力デバイス１８５０は、デバイス１８０５又はその構成機器のいずれかからの出力を受信するように構成された、デバイス１８０５外部の装置又は信号を表すことができる。出力デバイス１８５０の例としては、ディスプレイ、オーディオスピーカ、印刷デバイス、他のプロセッサ又はプリント基板等を含むことができる。場合によっては、出力デバイス１８５０は、ペリフェラルコンポーネント１８３０のいずれか１つを介してデバイス１８０５とインターフェイスする周辺機器、又は、入出力コントローラ１８３５によって管理される周辺機器を含んでいてもよい。
メモリコントローラ１４０−ｂ及びメモリセル１０５−ｃを含むデバイス１８０５の構成要素は、その機能を実行するように設計された回路を含むことができる。これは例えば、本明細書で説明する機能を実行するように構成されている、導電線、トランジスタ、キャパシタ、インダクタ、抵抗、アンプ、又はその他の能動的又は非能動的素子を含んでよい。
デバイス１８０５の幾つかの例では、メインメモリサブシステム１８１０のメモリセル１０５−ｃが、DRAMアレイ１８６０とFeRAMアレイ１８６５とに割り当てられ、FeRAMアレイ１８６５のメモリセルとデジットラインが、DRAMアレイ１８６０のデジットラインを介して（例えば、メモリコントローラ１４０−ｂによって動作する転送ゲートによって）、メインメモリサブシステム１８１０のセンスアンプに選択的に結合されるようにすることができる。幾つかの例では、プロセッサ１８１５は、メモリコントローラ１４０−ｂに、FeRAMアレイ１８６５のデジットラインをDRAMアレイ１８６０のデジットラインに結合する転送ゲートを閉じさせて、FeRAMアレイ１８６５からDRAMアレイ１８６０にデータを転送させるリードコマンド、或いは、メモリコントローラ１４０−ｂに転送ゲートを閉じさせて、DRAMアレイ１８６０からFeRAMアレイ１８６５にデータを転送させるライトコマンドのうちの少なくとも１つを発行することができる。プロセッサ１８１５は、メインメモリサブシステム１８１０とプロセッサ１８１５との間で転送させるためのコマンドを発行することもできる。
幾つかの例では、DRAMアレイ１８６０は、FeRAMアレイ１８６５のキャッシュメモリとして、メモリコントローラ１４０−ｂによって動作されるようにすることができる。例えば、プロセッサ１８１５のメモリ管理ユニット（MMU）１８７０は、２つのトランスレーションルックアサイドバッファ（TLB１やTLB２等）を使用して、メインメモリサブシステム１８１０のページアドレスを管理することができる。MMU１８７０は、例えばDRAMアレイ１８６０と、FeRAMアレイ１８６５と、サブメモリデバイス１８５５との３つの階層を含むメモリシステムを管理することができる。幾つかの例では、メモリコントローラ１４０−ｂは、FeRAMアレイ１８６５からDRAMアレイ１８６０へのページデータの転送方向の逆方向に、セーブコマンドを発行することができる。DRAMアレイ１８６０とFeRAMアレイ１８６５とは、デジットラインとセンスアンプとを共有しているので、DRAMアレイ１８６０とFeRAMアレイ１８６５との間で簡単にデータを転送し保存することができる。
デバイス１８０５の幾つかの例では、メモリコントローラ１４０−ｂは、異なる属性を持つページデータを、DRAMアレイ１８６０、FeRAMアレイ１８６５、又はサブメモリデバイス１８５５のそれぞれの特性に応じて廃棄することによって、メモリセル１０５−ｃを制御することができる。例えば、プロセッサ１８１５は、メモリコントローラ１４０に、FeRAMアレイ１８６５のデジットラインをDRAMアレイ１８６０のデジットラインに結合する転送ゲートを動作させ、第１のタイプのデータをDRAMアレイ１８６０に書き込ませ、第２のタイプのデータをFeRAMアレイ１８６５に書き込ませることができる。
図１９は、種々の実施形態による、メモリデバイスを動作させる方法１９００を図示するフローチャートを示す。この方法１９００の動作は、図４、図５、図１１、図１６、及び図１７を参照して説明したメモリセルアレイ４０５及び５０５などのメモリアレイ上又はその内部で行うことができる。幾つかの例では、方法１９００の動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０のようなメモリコントローラの制御下で実行されてもよい。幾つかの例では、メモリコントローラは、メモリアレイの機能要素を制御するコードのセットを実行して、以下に説明する機能を実行することができる。更に又は代わりに、メモリコントローラは、特定用途のハードウェアを使用して、以下で説明する機能の態様を実行してもよい。
ブロック１９０５において、この方法は、第１のメモリセルアレイの第１のメモリセル、又は第２のメモリセルアレイの第２のメモリセルのどちらにアクセスするかを判定することを含むことができる。図４、図５、図１１、図１６、及び図１７を参照して説明したように、第１のメモリセルに結合された第１のデジットラインは、センスアンプを含むページングバッファレジスタに結合することができる。幾つかの例において、第１のメモリセルは第１の強誘電体メモリセルを含んでいてもよく、第２のメモリセルは第２の強誘電体メモリセルを含んでいてもよい。幾つかの例では、第１の強誘電体メモリセルは揮発性モード（例えば、DRAMモード）で動作するように構成することができ、第２の強誘電体メモリセルは不揮発性モード（例えば、FeRAMモード）で動作するように構成することができる。幾つかの例において、ブロック１９０５における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行されてもよい。
ブロック１９１０において、この方法は、第２のメモリセルアレイの第２のメモリセルを読み出すとの判定に少なくとも一部において基づいて、転送ゲートを操作することを含むことができる。図４、図５、図１１、図１６、及び図１７を参照して説明したように、転送ゲートは、第２のメモリセルに結合された第２のデジットラインを第１のデジットラインを介してページングバッファレジスタに選択的に結合するように構成することができる。幾つかの例において、ブロック１９１０における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行されてもよい。
方法１９００の幾つかの例では、第１のデジットラインは第１のメモリセルを含む第１の複数のメモリセルに結合されていてもよく、第２のデジットラインは第２のメモリセルを含む第２の複数のメモリセルに結合されていてもよい。これらの例のいくかにおいて、第１の複数のメモリセルは、第２の複数のメモリセルよりも少ないメモリセルを含んでいてもよい。
方法１９００の例として、第１のメモリセルのセルプレートをバイアスすることにより、第１のメモリセルのキャパシタの強誘電膜の反転を防止することを、この方法が含んでもよい。幾つかの例では、この方法が、第２のメモリセルアレイ内の各メモリセルの各セルプレートを共通の電圧にバイアスすることを含んでもよい。幾つかの例では、この方法が、第２のメモリセルアレイ内の各メモリセルの各セルプレートの電圧を独立にバイアスすることを含んでもよい。
メソッド１９００の幾つかの例では、この方法が、第１のメモリセルアレイを、第２のメモリセルアレイについての埋め込みキャッシュとして動作させることを含んでもよい。
あるケースにおいて、１つのデバイスを説明する。このデバイスは、第１のメモリセルアレイの第１のメモリセルにアクセスするか、又は第２のメモリセルアレイの第２のメモリセルにアクセスするかを決定する手段を含むことができる。その手段では、第１のメモリセルに結合された第１のデジットラインが、センスアンプを有するページングバッファレジスタに結合されている。そのデバイスは、少なくとも一部で第２のメモリセルアレイの第２のメモリセルの読出しを決定することに基づいて転送ゲートを操作する手段を更に含むことができる。その手段では、転送ゲートは、第２のメモリセルに結合されている第２のデジットラインを第１のデジットラインを介して、ページングバッファレジスタに選択的に結合するように構成されている。
場合によっては、第１のメモリセルが第１の強誘電体メモリセルを備え、第２のメモリセルが第２の強誘電体メモリセルを備えていてもよい。場合によっては、第１の強誘電体メモリセルが揮発性モードで動作するように構成され、第２の強誘電体メモリセルが不揮発性モードで動作するように構成されていてもよい。場合によっては、第１のデジットラインが第１のメモリセルを含む第１の複数のメモリセルに結合していてもよく、ここで、第２のデジットラインは第２のメモリセルを含む第２の複数のメモリセルに結合しており、第１の複数のメモリセルは、第２の複数のメモリセルよりも少ないメモリセルを含む。
場合によっては、転送ゲートの操作にあたっては、第２のメモリセルにアクセスすると判定した場合に転送ゲートを閉じて、第２のデジットラインを第１のデジットラインを介してページングバッファレジスタに結合する手段を備えてもよい。この装置が、転送ゲートを閉じた後に、第２のメモリセルとプロセッサとの間、又は、第２のメモリセルと第１のメモリセルとの間の少なくともどちらかにおいて、データビットを転送する手段を更に含んでいてもよい。場合によっては、転送ゲートの操作にあたっては、第２のメモリセルにアクセスしないと判定した場合に転送ゲートを開く手段を備えてもよい。
この装置が、第１のメモリセルアレイを第２のメモリセルアレイの埋め込みキャッシュとして動作させる手段を更に含んでいてもよい。場合によっては、この装置が、第１のメモリセルのセルプレートをバイアスすることにより、第１のメモリセルのキャパシタの強誘電体膜の反転を防止する手段を備えてもよい。この装置が、第２のメモリセルアレイ内の各メモリセルの各セルプレートを共通の電圧にバイアスする手段を更に含んでいてもよい。場合によっては、この装置が、第２のメモリセルアレイ内の各メモリセルの各セルプレートの電圧を独立にバイアスする手段を含んでいてもよい。
図２０は、種々の実施形態による、メモリデバイスを動作させる方法２０００を図示するフローチャートを示す。この方法２０００の動作は、図４、図５、図１１、図１６、及び図１７を参照して説明したメモリセルアレイ４０５及び５０５などのメモリアレイ上又はその内部で行うことができる。幾つかの例では、方法２０００の動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０のようなメモリコントローラの制御下で実行されてもよい。幾つかの例では、メモリコントローラは、メモリアレイの機能要素を制御するコードのセットを実行して、以下に説明する機能を実行することができる。更に又は代わりに、メモリコントローラは、特定用途のハードウェアを使用して、以下で説明する機能の態様を実行してもよい。
ブロック２００５において、この方法は、第１のメモリセルアレイの第１のメモリセル、又は第２のメモリセルアレイの第２のメモリセルのどちらにアクセスするかを判定することを含むことができる。図４、図５、図１１、図１６、及び図１７を参照して説明したように、第１のメモリセルに結合された第１のデジットラインは、センスアンプを含むページングバッファレジスタに結合することができる。幾つかの例において、第１のメモリセルは第１の強誘電体メモリセルを含んでいてもよく、第２のメモリセルは第２の強誘電体メモリセルを含んでいてもよい。幾つかの例では、第１の強誘電体メモリセルは揮発性モード（例えば、DRAMモード）で動作するように構成することができ、第２の強誘電体メモリセルは不揮発性モード（例えば、FeRAMモード）で動作するように構成することができる。第２のメモリセルにアクセスすることが決定すると、この方法はブロック２０１０を続けて実行してよい。第２のメモリセルにアクセスしないことが決定すると、この方法はブロック２０２０を続けて実行してよい。幾つかの例において、ブロック２００５における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行することができる。
ブロック２０１０又は２０２０において、この方法は、第２のメモリセルアレイの第２のメモリセルを読み出すとの判定に少なくとも一部において基づいて、転送ゲートを操作することを含むことができる。図４、図５、図１１、図１６、及び図１７を参照して説明したように、転送ゲートは、第２のメモリセルに結合された第２のデジットラインを第１のデジットラインを介してページングバッファレジスタに選択的に結合するように構成することができる。ブロック２０１０では、この方法は、転送ゲートを閉じて、第２のデジットラインを第１のデジットラインを介してページングバッファレジスタに結合することを含むことができる。ブロック２０２０では、この方法は、転送ゲートを開いて、第２のデジットラインをページングバッファレジスタから切り離すことを含むことができる。幾つかの例において、ブロック２０１０又は２０２０における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行されてもよい。
ブロック２０１５では、転送ゲートを閉じた後に、この方法は、第２のメモリセルとプロセッサとの間で、又は、第２のメモリセルと第１のメモリセルとの間で、データビットを転送することを含むことができる。幾つかの例において、ブロック２０１５における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行することができる。
ブロック２０２５では、転送ゲートを開いた後に、この方法は、第１のメモリセルとプロセッサとの間でデータビットを転送することを含むことができる。幾つかの例において、ブロック２０２５における動作は、図１、図３、及び図１８を参照して説明したメモリコントローラ１４０を用いて実行することができる。
方法１９００と方法２０００は可能な実施形態を説明するものであり、方法１９００と方法２０００の動作及び手順は、他の実施形態を可能とするように再配列又は変更されてもよいことに注意されたい。幾つかの例では、方法１９００と方法２０００の態様が組み合わされてもよい。
本明細書の記載は、例を提供するものであり、特許請求の範囲に記載されている範囲、適用性、又は例を制限するものではない。開示の範囲から逸脱することなく、議論された要素の機能及び組合せを変更することができる。種々の例では、必要に応じてさまざまな手順や構成要素を省略し、置換し、又は追加することができる。また、幾つかの実施例に関して説明した特徴は、他の実施例で組み合わせることができる。
添付図面に関連してここに記載されている説明は、例示的な構成を記載するものであって、実施可能である、又は、請求項の範囲内にある、すべての例を表すものではない。本明細書において「例」及び「例示的な」という用語は、「例、実例、又は例解としての役目を果たす」という意味であり、他の例より「好ましい」又は「有利な」を意味するものではない。詳細な説明は、記載された技術の理解を提供する目的での特定の詳細を含むものである。しかしながら、これらの技術は、これらの特定の詳細がなくても実施することができる。幾つかの例では、記載された例の概念をあいまいにしないようにするために、周知の構造やデバイスがブロック図の形式で示されている。
添付の図では、類似の構成要素又は特徴が同じ参照ラベルを持つ場合がある。また、同じタイプの様々な構成要素を類似の構成要素のうちで区別をつけるダッシュ及び第２のラベルを参照ラベルの後に付けることにより、区別が付けられている。第１の参照ラベルが明細書で使用される場合、その説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを持つ類似の構成要素のいずれにも適用される。
本明細書に記載される情報及び信号は、種々の異なる技術及び技法のいずれを用いても表すことができる。例えば、上記の説明を通して参照される可能性があるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場や粒子、光波場や光子、又はそれらの任意の組み合わせによって表される。幾つかの図面では、信号を単一の信号として示すことがある。しかしながら、この信号は信号のバスを表すものであってもよく、このバスが様々なビット幅を持つものであってもよいことを、当業者ならば理解するだろう。
本明細書において、「仮想接地」とは、約ゼロボルト（０V）の電圧で保持されているが接地には直接接続されていない電気回路のノードをいう。従って、仮想接地の電圧は、定常状態で、一時的に変動し、そして、約０Vに戻る場合がある。仮想接地は、演算増幅器と抵抗とで構成される分圧器など、さまざまな電子回路要素を使用して実装することができる。他の実装も可能である。
「電子通信」という用語は、コンポーネント間での電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含んでもよく、又は中間のコンポーネントを含んでもよい。電子通信のコンポーネントは、（例えば、通電された回路内で）能動的に電子や信号を交換できるものでもよく、又は（例えば、通電されていない回路内では）能動的には電子や信号を交換できないが、回路に通電すると電子又は信号を交換できるように構成され動作可能であるものでもよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（つまり、オープン又はクローズ）に関係なく、電子通信している。
メモリデバイス１００を含む本明細書で説明しているデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウム等の半導体基板上に形成することができる。場合によっては、この基板は半導体ウェーハである。他の場合では、この基板は、シリコン・オン・グラス（SOG）又はシリコン・オン・サファイア（SOP）などの、シリコン・オン・インシュレータ（SOI）基板であってもよいし、又は、他の基板上に形成される半導体材料のエピタキシャル層であってもよい。基板の又は基板におけるサブ領域の導電率は、リン、ホウ素、又はヒ素を含むがこれらの限定されない種々の化学種を用いたドーピングを通して制御することができる。ドーピングは、基板の初期形成又は成長の間に、イオン注入により、又は、他のドーピング手段により、実行することができる。
ここで説明するトランジスタは、電界効果トランジスタ（FET）を表しており、ソース、ドレイン、ゲートを含む三端子素子を含むことができる。これらの端子は、金属などの導電性材料を介して他の電子素子に接続することができる。ソースとドレインは導電性であり、例えば縮退した、高濃度にドープされた半導体領域を含むことができる。ソースとドレインは、低濃度にドープされた半導体領域又はチャネルによって分離することができる。チャネルがn型（すなわち、大半のキャリアが電子）の場合、FETはn型FETと呼ぶことができる。同様に、チャンネルがp型の場合（すなわち、大半のキャリアがホールである場合）、FETはp型FETと呼ぶことができる。チャネルは、絶縁ゲート酸化物によって覆うことができる。チャネルの導電率は、ゲートに電圧を印加することによって制御することができる。例えば、n型FET又はp型FETにそれぞれ正の電圧又は負の電圧を印加すると、チャネルが導電性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは"オン"又は"アクティブ"になることができる。トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されると、トランジスタは"オフ"又は"非アクティブ"になることができる。
本明細書の開示に関連して説明されている様々な例示のブロック、コンポーネント、及びモジュールは、汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又は本明細書で説明した機能を実行するように設計されたこれらの任意の組合せを用いて、実装し又は実行することができる。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。また、プロセッサは、コンピューティングデバイスの組合せ（例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成など）として実装することもできる。
本明細書で説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組合せに実装することができる。プロセッサにより実行されるソフトウェアにおいて実装される場合、その機能は、コンピュータ読取り可能媒体上に１つ以上の命令又はコードとして保存され又は転送されることができる。その他の例と実装は、開示及び添付した特許請求の範囲内にある。例えば、ソフトウェアの性質上、上記の機能は、プロセッサによって実行さえるソフトウェア、ハードウェア、ファームウェア、ハードワイヤ接続、又はこれらの任意の組合せによって実行されるソフトウェアを用いて実装することができる。機能の実装はまた、機能の各部分が異なる物理的な場所に実装されるように配置されることを含む、様々な場所に物理的に配置されてよい。また、特許請求の範囲を含む本明細書において用いられる場合、項目のリスト（例えば、「少なくとも１つの」又は「１つ以上」のような語句によって始まる項目のリスト）で使用される「又は」は、例えば、A,B,又はCの少なくとも１つのリストが、A又はB又はC又はAB又はAC又はBC又はABC（すなわち、A及びB及びC）を意味するように、包括的リストを指している。
コンピュータ読取り可能な媒体には、非一時的コンピュータ記憶媒体と、コンピュータプログラムの１の場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両者が含まれている。非一時的記憶媒体は、汎用の若しくは特定用途のコンピュータによってアクセス可能な任意の利用可能な媒体であってもよい。例として、これらに制限されないが、非一時的コンピュータ読取り可能媒体は、RAM、ROM、電気的消去可能プログラマブル読取り専用メモリ（EEPROM）、コンパクトディスク（CD）ROM若しくはその他の光ディスク記憶装置、磁気ディスク記憶装置、若しくはその他の磁気記憶デバイス、又は、命令形式若しくはデータ構造形式の所望のプログラムコード手段を運搬し若しくは記憶することに使用可能であって、汎用の若しくは特定用途のコンピュータによって又は汎用の若しくは特定用途のプロセッサによってアクセス可能である、任意の他の非一時的媒体を含むことができる。
また、任意のコネクションがコンピュータ読取り可能媒体と適切に呼ばれる。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（DSL）、又は、赤外線、無線、及びマイクロ波等のワイヤレス技術を使用して、WEBサイト、サーバ、又はその他のリモートソースからソフトウェアを送信する場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（DSL）、又は、赤外線、無線、及びマイクロ波等のワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）及びディスク(disc)は、CD、レーザディスク、光ディスク、デジタル多用途ディスク（DVD）、フロッピーディスク、及びブルーレイディスクを含むものであり、ここで、ディスク(disk)は通常、磁気的にデータを再生するものであり、また、ディスク(disc)は、レーザで光学的にデータを再現するものである。上記の組合せも、コンピュータ読取り可能媒体の範囲に含まれている。
本明細書は、当業者が当該開示のものを製造する又は利用することを可能とするために提供される。開示に対する種々の変更は当業者にとって容易に明らかであり、本明細書で定義される一般的な原則は、開示の範囲を逸脱することなく他の変形例に適用することができる。従って、本開示は、本明細書に記載された例及び設計に限定されるものではなく、本明細書に開示されている原理及び新規な特徴に合致する最も広い範囲が与えられるべきものである。
１００ メモリデバイス
１０５ メモリセル
１１０ アクセスライン（ワードライン）
１１５ デジットライン（ビットライン）
１２０ ロウデコーダ
１２５ センスコンポーネント
１３０ カラムデコーダ
１３５ データ入出力バッファ
１４０ メモリコントローラ
２００ メモリデバイス
２０５ キャパシタ（強誘電体キャパシタ）
２１０ セルプレート
２１５ セル底面（セルボトム）
２２０ 選択コンポーネント
３１０ バイアスコンポーネント
３１５ タイミングコンポーネント
３２０ リファレンスコンポーネント
３２５ ラッチ
４００ 装置
４０５−ａ 第１のメモリセルアレイ
４０５−ｂ 第２のメモリセルアレイ
４１０ 第１の複数のメモリセル
４２０ 第２の複数のメモリセル
４３０ ページングバッファレジスタ
４３５ 第１の転送ゲート
５００ 装置
５０５−ａ 第１のメモリセルアレイ
５０５−ｂ 第２のメモリセルアレイ
５０５−ｃ 第３のメモリセルアレイ
５１０ 第１の複数のメモリセル
５２０ 第２の複数のメモリセル
５２５ 第３の複数のメモリセル
５３５ 第４の複数のメモリセル
５４５−ａ 第１のセンスアンプ
５４５−ｂ 第２のセンスアンプ
５４５−ｃ 第３のセンスアンプ
５４５−ｄ 第４のセンスアンプ
５５０ 第１のサブセットのメモリセル
５５５ 第２のサブセットのメモリセル
５６０ 第１のサブセットのメモリセル
５６５ 第２のサブセットのメモリセル
５７０ 第１の転送ゲート
５７５ 第２の転送ゲート
５８０ 転送ゲート
５８５ 分離トランジスタ
６００ センスアンプ
６０５−ａ、６０５−ｂ ｐＭＯＳトランジスタ
６１０−ａ、６１０−ｂ ｎＭＯＳトランジスタ
６１５−ａ、６１５−ｂ ｎＭＯＳトランジスタ
６２０−ａ、６２０−ｂ ｎＭＯＳトランジスタ
６２５ 第３のトランジスタ
６３０−ａ、６３０−ｂ ｎＭＯＳトランジスタ
６３５−ａ、６３５−ｂ ｎＭＯＳトランジスタ
１１００ 装置
１２００ センスアンプ
１２０５−ａ 第１のプルダウントランジスタ
１２０５−ｂ 第２のプルダウントランジスタ
１６００ 装置
１７００ 装置
１８００ システム
１８０５ デバイス
１８１０ メインメモリサブシステム
１８１５ プロセッサ
１８２０ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
１８３０ ペリフェラルコンポーネント
１８３５ 入出力コントローラ
１８４０ バス
１８４５ 入力デバイス
１８５０ 出力デバイス
１８５５ サブメモリデバイス
１８６０ ＤＲＡＭアレイ
１８６５ ＦｅＲＡＭアレイ
１８７０ メモリ管理ユニット（ＭＭＵ）

Claims (20)

  1. センスコンポーネントを用いて、第１のデジットラインを第１の電圧にバイアスすることであって、前記第１のデジットラインは前記センスコンポーネントに結合されている、ことと、
    前記第１のデジットラインを前記第１の電圧にバイアスした後、第１のメモリセルアレイから読み出すことであって、前記第１のメモリセルアレイは前記第１のデジットラインに結合されている、ことと、
    前記第１のデジットラインを前記第１の電圧にバイアスした後、前記第１のデジットラインを第２の電圧にバイアスすることと、
    前記第１のデジットラインを前記第２の電圧にバイアスした後、第２のメモリセルアレイから読み出すことであって、前記第２のメモリセルアレイは前記第１のデジットラインに結合されている、ことと、
    を含む方法。
  2. 前記第１のメモリアレイセルは揮発性モードで動作するように構成され、前記第２のメモリセルアレイは不揮発性モードで動作するように構成される、請求項１に記載の方法。
  3. 前記第１のデジットラインは、前記センスコンポーネントを含むページングバッファレジスタに結合されている、請求項１に記載の方法。
  4. 前記第１のデジットラインを介して第２のデジットラインを前記ページングバッファレジスタに選択的に結合するよう、前記第２のメモリセルアレイから読み出すことに少なくとも部分的に基づいて前記第２のメモリセルアレイの転送ゲートを動作せることを更に含み、前記第２のデジットラインは前記第２のメモリセルアレイに結合されている、請求項３に記載の方法。
  5. 前記第２のメモリセルアレイから読み出すことは、前記センスコンポーネントを用いて、前記第１のデジットライン上で測定された信号電圧を、第２のデジットライン上で測定された信号電圧と比較することを含み、前記第２のデジットラインは前記第２のメモリセルアレイに結合されている、請求項１に記載の方法。
  6. 前記第２のデジットラインは、前記第２のメモリセルアレイから読み出す前に、前記第２の電圧にバイアスされる、請求項５に記載の方法。
  7. 前記第１のデジットラインを前記第２の電圧にバイアスすることと、前記第２のデジットラインを前記第２の電圧にバイアスすることは、並行して行われる、請求項６に記載の方法。
  8. 第１の複数のメモリセルに接続された第１のデジットラインを含む第１のメモリセルアレイと、
    第２の複数のメモリセルに接続された第２のデジットラインと、第３の複数のメモリセルに接続された第３のデジットラインとを含む第２のメモリセルアレイと、
    第４の複数のメモリセルに接続された第４のデジットラインを含む第３のメモリセルアレイと、
    第１のセンスコンポーネント及び第２のセンスコンポーネントを含むページングバッファレジスタであって、前記第１のセンセコンポーネントは前記第１のメモリセルアレイ及び前記第２のメモリセルアレイによって共有され、前記第１のデジットラインは前記第１のセンスコンポーネントに結合されている、ページングバッファレジスタと、
    を備える装置。
  9. 前記第２のセンスコンポーネントは前記第３の複数のメモリセル及び前記第４の複数のメモリセルによって共有される、請求項８に記載の装置。
  10. 前記第４のデジットラインは前記第２のセンスコンポーネントに結合されている、請求項８に記載の装置。
  11. 前記第１のメモリセルアレイ及び前記第２のメモリセルアレイに結合され、且つ、前記第２のデジットラインを前記第１のデジットラインを介して前記第１のセンスコンポーネントに選択的に結合するように動作可能である第１の転送ゲートを更に備える、請求項８に記載の装置。
  12. 前記第２のメモリセルアレイ及び前記第３のメモリセルアレイに結合され、且つ、前記第３のデジットラインを前記第４のデジットラインを介して前記第２のセンスコンポーネントに選択的に結合するように動作可能である第２の転送ゲートを更に備える、請求項８に記載の装置。
  13. 前記第１のデジットラインは前記第１のセンスコンポーネントの入力に結合され、前記第１のセンスコンポーネントは、前記第１のメモリセルアレイの第１のサブセットのメモリセルと、前記第１のメモリセルアレイの第２のサブセットのメモリセルとに結合されている、請求項８に記載の装置。
  14. 前記第４のデジットラインは前記第２のセンスコンポーネントの入力に結合され、前記第２のセンスコンポーネントは、前記第３のメモリセルアレイの第１のサブセットのメモリセルと、前記第３のメモリセルアレイの第２のサブセットのメモリセルとに結合されている、請求項８に記載の装置。
  15. 前記第１のメモリセルアレイ及び前記第３のメモリセルアレイは、前記第１及び第２のセンスコンポーネントのそれぞれにおける入力端子に折り返し配置で結合されている、請求項８に記載の装置。
  16. 前記第１のメモリセルアレイは揮発性モードで動作するように構成され、前記第２のメモリセルアレイは不揮発性モードで動作するように構成されている、請求項８に記載の装置。
  17. プロセッサと、
    前記プロセッサに結合されたメモリアレイと、
    前記メモリアレイと通信するメモリコントローラと、
    を備えるデータ処理システムであって、
    前記メモリアレイは、
    第１のデジットラインと、該第１のデジットラインに結合された第１の複数のメモリセルとを含む第１のメモリセルアレイと、
    第２のデジットラインと、該第２のデジットラインに結合された第２の複数のメモリセルと、第３のデジットラインと、該第３のデジットラインに結合された第３の複数のメモリセルとを含む第２のメモリセルアレイと、
    第４のデジットラインと、該第４のデジットラインに結合された第４の複数のメモリセルとを含む第３のメモリセルアレイと、
    を含み、
    前記データ処理システムは、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイによって共有される第１のセンスコンポーネントを含むページングバッファレジスタを更に備え、前記第１のデジットラインは前記第１のセンスコンポーネントに結合されている、データ処理システム。
  18. 前記第１のセンスコンポーネントは、前記第１のデジットラインを第１の電圧にバイアスするように動作可能な第１の回路を含み、該第１の回路は、前記第１のデジットラインを前記第１の電圧にバイアスするように構成された１つ以上の電圧源に結合された１つ以上のスイッチングコンポーネントを含む、請求項１７に記載のデータ処理システム。
  19. 前記第１のセンスコンポーネントは、前記第１のデジットライン及び前記第２のデジットラインを第２の電圧にバイアスするように動作可能な第２の回路を含み、該第２の回路は、前記第１のデジットライン及び前記第２のデジットラインを前記第２の電圧にバイアスするように構成された１つ以上の電圧源に結合された１つ以上のスイッチングコンポーネントを含む、請求項１７に記載のデータ処理システム。
  20. 前記第１のセンスコンポーネントは、前記第１のデジットライン及び前記第２のデジットラインを第２の電圧にバイアスするように動作可能な第３の回路を含む、請求項１７に記載のデータ処理システム。
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