KR20180114958A - Ｆｅｒａｍ―ｄｒａｍ 하이브리드 메모리 - Google Patents

Ｆｅｒａｍ―ｄｒａｍ 하이브리드 메모리 Download PDF

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KR20180114958A
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Abstract

강유전체 메모리 셀 또는 셀들을 동작시키기 위한 방법들, 시스템들, 및 디바이스들이 설명된다. 하나의 방법은 제 1 메모리 셀 어레이의 제 1 메모리 셀 또는 제 2 메모리 셀 어레이의 제 2 메모리 셀을 액세스할지 여부를 결정하는 단계를 포함하고, 제 1 메모리 셀에 결합된 제 1 디지트 라인은 감지 증폭기를 포함하는 페이징 버퍼 레지스터에 결합된다. 방법은 제 2 메모리 셀 어레이의 제 2 메모리 셀을 판독하도록 결정한 것에 적어도 부분적으로 기초하여 전송 게이트를 동작시키는 단계를 더 포함하고, 전송 게이트는 제 2 메모리 셀에 결합된 제 2 디지트 라인을 제 1 디지트 라인을 통해 페이징 버퍼 레지스터에 선택적으로 결합시키도록 구성된다.

Description

ＦＥＲＡＭ―ＤＲＡＭ 하이브리드 메모리
상호 참조들
특허를 위한 본 출원은 이의 양수인에게 양도된 2016년 3월 16일에 출원된 “FERAM-DRAM 하이브리드 메모리”이라는 제목으로 Kajigaya에 의한 U.S. 특허 출원번호 15/071,961에 대한 우선권을 주장한다.
이하는 전반적으로 메모리 디바이스들에 관한 것으로, 보다 구체적으로 강유전체 랜덤 액세스 메모리 (FeRAM) 어레이 및 동적 랜덤 액세스 메모리 (DRAM) 어레이를 포함하는 하이브리드 메모리에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은, 다양한 전자 디바이스들에 정보를 저장하기 위해 광범위하게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들면, 이진 디바이스들은, 종종 로직 "1" 또는 로직 "0"에 의해 표시된, 두 개의 상태들을 갖는다. 다른 시스템들에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램 할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), DRAM, 동기식 동적 RAM(SDRAM), FeRAM, 자기 램(MRAM), 저항성, 예로RAM(RRAM), 플래시 메모리, 및 기타를 포함한, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성이거나 또는 비-휘발성일 수 있다. 비-휘발성 메모리서 플래시 메모리는 외부 전원의 부재 시에도 확장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예로서 DRAM은 그것들이 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 걸쳐 그것들의 저장된 데이터를 잃을 수 있다. 바이너리(binary) 메모리 디바이스는 예를 들어, 대전되거나 또는 방전된 커패시터를 포함할 수 있다. 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 휘발성 메모리의 특정한 측면들은, 더 빠른 판독 또는 기록 속도들과 같은, 성능 이점들을 제공할 수 있는 반면, 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비-휘발성의 측면들이 유리할 수 있다.
일부 경우들에서, FeRAM은 DRAM의 동작에 유사한 비휘발성 특성과 속도에서 동작될 수 있다. 그러나, 이들 경우들에서, FeRAM의 메모리 셀들에 사용되는 강유전체 커패시터들은 강유전체 커패시터들 내에서의 강유전체 재료들의 반복된 분극(polarization) 및 반전에 의한 피로를 겪을 수 있어서, 잔류 분극의 감소를 초래할 수 있다. 또한, 기록 동작들이 동일한 분극 방향으로 연속적으로 수행 될 때, "인-프린트 (in-print)"로 지칭되는 메모리 셀의 히스테리시스 특성의 시프트(shift)는 메모리 셀의 재기록 특성의 후속 저하를 야기 할 수 있다. 따라서 DRAM에 비해, FeRAM은 그것의 수명 동안 더 적은 판독 및 기록 동작들을 지원할 수 있다.
반면에, FeRAM의 강유전체 커패시터는 잔류 분극 성분에 의한 강유전체 특성과 정상 커패시터 성분에 의한 상유전성(paraelectric)이 서로 결합된 특성을 가지며, 상유전성만을 이용함으로써, 분극 반전을 행하지 않고, FeRAM은 DRAM과 유사하게 동작될 수 있다.
본 개시의 실시예들은 다음의 도면들을 참조하여 설명된다:
도 1은 다양한 실시예들에 따른, 예시적인 메모리 디바이스를 예시한다;
도 2는 다양한 실시예들에 따른, 예시적인 메모리 디바이스를 예시한다;
도 3은 다양한 실시예들에 따른, 메모리 디바이스의 블록도를 도시한다;
도 4는 다양한 실시예들에 따른, 하이브리드 메모리를 포함하는 장치의 제 1 예제를 예시한다;
도 5는 다양한 실시예들에 따른, 하이브리드 메모리를 포함하는 장치의 제 2 예제를 예시한다;
도 6은 다양한 실시예들에 따른 감지 증폭기(sense amplifier)의 제 1 예제를 예시한다;
도 7은 다양한 실시예에 따른, 제 2 메모리 셀 어레이가 FeRAM 동작을 위해 구성되고, 제 1 감지 증폭기가 도 6을 참고로 하여 설명된 대로 구성 될 때, 도 5를 참조하여 설명된 제 2 메모리 셀 어레이에서의 판독 및 재기록 동작에 사용을 위한 예시적인 파형을 예시한다;
도 8은 다양한 실시예에 따른, 제 2 메모리 셀 어레이가 FeRAM 동작을 위해 구성 될 때, 도 5를 참고로 하여 설명된 제 2 메모리 셀 어레이에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다;
도 9는 다양한 실시예에 따른, 제 1 메모리 셀 어레이가 DRAM 동작을 위해 구성되고, 제 1 감지 증폭기가 도 6을 참조하여 설명된 대로 구성 될 때, 제 1 메모리 셀 어레이(또는 제 3 메모리 셀 어레이)에서의 판독 및 재기록 동작에 사용을 위한 예시적인 파형을 예시한다;
도 10은 다양한 실시예에 따른, 제 1 메모리 셀 어레이가 DRAM 동작을 위해 구성 될 때, 도 5를 참고로 하여 설명된 제 1 메모리 셀 어레이에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다;
도 11은 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치(1100)의 제 3 예제를 예시한다;
도 12는 다양한 실시예들에 따른 감지 증폭기의 제 2 예제를 예시한다;
도 13은 다양한 실시예에 따른, 제 2 메모리 셀 어레이가 FeRAM 동작을 위해 구성되고, 제 1 감지 증폭기가 도 12을 참고로 하여 설명된 대로 구성 될 때, 도 11을 참고로 하여 설명된 제 2 메모리 셀 어레이에서의 판독 및 재기록 동작에 사용을 위한 예시적인 파형을 예시한다;
도 14는 다양한 실시예에 따른, 제 2 메모리 셀 어레이가 FeRAM 동작을 위해 구성 될 때, 도 11을 참고로 하여 설명된 제 2 메모리 셀 어레이에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 도시한다;
도 15는 다양한 실시예에 따른, 제 1 메모리 셀 어레이가 DRAM 동작을 위해 구성 될 때, 도 5를 참고로 하여 설명된 제 1 메모리 셀 어레이에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다;
도 16은 다양한 실시예들에 따른, 하이브리드 메모리를 포함하는 장치의 제 4 예제를 예시한다;
도 17은 다양한 실시예들에 따른, 하이브리드 메모리를 포함하는 장치의 제 5 예제를 예시한다;
도 18은 다양한 실시예들에 따른 하이브리드 메인 메모리를 포함하는 시스템의 다이어그램을 도시한다;
도 19는 다양한 실시예들에 따른 동작 메모리 디바이스의 방법(1900)을 예시하는 플로우 차트를 도시한다; 및
도 20은 다양한 실시예들에 따른, 메모리 디바이스를 동작시키는 방법(2000)을 예시하는 플로우차트를 도시한다.
개시된 기술들은 복수의 메모리 셀들 (예를 들어, 강유전체 메모리 셀들 (하이브리드 RAM (HRAM) 셀들)을 갖는 메모리 디바이스에 관한 것이다. 강유전체 메모리 셀들은 강유전체 필름을 갖는 정보 스토리지 커패시터를 갖는다. 일 실시예에서, 하이브리드 메모리 배열에서 제 1 메모리 셀 어레이 (예를 들어, 제 1 HRAM 어레이)은 휘발성 모드 (예를 들어, DRAM 어레이로서)에서 동작하도록 구성될 수 있고 제 2 메모리 셀 어레이 (예를 들어, 제 2 HRAM 어레이)은 비-휘발성 모드(예를 들어, FeRAM 어레이로서)에서 동작하도록 구성될 수 있다. DRAM 어레이 및 FeRAM 어레이의 메모리 셀들은 동일한 셀 구조를 가질 수 있지만; 그러나, DRAM 어레이내 HRAM메모리 셀들의 강유전체 커패시터들의 셀 플레이트 전압(cell plate voltage)들은 VSS (또는 접지)로 설정 될 수 있어서, 판독/기록 동작들은 DRAM 어레이내 강유전체 커패시터들의 강유전체 필름들의 분극의 반전 없이 수행될 수 있다. DRAM 어레이의 디지트 라인들은 페이징 버퍼(paging buffer)내 감지 증폭기들에 결합될 수 있다. FeRAM 어레이의 디지트 라인들은 전송 게이트(transfer gate)들에 의한 페이징 버퍼 레지스터 내의 감지 증폭기들 및 DRAM 어레이의 디지트 라인들을 통해 선택적으로 결합 될 수 있어서, FeRAM 어레이의 메모리 셀들이 선택적으로 감지 증폭기들에 결합(또는 감지 증폭기로부터 결합해제) 되는 것을 가능하게 한다. 이러한 방식으로, 페이징 버퍼 레지스터의 감지 증폭기들은 DRAM 어레이 및 FeRAM 어레이의 메모리 셀에 의해 공유 될 수 있지만, 그러나 FeRAM 어레이의 메모리 셀들은 감지 증폭기들에 선택적으로 연결될 수 있다.
상기에서 소개된 본 개시의 측면들은 메모리 디바이스와 관련하여 이하에서 더 설명된다. 그런 다음 하이브리드 메모리의 특정 예들이 설명된다. 본 개시의 이러한 측면 및 다른 측면은 하이브리드 메모리의 구성, 동작 및 사용과 관련된 장치 다이어그램, 시스템 다이어그램 및 플로우 차트를 참조하여 추가로 예시되고 설명된다.
도 1은 다양한 실시예들에 따른, 예시적인 메모리 디바이스(100)의 블록도를 도시한다. 메모리 디바이스 (100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀들 (105)을 포함 할 수 있다. 각각의 메모리 셀 (105)은 로직 0 및 로직 1로 표시된 2 개의 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 경우들에서, 메모리 셀 (105)은 3 개 이상의 로직 상태들을 저장하도록 구성 될 수 있다. 메모리 셀 (105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 커패시터를 포함 할 수 있고; 예를 들어, 대전 및 비대전 커패시터는 2 개의 로직 상태들을 나타낼 수 있다. DRAM 아키텍처들은 통상 이런 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성을 갖는 유전체 재료를 포함 할 수 있다. 그와는 대조적으로, 강유전체 메모리 셀은 유전체 재료로서 강 유전체를 갖는 커패시터를 포함할 수 있다. 강유전체 재료들은 비선형 분극 특성들을 갖는다.
판독 및 기록과 같은 동작들은 적절한 액세스 라인 (110) 및 디지트 라인 (115)을 활성화 또는 선택함으로써 메모리 셀 (105)상에서 수행 될 수 있다. 액세스 라인 (110) 또는 디지트 라인 (115)을 활성화 또는 선택하는 것은 개별 라인에 전압 전위를 인가하는 것을 포함 할 수 있다. 일부 경우들에서, 액세스 라인 (110)은 워드 라인으로 지칭 될 수 있거나, 디지트 라인 (115)은 비트 라인으로 지칭 될 수 있다. 워드 라인 (110) 및 디지트 라인 (115)은 전도성 재료로 제조 될 수 있다. 일부 예들에서, 워드 라인 (110) 및 디지트 라인 (115)은 금속 (예를 들어, 구리, 알루미늄, 금, 텅스텐 등)으로 제조 될 수 있다. 메모리 셀 (105)의 각각의 행(row)은 단일 워드 라인 (110)에 연결 될 수 있고, 메모리 셀 (105)의 각각의 열(column)은 단일 디지트 라인 (115)에 연결 될 수 있다. 하나의 워드 라인 (110) 및 하나의 디지트 라인 (115)을 활성화시킴으로써, 단일 메모리 셀 (105)은 그들의 인터섹션에서 액세스 될 수 있다. 액세스 라인 (110)과 디지트 라인 (115)의 인터섹션은 메모리 셀의 어드레스로 지칭 될 수 있다.
일부 아키텍처들에서, 셀의 로직 저장 장치, 예를 들어 커패시터는 선택 디바이스에 의해 디지트 라인으로부터 전기적으로 절연 될 수 있다. 워드 라인 (110)은 선택 디바이스에 연결 될 수 있고 선택 디바이스를 제어 할 수 있다. 예를 들어, 선택 디바이스는 트랜지스터 일 수 있고 워드 라인 (110)은 트랜지스터의 게이트에 연결 될 수 있다. 워드 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 커패시터와 그에 대응하는 디지트 라인 (115) 사이에 전기적 연결로 귀결된다. 그런 다음 디지트 라인은 메모리 셀 (105)을 판독하거나 기록하기 위해 액세스 될 수 있다.
메모리 셀 (105)에 대한 액세스는 행 디코더 (120) 및 열 디코더 (130)를 통해 제어 될 수 있다. 예를 들어, 행 디코더 (120)는 메모리 제어기 (140)로부터 행 어드레스를 수신할 수 있고, 수신된 행 어드레스에 기초하여 적절한 워드 라인 (110)을 활성화 할 수 있다. 유사하게, 열 디코더 (130)는 메모리 제어기 (140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인 (115)을 활성화시킨다. 따라서, 액세스 라인 (110) 및 디지트 라인 (115)을 활성화함으로써, 메모리 셀 (105)이 액세스 될 수 있다.
액세스시, 메모리 셀 (105)은 감지 구성요소 (125)에 의해 판독되거나 감지 될 수 있다. 예를 들어, 감지 구성요소 (125)는 메모리 셀 (105)의 저장된 상태를 결정하기 위해 관련된 디지트 라인 (115)의 신호, 예를 들어 전압을 기준 신호 (미도시)와 비교할 수 있다. 예를 들어, 만약 디지트 라인 (115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성요소 (125)는 메모리 셀 (105)의 저장된 상태가 로직 1인지 또는 그 반대인지를 결정할 수 있다. 감지 구성요소 (125)는 래칭 (latching)으로 지칭 될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함 할 수 있다. 그런 다음 메모리 셀 (105)의 감지된 로직 상태는 출력 (135)으로서 열 디코더 (130)를 통해 출력 될 수 있다.
메모리 셀 (105)은 관련 워드 라인 (110) 및 디지트 라인 (115)을 유사하게 활성화시킴으로써 설정되거나 기록 될 수 있다. 상기에서 논의된 바와 같이, 액세스 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 대응하는 행이 그것들의 개별 디지트 라인 (115)들에 전기적으로 연결한다. 워드 라인 (110)이 활성화되는 동안 관련 디지트 라인 (115)을 제어함으로써, 메모리 셀 (105)이 기록 될 수 있고 - 즉, 로직 값이 메모리 셀 (105)에 저장 될 수 있다. 칼럼 디코더 (130)는 메모리 셀 (105)에 기록 될 데이터, 예를 들어 입력 (135)을 수용 할 수 있다. 강유전체 커패시터의 경우에, 메모리 셀 (105)은 강유전체 커패시터를 가로질러 전압을 인가함으로써 기록 될 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀 (105)에 액세스하는 것은 저장된 로직 상태를 저하 시키거나 파괴 할 수 있고, 재 기입 또는 리프레시(refresh) 동작들이 수행되어 원래의 로직 상태를 메모리 셀 (105)에 복귀시킬 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 로직 상태를 손상시킬 수 있다. 따라서, 저장된 로직 상태는 감지 동작 후에 재 기입 될 수 있다. 추가적으로, 단일 워드 라인 (110)을 활성화하는 것은 해당 행의 모든 메모리 셀의 방전으로 귀결될 수 있고; 따라서,행 내의 모든 메모리 셀 (105)은 재 기입 될 필요가 있을 수 있다.
DRAM 아키텍처를 포함하는 일부 메모리 아키텍처들은 외부 전원에 의해 정기적으로 리프레시되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 예를 들어, 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 비율은 예를 들어, DRAM의 경우 초당 수십 회의 리프레시 동작들과 같이 비교적 높아서 상당한 파워 소모로 귀결될 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 파워 소모가 특별히 배터리와 같은 한정된 전원에 의존하는 모바일 디바이스들의 경우 메모리 어레이들 (예를 들어, 파워 서플라이들, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다. 이하에서 설명될, 강유전체 메모리 셀은 다른 메모리 아키텍처들에 비교하여 개선된 성능으로 귀결 될 수 있는 유리한 특성들을 가질 수 있다.
메모리 제어기 (140)는 다양한 구성 요소들, 예컨대 행 디코더 (120), 열 디코더 (130) 및 감지 구성요소(125)를 통해 메모리 셀 (105)의 동작 (판독, 기록, 리프레시, 등)을 제어할 수 있다. 메모리 제어기 (140)는 원하는 워드 라인 (110) 및 디지트 라인 (115)을 활성화하기 위해 행 및 열 어드레스 신호들을 생성 할 수 있다. 메모리 제어기 (140)는 또한 메모리 디바이스 (100)의 동작 동안에 사용되는 다양한 전압 전위를 생성하고 제어 할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압의 진폭, 형상 또는 지속 기간은 조절되거나 변화 될 수 있으며, 메모리 디바이스 (100)를 동작 시키는데 논의된 다양한 동작에 대해 상이 할 수 있다. 더욱이, 메모리 디바이스 (100) 내의 메모리 셀들 (105) 중 하나, 다수 또는 모두는 동시에 액세스 될 수 있다. 예를 들어, 메모리 장치 (100)의 다수 또는 모든 셀들은 모든 메모리 셀 (105) 또는 메모리 셀 (105)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 동안에 동시에 액세스 될 수 있다.
메모리 디바이스(100)의 일부 예들에서, 메모리 셀 (105)은 뱅크(bank)들 및 어레이들로 레이 아웃(lay out) 될 수 있다. 예를 들어, 메모리 셀들(105)은 8 뱅크 구성으로 레이 아웃 될 수 있으며, 각각의 뱅크들은 뱅크 어드레스에 의해 선택 가능하다. 행 디코더들은 각각의 뱅크의 중심 부분에 종방향으로 두개의 행들로 배치될 수 있고, 열 디코더는 중심 부분에서 측방 방향으로 배치될 수 있다. 어레이 0 내지 어레이 3은 행 디코더와 열 디코더에 의해 분할된 4 개의 영역들에 배치 될 수 있다. 각각의 어레이는 블록들(예를 들어, 16 블록들)로 분할될 수 있다. 어레이의 블록 0은 2 개의 부분들로 분할 될 수 있으며, 하나의 부분은 어레이의 각각의 단부에 배치된다. 일부 예들에서, 각각의 블록은 행 어드레스의 6 비트에 의해 구성된 블록 어드레스에 의해 선택 될 수 있다.
어레이 제어 회로는 행 어드레스를 수신할 수 있고 행 어드레스를 블럭 어드레스에 의해 선택된 블록으로 송신할 수 있다. 게다가, 어레이 제어 회로는 각각의 블록에 영역 제어 신호 (TG)를 송신할 수도 있다. 감지 증폭기들(감지 구성요소 (125)의)의 행, 메모리 셀로부터 디지트 라인 상으로 판독된 신호를 감지 증폭하는 각각은 인접한 블록들 사이에 배치 될 수 있다. 감지 증폭기행에는, 해당 행 내의 감지 증폭기를 제어하기 위한 제어 신호가 입력 될 수 있다. 블록의 예시적인 구성들이 도 4, 5, 11, 16 및 17을 참고로 하여 설명된다.
열 어드레스는 열 선택 선 (YS)이 선택되도록 열 디코더 (130)에 입력 될 수 있다. 예를 들어, 8 개의 YS 라인이 선택되면, 활성 명령에 의해 선택된 감지 증폭기행들내의 64 개의 감지 증?기들과 64 쌍의 IO 페어 라인들(pair line)이 선택적으로 서로에 연결될 수 있다. 액세스 대상이 되는 64 비트의 메모리 셀 (105)의 판독 데이터 및 기록 데이터는 IO 페어 라인들을 통해 감지 구성요소 (125)로 전송 및 감지 구성요소로부터 수신 될 수 있다. 병렬/직렬 변환 회로가 감지 구성요소 (125)와 데이터 입력/출력 버퍼 (135) 사이에는 인스톨 될 수 있으며, 64 비트들의 병렬 데이터로부터 8 비트 폭의 8의 버스트 길이들을 갖는 직렬 데이터로의 변환 프로세스는 열 어드레스 (예를 들어, 3 비트들)에 따라 수행 될 수 있다.
도 2는 다양한 실시예들에 따른, 예시적인 메모리 디바이스(200)를 예시한다. 메모리 디바이스 (200)는 강유전체 메모리 셀 (105-a), 액세스 라인 (110-a), 디지트 라인 (115-a), 및 감지 구성요소 (125-a)를 포함할 수 있고, 이들은 도 1을 참고로 하여 개별적으로 설명된 메모리 셀 (105), 워드 라인 (110), 디지트 라인 (115), 및 감지 구성요소 (125)의 예들일 수 있다. 메모리 디바이스 (200)는 두개의 전도성 단자들, 셀 플레이트 (CP : cell plate) (210), 및 셀 바닥 (CB : cell bottom) (215)을 포함하는 로직 스토리지 구성요소, 예컨대 커패시터 (205)을 포함할 수 있다. 이들 단자들은 절연성 강유전체 재료에 의해 분리될 수 있다. 상기에서 설명된 것 처럼, 다양한 상태들이 커패시터 (205)를 대전 또는 방전함으로써 저장 될 수 있다.
커패시터 (205)의 저장된 상태는 메모리 디바이스 (200)에 표현된 다양한 엘리먼트를 동작시킴으로써 판독되거나 감지 될 수 있다. 커패시터 (205)는 디지트 라인 (115-a)과 전자 통신할 수 있다. 따라서, 선택 구성요소 (220)가 비활성화 된 때, 커패시터 (205)는 디지트 라인 (115-a)으로부터 절연 될 수 있고, 커패시터 (205)는 선택 구성요소 (220)가 활성화 된 때 선택 구성요소 (220)를 통해 디지트 라인 (115-a)에 연결될 수 있다. 일부 경우들에서, 선택 구성요소 (220)는 트랜지스터 (예를 들어, nMOS 트랜지스터) 일 수 있고, 그것의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어 될 수 있으며, 여기서 전압 크기는 크기트랜지스터의 임계 크기보다 더 크다. 워드 라인 (110-a)은 선택 구성요소 (220)을 활성화시킬 수 있고; 예를 들어, 워드 라인 (110-a)에 인가된 전압은 트랜지스터 게이트에 인가될 수 있어서, 커패시터 (205)를 디지트 라인 (115-a)에 연결한다.
도 2에 도시된 예에서, 커패시터 (205)는 강유전체 커패시터이다. 커패시터 (205)의 플레이트들 사이의 강유전체 재료로 인해, 커패시터 (205)는 디지트 라인 (115-a)에 연결시 방전되지 않을 수 있다. 대신에, 셀 플레이트 (210)는 외부 전압에 의해 바이어스되어 커패시터 (205)상의 저장된 전하의 변화를 초래할 수 있다. 저장된 전하의 변화는 커패시터 (205)의 초기 상태, 즉 초기 저장된 상태가 로직 1 또는 로직 0 인지에 의존한다. 저장된 전하의 변화는 메모리 셀 (105-a)에 저장된 로직 상태를 결정하기 위해 감지 구성요소 (125-a)에 의해 기준 (예를 들어, 기준 전압)과 비교 될 수 있다.
특정 감지 기법 또는 프로세스는 많은 형태들을 취할 수 있다. 일 예에서, 디지트 라인 (115-a)은 셀 플레이트 (210)에 인가되는 전압에 응답하여 커패시터 (205)가 대전 또는 방전될 때 고유 정전 용량을 가질 수 있고 비 제로 전압을 발생시킬 수 있다. 고유 정전 용량은 디지트 라인 (115-a)의 치수를 포함하는 물리적 특성들에 의존될 수 있다. 디지트 라인 (115-a)은 다수의 메모리 셀 (105)에 연결될 수 있으므로 디지트 라인 (115-a)은 무시할 수 없는 정전 용량 (예를 들어, pF의 크기)를 초래하는 길이를 가질 수 있다. 디지트 라인 (115-a)의 후속 전압은 커패시터 (205)의 초기 로직 상태에 의존 할 수 있고, 감지 구성요소(125-a)는 이 전압을 기준 전압과 비교할 수 있다.
메모리 셀 (105-a)을 기록하기 위해, 전압 전위가 커패시터 (205)를 가로질러 인가 될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택 구성요소 (220)는 커패시터 (205)를 디지트 라인 (115-a)에 전기적으로 연결하기 위해 워드 라인 (110-a)을 통해 활성화 될 수 있다. 전압은 디지트 라인 (115-a)을 통해 셀 플레이트 (210) 및 셀 바닥 (215)의 전압을 제어함으로써 커패시터 (205)를 가로질러 인가 될 수 있다. 로직 1을 기록하기 위해, 셀 플레이트 (210)는 하이로 구동 될 수 있으며, 즉 양의 전압이 인가 될 수 있고, 셀 바닥 (215)은 로우로 구동 될 수 있으며, 즉, 접지에 연결되거나, 사실상 접지되거나, 또는 음의 전압이 인가될 수 있다. 반대는 로직 0을 기록하도록 수행 될 수 있으며, 셀 플레이트 (210)는 로우로 구동 될 수 있고 셀 바닥 (215)은 하이로 구동 될 수 있다.
도 3은 다양한 실시예들에 따른, 메모리 디바이스 (100-a)의 블록도 (300)를 도시한다. 메모리 디바이스 (100-a)는 도 1 및 2를 참고로 하여 설명된 메모리 제어기 (140) 및 메모리 셀 (105)의 예들일 수 있는 메모리 제어기 (140-a) 및 메모리 셀 (105-b)을 포함 할 수 있다. 메모리 제어기 (140-a)는 바이어스 구성요소 (310) 및 타이밍 구성요소(315)를 포함 할 수 있고 도 1 및 도 2의 하나 또는 그 이상에서 설명된 메모리 디바이스 (100-a)를 동작시킬 수 있다. 메모리 제어기 (140-a)는 액세스 라인 (110-b), 디지트 라인 (115-b), 감지 구성요소 (125-b), 및 셀 플레이트 (210-a)와 전자 통신할 수 있고, 이들은 도면들 1 및 2을 참고로 하여 설명된 워드 라인 (110), 디지트 라인 (115), 감지 구성요소 (125), 및 셀 플레이트 (210)의 예들일 수 있다. 메모리 디바이스 (100-a)는 기준 구성요소 (320) 및 래치(latch) (325)를 또한 포함할 수 있다. 메모리 디바이스 (100-a)의 구성 요소는 서로 전자 통신 할 수 있으며, 도면들 1 및 2의 하나 또는 그 이상을 참고로 하여 설명된 기능들을 수행 할 수 있다. 일부 경우들에서, 기준 구성요소 (320), 감지 구성요소 (125-b), 및 래치 (325)는 메모리 제어기 (140-a)의 구성요소들일 수 있다.
메모리 제어기 (140-a)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인 (110-b), 셀 플레이트 (210-a) 또는 디지트 라인 (115-b)을 활성화하도록 구성 될 수 있다. 예를 들어, 바이어스 구성요소 (310)는 도 1 및 도 2를 참고로 하여 설명된 메모리 셀 (105-b)을 동작시키기 위해 (예를 들어, 메모리 셀 (105-b)을 판독 또는 기록하기 위해) 전압을 인가하도록 구성 될 수 있다. 일부 경우들에서, 메모리 제어기 (140-a)는 도 1을 참고로 하여 설명된 행 디코더, 열 디코더 또는 둘 모두를 포함 할 수 있다. 이는 메모리 제어기 (140-a)가 하나 이상의 메모리 셀들 (105-b)을 액세스하는 것을 가능하게 할 수 있다. 바이어스 구성요소 (310)는 또한 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위해 기준 구성요소 (320)에 전압 전위를 제공 할 수 있다. 추가적으로, 바이어스 구성요소 (310)는 감지 구성요소 (125-b)의 동작을 위한 전압 전위를 제공할 수 있다.
일부 경우들에서, 메모리 제어기 (140-a)는 타이밍 구성요소 (315)을 이용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소 (315)는 본 출원에 설명된 판독 및 기록과 같은 메모리 기능들을 수행하기 위해 스위칭 기능 및 전압 애플리케이션을 스위칭하는 타이밍을 포함하여 다양한 워드 라인 선택 또는 셀 플레이트 바이어스의 타이밍을 제어 할 수 있다. 일부 경우들에서, 타이밍 구성요소 (315)는 바이어스 구성요소 (310)의 동작들을 제어할 수 있다.
기준 구성요소 (320)는 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위한 다양한 구성요소들을 포함 할 수 있다. 기준 구성요소 (320)는 기준 신호를 생성하도록 구체적으로 구성된 회로부를 포함 할 수 있다. 일부 경우들에서, 기준 구성요소 (320)는 다른 강유전체 메모리 셀들을 포함 할 수 있다. 일부 예들에서, 기준 구성요소 (320)는 두개의 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성되거나, 또는 기준 구성요소(320)는 가상 접지 전압을 출력하도록 디자인 될 수 있다.
감지 구성요소(125-b)는 메모리 셀 (105-b)로부터의 신호 (디지트 라인 (115-b)을 통해 수신된)를 기준 구성요소(320)로부터의 기준 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 구성요소(125-b)는 메모리 디바이스 (100-a)가 그 일부인 장치를 사용하는 전자 디바이스의 동작들에 따라 사용될 수 있은 래치 (325)에 로직 상태를 저장할 수 있다.
도 4는 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치 (400)의 제 1 예를 예시한다. 장치 (400)는 제 1 메모리 셀 어레이 (405-a) 및 제 2 메모리 셀 어레이 (405-b)를 포함할 수 있다. 일부 예들에서, 장치 (400)는 도 1 및 도 3을 참고로 하여 설명된 메모리 디바이스 (100)의 하나의 블록의 측면들의 예일 수 있다.
제 1 메모리 셀 어레이 (405-a)는 제 1 디지트 라인 (예를 들어, 디지트 라인 (BLDk))에 연결된 제 1 복수의 메모리 셀 (410)을 포함하는 복수의 메모리 셀을 포함 할 수 있다. 제 1 메모리 셀 어레이 (405-a)는 다른 디지트 라인들 (예를 들어, 디지트 라인들 BLD1, BLD2, BLDk-1 등)에 연결된 다른 메모리 셀들 (415)을 또한 포함 할 수 있다. 제 2 메모리 셀 어레이 (405-b)는 또한 제 2 디지트 라인 (예를 들어, 디지트 라인 BLFk)에 연결된 제 2 복수의 메모리 셀들 (420)을 포함하는 복수의 메모리 셀들을 포함 할 수 있다. 제 2 메모리 셀 어레이 (405-b)는 또한 다른 디지트 라인들 (예를 들어, 디지트 라인들 BLF1, BLF2, BLFk-1 등)에 연결된 다른 메모리 셀들 (425)을 포함 할 수 있다. 일부 예들에서, 제 1 메모리 셀 어레이 (405-a) 또는 제 2 메모리 셀 어레이 (405-b)에 포함된 메모리 셀들 (410, 415, 420 및/또는 425)의 일부 또는 전부는 도면들 1, 2, 및 3을 참고로 하여 설명된 메모리 셀들 (105)의 측면들의 예들일 수 있다.
제 1 메모리 셀 어레이 (405-a)의 각각의 디지트 라인은 페이징 버퍼 레지스터 (430) 내의 개별 감지 증폭기에 결합될 수 있다. 제 2 메모리 셀 어레이 (405-b)의 각각의 디지트 라인은 제 1 메모리 셀 어레이 (405-a)의 디지트 라인을 통해 페이징 버퍼 레지스터 (430) 내의 개별 감지 증폭기에 선택적으로 결합될 수 있다. 예를 들어, 제 1 전송 게이트 (435) (예를 들어, nMOS 트랜지스터)는 개별적으로 제 1 디지트 라인 (BLDk) 및 제 2 디지트 라인 (BLFk)에 결합된 소스 및 드레인 단자들을 가질 수 있다. 제 1 전송 게이트 (435)의 게이트 단자에 인가되는 영역 제어 신호 (TG)는 제 1 전송 게이트 (435)를 동작시켜 제 1 전송 게이트 (435)를 개방하여 제 1 디지트 라인으로부터 제 2 디지트 라인을 결합해제시키거나, 제 1 전송 게이트 (435)를 닫아서 제 2 디지트 라인을 제 1 디지트 라인에 결합시킨다. 제 1 전송 게이트 (435)가 닫혀진 때, 데이터는 제 2 복수의 메모리 셀 (420)로부터 판독되거나 기입되거나, 제 1 복수의 메모리 셀 (410) 및 제 2 복수의 메모리 셀 (420)의 메모리 셀간에 데이터가 전송 될 수 있다. 다른 전송 게이트들 (440)은 제 2 메모리 셀 어레이 (405-b)의 다른 디지트 라인들을 제 1 메모리 셀 어레이 (405-a)의 디지트 라인들에 선택적으로 결합하는데 사용될 수 있다.
페이징 버퍼 레지스터(430) 내의 각각의 감지 증폭기들은 제 1 메모리 셀 어레이 (405-a) 및 제 2 메모리 셀 어레이 (405-b)에 의해 공유 될 수 있다. 예를 들어, 제 1 디지트 라인 (BLDk)은 제 1 감지 증폭기에 연결될 수 있고, 제 1 전송 게이트 (435)가 닫혀진 때, 제 2 디지트 라인 (BLFk)은 제 1 디지트 라인을 통해 제 1 감지 증폭기에 결합될 수 있다.
일부 예들에서, 제 1 메모리 셀 어레이 (405-a)는 제 2 메모리 셀 어레이 (405-b)보다 더 적은 메모리 셀들을 포함할 수 있고, 제 1 복수의 메모리 셀들 (410)은 제 2 복수의 메모리 셀들 (420)보다 더 적은 메모리 셀들을 포함할 수 있다. 동일하거나 또는 상이한 예들에서, 제 1 메모리 셀 어레이 (405-a)는 제 1 복수의 강유전체 메모리 셀들을 포함 할 수 있고, 제 2 메모리 셀 어레이 (405-b)는 제 2 복수의 강유전체 메모리 셀들을 포함 할 수 있다. 일부 예들에서, 제 1 복수의 강유전체 메모리 셀들은 휘발성 모드로 동작하도록 구성 될 수 있다 (예를 들어, 제 1 복수의 강유전체 메모리 셀 또는 제 1 메모리 셀 어레이 (405-a)는 DRAM으로서 동작하도록 구성 될 수 있다). 제 1 메모리 셀 어레이 (405-a)가 DRAM으로 동작 할 때, 제 1 메모리 셀 어레이 (405-a)에 포함된 메모리 셀들 (410, 415)의 셀 플레이트들은 전압 VSS로 설정된 제 1 공통 전압 레일(rail)에 연결될 수 있다. 일부 예들에서, 제 2 복수의 강유전체 메모리 셀은 비 휘발성 모드 (예를 들어, 제 2 복수의 강유전체 메모리 셀 또는 제 2 메모리 셀 어레이 (405-b)가 FeRAM로서 동작하도록 구성 될 수 있다)에서 동작하도록 구성 될 수 있다. 제 2 메모리 셀 어레이 (405-b)가 FeRAM로서 동작 할 때, 제 2 메모리 셀 어레이 (405-b)에 포함된 메모리 셀들 (420, 425)의 셀 플레이트들은 전압 HVDD (또는 VDD/2)로 설정된 제 2 공통 전압 레일에 연결될 수 있다.
제 1 메모리 셀 어레이 (405-a) 또는 제 2 메모리 셀 어레이 (405-b) 내의 메모리 셀은 열 디코더 (130-a)를 통해 하나 이상의 디지트 라인에 그리고 행 디코더 (120-a) 또는 행 디코더 (120-b)를 통해 하나 이상의 워드 라인에 적절한 전압을 인가함으로써 어드레스 (또는 액세스)될 수 있다.
일부 예들에서, 제 1 메모리 셀 어레이 (405-a) 및 제 2 메모리 셀 어레이 (405-b)는 동일한 도전체 칩 상에 제공 될 수 있다.
도 5는 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치 (500)의 제 2 예를 도시한다. 장치 (500)는 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)를 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 제 1 메모리 셀 어레이 (505-a)와 제 3 메모리 셀 어레이 (505-c) 사이에 위치 될 수 있다. 일부 예들에서, 장치 (500)는 도 1을 참고로 하여 설명된 메모리 디바이스의 하나의 블록의 측면들의 예일 수 있다.
제 1 메모리 셀 어레이 (505-a)는 제 1 디지트 라인 (예를 들어, 디지트 라인 (BLDk))에 연결된 제 1 복수의 메모리 셀 (510)을 포함하는 복수의 메모리 셀을 포함 할 수 있다. 제 1 메모리 셀 어레이 (505-a)는 다른 디지트 라인들 (예를 들어, 디지트 라인들 BLD2, 등)에 연결된 다른 메모리 셀들 (515)을 또한 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 또한 제 2 디지트 라인 (예를 들어, 디지트 라인 BLFk)에 연결된 제 2 복수의 메모리 셀들 (520), 제 3 디지트 라인 (예를 들어, 디지트 라인 BLFk-1)에 연결된 제 3 복수의 메모리 셀들 (525)을 포함하는 복수의 메모리 셀들을 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 또한 다른 디지트 라인들 (예를 들어, 디지트 라인들 BLF1, BLF2, 등)에 연결된 다른 메모리 셀들 (530)을 포함 할 수 있다. 제 3 메모리 셀 어레이 (505-c)는 제 4 디지트 라인 (예를 들어, 디지트 라인 (BLDk-1))에 연결된 제 4 복수의 메모리 셀 (535)을 포함하는 복수의 메모리 셀들을 포함 할 수 있다. 제 3 메모리 셀 어레이 (505-c)는 다른 디지트 라인들 (예를 들어, 디지트 라인들 BLD2, 등)에 연결된 다른 메모리 셀들 (540)을 또한 포함 할 수 있다. 일부 예들에서, 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 또는 제 3 메모리 셀 어레이 (505-c)에 포함된 메모리 셀들 (510, 515, 520, 525, 530, 535 및/또는 540)의 일부 또는 전부는 도면들 1, 2 및 3을 참고로 하여 설명된 메모리 셀 (105)의 측면들의 예일 수 있다.
제 1 메모리 셀 어레이 (505-a)는 짝수 디지트 라인 (BLD2 내지 BLDk)으로 식별되는 k/2 디지트 라인들을 포함 할 수 있다. 제 3 메모리 셀 어레이 (505-c)는 홀수 디지트 라인 (BLD1 내지 BLDk-1)으로 식별되는 제 2 세트의 k/2 디지트 라인들을 포함 할 수 있다. 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 각각의 디지트 라인은 페이징 버퍼 레지스터 내의 개별 감지 증폭기에 결합 될 수 있다 (예를 들어, 제 1 감지 증폭기 (SAk 또는 (545-a)), 제 2 감지 증폭기 (SAk-1 또는 (545-b)), 제 3 감지 증폭기 (SA2 또는 (545-c)), 및 제 4 감지 증폭기 (SA1 또는 (545-d)를 포함하는 복수의 감지 증폭기들 중 하나의 입력 단자에).
제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 각각의 디지트 라인들은 폴드 백 배열(folded back arrangement)로 개별 감지 증폭기의 입력 단자에 연결 될 수 있다. 예를 들어, 제 1 복수의 메모리 셀은 제 1 디지트 라인 (BLDk-1)에 결합된 메모리 셀 (550)의 제 1 서브 세트 및 제 1 디지트 라인에 결합된 메모리 셀 (555)의 제 2 서브 세트를 포함 할 수 있으며, 제 1 디지트 라인은 메모리 셀 (550)의 제 1 서브 세트와 메모리 셀 (555)의 제 2 서브 세트 사이의 제 1 감지 증폭기 (545-a)의 입력 단자에 결합 될 수 있다. 유사하게, 제 4 복수의 메모리 셀은 제 4 디지트 라인 (BLDk)에 결합된 메모리 셀 (560)의 제 1 서브 세트 및 제 4 디지트 라인에 결합된 메모리 셀 (565)의 제 2 서브 세트를 포함 할 수 있고, 제 4 디지트 라인은 제 1 서브 세트의 메모리 셀 (560)과 제 2 서브 세트의 메모리 셀 (565) 사이의 제 2 감지 증폭기 (545-b)의 입력 단자에 결합될 수 있다.
제 2 메모리 셀 어레이 (505-b)의 각각의 디지트 라인은 제 1 메모리 셀 어레이 (505-a) 또는 제 3 메모리 셀 어레이 (505-c)의 디지트 라인을 통해 페이징 버퍼 레지스터 내의 개별 감지 증폭기들의 입력 단자에 선택적으로 결합 될 수 있다. 예를 들어, 제 1 전송 게이트 (570) (예를 들어, nMOS 트랜지스터)는 개별적으로 제 1 디지트 라인 (BLDk) 및 제 2 디지트 라인 (BLFk)에 결합된 소스 및 드레인 단자들을 가질 수 있다. 제 1 전송 게이트 (570)의 게이트 단자에 인가되는 영역 제어 신호 (TG)는 제 1 전송 게이트 (570)를 동작시켜 제 1 전송 게이트 (570)를 개방시켜 제 1 디지트 라인으로부터 제 2 디지트 라인을 결합해제시키거나, 게이트 (570)를 닫아서 제 2 디지트 라인을 제 1 디지트 라인에 결합시킨다. 제 1 전송 게이트 (570)가 닫혀진 때, 데이터는 제 2 복수의 메모리 셀 (520)로부터 판독되거나 기입되거나, 제 1 복수의 메모리 셀 (510) 및 제 2 복수의 메모리 셀 (520)의 메모리 셀간에 데이터가 전송 될 수 있다. 제 2 전송 게이트 (575) (예를 들어, nMOS 트랜지스터)는 제 3 디지트 라인 (BLFk-1) 및 제 4 디지트 라인 (BLDk-1)에 개별적으로 결합된 소스 및 드레인 단자를 가질 수 있다. 제 2 전송 게이트 (575)의 게이트 단자에 인가된 영역 제어 신호 (TG)는 제 2 전송 게이트 (575)를 동작시켜 제 2 전송 게이트 (575)를 개방하여 제 3 디지트 라인을 제 4 디지트 라인으로부터 결합해제시키거나 제 2 전송 게이트 (575)를 닫아서 제 3 디지트 라인을 제 4 디지트 라인에 결합시킨다. 제 2 전송 게이트 (575)가 닫혀질 때, 데이터는 제 3 복수의 메모리 셀 (525)로부터 판독되거나 기입되거나 또는 제 3 복수의 메모리 셀 (525)과 제 4 복수의 메모리 셀 (535)의 메모리 셀들 사이에서 전송 될 수 있다. 다른 전송 게이트들 (580)은 제 2 메모리 셀 어레이 (505-b)의 다른 디지트 라인들을 제 1 메모리 셀 어레이 (505-a) 또는 제 3 메모리 셀 어레이 (505-c)의 디지트 라인들에 선택적으로 결합하는데 사용될 수 있다.
일부 예들에서, 제 1 메모리 셀 어레이 (505-a)의 각각의 디지트 라인 (예를 들어, 각각의 짝수 번째 BLD 디지트 라인)은 그것의 소스 및 드레인 단자에 의해 2 개의 디지트 라인에 결합되고 게이트 단자가 접지에 연결된 절연 트랜지스터(isolation transistor) (585) (예를 들면, nMOS 트랜지스터)에 의해 제 2 메모리 셀 어레이 (505-b)의 홀수 번째 디지트 라인 (예를 들어, BLF 디지트 라인)으로부터 분리될 수 있다. 예를 들어, 제 1 절연 트랜지스터 (585)는 제 1 디지트 라인 (BLDk)와 제 3 디지트 라인 (BLFk-1) 사이에 결합된다. 유사하게, 제 3 메모리 셀 어레이 (505-c)의 각각의 디지트 라인 (예를 들어, 각각의 홀수 번째 BLD 디지트 라인)은 그것의 소스 및 드레인 단자에 의해 2 개의 디지트 라인에 결합되고 게이트 단자가 접지에 연결된 절연 트랜지스터(585) (예를 들면, nMOS 트랜지스터)에 의해 제 2 메모리 셀 어레이 (505-b)의 짝수 번째 디지트 라인 (예를 들어, BLF 디지트 라인)으로부터 분리될 수 있다. 예를 들어, 제 2 절연 트랜지스터 (585)는 제 4 디지트 라인 (BLDk-1)와 제 2 디지트 라인 (BLFk) 사이에 결합된다.
페이징 버퍼 레지스터 내의 감지 증폭기들은 제 1 메모리 셀 어레이 (505-a) 및 제 2 메모리 셀 어레이 (505-b)에 의해, 또는 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)에 의해 공유 될 수 있다.
일부 예들에서, 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 각각은 제 2 메모리 셀 어레이 (505-b)보다 더 적은 메모리 셀들을 포함할 수 있고, 제 1 복수의 메모리 셀들 (510) 및 제 4 복수의 메모리 셀들 (535)의 각각은 제 2 복수의 메모리 셀들 (520) 및 제 3 복수의 메모리 셀들 (525)의 각각보다 더 적은 메모리 셀들을 포함할 수 있다. 동일하거나 또는 상이한 예들에서, 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 각각은 제 1 복수의 강유전체 메모리 셀들을 포함 할 수 있고, 제 2 메모리 셀 어레이 (505-b)는 제 2 복수의 강유전체 메모리 셀들을 포함 할 수 있다. 일부 예들에서, 제 1 복수의 강유전체 메모리 셀들은 휘발성 모드로 동작하도록 구성 될 수 있다 (예를 들어, 제 1 복수의 강유전체 메모리 셀들 또는 제 1 및 제 3 메모리 셀 어레이들 (505-a, 505-c)는 k x m DRAM으로서 동작하도록 구성 될 수 있다). 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)가 DRAM으로 동작 할 때, 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)에 포함된 메모리 셀들 (510, 515, 535, 및 540)의 셀 플레이트들은 전압 VSS로 설정된 제 1 공통 전압 레일에 연결될 수 있다. 일부 예들에서, 제 2 복수의 강유전체 메모리 셀은 비 휘발성 모드 (예를 들어, 제 2 복수의 강유전체 메모리 셀 또는 제 2 메모리 셀 어레이 (505-b)가 k x n FeRAM로서 동작하도록 구성 될 수 있다)에서 동작하도록 구성 될 수 있다. 제 2 메모리 셀 어레이 (505-b)가 FeRAM로서 동작 할 때, 제 2 메모리 셀 어레이 (505-b)에 포함된 메모리 셀들 (520, 525 및 530)의 셀 플레이트들은 전압 HVDD (또는 VDD/2)로 설정된 제 2 공통 전압 레일에 연결될 수 있다.
제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 또는 제 3 메모리 셀 어레이 (505-c) 내의 메모리 셀은 적절한 전압을 하나 이상의 디지트 라인 (예를 들어, 열 디코더를 사용하여) 및 하나 이상의 워드 라인들 (예를 들어, 행 디코더를 사용하여)에 인가함으로써 어드레스(또는 액세스될 수 있다)될 수 있다. 예로서, 도 5는 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)를 어드레스하기 위한 제 1 복수의 워드 라인 (WLD1, WLDm 등) 및 제 2 메모리 셀 어레이 (505-b)를 어드레스 하기 위한 제 2 복수의 워드 라인들(예를 들어, WLF1, WLFn 등)을 도시한다. 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)가 DRAM으로서 동작 할 때, 제 1 복수의 워드 라인의 각각의 워드 라인은 메모리 셀들 (550)내의 제 1 서브세트에 제 1 메모리 셀 및 메모리 셀들(555) 내의 제 2 서브세트에 제 2 메모리 셀(kxm DRAM 어레이의 제 1 비트를 나타냄)에, 메모리 셀들 (560)내의 제 1 서브세트에 제 3 메모리 셀 및 메모리 셀들(565) 내의 제 2 서브 세트에 제 4 메모리 셀에 및 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 다른 메모리 셀들에 결합될 수 있다. 일부 예들에서, 제 1 복수의 워드 라인들 (예를 들어, WLD1, WLDm 등) 내의 워드 라인들의 각각은 한 쌍의 물리적 워드 라인들을 나타내는 로직상의 워드 라인 일 수 있고 - 예를 들어, 로직상의 워드 라인 WLD1은 제 1 메모리 셀 어레이 (505-a)를 어드레스하기 위한 제 1 물리적 워드 라인, 제 3 메모리 셀 어레이 (505-c)를 어드레스하기 위한 제 2 물리적 워드 라인을 포함할 수 있다. 일부 예들에서, 제 1 세트의 워드 라인 내의 워드 라인의 수 및 제 2 세트의 워드 라인 내의 워드 라인의 수는 판독 신호의 양에 대해 최적화되거나 또는 애플리케이션에 대해 최적화 될 수 있다.
동작시에, 제 1 메모리 셀 어레이 (505-a) 또는 제 3 메모리 셀 어레이 (505-c) 내의 메모리 셀들의 세트는 영역 제어 신호 TG를 로우(low)로 구동함으로써 액세스될 수 있어서, 전송 게이트들 (570, 575, 및 580)이 개방되고 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 디지트 라인들을 제 2 메모리 셀 어레이 (505-b)의 디지트 라인들로부터 절연시킨다. 워드 라인들 (WLD) 중 하나는 그런 다음 제 1 메모리 셀 어레이 (505-a) 및/또는 제 3 메모리 셀 어레이 (505-c)의 메모리 셀들의 세트를 선택하기 위해 어써트(assert) 될 수 있다. 결과적으로, 신호 전하량이 작은 DRAM 동작시에도 충분한 판독 신호 전압이 획득되어, 동작 마진이 개선된다. 게다가, 본 실시예에서, DRAM 동작시에 2 개의 메모리 셀들은 서로에 병렬로 디지트 라인에 연결된다. 결과적으로, 비록 판독 신호 전압에 있어서 큰 증가는 없지만, 2 개의 메모리 셀을 서로 병렬로 연결함으로써, DRAM 동작시에 문제가 되는 커패시터들의 전하의 누설에 대하여 양쪽 커패시터들에서 누설이 동시에 커질 확률이 낮아지고; 따라서, 누설에 대한 마진이 개선된다.
제 2 메모리 셀 어레이 (505-b)의 메모리 셀은 영역 제어 신호 (TG)를 하이로 구동시킴으로써 액세스 될 수 있고, 전송 게이트 (570, 575 및 580)를 닫아서 제 2 메모리 셀 어레이 (505-b)의 디지트 라인을 제 1 메모리 셀 어레이 (505-a) 및 제 3 메모리 셀 어레이 (505-c)의 디지트 라인에 결합시킨다. 그런 다음 워드 라인들 (WLF) 중 하나가 제 2 메모리 셀 어레이 (505-b)의 메모리 셀들의 세트를 선택하도록 어써트될 수 있다. 1) 제 2 메모리 셀 어레이 (505-b) (예를 들어, FeRAM 동작 동안) 또는 제 1 또는 제 3 메모리 셀 어레이들 (505-a), (505-c) (예를 들어, DRAM 동작 동안)에서 잔류 분극으로 인해 신호 전하량이 더 좋아지는 경우가 아니고, 2) 제 2 메모리 셀 어레이 (505-b) (예를 들어, FeRAM 동작 동안) 또는 제 1 또는 제 3 메모리 셀 어레이들 (505-a), (505-c) (예를 들어, DRAM 동작 동안)을 동작시킬 때 디지트 라인의 기생 정전 용량이 가능한 한 작제 되는 경우도 없기 때문에, 제 1 또는 제 3 메모리 셀 어레이 (505-a, 505-c)의 디지트 라인을 통해 제 2 메모리 셀 어레이 (505-b)의 메모리 셀로/로부터 데이터를 전달함으로써 디지트 라인 정전 용량이 증가 될 때 문제가 발생하지 않는다. 따라서, 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)의 디지트 라인의 정전 용량은 DRAM 동작을 위해 최적화 될 수 있고, 제 2 메모리 셀 어레이 (505-b)의 디지트 라인의 정전 용량은 FeRAM 동작을 위해 최적화 될 수 있다.
일부 예들에서, 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)는 동일한 도전체 칩 상에 제공될 수 있다.
도 6은 다양한 실시예에 따른 감지 증폭기 (600)의 제 1 예를 도시한다. 일부 예들에서, 감지 증폭기 (600)는 도 5를 참고로 하여 설명된 감지 증폭기들 (545) 중 하나의 측면들의 일례 일 수 있다. 일부 예들에서, 감지 증폭기 (600)는 디지트 라인 (BL 및/BL)상의 신호를 비교하는 감지 회로를 포함 할 수 있으며, 여기서/BL은 BL에 대한 상보적 디지트 라인이다. 예로서, 감지 회로는 2 개의 pMOS 트랜지스터 (605-a, 605-b) 및 2 개의 nMOS 트랜지스터 (610-a, 610-b)를 포함하는 4 개의 트랜지스터 세트를 포함 할 수 있다. 감지 증폭기 (600)는 또한 BL 또는/BL을 I/O 레지스터 (IO)에 개별적으로 결합시키기 위한 한 쌍의 트랜지스터 (예를 들어, nMOS 트랜지스터 (615-a 및 615-b))를 포함 할 수 있다. 트랜지스터들 (615-a) 및 (615-b)는 열 디코더 선택 신호 YS에 의해 구동되는 게이트 단자들을 가질 수 있다.
감지 증폭기 (600)는 BL에 연결된 제 1 메모리 셀 어레이 (예를 들어, 도 5를 참고로 하여 설명된 메모리 셀 어레이 (505-a)와 유사하게 구성된 DRAM 어레이)로부터 판독 전에 BL을 제 1 전압 (예를 들어, HVDD)에 바이어스하도록 동작 가능한 제 1 회로를 포함할 수 있다. 제 1 회로는 프리 차지 (PC : precharge) 신호에 의해 구동되는 게이트 단자를 갖고, 전압원 HVDD (예를 들어, VDD의 1/2)와 BL (또는/BL) 사이의 소스 및 드레인 단자에 의해 결합된 한 쌍의 트랜지스터들 (620-a, 620-b)을 포함할 수 있다. BL과 그/BL 사이의 소스 및 드레인 단자에 의해 결합된 제 3 트랜지스터 (625)는 또한 PC 신호에 의해 구동되는 게이트 단자를 가질 수 있다.
감지 증폭기 (600)는 제 2 메모리 셀 어레이 (예를 들어, 도 5를 참고로 하여 설명된 메모리 셀 어레이 (505-b)와 유사하게 구성된 FeRAM 어레이)로부터 판독하기 전에 BL을 제 2 전압으로 바이어스하도록 동작 가능한 제 2 회로를 포함 할 수 있다. 제 2 회로는 BL과 VSS (또는 접지) 사이의 소스 및 드레인 단자에 의해 결합된 트랜지스터 (630-a)를 포함 할 수 있다. 게이트트랜지스터 (630-a)의 게이트 단자는 선택 신호, FER에 의해 구동 될 수 있다. FER 신호는 또한 BL이 VSS로 바이어스 될 때/BL을 전압 Vref로 바이어스하는 트랜지스터 (635-a)를 구동 할 수 있다. 유사하게, 선택 신호 FEL에 의해 구동되는 게이트 단자를 갖는 한 쌍의 트랜지스터 (630-b, 635-b)는/BL에 연결된 메모리 셀 어레이로부터 판독하기 전에/BL을 VSS로 및 BL을 Vref로 바이어스 할 수 있다.
도 7 은 다양한 실시예들에 따른, 제 2 메모리 셀 어레이 (505-b)가 FeRAM 동작을 위해 구성되고, 제 1 감지 증폭기 (545-a)가 도 6를 참조하여 설명된 대로 구성될 때, 도 5를 참고로 하여 설명된 제 2 메모리 셀 어레이 (505-b)에서 판독 및 재기록 동작들에서 사용하기 위한 예시적인 파형들 (700)을 예시한다.
프리차지 기간 (705)의 끝에서, PC 신호는 하이 레벨 (예를 들어, VDD)에서 로우 레벨 (예를 들어, VSS)로 스위칭 될 수 있고, 그런다음 FER 신호는 미리 결정된 시간 기간 동안 로우 레벨로부터 하이 레벨로 스위칭될 수 있다. PC 신호가 로우 레벨이고 FER 신호가 하이 레벨 인 경우, BL은 HVDD로부터 VSS로 스위칭 될 수 있고, 한편/BL은 HVDD로부터 Vref로 스위칭 될 수 있다.
프리 차지 기간 (705)에 후속하는 셀 선택 기간 (710) 동안, 제 2 메모리 셀 어레이 (505-b)의 액세스 라인 (예를 들어, WLF1)은 로우 레벨 (예를 들어, VKK)에서 하이 레벨 (예를 들어, VPP)로 스위칭될 수 있고, 하이 레벨 신호 전압은 제 2 디지트 라인, BLFk, 및 워드 라인, WLF1과 관련된 메모리 셀 (520)로부터 제 2 디지트 라인 (도 5의 BLFk 또는 도 6의 BL)상에서 판독될 수 있다.
셀 선택 기간 (710)에 후속하는 감지 증폭 기간 (715) 동안, CSN 신호 (도 6에 도시되지만 도 7에 도시되지 않음)는 하이 레벨에서 로우 레벨로 스위칭 될 수 있고, CSP 신호 (또한 도 6에 도시되지만,도 7에 도시되지 않음)는 로우 레벨에서 하이 레벨로 스위칭됨으로써, BL 및/BL상의 신호들이 감지 증폭되도록 제 1 감지 증폭기 (545-a)를 활성화시킨다. 이 상태가 감지 증폭 기간 (715)에 후속하는 재기록 기간 (720)을 통해 유지되면, 하이 레벨 정보 재기록은 하이 레벨 정보 판독의 시간에 메모리 셀 상에서 수행되고, 로우 레벨 정보 재기록은 로우 레벨의 판독의 시간에 메모리 셀 상에서 수행된다.
재기록 기간 (720)에 후속하는 프리 차지 기간 (725)의 시작 동안, 제 1 감지 증폭기 (545-a)는 비활성화 될 수 있고, PC 신호는 로우 레벨에서 하이 레벨로 스위칭 될 수 있다. 이 상태는 BL 및/BL을 HVDD에 프리 차지시킨다. 그런 다음, 워드 라인 (WLF1)이 고전압에서 저전압으로 스위칭 될 수 있고, 제 2 메모리 셀 어레이 (505-b)에서 판독 및 재기록 동작들의 시퀀스는 완료 될 수 있다.
도 8 은 다양한 실시예에 따른, 제 2 메모리 셀 어레이(505-b)가 FeRAM 동작을 위해 구성 될 때, 도 5를 참고로 하여 설명된 제 2 메모리 셀 어레이(505-b)에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다. 이들 예들에서, 하이 레벨 정보 유지 시간 ( "H 홀드"로 라벨링된 검은 점으로 표시된)에서 잔류 분극 전하량은 약 10fC (펨토-쿨롱) 일 수 있고, 로우 레벨 정보 유지 시간 ( "L 홀드"로 표시된 흰 점으로 표시된)에서 잔류 분극 전하량은 약 10fC 일 수 있고, 디지트 라인 용량은 60fF 일 수 있어서, 제 2 메모리 셀 어레이 (505-b)의 액세스 라인이 로우 레벨에서 하이 레벨로 스위칭될 때, 개별 위치들은 왼쪽 하향 방향으로 이동되고, 부하 직선(load straight line) (도 8에서 미도시)과의 인터섹션 에서, 디지트 라인 전압은 VsigH 또는 VsigL이 될 수 있다. 이들 전압들 (VsigH 또는 VsigL) 중 하나와 Vref의 차이는 판독 신호 전압을 형성하고, 이에 따라, 하이 레벨 판독 동작의 시간에 디지트 라인 전압은 VDD = 2V로 증폭 될 수 있고 로우 레벨의 판독 동작의 시간에 VSS = 0V로 증폭될 수 있다. 이 상태가 미리 결정된 시간 기간 동안 유지되면, 재기록 동작이 완료 될 수 있고; 프리 차지 상태가 개시되면, 시퀀스는 원래의 정보 유지 위치 ( "H 홀드" 또는 "L 홀드")로 복귀 할 수 있다.
도 9는 다양한 실시예에 따른, 제 1 메모리 셀 어레이(505-a)가 DRAM 동작을 위해 구성되고, 제 1 감지 증폭기(545-a)가 도 6을 참고로 하여 설명된 대로 구성 될 때, 제 1 메모리 셀 어레이(505-a)(또는 제 3 메모리 셀 어레이(505-c))에서의 판독 및 재기록 동작에 사용을 위한 예시적인 파형(900)을 예시한다.
프리차지 기간 (905)의 끝에서, PC 신호는 하이 레벨 (예를 들어, VDD)에서 로우 레벨 (예를 들어, VSS)로 스위칭 될 수 있다. 프리 차지 기간 (905)에 후속하는 셀 선택 기간 (910) 동안, 제 1 메모리 셀 어레이 (505-a)의 액세스 라인 (예를 들어, WLD1)은 로우 레벨 (예를 들어, VKK)로부터 하이 레벨(예를 들어, VPP)로 스위칭될 수 있고, 하이 레벨 신호 전압은 제 1 디지트 라인(BLDk) 및 워드 라인 (WLD1)과 연관된 메모리 셀 (510)로부터 제 1 디지트 라인 (도 5의 BLDk 또는 도 6의 BL) 상에서 판독 될 수 있다.
셀 선택 기간 (910)에 후속하는 감지 증폭 기간 (915) 동안, CSN 신호 (도 6에 도시되지만 도 9에 도시되지 않음)는 하이 레벨에서 로우 레벨로 스위칭 될 수 있고, CSP 신호 (또한 도 6에 도시되지만,도 9에 도시되지 않음)는 로우 레벨에서 하이 레벨로 스위칭됨으로써, BL 및/BL상의 신호들이 감지 증폭되도록 제 1 감지 증폭기 (545-a)를 활성화시킨다. 이 상태가 감지 증폭 기간 (915)에 후속하는 재기록 기간 (920)을 통해 유지되면, 하이 레벨 정보 재기록은 하이 레벨 정보 판독의 시간에 메모리 셀 상에서 수행되고, 로우 레벨 정보 재기록은 로우 레벨의 판독의 시간에 메모리 셀 상에서 수행된다.
재기록 기간 (920)에 후속하는 프리 차지 기간 (925)의 시작동안, 워드 선 (WLD1)은 고전압으로부터 저전압으로 스위칭 될 수 있다. 그런 다음, 제 1 감지 증폭기 (545-a)는 비활성화 될 수 있고, PC 신호는 로우 레벨에서 하이 레벨로 스위칭 될 수 있다. 이 상태는 BL 및/BL을 HVDD로 프리 차지시키고, 제 1 메모리 셀 어레이 (505-a)에서의 판독 및 재기록 동작들의 시퀀스가 완료 될 수 있다.
도 10은 다양한 실시예에 따른, 제 1 메모리 셀 어레이(505-a)가 DRAM 동작을 위해 구성 될 때, 도 5를 참고로 하여 설명된 제 1 메모리 셀 어레이(505-a)에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다. DRAM 동작 모드에서 동작 할 때, 메모리 셀의 강유전체 커패시터의 상 유전성 구성요소 만이 사용된다. 따라서, 히스테리시스 특성의 선형 영역 내에서 판독 및 재기록 동작이 수행된다. 강유전체 커패시터의 상유전성 구성요소의 용량은 약 7.5fF으로 설정 될 수 있다. 이들 예들에서, "H 홀드"로 라벨링된 검은 점에 의해 표시된 위치는 하이 레벨 정보 유지 시간에 대응할 수 있고, "L 홀드"로 표시된 백색 점에 의해 표시된 위치는 로우 레벨 정보 유지 시간에 대응할 수 있다. 게다가, 디지트 라인 용량은 20fF로 설정 될 수 있고, 워드 라인이 부하 직선 (도 10에 미도시)과의 인터섹션에서 로우 레벨에서 하이 레벨로 스위칭 될 때, 디지트 라인 전압은 디지트 라인 용량과의 전하 공유 때문에 VsigH 또는 VsigL이 될 수 있다. 이 전압과 디지트 라인 프리 차지 전압에 대응하는 HVDD = 1V와의 차이는 판독 신호 전압을 형성할 수 있고, 이에 따라 하이 레벨 판독 동작의 시간에 디지트 라인 전압이 VDD = 2V로 증폭 될 수 있거나, 또는 로우 레벨의 판독 동작의 시간에 VSS = 0V로 증폭된다. 이 상태가 미리 결정된 시간 기간 동안 유지되면, 재기록 동작이 완료 될 수 있고; 프리 차지 상태가 개시되면, 시퀀스는 원래의 정보 유지 위치 ( "H 홀드" 또는 "L 홀드")로 복귀 할 수 있다.
도 11은 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치 (1100)의 제 3 예를 도시한다. 장치 (1100)는 도 5를 참고로 하여 설명된 장치 (500)와 유사하게 구성 될 수 있으며, 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)를 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 제 1 메모리 셀 어레이 (505-a)와 제 3 메모리 셀 어레이 (505-c) 사이에 위치 될 수 있다. 일부 예들에서, 장치 (1100)는 도 1 및 도 3을 참고로 하여 설명된 메모리 디바이스 (100)의 하나의 블록의 측면들의 예일 수 있다.
도 5를 참고로 하여 설명된 장치 (500)는 비교적 고 파워-서플라이 전압 (예를 들어, VDD = 2V)에서 제 2 메모리 셀 어레이 (505-b)내 FeRAM 동작을 수행하는데 사용될 수 있다. 그에 반해서, 장치 (1100)는 비교적 저 파워-서플라이 전압 (예를 들어, VDD = 1V)에서 제 2 메모리 셀 어레이 (505-b)내 FeRAM 동작을 수행하는데 사용될 수 있다. 장치 (1100)는 제 2 복수의 메모리 셀들 (예를 들어, 제 2 디지트 라인 (BLFk)에 연결된 메모리 셀의 각각의 셀 플레이트)의 각 셀 플레이트가 복수의 전압 전위 라인들 중 상이한 전압 전위 라인 (예를 들어, 플레이트 라인 (PL1, PLn) 중 상이한 것에) 에 연결될 수 있다는 점에서 장치(500)과 다를 수 있다. 유사하게, 제 3 복수의 메모리 셀들 (예를 들어, 제 3 디지트 라인 (BLFk-1)에 연결된 메모리 셀의 각 셀 플레이트) 내의 각 셀 플레이트는 상이한 전압 전위 라인에 연결될 수 있다. 동일한 워드 라인에 연결된 동일한 열에 메모리 셀들은 동일한 전압 전위 라인에 연결될 수 있다. 복수의 전압 전위 라인들 각각은 독립적으로 제어 가능할 수 있다.
도 12는 다양한 실시예들에 따른 감지 증폭기 (1200)의 제 2 예를 도시한다. 감지 증폭기는 도 6을 참고로 하여 설명된 감지 증폭기 (600)와 유사하게 구성 될 수 있다. 일부 예들에서, 감지 증폭기 (1200)는 도 11에 도시된 감지 증폭기들 (545) 중 하나의 측면들의 일례 일 수 있다.
감지 증폭기 (1200)는 디지트 라인 (BL)을 VSS로 풀링(pull)하기 위해 제 1 풀다운(pull-down) 트랜지스터 (1205-a)(예를 들어, 제 1 nMOS 트랜지스터)가 추가되고, 제 2 풀다운 트랜지스터 (1205-b) (예를 들어, 제 2 nMOS 트랜지스터)가 상보적 디지트 라인 (/ BL)을 VSS로 풀링하기 위해 추가 된다는 점에서 도 6을 참고로 하여 설명된 감지 증폭기 (600)와 다르다. 제 1 및 제 2 풀-다운 트랜지스터 (1205-a, 1205-b)의 게이트 단자들은 리셋 (RES) 신호에 의해 구동되어 디지트 라인 및 상보적인 디지트 라인을 VSS로 병렬로 리셋 할 수 있다.
도 13은 다양한 실시예들에 따른, 제 2 메모리 셀 어레이 (505-b)가 FeRAM 동작을 위해 구성되고, 제 1 감지 증폭기 (545-a)가 도 12를 참조하여 설명된 대로 구성될 때, 도 11를 참고로 하여 설명된 제 2 메모리 셀 어레이 (505-b)에서 판독 및 재기록 동작들에서 사용하기 위한 예시적인 파형들 (1300)을 예시한다.
프리차지 기간 (1305)의 끝에서, PC 신호는 하이 레벨 (예를 들어, VDD)에서 로우 레벨 (예를 들어, VSS)로 스위칭 될 수 있고, 그런다음 FER 신호는 미리 결정된 시간 기간 동안 로우 레벨로부터 하이 레벨로 스위칭될 수 있다. PC 신호가 로우 레벨인 경우, BL은 HVDD로부터 VSS로 스위칭 될 수 있고, 한편/BL은 HVDD로부터 Vref로 스위칭 될 수 있다.
프리 차지 기간 (1305)에 후속하는 셀 선택 기간 (1310) 동안, 제 2 메모리 셀 어레이 (505-b)의 액세스 라인 (예를 들어, WLF1)은 로우 레벨 (예를 들어, VKK)에서 하이 레벨 (예를 들어, VPP)로 스위칭될 수 있고, 전압 전위 라인 PL1은 로우 레벨로부터 하이 레벨로 스위칭될 수 있고, 하이 레벨 신호 전압은 제 2 디지트 라인, BLFk, 및 워드 라인, WLF1과 관련된 메모리 셀 (520)로부터 제 2 디지트 라인 (도 11의 BLFk 또는 도 12의 BL)상에서 판독될 수 있다.
셀 선택 기간 (1310)에 후속하는 감지 증폭 기간 (1315) 동안, CSN 신호 (도 12에 도시되지만 도 13에 도시되지 않음)는 하이 레벨에서 로우 레벨로 스위칭 될 수 있고, CSP 신호 (또한 도 12에 도시되지만,도 13에 도시되지 않음)는 로우 레벨에서 하이 레벨로 스위칭됨으로써, BL 및/BL상의 신호들이 감지 증폭되도록 제 1 감지 증폭기 (545-a)를 활성화시킨다. 이 상태가 감지 증폭 기간 (1315)에 후속하는 재기록 기간 (1320)을 통해 유지되면, 로우 레벨 정보 재기록은 로우 레벨 정보 판독의 시간에 메모리 셀 상에서 수행된다. 전압 전위 라인 (PL1)이 하이 레벨로부터 로우 레벨로 스위칭 될 때, 하이 레벨 판독의 시간에 하이 레벨 정보 재기록이 메모리 셀 상에서 수행된다.
재기록 기간 (1320)에 후속하는 프리 차지 기간 (1325)의 시작 동안, 제 1 감지 증폭기 (545-a)는 비활성화 될 수 있고, 그런 다음 RES 신호는 미리 결정된 시간 기간동안 로우 레벨(예를 들어, VSS)에서 하이 레벨(예를 들어, VDD)로 스위칭 될 수 있어서, BL 및 /BL이 VSS로 리셋될 수 있다. 연속적으로, WLF1은 VKK로 제어되고, 마지막으로, PC는 하이 레벨로 제어되어 BL 및/BL이 HVDD로 프리 차지되어, 판독 및 재기록 동작들의 시퀀스를 완료한다.
도 14는 다양한 실시예에 따른, 제 2 메모리 셀 어레이(505-b)가 FeRAM 동작을 위해 구성 될 때, 도 11를 참고로 하여 설명된 제 2 메모리 셀 어레이(505-b)에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다. 이들 예들에서, 하이 레벨 정보 유지 시간 ("H 홀드"로 라벨링된 검은 점으로 표시된)에서 잔류 분극 전하량은 약 10fC 일 수 있고, 로우 레벨 정보 유지 시간 ("L 홀드"로 표시된 흰 점으로 표시된)에서 잔류 분극 전하량은 약 10fC 일 수 있고, 디지트 라인 용량은 약 60fF 일 수 있어서, 제 2 메모리 셀 어레이 (505-b)의 전압 전위 라인(플레이트 라인)이 로우 레벨에서 하이 레벨로 스위칭될 때, 개별 위치들은 왼쪽 하향 방향으로 이동되고, 부하 직선(load straight line)(도 14에서 미도시)과의 인터섹션에서, 디지트 라인 전압은 VsigH 또는 VsigL이 된다. 이들 전압들 (VsigH 또는 VsigL) 중 하나와 Vref의 차이는 판독 신호 전압을 형성하고, 이에 따라, 하이 레벨 판독 동작의 시간에 디지트 라인 전압은 VDD = 1V로 증폭 될 수 있거나 또는 로우 레벨의 판독 동작의 시간에 VSS = 0V로 증폭될 수 있다. 로우 레벨 판독 동작시, 이 상태는 재기록 상태를 형성하지만; 그러나, 하이 레벨의 판독 동작시에는, 셀 플레이트 전압 및 디지트 라인 전압이 모두 1V가 되기 때문에, 검은 점은 L-홀드 위치의 근방에 위치된다. 하이 레벨의 정보를 재기록하기 위해 셀 플레이트 전압이 VSS로 구동되면, 히스테리시스 곡선상에서 검은 점은 우측 위쪽으로 리턴될 수 있고, 흰 점은 L- 홀드 상태로 리턴될 수 있다. BL이 연속적으로 VSS로 리셋 될 때, 검은 점은 H- 홀드 상태로 리턴되어, 재기록 프로세스를 완료한다. 프리 차지 상태가 개시되면, BL의 전위는 HVDD = 0.5V로 프리 차지된다.
도 15는 다양한 실시예에 따른, 제 1 메모리 셀 어레이(505-a)가 DRAM 동작을 위해 구성 될 때, 도 11를 참고로 하여 설명된 제 1 메모리 셀 어레이(505-a)에서의 판독 및 재기록 동작들의 분석의 예제들 및 히스테리시스 특성들을 예시한다. DRAM 동작 모드에서 동작 할 때, 메모리 셀의 강유전체 커패시터의 상유전성 구성요소 만이 사용된다. 따라서, 히스테리시스 특성의 선형 영역 내에서 판독 및 재기록 동작이 수행된다. 강유전체 커패시터의 상유전성 구성요소의 용량은 약 7.5fF으로 설정 될 수 있다. 이들 예들에서, "H 홀드"로 라벨링된 검은 점에 의해 표시된 위치는 하이 레벨 정보 유지 시간에 대응할 수 있고, "L 홀드"로 표시된 백색 점에 의해 표시된 위치는 로우 레벨 정보 유지 시간에 대응할 수 있다. 게다가, 디지트 라인 용량은 20fF로 설정 될 수 있고, 워드 라인이 부하 직선 (도 15에 미도시)과의 인터섹션에서 로우 레벨에서 하이 레벨로 스위칭 될 때, 디지트 라인 전압은 디지트 라인 용량과의 전하 공유 때문에 VsigH 또는 VsigL이 될 수 있다. 이 전압과 디지트 라인 프리 차지 전압에 대응하는 HVDD = 0.5V와의 차이는 판독 신호 전압을 형성할 수 있고, 이에 따라 하이 레벨 판독 동작의 시간에 디지트 라인 전압이 VDD = 1V로 증폭 될 수 있거나, 또는 로우 레벨의 판독 동작의 시간에 VSS = 0V로 증폭된다. 이 상태가 미리 결정된 시간 기간 동안 유지되면, 재기록 동작이 완료 될 수 있고; 프리 차지 상태가 개시되면, 시퀀스는 원래의 정보 유지 위치 ("H 홀드" 또는 "L 홀드")로 복귀 할 수 있다.
도 16은 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치 (1600)의 제 4 예를 도시한다. 장치 (1600)는 도 5를 참고로 하여 설명된 장치 (500)와 유사하게 구성 될 수 있으며, 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)를 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 제 1 메모리 셀 어레이 (505-a)와 제 3 메모리 셀 어레이 (505-c) 사이에 위치 될 수 있다. 일부 예들에서, 장치 (1600)는 도 1 및 도 3을 참고로 하여 설명된 메모리 디바이스 (100)의 하나의 블록의 측면들의 예일 수 있다.
도 5를 참고로 하여 설명된 장치(500)에 반하여, 장치 (1600)내 제 1 및 제 3 메모리 셀 어레이들 (505-a, 505-c)의 디지트 라인들 (예를 들어, BLD1, BLD2, BLDk-1, BLDk, 등)은 폴드 백되지 않는다. 예를 들어, 제 1 디지트 라인 (BLDk)에 연결된 메모리 셀들 (555)의 제 2 서브 세트 및 메모리 셀들 (555)의 제 2 서브 세트가 연결된 제 1 디지트 라인의 일부는 제 1 감지 증폭기 (545-a)로부터 결합 해제될 수 있다. 대안으로, 장치 (1600)는 메모리 셀 (555)의 제 2 서브 세트 및 메모리 셀 (555)의 제 2 서브 세트가 연결되는 제 1 디지트 라인의 부분없이 구성 될 수 있다. 이는 제 1 디지트 라인의 기생 정전 용량을 약 절반만큼 감소시키고, 제 2 메모리 셀 어레이 (505-b)의 제 2 디지트 라인 (BLFk)에 더 많은 수의 메모리 셀이 연결되는 것을 가능하게 한다. 유사한 변경이 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)의 각 디지트 라인에 이루어질 수 있고, 더 많은 수의 메모리 셀들이 제 2 메모리 셀 어레이 (505-b)의 각가의 디지트 라인들에 연결될 수 있다. 제 2 메모리 셀 어레이 (505-b)가 FeRAM으로 구성 될 때, 도 16을 참고로 하여 설명된 기술들은 도 5를 참고로 하여 설명된 장치 (500)에 의해 지원 될 수 있는 것보다 큰 FeRAM을 지원할 수 있다.
도 17은 다양한 실시예들에 따른 하이브리드 메모리를 포함하는 장치 (1700)의 제 5 예를 도시한다. 장치 (1700)는 도 5를 참고로 하여 설명된 장치 (500)와 유사하게 구성 될 수 있으며, 제 1 메모리 셀 어레이 (505-a), 제 2 메모리 셀 어레이 (505-b) 및 제 3 메모리 셀 어레이 (505-c)를 포함 할 수 있다. 제 2 메모리 셀 어레이 (505-b)는 제 1 메모리 셀 어레이 (505-a)와 제 3 메모리 셀 어레이 (505-c) 사이에 위치 될 수 있다. 일부 예들에서, 장치 (1700)는 도 1 및 도 3을 참고로 하여 설명된 메모리 디바이스 (100)의 하나의 블록의 측면들의 예일 수 있다.
도 5를 참조하여 설명된 장치 (500)와 대조적으로, 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)은 더미 워드 라인(dummy word line)이 제공 될 수 있다. 예를 들어, 제 1 메모리 셀 어레이 (505-a)는 제 1 더미 워드 라인 (DWLR)이 제공되고, 제 3 메모리 셀 어레이 (505-c)는 제 2 더미 워드 라인 (DWLL)이 제공 될 수 있다. 각각의 더미 워드 라인 (DWLR 또는 DWLL)에 연결된 DRAM 메모리 셀들의 쌍 중 하나의 메모리 셀만이 효율적으로 기능하도록 디자인 될 수 있고 (예를 들어, 메모리 셀들 (510-a 및 540-a)의 셀 플레이트들은 VSS에 연결되지 않을 수 있다), 더미 워드 라인에 결합된 나머지 메모리 셀들(예를 들어, 메모리 셀들 (515-a 및 535-a)) 각각은 개별 디지트 라인 상에 기준 신호 전압 레벨을 제공하는 더미 (또는 기준) 메모리 셀로 기능할 수 있다. 기준 신호 전압 레벨은 감지 (또는 판독) 동작 동안 대응하는 감지 증폭기에 의해 사용될 수 있다. 결과적으로, 제 1 및 제 3 메모리 셀 어레이 (505-a, 505-c)의 디지트 라인은 장치 (1700)의 DRAM 동작 및 FeRAM 동작 동안 VSS로 프리 차지 될 수 있고, 감지 증폭기들(제 1 감지 증폭기 (545-a), 제 2 감지 증폭기 (545-b), 제 3 감지 증폭기 (545-c) 및 제 4 감지 증폭기 (545-d))는 HVDD 프리 차지 제어를 포함할 필요가 없다 (예를 들어, 도 6을 참고로 하여 설명된 트랜지스터들 (620-a, 620-b, 및 625)).
일부 예들에서, 도 17을 참고로 하여 설명된 더미 워드 라인들 및 비 기능 메모리 셀들은 도 11을 참고로 하여 설명된 장치 (1700)에 통합 될 수 있고, 장치 (1100)의 감지 증폭기들은 HVDD 프리 차지 제어를 포함할 필요가 없다.
도 18은 다양한 실시예들에 따른 하이브리드 메인 메모리를 포함하는 시스템(1800)의 다이어그램을 도시한다. 시스템(1800)은 디바이스(1805)를 포함할 수 있으며, 이것은 다양한 구성요소들을 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있다.
디바이스 (1805)는 도면들 1 및 3에 설명된 메모리 디바이스들 (100)의 예제일 수 있는 메인 메모리 서브 시스템 (1810)을 포함 할 수 있다. 메인 메모리 서브시스템 (1810)은 메모리 제어기 (140-b) 및 복수의 메모리 셀 (105-c)을 포함 할 수 있고, 이들은 도면들 1 및 3을 참고로 하여 설명된 메모리 제어기들(140) 및 도 1-5, 11, 16, 및 17을 참고로 하여 설명된 모리 셀들 (105, 410, 415, 420, 425, 510, 515, 520, 525, 530, 535 또는 540)의 예들일 수 있다. 일부 예들에서, 메인 메모리 서브 시스템 (1810)은 도 4, 5, 11, 16, 또는 17을 참고로 하여 설명된 대로 구성된 메모리 셀 (105-c) 및 페이징 버퍼 레지스터 (감지 증폭기들을 포함)를 포함 할 수 있다.
디바이스 (1805)는 프로세서 (1815), 직접 메모리 액세스 제어기 (DMAC) (1820), BIOS 구성요소 (1825), 주변기기 구성요소(들)(1830) 및 입력/출력 제어기 (1835)를 또한 포함 할 수 있다. 디바이스 (1805)의 구성요소들은 버스 (1840)를 통해 서로 전자 통신 할 수 있다. 프로세서 (1815)는 메모리 제어기 (140-b)를 통해 메인 메모리 서브 시스템 (1810)을 동작 시키도록 구성 될 수 있다. 몇몇 경우들에서, 메모리 제어기 (140-b)는 도 1 또는 도 3을 참조하여 설명된 메모리 제어기 (140)의 기능을 수행 할 수 있다. 다른 경우에, 메모리 제어기 (140-b)는 프로세서 (1815)에 통합 될 수 있다. 프로세서(1815)는 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있거나, 또는 이들 유형들의 구성요소들의 조합일 수 있다. 일부 예들에서, 프로세서 (1815)는 멀티코어 프로세서일 수 있다. 프로세서 (1815)는 본 출원에서 설명된 다양한 기능들을 수행할 수 있다. 프로세서(1815)는, 예를 들면, 디바이스(1805)가 다양한 기능들 또는 태스크들을 수행하게 하기 위해 메모리 시스템(105-c)에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
DMAC (1820)는 프로세서 (1815)가 메인 메모리 서브 시스템 (1810) 내에서 직접 메모리 액세스들을 수행하는 것을 가능하게 할 수 있다.
BIOS 구성요소(1825)는 시스템(1800)의 다양한 하드웨어 구성요소들을 초기화하고 구동할 수 있는, 펌웨어로서 동작된 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(1825)는 또한 프로세서(1815) 및 다양한 구성요소들, 예로서 주변기기 구성요소(들)(1830), 입력/출력 제어기(1835) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1825)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변기기 구성요소(들)(1830)는, 디바이스(1805)로 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있다. 주변기기 디바이스들의 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변기기 구성요소 상호 접속(PCI) 또는 가속 그래픽스 포트(AGP) 슬롯들과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력/출력 제어기 (1835)는 프로세서 (1815)와 주변기기 구성요소(들) (1830), 입력 디바이스(들) (1845), 출력 디바이스(들) (1850), 및/또는 서브-메모리 디바이스 (1855) 사이의 데이터 통신을 관리할 수 있다. 입력/출력 제어기(1835)는 또한 디바이스(1805)로 통합되지 않은 주변기기들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어기(1835)는 외부 주변기기로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력 디바이스(들)(1845)는 디바이스(1805) 또는 그것의 구성요소들로 입력을 제공하는 디바이스(1805)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력 디바이스(들)(1845)은 주변기기 구성요소(들)(1830)를 통해 디바이스(1805)와 인터페이스하는 주변기기일 수 있거나 또는 입력/출력 제어기(1835)에 의해 관리될 수 있다.
출력 디바이스(들)(1850)는 디바이스(1805) 또는 그것의 구성요소들로부터 출력을 수신하도록 구성된 디바이스(1805)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 출력 디바이스(1850)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우들에서, 출력 디바이스(들)(1850)은 주변기기 구성요소(들)(1830) 중 하나를 통해 디바이스(1805)와 인터페이스하는 주변기기일 수 있거나 또는 입력/출력 제어기(1835)에 의해 관리될 수 있다.
메모리 제어기 (140-b) 및 메모리 셀 (105-c)을 포함하는 디바이스 (1805)의 구성요소들은 그것들의 기능을 수행하도록 디자인된 회로부를 포함 할 수 있다. 이것은 본 출원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 불활성 엘리먼트들을 포함할 수 있다.
디바이스 (1805)의 일부 예들에서, 메인 메모리 서브 시스템 (1810)의 메모리 셀들 (105-c)은 DRAM 어레이 (1860)와 FeRAM 어레이 (1865) 사이에 할당 될 수 있고, FeRAM 어레이 (1865)의 메모리 셀들 및 디지트 라인들은 DRAM 어레이 (1860)의 디지트 라인을 통해 메인 메모리 서브 시스템 (1810)의 감지 증폭기들에 선택적으로 결합된다 (예를 들어, 메모리 제어기 (140-b)에 의해 동작되는 전송 게이트에 의해). 일부 예들에서, 프로세서 (1815)는 메모리 제어기 (140-b)가 전송 게이트를 닫아서 FeRAM 어레이 (1865)의 디지트 라인을 DRAM 어레이 (1860)의 디지트 라인들에 결합시키고, FeRAM 어레이 (1865)로부터 DRAM 어레이 (1860)로 데이터를 전송하도록 하는 판독 명령, 또는 메모리 제어기 (140-b)가 전송 게이트들을 닫아서 DRAM 어레이 (1860)로부터 FeRAM 어레이 (1865)로 데이터를 전송하도록 하는 기록 명령 중 적어도 하나를 발행할 수 있다. 프로세서 (1815)는 또한 메모리 제어기 (140-b)가 메인 메모리 서브 시스템 (1810)과 프로세서 (1815) 사이에서 전송되도록 하는 명령을 발행 할 수 있다.
이들 예들 중 일부에서, DRAM 어레이 (1860)는 메모리 제어기 (140-b)에 의해 FeRAM 어레이 (1865)에 대한 캐시 메모리로서 동작 될 수 있다. 예를 들어, 프로세서 (1815)의 메모리 관리 유닛 (MMU) (1860)은 2 개의 변환 - 룩어사드 버퍼 (예를 들어, TLB1 및 TLB2)를 사용하여 메인 메모리 서브 시스템 (1810)의 페이지 어드레스를 관리 할 수 있다. MMU (1870)는 3 개의 계층, 예컨대 DRAM 어레이 (1860), FeRAM 어레이 (1865), 및 서브 메모리 디바이스 (1855)를 포함하는 메모리 시스템을 관리 할 수 있다. 일부 예들에서, 메모리 제어기 (140-b)는 FeRAM 어레이 (1865)로부터 DRAM 어레이 (1860) 로의 페이지 데이터의 전송 방향과 역방향으로 저장 명령을 발행할 수 있다. DRAM 어레이 (1860) 및 FeRAM 어레이 (1865)가 디지트 라인 및 감지 증폭기를 공유하기 때문에, 데이터는 DRAM 어레이 (1860)와 FeRAM 어레이 (1865) 사이에서 용이하게 전송되고 저장 될 수 있다.
디바이스 (1805)의 일부 예들에서, 메모리 제어기 (140-b)는 DRAM 어레이 (1860), FeRAM 어레이 (1865) 또는 서브-메모리 디바이스 (1855)의 개별 특성에 따라 상이한 속성을 갖는 페이지 데이터를 배치함으로써 메모리 셀 (105-c)를 제어할 수 있다. 예를 들어, 프로세서 (1815)는 메모리 제어기 (140-b)가 전송 게이트를 FeRAM 어레이 (1865)의 디지트 라인을 DRAM 어레이 (1860)의 디지트 라인에 결합시키게 동작시킬 수 있어서 할 수 있어서, 제 1 유형의 데이터를 DRAM 어레이 (1860)에 기록하고 제 2 유형의 데이터를 FeRAM 어레이 (1865)에 기록한다.
도 19는 다양한 실시예들에 따른, 메모리 디바이스를 동작시키는 방법(1900)을 예시하는 플로우차트를 도시한다. 방법 (1900)의 동작들 은 도면들 4, 5, 11, 16 및 17을 참고로 하여 설명된 메모리 셀 어레이 (405 및 505)와 같은 메모리 어레이상에서 또는 그 내부에서 수행 될 수 있다. 일부 예들에서, 방법 (1900)의 동작은 도면들 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)와 같은 메모리 제어기의 제어에 의해 또는 그 제어하에 수행 될 수 있다. 일부 예들에서, 메모리 제어기는 이하에 설명되는 기능을 수행하기 위해 메모리 어레이의 기능 엘리먼트를 제어하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 이하에서 설명된 기능의 측면들을 수행 할 수 있다.
블록 (1905)에서, 본 방법은 제 1 메모리 셀 어레이의 제 1 메모리 셀 또는 제 2 메모리 셀 어레이의 제 2 메모리 셀을 액세스할지 여부를 결정하는 단계를 포함 할 수 있다. 제 1 메모리 셀에 연결된 제 1 디지트 라인은 도면들 4, 5, 11, 16, 및 17을 참고로 하여 설명된 감지 증폭기를 포함하는 페이징 버퍼 레지스터에 결합될 수 있다. 일부 예들에서, 제 1 메모리 셀은 제 1 강유전체 메모리 셀을 포함 할 수 있고, 제 2 메모리 셀은 제 2 강유전체 메모리 셀을 포함 할 수 있다. 일부 예들에서, 제 1 강유전체 메모리 셀은 휘발성 모드 (예를 들어, DRAM 모드)에서 동작하도록 구성 될 수 있고, 제 2 강유전체 메모리 셀은 비 휘발성 모드 (예를 들어, FeRAM 모드)에서 동작하도록 구성 될 수 있다. 일부 예들에서, 블록 (1905)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
블록 (1910)에서, 본 방법은 제 2 메모리 셀 어레이의 제 2 메모리 셀을 판독하도록 결정하는 것에 적어도 부분적으로 기초하여 전송 게이트를 동작시키는 단계를 포함 할 수 있다. 전송 게이트는 도 4, 5, 11, 16 및 17을 참고로 하여 설명된 제 2 메모리 셀에 결합된 제 2 디지트 라인을 제 1 디지트 라인을 통해 페이징 버퍼 레지스터에 선택적으로 결합시키도록 구성 될 수 있다. 일부 예들에서, 블록 (1910)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
방법 (1900)의 일부 예들에서, 제 1 디지트 라인은 제 1 메모리 셀을 포함하는 제 1 복수의 메모리 셀에 결합될 수 있고, 제 2 디지트 라인은 제 2 메모리 셀을 포함하는 제 2 복수의 메모리 셀에 결합될 수 있다. 이들 예들 중 일부에서, 제 1 복수의 메모리 셀들은 제 2 복수의 메모리 셀들보다 적은 메모리 셀들을 포함 할 수 있다.
방법 (1900)의 일부 예들에서, 본 방법은 제 1 메모리 셀의 셀 플레이트를 바이어스함으로써 제 1 메모리 셀의 커패시터의 강유전체 필름의 반전(inversion)을 방지하는 단계를 포함 할 수 있다. 일부 예들에서, 방법은 제 2 메모리 셀 어레이의 각각의 메모리 셀의 각 셀 플레이트를 공통 전압으로 바이어싱하는 단계를 포함 할 수 있다. 일부 예들에서, 방법은 제 2 메모리 셀 어레이 내의 각각의 메모리 셀의 각 셀 플레이트의 전압을 독립적으로 바이어싱하는 단계를 포함 할 수 있다.
방법 (1900)의 일부 예들에서, 본 방법은 제 1 메모리 셀 어레이를 제 2 메모리 셀 어레이에 대한 내장 캐시(embedded cache)로서 동작시키는 단계를 포함 할 수 있다.
도 20은 다양한 실시예들에 따른, 메모리 디바이스를 동작시키는 방법(2000)을 예시하는 플로우차트를 도시한다. 방법 (2000)의 동작들 은 도면들 4, 5, 11, 16 및 17을 참고로 하여 설명된 메모리 셀 어레이 (405 및 505)와 같은 메모리 어레이상에서 또는 그 내부에서 수행 될 수 있다. 일부 예들에서, 방법 (2000)의 동작은 도면들 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)와 같은 메모리 제어기의 제어에 의해 또는 그 제어하에 수행 될 수 있다. 일부 예들에서, 메모리 제어기는 이하에 설명되는 기능을 수행하기 위해 메모리 어레이의 기능 엘리먼트를 제어하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 이하에서 설명된 기능의 측면들을 수행 할 수 있다.
블록 (2005)에서, 본 방법은 제 1 메모리 셀 어레이의 제 1 메모리 셀 또는 제 2 메모리 셀 어레이의 제 2 메모리 셀을 액세스할지 여부를 결정하는 단계를 포함 할 수 있다. 제 1 메모리 셀에 결합된 제 1 디지트 라인은 도면들 4, 5, 11, 16, 및 17을 참고로 하여 설명된 감지 증폭기를 포함하는 페이징 버퍼 레지스터에 결합될 수 있다. 일부 예들에서, 제 1 메모리 셀은 제 1 강유전체 메모리 셀을 포함 할 수 있고, 제 2 메모리 셀은 제 2 강유전체 메모리 셀을 포함 할 수 있다. 일부 예들에서, 제 1 강유전체 메모리 셀은 휘발성 모드 (예를 들어, DRAM 모드)에서 동작하도록 구성 될 수 있고, 제 2 강유전체 메모리 셀은 비 휘발성 모드 (예를 들어, FeRAM 모드)에서 동작하도록 구성 될 수 있다. 제 2 메모리 셀을 액세스 할 것을 결정한 때, 방법은 블록 (2010)에서 계속 될 수 있다. 제 2 메모리 셀을 액세스하지 않기로 결정한 때, 방법은 블록 (2020)에서 계속 될 수 있다. 일부 예들에서, 블록 (2005)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
블록 (2010 또는 2020)에서, 본 방법은 제 2 메모리 셀 어레이의 제 2 메모리 셀을 판독하도록 결정하는 것에 적어도 부분적으로 기초하여 전송 게이트를 동작시키는 단계를 포함 할 수 있다. 전송 게이트는 도 4, 5, 11, 16 및 17을 참고로 하여 설명된 제 2 메모리 셀에 결합된 제 2 디지트 라인을 제 1 디지트 라인을 통해 페이징 버퍼 레지스터에 선택적으로 결합시키도록 구성 될 수 있다. 블록 (2010)에서, 방법은 전송 게이트를 닫는 단계를 포함하여 제 1 디지트 라인을 통해 제 2 디지트 라인을 페이징 버퍼 레지스터에 결합시킬 수 있다. 블록 (2020)에서, 방법은 전송 게이트를 개방하는 단계를 포함하여 제 2 디지트 라인을 페이징 버퍼 레지스터로부터 결합해제(decouple) 시킨다. 일부 예들에서, 블록 (2010 또는 2020)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
블록 (2015)에서, 전송 게이트를 닫은 후, 방법은 제 2 메모리 셀과 프로세서 사이 또는 제 2 메모리 셀과 제 1 메모리 셀 사이에서 데이터 비트를 전송하는 단계를 포함 할 수 있다. 일부 예들에서, 블록 (2015)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
블록 (2025)에서, 전송 게이트를 개방 한 후에, 방법은 제 1 메모리 셀과 프로세서 사이에서 데이터 비트를 전송하는 단계를 포함 할 수 있다. 일부 예들에서, 블록 (2025)에서의 동작 (들)은 도 1, 3 및 18을 참고로 하여 설명된 메모리 제어기 (140)를 사용하여 수행 될 수 있다.
방법들(1900 및 2000)은 가능한 구현들을 설명하며, 방법들 (1900 및 2000)의 동작들 및 단계들은 다른 구현들이 가능하도록 재배열되거나 또는 다른 식으로 변경될 수 있다는 것이 유의 하여야 한다. 몇몇 예들에서, 방법들(1900, 및 2000)의 측면들은 조합될 수 있다.
본 출원에서의 설명은 예들을 제공하며, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들을 제한하려는 것이 아니다. 변화들이 본 개시의 범위로부터 벗어나지 않고 논의된 요소들의 배열 및 기능에서 이루어질 수 있다. 다양한 예들은 적절하다면 생략하고, 대체하거나, 또는 다양한 절차들 또는 구성요소들을 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 피처들은 다른 예들에서 조합될 수 있다.
수반되는 도면들과 관련되어, 본 출원에서 제시된 설명은 예시적인 구성들을 설명하며 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 본 출원에서 사용되는, 용어들("예제" 및 "대표적인")은 "선호된" 또는 "다른 예들에 비해 유리한"이 아닌, "예제, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 기술들은 이들 특정 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 피처들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들을 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용될 때, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 표현될 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 본 출원에서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야의 숙련자에 의해 이해될 것이다.
본 출원에서 사용되는, 용어 "가상 접지(virtual ground)"는 대략 제로 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기들로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현 될 수 있다. 다른 구현예들도 또한 가능하다.
용어 "전자 통신(electronic communication)"은 구성요소들 사이에서 전자 흐름을 지원하는 구성요소들 사이에서의 관계를 나타낸다. 이것은 구성요소들 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 구성요소들을 포함할 수 있다. 전자 통신에서의 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예로서, 활성화된 회로에서) 또는 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예로서, 비활성화된 회로에서) 회로가 활성화될 때 전자들 또는 신호들을 교환하도록 구성되며 동작 가능할 수 있다. 예로서, 스위치(예로서, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신에 있다.
메모리 디바이스(100)를 포함하는 본 출원에서 설명된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도율, 또는 기판의 서브-영역들은, 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단들에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 출원에 논의된 트랜지스터는 전계 효과 트랜지스터 (FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함 할 수 있다. 단자들은 전도성 재료들, 예를 들어 금속들을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성 일 수 있고, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함 할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리 될 수 있다. 만약 채널이 n 형 (즉, 다수 캐리어가 전자들인) 이면, 그러면 FET는 n 형 FET로 지칭 될 수 있다. 마찬가지로, 만약 채널이 p-형 (즉, 다수 캐리어가 홀이다) 이면, 그러면 FET는 p- 형 FET로 지칭 될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap) 될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어 될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 개별적으로 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되게 하는 것으로 귀결될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가 될 때 "온" 또는 "활성화(activated)" 될 수 있다. 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가 될 때, 트랜지스터는 "오프" 또는 "비활성화(deactivated)"될 수 있다.
본 출원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들, 또는 그것의 임의의 조합을 갖고 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예로서, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어에서 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에서 하나 이상의 지시들 또는 코드로서 그것 상에서 저장되거나 또는 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능들을 구현한 피처들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에서 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉,A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소에서 또 다른 장소로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 통신 미디어 및 비-일시적 컴퓨터 저장 미디어 양쪽 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 및 제한 없이, 비-일시적 컴퓨터-판독 가능한 미디어는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다.
또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절히 칭하여진다. 예를 들면, 소프트웨어가 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 본 출원에서 사용되는, 디스크(disk 및 disc)는 디스크들이 보통 데이터를 자기적으로 재생하는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하는 반면, 디스크들은 레이저들을 갖고 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
본 출원에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 본 출원에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들에 제한되지 않으며 본 출원에서 개시된 원리들 및 신규 특징들과 일치하는 가장 광범위한 범위에 부합될 것이다.

Claims (25)

  1. 메모리 디바이스를 동작시키는 방법에 있어서,
    제 1 메모리 셀 어레이의 제 1 메모리 셀 또는 제 2 메모리 셀 어레이의 제 2 메모리 셀을 액세스할지 여부를 결정하는 단계로서, 상기 제 1 메모리 셀에 결합된 제 1 디지트 라인은 감지 증폭기(sense amplifier)를 포함하는 페이징 버퍼 레지스터(paging buffer register)에 결합되는, 상기 결정하는 단계; 및
    상기 제 2 메모리 셀 어레이의 상기 제 2 메모리 셀을 판독하도록 결정한 것에 적어도 부분적으로 기초하여 전송 게이트(transfer gate)를 동작시키는 단계로서, 상기 전송 게이트는 상기 제 2 메모리 셀에 결합된 제 2 디지트 라인을 상기 제 1 디지트 라인을 통해 상기 페이징 버퍼 레지스터에 선택적으로 결합시키도록 구성된, 상기 동작시키는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제 1 메모리 셀은 제 1 강유전체 메모리 셀을 포함하고, 상기 제 2 메모리 셀은 제 2 강유전체 메모리 셀을 포함하는, 방법.
  3. 청구항 2에 있어서, 상기 제 1 강유전체 메모리 셀은 휘발성 모드에서 동작하도록 구성되고, 상기 제 2 강유전체 메모리 셀은 비-휘발성 모드에서 동작하도록 구성된, 방법.
  4. 청구항 1에 있어서, 상기 제 1 디지트 라인은 상기 제 1 메모리 셀을 포함하는 제 1 복수의 메모리 셀에 결합되고, 상기 제 2 디지트 라인은 제 2 메모리 셀을 포함하는 제 2 복수의 메모리 셀에 결합되고, 상기 제 1 복수의 메모리 셀들은 상기 제 2 복수의 메모리 셀들 보다 더 적은 메모리 셀들을 포함하는, 방법.
  5. 청구항 1에 있어서, 상기 전송 게이트를 동작시키는 단계는 :
    상기 제 2 메모리 셀을 액세스 하기로 결정한 때 상기 전송 게이트를 닫아서(close), 상기 제 1 디지트 라인을 통해 상기 제 2 디지트 라인을 상기 페이징 버퍼 레지스터에 결합시키는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 전송 게이트를 닫은 후, 상기 제 2 메모리 셀과 프로세서 사이 또는 상기 제 2 메모리 셀과 상기 제 1 메모리 셀 사이 중 적어도 하나에서 데이터 비트를 전송하는 단계를 더 포함하는, 방법.
  7. 청구항 1에 있어서, 상기 전송 게이트를 동작시키는 단계는 :
    상기 제 2 메모리 셀을 액세스하지 않기로 결정한 때, 상기 전송 게이트를 개방시키는 단계(opening)를 포함하는, 방법.
  8. 청구항 1에 있어서,
    상기 제 1 메모리 셀 어레이를 상기 제 2 메모리 셀 어레이에 대한 내장 캐시(embedded cache)로서 동작시키는 단계를 더 포함하는, 방법.
  9. 청구항 1에 있어서,
    상기 제 1 메모리 셀의 셀 플레이트(cell plate)를 바이어스함으로써 상기 제 1 메모리 셀의 커패시터의 강유전체 필름의 반전(inversion)을 방지하는 단계를 더 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 각 셀 플레이트를 공통 전압(common voltage)으로 바이어스하는 단계를 더 포함하는, 방법.
  11. 청구항 9에 있어서,
    상기 제 2 메모리 셀 어레이의 각각의 메모리 셀의 각 셀 플레이트의 전압을 독립적으로 바이어스하는 단계를 더 포함하는, 방법.
  12. 장치에 있어서,
    제 1 복수의 메모리 셀들에 연결된 제 1 디지트 라인을 포함하는 제 1 메모리 셀 어레이;
    제 2 복수의 메모리 셀들에 연결된 제 2 디지트 라인을 포함하는 제 2 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 의해 공유된 제 1 감지 증폭기를 포함하는 페이징 버퍼 레지스터로서, 상기 제 1 디지트 라인은 상기 제 1 감지 증폭기에 결합된, 상기 페이징 버퍼 레지스터; 및
    상기 제 1 디지트 라인을 통해 상기 제 2 디지트 라인을 상기 제 1 감지 증폭기에 선택적으로 결합시키도록 동작 가능한 제 1 전송 게이트를 포함하는, 장치.
  13. 청구항 12에 있어서, 상기 제 1 복수의 메모리 셀들은 상기 제 2 복수의 메모리 셀들보다 더 적은 메모리 셀들을 포함하는, 장치.
  14. 청구항 12에 있어서, 상기 제 2 메모리 셀 어레이는 제 3 복수의 메모리 셀들에 연결된 제 3 디지트 라인을 더 포함하고, 상기 페이징 버퍼 레지스터는 제 2 감지 증폭기를 더 포함하고, 상기 장치는 :
    제 4 복수의 메모리 셀들에 연결된 제 4 디지트 라인을 포함하는 제 3 메모리 셀 어레이로서, 상기 제 2 감지 증폭기는 상기 제 3 복수의 메모리 셀들 및 상기 제 4 복수의 메모리 셀들에 의해 공유되고, 상기 제 4 디지트 라인은 상기 제 2 감지 증폭기에 결합된, 상기 제 3 메모리 셀 어레이; 및
    상기 제 4 디지트 라인을 통해 상기 제 3 디지트 라인을 상기 제 2 감지 증폭기에 선택적으로 결합시키도록 동작 가능한 제 2 전송 게이트를 더 포함하는, 장치.
  15. 청구항 12에 있어서, 상기 제 1 복수의 메모리 셀들은 상기 제 1 디지트 라인에 결합된 메모리 셀들의 제 1 서브 세트 및 상기 제 1 디지트 라인에 결합된 메모리 셀들의 제 2 서브 세트를 포함하고, 상기 제 1 디지트 라인은 메모리 셀들의 제 1 서브 세트와 메모리 셀들의 제 2 서브 세트 사이의 상기 제 1 감지 증폭기에 결합되는, 장치.
  16. 청구항 15에 있어서, 복수의 액세스 라인들 각각은 상기 메모리 셀들의 상기 제 1 서브 세트 내의 제 1 메모리 셀 및 상기 메모리 셀들의 상기 제 2 서브 세트 내의 제 2 메모리 셀에 결합되고, 상기 복수의 액세스 라인 중 제 1 액세스 라인은 상기 메모리 셀들의 상기 제 1 서브 세트 내의 기능하는(functioning) 메모리 셀 및 상기 메모리 셀들의 상기 제 2 서브 세트 내의 기능하지 않는(non-functioning) 메모리 셀에 결합되는, 장치.
  17. 청구항 12에 있어서, 상기 제 1 감지 증폭기는 :
    상기 제 1 메모리 셀 어레이로부터 판독하기 전에 상기 제 1 디지트 라인을 제 1 전압으로 바이어스하도록 동작 가능한 제 1 회로; 및
    상기 제 2 메모리 셀 어레이로부터 판독하기 전에 상기 제 1 디지트 라인 및 상기 제 2 디지트 라인을 제 2 전압으로 바이어스하도록 동작 가능한 제 2 회로를 더 포함하는, 장치.
  18. 청구항 17에 있어서, 상기 제 1 감지 증폭기는 :
    상기 제 1 디지트 라인 및 상기 제 2 디지트 라인을 상기 제 2 전압에 병렬로 바이어스하도록 동작 가능한 제 3 회로를 포함하는, 장치.
  19. 청구항 12에 있어서, 상기 제 2 복수의 메모리 셀의 각각의 메모리 셀의 셀 플레이트는 공통 전압 레일(rail)에 연결되는, 장치.
  20. 청구항 12에 있어서, 상기 제 1 메모리 셀 어레이는 제 1 복수의 강유전체 메모리 셀들을 포함하고, 상기 제 2 메모리 셀 어레이는 제 2 복수의 강유전체 메모리 셀들을 포함하는, 장치.
  21. 청구항 20 있어서, 상기 제 1 복수의 유전체 메모리 셀은 휘발성 모드에서 동작하도록 구성되고 상기 제 2 복수의 유전체 메모리 셀은 비-휘발성 모드에서 동작하도록 구성된, 장치.
  22. 데이터 프로세싱 시스템에 있어서,
    프로세서;
    메인 메모리; 및
    상기 메인 메모리와 상기 프로세서 사이에서 데이터를 전송하도록 구성된 메모리 제어기를 포함하되, 상기 메인 메모리는 :
    제 1 복수의 메모리 셀들에 연결된 제 1 디지트 라인을 포함하는 제 1 메모리 셀 어레이;
    제 2 복수의 메모리 셀들에 연결된 제 2 디지트 라인을 포함하는 제 2 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 의해 공유된 제 1 감지 증폭기를 포함하는 페이징 버퍼 레지스터로서, 상기 제 1 디지트 라인은 상기 제 1 감지 증폭기에 결합된, 상기 페이징 버퍼 레지스터; 및
    상기 제 1 디지트 라인을 통해 상기 제 2 디지트 라인을 상기 제 1 감지 증폭기에 선택적으로 결합시키도록 동작 가능한 제 1 전송 게이트를 포함하는, 데이터 프로세싱 시스템.
  23. 청구항 22에 있어서, 상기 제 1 메모리 셀 어레이는 상기 제 2 메모리 셀 어레이에 대한 캐시로서 상기 프로세서에 의해 사용되는, 데이터 프로세싱 시스템.
  24. 청구항 23에 있어서, 상기 프로세서는, 상기 메모리 제어기로 하여금 상기 전송 게이트를 닫고, 상기 제 2 메모리 셀 어레이로부터 상기 제 1 메모리 셀 어레이로 데이터를 전송하게 하는 판독 명령 또는 상기 메모리 제어기로 하여금 상기 전송 게이트를 닫고, 상기 제 1 메모리 셀 어레이로부터 상기 제 2 메모리 셀 어레이로 데이터를 전송하게 하는 기록 명령 중 적어도 하나를 발행하는, 데이터 프로세싱 시스템.
  25. 청구항 22에 있어서, 상기 프로세서는 상기 메모리 제어기로 하여금 상기 전송 게이트를 동작시키고 제 1 유형의 데이터를 상기 제 1 메모리 셀 어레이에 기록하게 하거나 또는 제 2 유형의 데이터를 상기 제 2 메모리 셀 어레이에 기록하게 하는, 데이터 프로세싱 시스템.
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