JP3140179B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3140179B2 JP3140179B2 JP04168777A JP16877792A JP3140179B2 JP 3140179 B2 JP3140179 B2 JP 3140179B2 JP 04168777 A JP04168777 A JP 04168777A JP 16877792 A JP16877792 A JP 16877792A JP 3140179 B2 JP3140179 B2 JP 3140179B2
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- mos transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
するものである。
【０００２】
【従来の技術】最近、携帯用電子機器に半導体メモリ装
置が広く使用されてきている。特に低消費電力の半導体
メモリ装置への要望が高まっている。半導体メモリ装置
の動作では、消費電力のうち約半分はメモリセルのデー
タ（情報）の増幅動作（センス動作）で消費される。こ
の消費電力を少なくすることが低消費電力化のために重
要である。
置が広く使用されてきている。特に低消費電力の半導体
メモリ装置への要望が高まっている。半導体メモリ装置
の動作では、消費電力のうち約半分はメモリセルのデー
タ（情報）の増幅動作（センス動作）で消費される。こ
の消費電力を少なくすることが低消費電力化のために重
要である。
【０００３】ここではＤＲＡＭ（ダイナミック・ランダ
ムアクセスメモリ）を例として、その従来例について説
明する。
ムアクセスメモリ）を例として、その従来例について説
明する。
【０００４】図７は、従来のＤＲＡＭのメモリセルアレ
イとセンスアンプの配置を示したメモリセルの構成図で
ある。図８は、図７の従来のＤＲＡＭの動作を示す図で
ある。
イとセンスアンプの配置を示したメモリセルの構成図で
ある。図８は、図７の従来のＤＲＡＭの動作を示す図で
ある。
【０００５】図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１はメモリセルアレイ、ＱはＮチャネル型ＭＯＳ
トランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ４、／Ｂ
Ｌ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８はワード
線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、ＶＣＰは
セルプレート電極、Ｐ１、Ｐ２は期間である。
プ、１１はメモリセルアレイ、ＱはＮチャネル型ＭＯＳ
トランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ４、／Ｂ
Ｌ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８はワード
線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、ＶＣＰは
セルプレート電極、Ｐ１、Ｐ２は期間である。
【０００６】図７のメモリセルの構成は、ビット線とワ
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
【０００７】このＤＲＡＭの動作を、図８に示した。期
間Ｐ１ではワード線ＷＬ１が論理電圧“Ｈ”となる。こ
の時、それぞれのメモリセルからビット線ＢＬ１〜ＢＬ
４に読み出されたデータがセンスアンプＳＡ１〜ＳＡ４
で増幅される。また、期間Ｐ２ではワード線ＷＬ７が論
理電圧“Ｈ”となる。この時、それぞれのメモリセルか
らビット線／ＢＬ１〜／ＢＬ４に読み出されたデータが
センスアンプＳＡ１〜ＳＡ４で増幅される。ここでセン
スアンプがビット線に読み出されたデータを増幅するに
は、ビット線を論理電圧“Ｈ”または“Ｌ”としなけれ
ばならない、このため電流が消費される。この消費電流
の大きさはビット線の持つ容量によって決まる。
間Ｐ１ではワード線ＷＬ１が論理電圧“Ｈ”となる。こ
の時、それぞれのメモリセルからビット線ＢＬ１〜ＢＬ
４に読み出されたデータがセンスアンプＳＡ１〜ＳＡ４
で増幅される。また、期間Ｐ２ではワード線ＷＬ７が論
理電圧“Ｈ”となる。この時、それぞれのメモリセルか
らビット線／ＢＬ１〜／ＢＬ４に読み出されたデータが
センスアンプＳＡ１〜ＳＡ４で増幅される。ここでセン
スアンプがビット線に読み出されたデータを増幅するに
は、ビット線を論理電圧“Ｈ”または“Ｌ”としなけれ
ばならない、このため電流が消費される。この消費電流
の大きさはビット線の持つ容量によって決まる。
【０００８】先にも述べたようにメモリセルのデータ
（情報）の増幅動作（センス動作）で消費される消費電
力はデバイス全体の消費電力の約半分を占めるものであ
る。
（情報）の増幅動作（センス動作）で消費される消費電
力はデバイス全体の消費電力の約半分を占めるものであ
る。
【０００９】
【発明が解決しようとする課題】このような従来の半導
体メモリ装置では、メモリセルのデータの増幅動作でセ
ンスアンプが消費する電流を少なくするためには、ビッ
ト線の持つ容量を減らすことが必要である。そこで１本
のビット線に接続されるメモリセルの数、すなわち、１
本のビット線に格子状に交わるワード線の数を少なくし
ている。１つのセンスアンプに接続されるビット線の長
さを短くすることによりビット線の持つ容量を減らして
いる。しかし、１つのセンスアンプに接続されるビット
線の容量を半分にしようとすると、１本のビット線の長
さを半分にしなければならない。このため、全体のメモ
リセルの数が一定であれば、センスアンプの数が２倍必
要となり、それだけチップサイズが増大するという課題
があった。
体メモリ装置では、メモリセルのデータの増幅動作でセ
ンスアンプが消費する電流を少なくするためには、ビッ
ト線の持つ容量を減らすことが必要である。そこで１本
のビット線に接続されるメモリセルの数、すなわち、１
本のビット線に格子状に交わるワード線の数を少なくし
ている。１つのセンスアンプに接続されるビット線の長
さを短くすることによりビット線の持つ容量を減らして
いる。しかし、１つのセンスアンプに接続されるビット
線の容量を半分にしようとすると、１本のビット線の長
さを半分にしなければならない。このため、全体のメモ
リセルの数が一定であれば、センスアンプの数が２倍必
要となり、それだけチップサイズが増大するという課題
があった。
【００１０】上記問題点に鑑み、本発明の目的は、チッ
プ面積を増大させず、ビット線の容量を減らすことので
きる半導体メモリ装置を提供するものである。
プ面積を増大させず、ビット線の容量を減らすことので
きる半導体メモリ装置を提供するものである。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】このような課題を解決す
るために、本発明の半導体メモリ装置は、ビット線とワ
ード線が格子状に構成され、その交点にメモリセルが配
置された半導体メモリ装置であって、第１及び第２のセ
ンスアンプと、第１ビット線部分と第２ビット線部分か
らなる第１のビット線対と、第３ビット線部分と第４ビ
ット線部分からなる第２のビット線対と、第１乃至第４
のＭＯＳトランジスタ対と、第１及び第２のセンスアン
プの駆動能力をそれぞれ可変することができる第１及び
第２の駆動回路とを備え、第１のセンスアンプと第１ビ
ット線部分の一端とが第１のＭＯＳトランジスタ対を介
して接続され、第１ビット線部分の他端と第２ビット線
部分の一端とが第２のＭＯＳトランジスタ対を介して接
続され、第２のセンスアンプと第３ビット線部分の一端
とが第３のＭＯＳトランジスタ対を介して接続され、第
３ビット線部分の他端と第４ビット線部分の一端とが第
４のＭＯＳトランジスタ対を介して接続され、第１のセ
ンスアンプと第２のセンスアンプとが互いに第１及び第
２のビット線対の延長方向に対向して配置されており、
第１のビット線対が第２のＭＯＳトランジスタ対によっ
て電気的に分割されない場合、第１の駆動回路により、
第１のセンスアンプの駆動能力を第１のビット線対が分
割された場合よりも大きくし、第２のビット線対が第４
のＭＯＳトランジスタ対によって電気的に分割されない
場合、第２の駆動回路により、第２のセンスアンプの駆
動能力を第２のビット線対が分割された場合よりも大き
くする。
るために、本発明の半導体メモリ装置は、ビット線とワ
ード線が格子状に構成され、その交点にメモリセルが配
置された半導体メモリ装置であって、第１及び第２のセ
ンスアンプと、第１ビット線部分と第２ビット線部分か
らなる第１のビット線対と、第３ビット線部分と第４ビ
ット線部分からなる第２のビット線対と、第１乃至第４
のＭＯＳトランジスタ対と、第１及び第２のセンスアン
プの駆動能力をそれぞれ可変することができる第１及び
第２の駆動回路とを備え、第１のセンスアンプと第１ビ
ット線部分の一端とが第１のＭＯＳトランジスタ対を介
して接続され、第１ビット線部分の他端と第２ビット線
部分の一端とが第２のＭＯＳトランジスタ対を介して接
続され、第２のセンスアンプと第３ビット線部分の一端
とが第３のＭＯＳトランジスタ対を介して接続され、第
３ビット線部分の他端と第４ビット線部分の一端とが第
４のＭＯＳトランジスタ対を介して接続され、第１のセ
ンスアンプと第２のセンスアンプとが互いに第１及び第
２のビット線対の延長方向に対向して配置されており、
第１のビット線対が第２のＭＯＳトランジスタ対によっ
て電気的に分割されない場合、第１の駆動回路により、
第１のセンスアンプの駆動能力を第１のビット線対が分
割された場合よりも大きくし、第２のビット線対が第４
のＭＯＳトランジスタ対によって電気的に分割されない
場合、第２の駆動回路により、第２のセンスアンプの駆
動能力を第２のビット線対が分割された場合よりも大き
くする。
【００１４】
【作用】本発明の半導体メモリ装置によれば、チップサ
イズをほとんど増大させることなく１つのセンスアンプ
に接続されるビット線の持つ容量を減らすことができ
る。また、減少したビット線の持つ容量の分だけセンス
アンプのセンス動作で消費される消費電力が減少し、デ
バイス全体の消費電力を少なくし低消費電力の半導体メ
モリ装置にすることができる。
イズをほとんど増大させることなく１つのセンスアンプ
に接続されるビット線の持つ容量を減らすことができ
る。また、減少したビット線の持つ容量の分だけセンス
アンプのセンス動作で消費される消費電力が減少し、デ
バイス全体の消費電力を少なくし低消費電力の半導体メ
モリ装置にすることができる。
【００１５】
【実施例】本発明の半導体メモリ装置の第１の実施例に
ついて、図１および図２を参照しながら説明する。
ついて、図１および図２を参照しながら説明する。
【００１６】図１は、本発明のＤＲＡＭのメモリセルア
レイとセンスアンプの配置を示したメモリセルの構成図
である。図２は、図１の本発明のＤＲＡＭの動作を示す
図である。図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１、１２はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ
４、／ＢＬ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８は
ワード線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、Ｂ
Ｓ１、ＢＳ２はビット線分割信号、ＶＣＰはセルプレー
ト電極、Ｐ１、Ｐ２は期間である。
レイとセンスアンプの配置を示したメモリセルの構成図
である。図２は、図１の本発明のＤＲＡＭの動作を示す
図である。図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１、１２はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ
４、／ＢＬ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８は
ワード線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、Ｂ
Ｓ１、ＢＳ２はビット線分割信号、ＶＣＰはセルプレー
ト電極、Ｐ１、Ｐ２は期間である。
【００１７】図１のメモリセルの構成は、ビット線とワ
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
【００１８】また、センスアンプＳＡ１、ＳＡ３に接続
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１に接続されたＮ
チャネル型ＭＯＳトランジスタＱで電気的に分割でき
る。センスアンプＳＡ２、ＳＡ４に接続されているビッ
ト線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４はゲートがビ
ット線分割信号ＢＳ２に接続されたＮチャネル型ＭＯＳ
トランジスタＱで電気的に分割できる。
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１に接続されたＮ
チャネル型ＭＯＳトランジスタＱで電気的に分割でき
る。センスアンプＳＡ２、ＳＡ４に接続されているビッ
ト線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４はゲートがビ
ット線分割信号ＢＳ２に接続されたＮチャネル型ＭＯＳ
トランジスタＱで電気的に分割できる。
【００１９】このＤＲＡＭの動作は図２に示したように
期間Ｐ１では、ビット線分割信号ＢＳ１を論理電圧
“Ｌ”とし、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／Ｂ
Ｌ３を電気的に２分割する。この後、ワード線ＷＬ１を
論理電圧“Ｈ”とする。これによって、それぞれのメモ
リセルからビット線ＢＬ１〜ＢＬ４に読み出されたデー
タがセンスアンプＳＡ１〜ＳＡ４で増幅される。また、
期間Ｐ２では、ビット線分割信号ＢＳ２を論理電圧
“Ｌ”とし、ビット線ＢＬ２、／ＢＬ２、ＢＬ４、／Ｂ
Ｌ４を電気的に２分割する。この後、ワード線ＷＬ７を
論理電圧“Ｈ”とする。これによって、それぞれのメモ
リセルからビット線／ＢＬ１〜／ＢＬ４に読み出された
データがセンスアンプＳＡ１〜ＳＡ４で増幅される。こ
こでセンスアンプがビット線に読み出されたデータを増
幅するのに、ビット線は論理電圧“Ｈ”または“Ｌ”と
しなければならず、これによって電流が消費される。こ
の消費電流はビット線の持つ容量によって決まる。
期間Ｐ１では、ビット線分割信号ＢＳ１を論理電圧
“Ｌ”とし、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／Ｂ
Ｌ３を電気的に２分割する。この後、ワード線ＷＬ１を
論理電圧“Ｈ”とする。これによって、それぞれのメモ
リセルからビット線ＢＬ１〜ＢＬ４に読み出されたデー
タがセンスアンプＳＡ１〜ＳＡ４で増幅される。また、
期間Ｐ２では、ビット線分割信号ＢＳ２を論理電圧
“Ｌ”とし、ビット線ＢＬ２、／ＢＬ２、ＢＬ４、／Ｂ
Ｌ４を電気的に２分割する。この後、ワード線ＷＬ７を
論理電圧“Ｈ”とする。これによって、それぞれのメモ
リセルからビット線／ＢＬ１〜／ＢＬ４に読み出された
データがセンスアンプＳＡ１〜ＳＡ４で増幅される。こ
こでセンスアンプがビット線に読み出されたデータを増
幅するのに、ビット線は論理電圧“Ｈ”または“Ｌ”と
しなければならず、これによって電流が消費される。こ
の消費電流はビット線の持つ容量によって決まる。
【００２０】この実施例では、従来例と比較して、セン
スアンプのうち半分のセンスアンプに接続されたビット
線の持つ容量は１／２となっている。このため、全体の
ビット線の持つ容量は（１／２）×（１／２）＋（１／
２）×１＝３／４となる。よってメモリセルのデータ
（情報）の増幅動作（センス動作）で消費される消費電
力は、従来の場合の３／４に減少させることができ、低
消費電力化がはかれる。また、消費電力を減少させる
と、ノイズを減少させることにもなり、半導体メモリ装
置の動作を安定化させることができる。また、ビット線
の持つ容量を減少させると、センスアンプの動作を高速
化することができる。
スアンプのうち半分のセンスアンプに接続されたビット
線の持つ容量は１／２となっている。このため、全体の
ビット線の持つ容量は（１／２）×（１／２）＋（１／
２）×１＝３／４となる。よってメモリセルのデータ
（情報）の増幅動作（センス動作）で消費される消費電
力は、従来の場合の３／４に減少させることができ、低
消費電力化がはかれる。また、消費電力を減少させる
と、ノイズを減少させることにもなり、半導体メモリ装
置の動作を安定化させることができる。また、ビット線
の持つ容量を減少させると、センスアンプの動作を高速
化することができる。
【００２１】次に、本発明の半導体メモリ装置の第２の
実施例について、図３および図４を参照しながら説明す
る。
実施例について、図３および図４を参照しながら説明す
る。
【００２２】図３は、本発明のＤＲＡＭのメモリセルア
レイとセンスアンプの配置を示したメモリセルの構成図
で、図４は、図３の本発明のＤＲＡＭの動作を示す図で
ある。
レイとセンスアンプの配置を示したメモリセルの構成図
で、図４は、図３の本発明のＤＲＡＭの動作を示す図で
ある。
【００２３】図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１〜１３はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ
４、／ＢＬ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８は
ワード線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、Ｂ
Ｓ１〜ＢＳ４はビット線分割信号、ＶＣＰはセルプレー
ト電極、Ｐ１〜Ｐ３は期間である。
プ、１１〜１３はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ
４、／ＢＬ１〜／ＢＬ４はビット線、ＷＬ１〜ＷＬ８は
ワード線、ＳＳ１、ＳＳ２はセンスアンプ分割信号、Ｂ
Ｓ１〜ＢＳ４はビット線分割信号、ＶＣＰはセルプレー
ト電極、Ｐ１〜Ｐ３は期間である。
【００２４】図３のメモリセルの構成は、ビット線とワ
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
ード線が格子状に構成されている。その交点に、キャパ
シタＣとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタＣに接続
されたＮチャネル型ＭＯＳトランジスタＱであるメモリ
セルが配置されている。キャパシタＣの一端はセルプレ
ート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ１、
ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／ＢＬ
４はそれぞれゲートがセンスアンプ分割信号ＳＳ１また
はＳＳ２に接続されたＮチャネル型ＭＯＳトランジスタ
Ｑを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ３、Ｓ
Ａ４に接続されている。
【００２５】また、センスアンプＳＡ１、ＳＡ３に接続
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１およびＢＳ２に
接続された２つのＮチャネル型ＭＯＳトランジスタＱで
電気的に３分割されている。センスアンプＳＡ２、ＳＡ
４に接続されているビット線ＢＬ２、／ＢＬ２、ＢＬ
４、／ＢＬ４は、ゲートがビット線分割信号ＢＳ３およ
びＢＳ４に接続された２つのＮチャネル型ＭＯＳトラン
ジスタＱで電気的に３分割されている。
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１およびＢＳ２に
接続された２つのＮチャネル型ＭＯＳトランジスタＱで
電気的に３分割されている。センスアンプＳＡ２、ＳＡ
４に接続されているビット線ＢＬ２、／ＢＬ２、ＢＬ
４、／ＢＬ４は、ゲートがビット線分割信号ＢＳ３およ
びＢＳ４に接続された２つのＮチャネル型ＭＯＳトラン
ジスタＱで電気的に３分割されている。
【００２６】このＤＲＡＭの動作を図４に示す。期間Ｐ
１では、ビット線分割信号ＢＳ１を論理電圧“Ｌ”と
し、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３を電
気的に２分割する。この後、ワード線ＷＬ１を論理電圧
“Ｈ”とし、それぞれのメモリセルからビット線ＢＬ１
〜ＢＬ４に読み出されたデータがセンスアンプＳＡ１〜
ＳＡ４で増幅される。このとき、従来例と比較して、セ
ンスアンプのうち半分のセンスアンプに接続されたビッ
ト線の持つ容量は１／３となる。このため、全体のビッ
ト線の持つ容量は（１／２）×（１／３）＋（１／２）
×１＝２／３となる。
１では、ビット線分割信号ＢＳ１を論理電圧“Ｌ”と
し、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３を電
気的に２分割する。この後、ワード線ＷＬ１を論理電圧
“Ｈ”とし、それぞれのメモリセルからビット線ＢＬ１
〜ＢＬ４に読み出されたデータがセンスアンプＳＡ１〜
ＳＡ４で増幅される。このとき、従来例と比較して、セ
ンスアンプのうち半分のセンスアンプに接続されたビッ
ト線の持つ容量は１／３となる。このため、全体のビッ
ト線の持つ容量は（１／２）×（１／３）＋（１／２）
×１＝２／３となる。
【００２７】また、期間Ｐ２では、ビット線分割信号Ｂ
Ｓ２を論理電圧“Ｌ”とし、ビット線ＢＬ１、／ＢＬ
１、ＢＬ３、／ＢＬ３を電気的に２分割する。ビット線
分割信号ＢＳ３を論理電圧“Ｌ”とし、ビット線ＢＬ
２、／ＢＬ２、ＢＬ４、／ＢＬ４を電気的に２分割した
後、ワード線ＷＬ７を論理電圧“Ｈ”とし、それぞれの
メモリセルからビット線／ＢＬ１〜／ＢＬ４に読み出さ
れたデータがセンスアンプＳＡ１〜ＳＡ４で増幅され
る。このとき、同様に従来例と比較して、センスアンプ
に接続されたビット線の持つ容量は２／３となる。ま
た、期間Ｐ３では、ビット線分割信号ＢＳ４を論理電圧
“Ｌ”としビット線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ
４を電気的に２分割する。この後、ワード線ＷＬ１０を
論理電圧“Ｈ”とし、それぞれのメモリセルからビット
線ＢＬ１〜ＢＬ４に読み出されたデータがセンスアンプ
ＳＡ１〜ＳＡ４で増幅される。このとき、従来例と比較
して、センスアンプのうち半分のセンスアンプに接続さ
れたビット線の持つ容量は１／３となるため、全体のビ
ット線の持つ容量は（１／２）×１＋（１／２）×（１
／３）＝２／３となる。
Ｓ２を論理電圧“Ｌ”とし、ビット線ＢＬ１、／ＢＬ
１、ＢＬ３、／ＢＬ３を電気的に２分割する。ビット線
分割信号ＢＳ３を論理電圧“Ｌ”とし、ビット線ＢＬ
２、／ＢＬ２、ＢＬ４、／ＢＬ４を電気的に２分割した
後、ワード線ＷＬ７を論理電圧“Ｈ”とし、それぞれの
メモリセルからビット線／ＢＬ１〜／ＢＬ４に読み出さ
れたデータがセンスアンプＳＡ１〜ＳＡ４で増幅され
る。このとき、同様に従来例と比較して、センスアンプ
に接続されたビット線の持つ容量は２／３となる。ま
た、期間Ｐ３では、ビット線分割信号ＢＳ４を論理電圧
“Ｌ”としビット線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ
４を電気的に２分割する。この後、ワード線ＷＬ１０を
論理電圧“Ｈ”とし、それぞれのメモリセルからビット
線ＢＬ１〜ＢＬ４に読み出されたデータがセンスアンプ
ＳＡ１〜ＳＡ４で増幅される。このとき、従来例と比較
して、センスアンプのうち半分のセンスアンプに接続さ
れたビット線の持つ容量は１／３となるため、全体のビ
ット線の持つ容量は（１／２）×１＋（１／２）×（１
／３）＝２／３となる。
【００２８】ここでセンスアンプが、ビット線に読み出
されたデータを増幅する際、ビット線が論理電圧“Ｈ”
または“Ｌ”となるため、電流が消費される。この消費
電流はビット線の持つ容量によって決まる。この実施例
では、従来例と比較して、全体のビット線の持つ容量は
２／３となり、メモリセルのデータ（情報）の増幅動作
（センス動作）で消費される消費電力を２／３に減少さ
せることができる。これは第１の実施例よりさらに低消
費電力化がはかれている。
されたデータを増幅する際、ビット線が論理電圧“Ｈ”
または“Ｌ”となるため、電流が消費される。この消費
電流はビット線の持つ容量によって決まる。この実施例
では、従来例と比較して、全体のビット線の持つ容量は
２／３となり、メモリセルのデータ（情報）の増幅動作
（センス動作）で消費される消費電力を２／３に減少さ
せることができる。これは第１の実施例よりさらに低消
費電力化がはかれている。
【００２９】このように第１実施例ではＮチャネル型Ｍ
ＯＳトランジスタＱでビット線を電気的に２分割した
が、第２実施例はＮチャネル型ＭＯＳトランジスタＱで
ビット線を電気的に３分割することによって、センスア
ンプの増幅動作（センス動作）で消費される消費電力を
従来例に比べて、それぞれ３／４、２／３としている。
ＯＳトランジスタＱでビット線を電気的に２分割した
が、第２実施例はＮチャネル型ＭＯＳトランジスタＱで
ビット線を電気的に３分割することによって、センスア
ンプの増幅動作（センス動作）で消費される消費電力を
従来例に比べて、それぞれ３／４、２／３としている。
【００３０】すなわち、Ｎチャネル型ＭＯＳトランジス
タＱでビット線を電気的にｎ分割（ｎは自然数）させる
と、センスアンプの増幅動作（センス動作）で消費され
る消費電力は従来例に比べて、（ｎ＋１）／（２ｎ）と
することができる。
タＱでビット線を電気的にｎ分割（ｎは自然数）させる
と、センスアンプの増幅動作（センス動作）で消費され
る消費電力は従来例に比べて、（ｎ＋１）／（２ｎ）と
することができる。
【００３１】次に、本発明の半導体メモリ装置の第３の
実施例について、図５および図６を参照しながら説明す
る。
実施例について、図５および図６を参照しながら説明す
る。
【００３２】図５は、本発明のＤＲＡＭのメモリセルア
レイとセンスアンプの配置とセンスアンプの駆動回路を
示した。図６は、図５の本発明のＤＲＡＭの動作を示す
図である。図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１、１２はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、ＱｐはＰチャネル型ＭＯＳトラン
ジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ４、／ＢＬ１〜
／ＢＬ４はビット線、ＷＬ１〜ＷＬ８はワード線、ＳＳ
１、ＳＳ２はセンスアンプ分割信号、ＢＳ１、ＢＳ２は
ビット線分割信号、ＶＣＰはセルプレート電極、ＳＰ
１、ＳＰ１Ａ、ＳＰ２、ＳＰ２Ａ、ＳＮ１、ＳＮ１Ａ、
ＳＮ２、ＳＮ２Ａはセンスアンプ制御信号、ＳＡＰ１、
ＳＡＰ２，ＳＡＮ１、ＳＡＮ２は信号名、ＶＣＣは電源
電圧、ＶＳＳは接地電圧、Ｐ１、Ｐ２は期間である。
レイとセンスアンプの配置とセンスアンプの駆動回路を
示した。図６は、図５の本発明のＤＲＡＭの動作を示す
図である。図において、ＳＡ１〜ＳＡ４はセンスアン
プ、１１、１２はメモリセルアレイ、ＱはＮチャネル型
ＭＯＳトランジスタ、ＱｐはＰチャネル型ＭＯＳトラン
ジスタ、Ｃはキャパシタ、ＢＬ１〜ＢＬ４、／ＢＬ１〜
／ＢＬ４はビット線、ＷＬ１〜ＷＬ８はワード線、ＳＳ
１、ＳＳ２はセンスアンプ分割信号、ＢＳ１、ＢＳ２は
ビット線分割信号、ＶＣＰはセルプレート電極、ＳＰ
１、ＳＰ１Ａ、ＳＰ２、ＳＰ２Ａ、ＳＮ１、ＳＮ１Ａ、
ＳＮ２、ＳＮ２Ａはセンスアンプ制御信号、ＳＡＰ１、
ＳＡＰ２，ＳＡＮ１、ＳＡＮ２は信号名、ＶＣＣは電源
電圧、ＶＳＳは接地電圧、Ｐ１、Ｐ２は期間である。
【００３３】図５のメモリセルの構成は、第１の実施例
と同様である。すなわちメモリセルの構成は、ビット線
とワード線が格子状に構成されている。その交点に、キ
ャパシタＣとゲートとはワード線に接続されている。ド
レインがビット線に接続され、ソースがキャパシタＣに
接続されたＮチャネル型ＭＯＳトランジスタＱであるメ
モリセルが配置されている。キャパシタＣの一端はセル
プレート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ
１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／
ＢＬ４はそれぞれゲートがセンスアンプ分割信号ＳＳ１
またはＳＳ２に接続されたＮチャネル型ＭＯＳトランジ
スタＱを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４に接続されている。
と同様である。すなわちメモリセルの構成は、ビット線
とワード線が格子状に構成されている。その交点に、キ
ャパシタＣとゲートとはワード線に接続されている。ド
レインがビット線に接続され、ソースがキャパシタＣに
接続されたＮチャネル型ＭＯＳトランジスタＱであるメ
モリセルが配置されている。キャパシタＣの一端はセル
プレート電極ＶＣＰに接続されている。ＢＬ１と／ＢＬ
１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３、ＢＬ４と／
ＢＬ４はそれぞれゲートがセンスアンプ分割信号ＳＳ１
またはＳＳ２に接続されたＮチャネル型ＭＯＳトランジ
スタＱを介して、センスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４に接続されている。
【００３４】また、センスアンプＳＡ１、ＳＡ３に接続
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１に接続されたＮ
チャネル型ＭＯＳトランジスタＱで電気的に分割でき
る。センスアンプＳＡ２、ＳＡ４に接続されているビッ
ト線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４はゲートがビ
ット線分割信号ＢＳ２に接続されたＮチャネル型ＭＯＳ
トランジスタＱで電気的に分割できる。
されているビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ
３は、ゲートがビット線分割信号ＢＳ１に接続されたＮ
チャネル型ＭＯＳトランジスタＱで電気的に分割でき
る。センスアンプＳＡ２、ＳＡ４に接続されているビッ
ト線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４はゲートがビ
ット線分割信号ＢＳ２に接続されたＮチャネル型ＭＯＳ
トランジスタＱで電気的に分割できる。
【００３５】センスアンプの駆動回路において、センス
アンプＳＡ１、ＳＡ３を駆動する場合、センスアンプ制
御信号ＳＰ１、ＳＰ１Ａ、ＳＮ１、ＳＮ１Ａによって制
御されている。センスアンプの論理電圧“Ｈ”側の信号
ＳＡＰ１は、センスアンプ制御信号ＳＰ１またはＳＰ１
Ａを論理電圧“Ｌ”とすることで供給される。このよう
に、センスアンプ制御信号ＳＰ１とＳＰ１Ａの両方を論
理電圧“Ｌ”とすると、この２つのセンスアンプ制御信
号ＳＰ１だけを論理電圧“Ｌ”とした時に比べて、セン
スアンプの論理電圧“Ｈ”側の信号ＳＡＰ１の駆動能力
を大きくすることができる。同様に、センスアンプの論
理電圧“Ｌ”側の信号ＳＡＮ１は、センスアンプ制御信
号ＳＮ１またはＳＮ１Ａを論理電圧“Ｈ”とすることに
より供給される。この２つのセンスアンプ制御信号ＳＮ
１だけを論理電圧“Ｈ”ときに比べ、センスアンプ制御
信号ＳＮ１とＳＮ１Ａの両方を論理電圧“Ｈ”ときのほ
うが、センスアンプの論理電圧“Ｌ”側の信号ＳＡＮ１
の駆動能力を大きくすることができる。センスアンプＳ
Ａ２、ＳＡ４を駆動するのにも、センスアンプ制御信号
ＳＰ２、ＳＰ２Ａ、ＳＮ２、ＳＮ２Ａによって同様に制
御できる。
アンプＳＡ１、ＳＡ３を駆動する場合、センスアンプ制
御信号ＳＰ１、ＳＰ１Ａ、ＳＮ１、ＳＮ１Ａによって制
御されている。センスアンプの論理電圧“Ｈ”側の信号
ＳＡＰ１は、センスアンプ制御信号ＳＰ１またはＳＰ１
Ａを論理電圧“Ｌ”とすることで供給される。このよう
に、センスアンプ制御信号ＳＰ１とＳＰ１Ａの両方を論
理電圧“Ｌ”とすると、この２つのセンスアンプ制御信
号ＳＰ１だけを論理電圧“Ｌ”とした時に比べて、セン
スアンプの論理電圧“Ｈ”側の信号ＳＡＰ１の駆動能力
を大きくすることができる。同様に、センスアンプの論
理電圧“Ｌ”側の信号ＳＡＮ１は、センスアンプ制御信
号ＳＮ１またはＳＮ１Ａを論理電圧“Ｈ”とすることに
より供給される。この２つのセンスアンプ制御信号ＳＮ
１だけを論理電圧“Ｈ”ときに比べ、センスアンプ制御
信号ＳＮ１とＳＮ１Ａの両方を論理電圧“Ｈ”ときのほ
うが、センスアンプの論理電圧“Ｌ”側の信号ＳＡＮ１
の駆動能力を大きくすることができる。センスアンプＳ
Ａ２、ＳＡ４を駆動するのにも、センスアンプ制御信号
ＳＰ２、ＳＰ２Ａ、ＳＮ２、ＳＮ２Ａによって同様に制
御できる。
【００３６】このＤＲＡＭの動作を図６に示す。期間Ｐ
１では、ビット線分割信号ＢＳ１を論理電圧“Ｌ”と
し、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３を電
気的に２分割する。この後、ワード線ＷＬ１を論理電圧
“Ｈ”とし、それぞれのメモリセルからビット線ＢＬ１
〜ＢＬ４に読み出されたデータが、センスアンプＳＡ１
〜ＳＡ４で増幅される。このとき、センスアンプＳＡ１
とＳＡ３はセンスアンプ制御信号ＳＰ１とＳＮ１で駆動
し、その駆動能力は小さくしてある。これに対して、セ
ンスアンプＳＡ２とＳＡ４はセンスアンプ制御信号ＳＰ
２とＳＰ２ＡとＳＮ２とＳＮ２Ａとで駆動し、その駆動
能力は大きくなる。これは、ビット線ＢＬ１、／ＢＬ
１、ＢＬ３、／ＢＬ３が電気的に２分割されているた
め、駆動能力は小さくてもセンスアンプＳＡ１とＳＡ３
は高速に動作させることができる。しかし、ビット線Ｂ
Ｌ２、／ＢＬ２、ＢＬ４、／ＢＬ４は電気的に２分割さ
れていない。このため、駆動能力は大きくしてセンスア
ンプＳＡ２とＳＡ４をセンスアンプＳＡ１とＳＡ３と同
様の高速動作ができるようにしている。
１では、ビット線分割信号ＢＳ１を論理電圧“Ｌ”と
し、ビット線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３を電
気的に２分割する。この後、ワード線ＷＬ１を論理電圧
“Ｈ”とし、それぞれのメモリセルからビット線ＢＬ１
〜ＢＬ４に読み出されたデータが、センスアンプＳＡ１
〜ＳＡ４で増幅される。このとき、センスアンプＳＡ１
とＳＡ３はセンスアンプ制御信号ＳＰ１とＳＮ１で駆動
し、その駆動能力は小さくしてある。これに対して、セ
ンスアンプＳＡ２とＳＡ４はセンスアンプ制御信号ＳＰ
２とＳＰ２ＡとＳＮ２とＳＮ２Ａとで駆動し、その駆動
能力は大きくなる。これは、ビット線ＢＬ１、／ＢＬ
１、ＢＬ３、／ＢＬ３が電気的に２分割されているた
め、駆動能力は小さくてもセンスアンプＳＡ１とＳＡ３
は高速に動作させることができる。しかし、ビット線Ｂ
Ｌ２、／ＢＬ２、ＢＬ４、／ＢＬ４は電気的に２分割さ
れていない。このため、駆動能力は大きくしてセンスア
ンプＳＡ２とＳＡ４をセンスアンプＳＡ１とＳＡ３と同
様の高速動作ができるようにしている。
【００３７】また、期間Ｐ２では、ビット線分割信号Ｂ
Ｓ２を論理電圧“Ｌ”とし、ビット線ＢＬ２、／ＢＬ
２、ＢＬ４、／ＢＬ４を電気的に２分割する。この後、
ワード線ＷＬ７を論理電圧“Ｈ”とし、それぞれのメモ
リセルからビット線／ＢＬ１〜／ＢＬ４に読み出された
データがセンスアンプＳＡ１〜ＳＡ４で増幅される。こ
のとき、センスアンプＳＡ２とＳＡ４はセンスアンプ制
御信号ＳＰ２とＳＮ２で駆動し、その駆動能力は小さく
している。これに対して、センスアンプＳＡ１とＳＡ３
はセンスアンプ制御信号ＳＰ１とＳＰ１ＡとＳＮ１とＳ
Ｎ１Ａで駆動し、その駆動能力は大きくしてある。これ
は、ビット線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４は電
気的に２分割されているため、駆動能力は小さくてもセ
ンスアンプＳＡ２とＳＡ４は高速に動作できるが、ビッ
ト線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３は電気的に２
分割されていないため駆動能力を大きくしてセンスアン
プＳＡ１とＳＡ３をセンスアンプＳＡ２とＳＡ４と同様
の高速動作ができるようにしている。この実施例では、
第１の実施例と同様に低消費電力化がはかれるととも
に、それぞれのセンスアンプの駆動能力を制御すること
により、高速化がはかれる。
Ｓ２を論理電圧“Ｌ”とし、ビット線ＢＬ２、／ＢＬ
２、ＢＬ４、／ＢＬ４を電気的に２分割する。この後、
ワード線ＷＬ７を論理電圧“Ｈ”とし、それぞれのメモ
リセルからビット線／ＢＬ１〜／ＢＬ４に読み出された
データがセンスアンプＳＡ１〜ＳＡ４で増幅される。こ
のとき、センスアンプＳＡ２とＳＡ４はセンスアンプ制
御信号ＳＰ２とＳＮ２で駆動し、その駆動能力は小さく
している。これに対して、センスアンプＳＡ１とＳＡ３
はセンスアンプ制御信号ＳＰ１とＳＰ１ＡとＳＮ１とＳ
Ｎ１Ａで駆動し、その駆動能力は大きくしてある。これ
は、ビット線ＢＬ２、／ＢＬ２、ＢＬ４、／ＢＬ４は電
気的に２分割されているため、駆動能力は小さくてもセ
ンスアンプＳＡ２とＳＡ４は高速に動作できるが、ビッ
ト線ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３は電気的に２
分割されていないため駆動能力を大きくしてセンスアン
プＳＡ１とＳＡ３をセンスアンプＳＡ２とＳＡ４と同様
の高速動作ができるようにしている。この実施例では、
第１の実施例と同様に低消費電力化がはかれるととも
に、それぞれのセンスアンプの駆動能力を制御すること
により、高速化がはかれる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によると、チップサイズをほとんど増大させる
ことなく１つのセンスアンプに接続されるビット線の持
つ容量を減らすことができ、減少したビット線の持つ容
量の分だけセンスアンプのセンス動作で消費される消費
電力が減少し、デバイス全体の消費電力を少なくし、低
消費電力の半導体メモリ装置を供給することができると
いう大きな効果が得られる。
モリ装置によると、チップサイズをほとんど増大させる
ことなく１つのセンスアンプに接続されるビット線の持
つ容量を減らすことができ、減少したビット線の持つ容
量の分だけセンスアンプのセンス動作で消費される消費
電力が減少し、デバイス全体の消費電力を少なくし、低
消費電力の半導体メモリ装置を供給することができると
いう大きな効果が得られる。
【図１】本発明の第１の実施例であるＤＲＡＭのメモリ
セルアレイ構成図
セルアレイ構成図
【図２】図１の本発明のＤＲＡＭの動作を示す図
【図３】本発明の第２の実施例であるＤＲＡＭのメモリ
セルアレイ構成図
セルアレイ構成図
【図４】図３の本発明のＤＲＡＭの動作を示す図
【図５】本発明の第３の実施例であるＤＲＡＭのメモリ
セルアレイ構成図
セルアレイ構成図
【図６】図５の本発明のＤＲＡＭの動作を示す図
【図７】従来のＤＲＡＭのメモリセルアレイ構成図
【図８】図７の従来のＤＲＡＭの動作を示す図
ＳＡ１〜ＳＡ４ センスアンプ １１ メモリセルアレイ Ｑ Ｎチャネル型ＭＯＳトランジスタ Ｑｐ Ｐチャネル型ＭＯＳトランジスタ Ｃ キャパシタ ＢＬ１〜ＢＬ４、／ＢＬ１〜／ＢＬ４ ビット線 ＷＬ１〜ＷＬ１２ ワード線 ＳＳ１、ＳＳ２ センスアンプ分割信号 ＢＳ１〜ＢＳ４ ビット線分割信号 ＶＣＰ セルプレート電極 ＳＰ１、ＳＰ１Ａ、ＳＰ２、ＳＰ２Ａ センスアンプ制
御信号 ＳＮ１、ＳＮ１Ａ、ＳＮ２、ＳＮ２Ａ センスアンプ制
御信号 ＳＡＰ１、ＳＡＰ２，ＳＡＮ１、ＳＡＮ２ 信号名 Ｐ１〜Ｐ３ 期間 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧
御信号 ＳＮ１、ＳＮ１Ａ、ＳＮ２、ＳＮ２Ａ センスアンプ制
御信号 ＳＡＰ１、ＳＡＰ２，ＳＡＮ１、ＳＡＮ２ 信号名 Ｐ１〜Ｐ３ 期間 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧
Claims (1)
- 【請求項１】 ビット線とワード線が格子状に構成さ
れ、その交点にメモリセルが配置された半導体メモリ装
置であって、 第１及び第２のセンスアンプと、 第１ビット線部分と第２ビット線部分からなる第１のビ
ット線対と、 第３ビット線部分と第４ビット線部分からなる第２のビ
ット線対と、 第１乃至第４のＭＯＳトランジスタ対と、 前記第１及び第２のセンスアンプの駆動能力をそれぞれ
可変することができる第１及び第２の駆動回路とを備
え、 前記第１のセンスアンプと前記第１ビット線部分の一端
とが前記第１のＭＯＳトランジスタ対を介して接続さ
れ、 前記第１ビット線部分の他端と前記第２ビット線部分の
一端とが前記第２のＭＯＳトランジスタ対を介して接続
され、 前記第２のセンスアンプと前記第３ビット線部分の一端
とが前記第３のＭＯＳトランジスタ対を介して接続さ
れ、 前記第３ビット線部分の他端と前記第４ビット線部分の
一端とが前記第４のＭＯＳトランジスタ対を介して接続
され、 前記第１のセンスアンプと前記第２のセンスアンプとが
互いに前記第１及び第２のビット線対の延長方向に対向
して配置されており、 前記第１のビット線対が前記第２のＭＯＳトランジスタ
対によって電気的に分割されない場合、前記第１の駆動
回路により、前記第１のセンスアンプの駆動能力を前記
第１のビット線対が分割された場合よりも大きくし、 前記第２のビット線対が前記第４のＭＯＳトランジスタ
対によって電気的に分割されない場合、前記第２の駆動
回路により、前記第２のセンスアンプの駆動能力を前記
第２のビット線対が分割された場合よりも大きくするこ
とを 特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168777A JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168777A JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612861A JPH0612861A (ja) | 1994-01-21 |
| JP3140179B2 true JP3140179B2 (ja) | 2001-03-05 |
Family
ID=15874275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04168777A Expired - Fee Related JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140179B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9761312B1 (en) * | 2016-03-16 | 2017-09-12 | Micron Technology, Inc. | FeRAM-DRAM hybrid memory |
-
1992
- 1992-06-26 JP JP04168777A patent/JP3140179B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612861A (ja) | 1994-01-21 |
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Legal Events
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