JPH0612861A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0612861A JPH0612861A JP4168777A JP16877792A JPH0612861A JP H0612861 A JPH0612861 A JP H0612861A JP 4168777 A JP4168777 A JP 4168777A JP 16877792 A JP16877792 A JP 16877792A JP H0612861 A JPH0612861 A JP H0612861A
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- Semiconductor Memories (AREA)
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Abstract
線の持つ容量を減らして、センスアンプのセンス動作で
消費される消費電力を減少させる。 【構成】 ビット線BL1と/BL1、BL2と/BL
2、BL3と/BL3、BL4と/BL4はそれぞれゲ
ートがセンスアンプ分割信号SS1またはSS2に接続
されたNチャネル型MOSトランジスタQを介して、セ
ンスアンプSA1、SA2、SA3、SA4に接続され
ている。センスアンプSA1、SA3に接続されている
ビット線BL1、/BL1、BL3、/BL3は、ゲー
トがビット線分割信号BS1に接続されたNチャネル型
MOSトランジスタQで電気的に分割できる。
Description
するものである。
置が広く使用されてきている。特に低消費電力の半導体
メモリ装置への要望が高まっている。半導体メモリ装置
の動作では、消費電力のうち約半分はメモリセルのデー
タ(情報)の増幅動作(センス動作)で消費される。こ
の消費電力を少なくすることが低消費電力化のために重
要である。
ムアクセスメモリ)を例として、その従来例について説
明する。
イとセンスアンプの配置を示したメモリセルの構成図で
ある。図8は、図7の従来のDRAMの動作を示す図で
ある。
プ、11はメモリセルアレイ、QはNチャネル型MOS
トランジスタ、Cはキャパシタ、BL1〜BL4、/B
L1〜/BL4はビット線、WL1〜WL8はワード
線、SS1、SS2はセンスアンプ分割信号、VCPは
セルプレート電極、P1、P2は期間である。
ード線が格子状に構成されている。その交点に、キャパ
シタCとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタCに接続
されたNチャネル型MOSトランジスタQであるメモリ
セルが配置されている。キャパシタCの一端はセルプレ
ート電極VCPに接続されている。BL1と/BL1、
BL2と/BL2、BL3と/BL3、BL4と/BL
4はそれぞれゲートがセンスアンプ分割信号SS1また
はSS2に接続されたNチャネル型MOSトランジスタ
Qを介して、センスアンプSA1、SA2、SA3、S
A4に接続されている。
間P1ではワード線WL1が論理電圧“H”となる。こ
の時、それぞれのメモリセルからビット線BL1〜BL
4に読み出されたデータがセンスアンプSA1〜SA4
で増幅される。また、期間P2ではワード線WL7が論
理電圧“H”となる。この時、それぞれのメモリセルか
らビット線/BL1〜/BL4に読み出されたデータが
センスアンプSA1〜SA4で増幅される。ここでセン
スアンプがビット線に読み出されたデータを増幅するに
は、ビット線を論理電圧“H”または“L”としなけれ
ばならない、このため電流が消費される。この消費電流
の大きさはビット線の持つ容量によって決まる。
(情報)の増幅動作(センス動作)で消費される消費電
力はデバイス全体の消費電力の約半分を占めるものであ
る。
体メモリ装置では、メモリセルのデータの増幅動作でセ
ンスアンプが消費する電流を少なくするためには、ビッ
ト線の持つ容量を減らすことが必要である。そこで1本
のビット線に接続されるメモリセルの数、すなわち、1
本のビット線に格子状に交わるワード線の数を少なくし
ている。1つのセンスアンプに接続されるビット線の長
さを短くすることによりビット線の持つ容量を減らして
いる。しかし、1つのセンスアンプに接続されるビット
線の容量を半分にしようとすると、1本のビット線の長
さを半分にしなければならない。このため、全体のメモ
リセルの数が一定であれば、センスアンプの数が2倍必
要となり、それだけチップサイズが増大するという課題
があった。
プ面積を増大させず、ビット線の容量を減らすことので
きる半導体メモリ装置を提供するものである。
るために、本発明の半導体メモリ装置は、ビット線とワ
ード線が格子状に構成され、その交点に配置されたメモ
リセルと、前記ビット線の一端にセンスアンプが接続さ
れ、前記ビット線を電気的に複数のビット線部分に分割
する複数のMOSトランジスタを有する。
され、その交点に配置されたメモリセルと、前記ビット
線の一端にセンスアンプが接続され、前記ビット線を電
気的に複数の第1のビット線部分に分割する複数のMO
Sトランジスタと、前記第1のビット線部分のうち、選
択されたワード線が存在する第2のビット線部分と、前
記選択されたワード線が存在する前記第2のビット線部
分と前記センスアンプとの間にある第3のビット線部分
と、前記センスアンプが前記MOSトランジスタで電気
的に接続され、前記選択されたワード線が存在する前記
第2のビット線部分と前記MOSトランジスタで電気的
に接続できる第4のビット線部分のうち、前記選択され
たワード線が存在する第2のビット線部分と前記センス
アンプの間にない第5のビット線部分が、前記選択され
たワード線が存在する第2のビット線部分と、前記MO
Sトランジスタで電気的に切断されている。
成され、その交点に配置されたメモリセルと、前記ビッ
ト線の一端にセンスアンプが接続され、前記ビット線を
電気的に複数の第1のビット線部分に分割する複数のM
OSトランジスタと、前記第1のビット線部分のうち、
選択されたワード線が存在する第2のビット線部分と、
前記選択されたワード線が存在する前記第2のビット線
部分と前記センスアンプとの間にある第3のビット線部
分と、前記センスアンプが前記MOSトランジスタで電
気的に接続され、前記選択されたワード線が存在する前
記第2のビット線部分と前記MOSトランジスタで電気
的に接続できる第4のビット線部分のうち、前記選択さ
れたワード線が存在する第2のビット線部分と前記セン
スアンプの間にない第5のビット線部分が、前記選択さ
れたワード線が存在する第2のビット線部分と、前記M
OSトランジスタで電気的に切断されており、前記セン
スアンプの駆動能力を可変できる回路を有し、複数の前
記MOSトランジスタで電気的に複数に分割された第6
のビット線部分のうち、前記第6のビット線部分の総数
が多いときに、前記センスアンプの駆動能力を可変でき
る回路が作動し、センスアンプの駆動能力を大きくす
る。
イズをほとんど増大させることなく1つのセンスアンプ
に接続されるビット線の持つ容量を減らすことができ
る。また、減少したビット線の持つ容量の分だけセンス
アンプのセンス動作で消費される消費電力が減少し、デ
バイス全体の消費電力を少なくし低消費電力の半導体メ
モリ装置にすることができる。
ついて、図1および図2を参照しながら説明する。
レイとセンスアンプの配置を示したメモリセルの構成図
である。図2は、図1の本発明のDRAMの動作を示す
図である。図において、SA1〜SA4はセンスアン
プ、11、12はメモリセルアレイ、QはNチャネル型
MOSトランジスタ、Cはキャパシタ、BL1〜BL
4、/BL1〜/BL4はビット線、WL1〜WL8は
ワード線、SS1、SS2はセンスアンプ分割信号、B
S1、BS2はビット線分割信号、VCPはセルプレー
ト電極、P1、P2は期間である。
ード線が格子状に構成されている。その交点に、キャパ
シタCとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタCに接続
されたNチャネル型MOSトランジスタQであるメモリ
セルが配置されている。キャパシタCの一端はセルプレ
ート電極VCPに接続されている。BL1と/BL1、
BL2と/BL2、BL3と/BL3、BL4と/BL
4はそれぞれゲートがセンスアンプ分割信号SS1また
はSS2に接続されたNチャネル型MOSトランジスタ
Qを介して、センスアンプSA1、SA2、SA3、S
A4に接続されている。
されているビット線BL1、/BL1、BL3、/BL
3は、ゲートがビット線分割信号BS1に接続されたN
チャネル型MOSトランジスタQで電気的に分割でき
る。センスアンプSA2、SA4に接続されているビッ
ト線BL2、/BL2、BL4、/BL4はゲートがビ
ット線分割信号BS2に接続されたNチャネル型MOS
トランジスタQで電気的に分割できる。
期間P1では、ビット線分割信号BS1を論理電圧
“L”とし、ビット線BL1、/BL1、BL3、/B
L3を電気的に2分割する。この後、ワード線WL1を
論理電圧“H”とする。これによって、それぞれのメモ
リセルからビット線BL1〜BL4に読み出されたデー
タがセンスアンプSA1〜SA4で増幅される。また、
期間P2では、ビット線分割信号BS2を論理電圧
“L”とし、ビット線BL2、/BL2、BL4、/B
L4を電気的に2分割する。この後、ワード線WL7を
論理電圧“H”とする。これによって、それぞれのメモ
リセルからビット線/BL1〜/BL4に読み出された
データがセンスアンプSA1〜SA4で増幅される。こ
こでセンスアンプがビット線に読み出されたデータを増
幅するのに、ビット線は論理電圧“H”または“L”と
しなければならず、これによって電流が消費される。こ
の消費電流はビット線の持つ容量によって決まる。
スアンプのうち半分のセンスアンプに接続されたビット
線の持つ容量は1/2となっている。このため、全体の
ビット線の持つ容量は(1/2)×(1/2)+(1/
2)×1=3/4となる。よってメモリセルのデータ
(情報)の増幅動作(センス動作)で消費される消費電
力は、従来の場合の3/4に減少させることができ、低
消費電力化がはかれる。また、消費電力を減少させる
と、ノイズを減少させることにもなり、半導体メモリ装
置の動作を安定化させることができる。また、ビット線
の持つ容量を減少させると、センスアンプの動作を高速
化することができる。
実施例について、図3および図4を参照しながら説明す
る。
レイとセンスアンプの配置を示したメモリセルの構成図
で、図4は、図3の本発明のDRAMの動作を示す図で
ある。
プ、11〜13はメモリセルアレイ、QはNチャネル型
MOSトランジスタ、Cはキャパシタ、BL1〜BL
4、/BL1〜/BL4はビット線、WL1〜WL8は
ワード線、SS1、SS2はセンスアンプ分割信号、B
S1〜BS4はビット線分割信号、VCPはセルプレー
ト電極、P1〜P3は期間である。
ード線が格子状に構成されている。その交点に、キャパ
シタCとゲートとはワード線に接続されている。ドレイ
ンがビット線に接続され、ソースがキャパシタCに接続
されたNチャネル型MOSトランジスタQであるメモリ
セルが配置されている。キャパシタCの一端はセルプレ
ート電極VCPに接続されている。BL1と/BL1、
BL2と/BL2、BL3と/BL3、BL4と/BL
4はそれぞれゲートがセンスアンプ分割信号SS1また
はSS2に接続されたNチャネル型MOSトランジスタ
Qを介して、センスアンプSA1、SA2、SA3、S
A4に接続されている。
されているビット線BL1、/BL1、BL3、/BL
3は、ゲートがビット線分割信号BS1およびBS2に
接続された2つのNチャネル型MOSトランジスタQで
電気的に3分割されている。センスアンプSA2、SA
4に接続されているビット線BL2、/BL2、BL
4、/BL4は、ゲートがビット線分割信号BS3およ
びBS4に接続された2つのNチャネル型MOSトラン
ジスタQで電気的に3分割されている。
1では、ビット線分割信号BS1を論理電圧“L”と
し、ビット線BL1、/BL1、BL3、/BL3を電
気的に2分割する。この後、ワード線WL1を論理電圧
“H”とし、それぞれのメモリセルからビット線BL1
〜BL4に読み出されたデータがセンスアンプSA1〜
SA4で増幅される。このとき、従来例と比較して、セ
ンスアンプのうち半分のセンスアンプに接続されたビッ
ト線の持つ容量は1/3となる。このため、全体のビッ
ト線の持つ容量は(1/2)×(1/3)+(1/2)
×1=2/3となる。
S2を論理電圧“L”とし、ビット線BL1、/BL
1、BL3、/BL3を電気的に2分割する。ビット線
分割信号BS3を論理電圧“L”とし、ビット線BL
2、/BL2、BL4、/BL4を電気的に2分割した
後、ワード線WL7を論理電圧“H”とし、それぞれの
メモリセルからビット線/BL1〜/BL4に読み出さ
れたデータがセンスアンプSA1〜SA4で増幅され
る。このとき、同様に従来例と比較して、センスアンプ
に接続されたビット線の持つ容量は2/3となる。ま
た、期間P3では、ビット線分割信号BS4を論理電圧
“L”としビット線BL2、/BL2、BL4、/BL
4を電気的に2分割する。この後、ワード線WL10を
論理電圧“H”とし、それぞれのメモリセルからビット
線BL1〜BL4に読み出されたデータがセンスアンプ
SA1〜SA4で増幅される。このとき、従来例と比較
して、センスアンプのうち半分のセンスアンプに接続さ
れたビット線の持つ容量は1/3となるため、全体のビ
ット線の持つ容量は(1/2)×1+(1/2)×(1
/3)=2/3となる。
されたデータを増幅する際、ビット線が論理電圧“H”
または“L”となるため、電流が消費される。この消費
電流はビット線の持つ容量によって決まる。この実施例
では、従来例と比較して、全体のビット線の持つ容量は
2/3となり、メモリセルのデータ(情報)の増幅動作
(センス動作)で消費される消費電力を2/3に減少さ
せることができる。これは第1の実施例よりさらに低消
費電力化がはかれている。
OSトランジスタQでビット線を電気的に2分割した
が、第2実施例はNチャネル型MOSトランジスタQで
ビット線を電気的に3分割することによって、センスア
ンプの増幅動作(センス動作)で消費される消費電力を
従来例に比べて、それぞれ3/4、2/3としている。
タQでビット線を電気的にn分割(nは自然数)させる
と、センスアンプの増幅動作(センス動作)で消費され
る消費電力は従来例に比べて、(n+1)/(2n)と
することができる。
実施例について、図5および図6を参照しながら説明す
る。
レイとセンスアンプの配置とセンスアンプの駆動回路を
示した。図6は、図5の本発明のDRAMの動作を示す
図である。図において、SA1〜SA4はセンスアン
プ、11、12はメモリセルアレイ、QはNチャネル型
MOSトランジスタ、QpはPチャネル型MOSトラン
ジスタ、Cはキャパシタ、BL1〜BL4、/BL1〜
/BL4はビット線、WL1〜WL8はワード線、SS
1、SS2はセンスアンプ分割信号、BS1、BS2は
ビット線分割信号、VCPはセルプレート電極、SP
1、SP1A、SP2、SP2A、SN1、SN1A、
SN2、SN2Aはセンスアンプ制御信号、SAP1、
SAP2,SAN1、SAN2は信号名、VCCは電源
電圧、VSSは接地電圧、P1、P2は期間である。
と同様である。すなわちメモリセルの構成は、ビット線
とワード線が格子状に構成されている。その交点に、キ
ャパシタCとゲートとはワード線に接続されている。ド
レインがビット線に接続され、ソースがキャパシタCに
接続されたNチャネル型MOSトランジスタQであるメ
モリセルが配置されている。キャパシタCの一端はセル
プレート電極VCPに接続されている。BL1と/BL
1、BL2と/BL2、BL3と/BL3、BL4と/
BL4はそれぞれゲートがセンスアンプ分割信号SS1
またはSS2に接続されたNチャネル型MOSトランジ
スタQを介して、センスアンプSA1、SA2、SA
3、SA4に接続されている。
されているビット線BL1、/BL1、BL3、/BL
3は、ゲートがビット線分割信号BS1に接続されたN
チャネル型MOSトランジスタQで電気的に分割でき
る。センスアンプSA2、SA4に接続されているビッ
ト線BL2、/BL2、BL4、/BL4はゲートがビ
ット線分割信号BS2に接続されたNチャネル型MOS
トランジスタQで電気的に分割できる。
アンプSA1、SA3を駆動する場合、センスアンプ制
御信号SP1、SP1A、SN1、SN1Aによって制
御されている。センスアンプの論理電圧“H”側の信号
SAP1は、センスアンプ制御信号SP1またはSP1
Aを論理電圧“L”とすることで供給される。このよう
に、センスアンプ制御信号SP1とSP1Aの両方を論
理電圧“L”とすると、この2つのセンスアンプ制御信
号SP1だけを論理電圧“L”とした時に比べて、セン
スアンプの論理電圧“H”側の信号SAP1の駆動能力
を大きくすることができる。同様に、センスアンプの論
理電圧“L”側の信号SAN1は、センスアンプ制御信
号SN1またはSN1Aを論理電圧“H”とすることに
より供給される。この2つのセンスアンプ制御信号SN
1だけを論理電圧“H”ときに比べ、センスアンプ制御
信号SN1とSN1Aの両方を論理電圧“H”ときのほ
うが、センスアンプの論理電圧“L”側の信号SAN1
の駆動能力を大きくすることができる。センスアンプS
A2、SA4を駆動するのにも、センスアンプ制御信号
SP2、SP2A、SN2、SN2Aによって同様に制
御できる。
1では、ビット線分割信号BS1を論理電圧“L”と
し、ビット線BL1、/BL1、BL3、/BL3を電
気的に2分割する。この後、ワード線WL1を論理電圧
“H”とし、それぞれのメモリセルからビット線BL1
〜BL4に読み出されたデータが、センスアンプSA1
〜SA4で増幅される。このとき、センスアンプSA1
とSA3はセンスアンプ制御信号SP1とSN1で駆動
し、その駆動能力は小さくしてある。これに対して、セ
ンスアンプSA2とSA4はセンスアンプ制御信号SP
2とSP2AとSN2とSN2Aとで駆動し、その駆動
能力は大きくなる。これは、ビット線BL1、/BL
1、BL3、/BL3が電気的に2分割されているた
め、駆動能力は小さくてもセンスアンプSA1とSA3
は高速に動作させることができる。しかし、ビット線B
L2、/BL2、BL4、/BL4は電気的に2分割さ
れていない。このため、駆動能力は大きくしてセンスア
ンプSA2とSA4をセンスアンプSA1とSA3と同
様の高速動作ができるようにしている。
S2を論理電圧“L”とし、ビット線BL2、/BL
2、BL4、/BL4を電気的に2分割する。この後、
ワード線WL7を論理電圧“H”とし、それぞれのメモ
リセルからビット線/BL1〜/BL4に読み出された
データがセンスアンプSA1〜SA4で増幅される。こ
のとき、センスアンプSA2とSA4はセンスアンプ制
御信号SP2とSN2で駆動し、その駆動能力は小さく
している。これに対して、センスアンプSA1とSA3
はセンスアンプ制御信号SP1とSP1AとSN1とS
N1Aで駆動し、その駆動能力は大きくしてある。これ
は、ビット線BL2、/BL2、BL4、/BL4は電
気的に2分割されているため、駆動能力は小さくてもセ
ンスアンプSA2とSA4は高速に動作できるが、ビッ
ト線BL1、/BL1、BL3、/BL3は電気的に2
分割されていないため駆動能力を大きくしてセンスアン
プSA1とSA3をセンスアンプSA2とSA4と同様
の高速動作ができるようにしている。この実施例では、
第1の実施例と同様に低消費電力化がはかれるととも
に、それぞれのセンスアンプの駆動能力を制御すること
により、高速化がはかれる。
モリ装置によると、チップサイズをほとんど増大させる
ことなく1つのセンスアンプに接続されるビット線の持
つ容量を減らすことができ、減少したビット線の持つ容
量の分だけセンスアンプのセンス動作で消費される消費
電力が減少し、デバイス全体の消費電力を少なくし、低
消費電力の半導体メモリ装置を供給することができると
いう大きな効果が得られる。
セルアレイ構成図
セルアレイ構成図
セルアレイ構成図
御信号 SN1、SN1A、SN2、SN2A センスアンプ制
御信号 SAP1、SAP2,SAN1、SAN2 信号名 P1〜P3 期間 VCC 電源電圧 VSS 接地電圧
Claims (3)
- 【請求項1】ビット線とワード線が格子状に構成され、
その交点に配置されたメモリセルと、前記ビット線の一
端にセンスアンプが接続され、前記ビット線を電気的に
複数のビット線部分に分割する複数のMOSトランジス
タを有することを特徴とする半導体メモリ装置。 - 【請求項2】ビット線とワード線が格子状に構成され、
その交点に配置されたメモリセルと、前記ビット線の一
端にセンスアンプが接続され、前記ビット線を電気的に
複数の第1のビット線部分に分割する複数のMOSトラ
ンジスタと、前記第1のビット線部分のうち、選択され
たワード線が存在する第2のビット線部分と、前記選択
されたワード線が存在する前記第2のビット線部分と前
記センスアンプとの間にある第3のビット線部分と、前
記センスアンプが前記MOSトランジスタで電気的に接
続され、前記選択されたワード線が存在する前記第2の
ビット線部分と前記MOSトランジスタで電気的に接続
できる第4のビット線部分のうち、前記選択されたワー
ド線が存在する第2のビット線部分と前記センスアンプ
の間にない第5のビット線部分が、前記選択されたワー
ド線が存在する第2のビット線部分と、前記MOSトラ
ンジスタで電気的に切断されていることを特徴とする半
導体メモリ装置。 - 【請求項3】ビット線とワード線が格子状に構成され、
その交点に配置されたメモリセルと、前記ビット線の一
端にセンスアンプが接続され、前記ビット線を電気的に
複数の第1のビット線部分に分割する複数のMOSトラ
ンジスタと、前記第1のビット線部分のうち、選択され
たワード線が存在する第2のビット線部分と、前記選択
されたワード線が存在する前記第2のビット線部分と前
記センスアンプとの間にある第3のビット線部分と、前
記センスアンプが前記MOSトランジスタで電気的に接
続され、前記選択されたワード線が存在する前記第2の
ビット線部分と前記MOSトランジスタで電気的に接続
できる第4のビット線部分のうち、前記選択されたワー
ド線が存在する第2のビット線部分と前記センスアンプ
の間にない第5のビット線部分が、前記選択されたワー
ド線が存在する第2のビット線部分と、前記MOSトラ
ンジスタで電気的に切断されており、前記センスアンプ
の駆動能力を可変できる回路を有し、複数の前記MOS
トランジスタで電気的に複数に分割された第6のビット
線部分のうち、前記第6のビット線部分の総数が多いと
きに、前記センスアンプの駆動能力を可変できる回路が
作動し、センスアンプの駆動能力を大きくすることを特
徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04168777A JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04168777A JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0612861A true JPH0612861A (ja) | 1994-01-21 |
JP3140179B2 JP3140179B2 (ja) | 2001-03-05 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04168777A Expired - Fee Related JP3140179B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
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Country | Link |
---|---|
JP (1) | JP3140179B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019513279A (ja) * | 2016-03-16 | 2019-05-23 | マイクロン テクノロジー,インク. | Feram−dramハイブリッドメモリ |
-
1992
- 1992-06-26 JP JP04168777A patent/JP3140179B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019513279A (ja) * | 2016-03-16 | 2019-05-23 | マイクロン テクノロジー,インク. | Feram−dramハイブリッドメモリ |
US10998046B2 (en) | 2016-03-16 | 2021-05-04 | Micron Technology, Inc. | FeRAM-DRAM hybrid memory |
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JP3140179B2 (ja) | 2001-03-05 |
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