JP6945061B2 - 自己参照メモリ・デバイス - Google Patents

Description

[クロス・リファレンス]
本特許出願は、２０１７年８月２５日に出願されたＲｉｃｃａｒｄｏ Ｍｕｚｚｅｔｔｏによる、「Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ」という名称の米国特許出願第１５／６８７，０１９号に対する優先権を主張する２０１８年８月２１日に出願されたＲｉｃｃａｒｄｏ Ｍｕｚｚｅｔｔｏによる、「Ｓｅｌｆ−Ｒｅｆｅｒｅｎｃｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４７３３８に対する優先権を主張し、それらの各々は、本発明の譲受人に譲渡され、その全体が参照により明白に本出願に組み込まれる。

以下は、一般に、メモリ・デバイスに関し、より詳細には、自己参照メモリ・デバイスに関する。

メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用される。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスの構成要素は、メモリ・デバイス内に状態を書き込むまたはプログラムすることがある。

磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、長期の時間の期間にわたって記憶された論理状態を維持することがある。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有することがある。

メモリ・デバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を減少させること、または製造コストを減少させることを含むことがある。

本開示の実施形態による自己参照メモリ・デバイスをサポートするメモリ・デバイスを示す図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートする回路の一例を示す図である。 本開示の実施形態による自己参照メモリ・デバイスに関係するヒステリシス曲線の一例を示す図である。 本開示の実施形態による自己参照メモリ・デバイスに関係するヒステリシス曲線の一例を示す図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートするメモリ回路を示す図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートするタイミング図の一例を示す図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートするメモリ・デバイスの図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートするデバイスのブロック図である。 本開示の実施形態による自己参照メモリ・デバイスをサポートするメモリ・デバイスを含むシステムのブロック図である。 本開示の実施形態による自己参照メモリ・デバイスに関係する方法を示す図である。 本開示の実施形態による自己参照メモリ・デバイスに関係する方法を示す図である。

経時的に、メモリ・セルの１つまたは複数の特性が劣化することがある。たとえば、強誘電体メモリ・セルは、減極、疲労、インプリント、他の形の劣化、またはこれらの組み合わせによる劣化を経験することがある。実際の特性（たとえば、劣化した特性）がメモリ・セルの予想特性とは異なることがあるので、メモリ・セルの劣化は、さまざまなアクセス動作中にもたらされるいくつかのエラーを増加させることがある。自己参照メモリ・セルは、メモリ・セルの劣化によってもたらされ得るいくつかのエラーを軽減することがある。

自己参照メモリ・デバイスならびに関係する方法および技法が、本明細書において説明される。自己参照メモリ・デバイスは、強誘電体メモリ・セルを含むことがある。自己参照メモリ・セルは、強誘電体メモリ・セルを使用して生成された状態信号と強誘電体メモリ・セルを使用して生成された基準信号とに基づいてメモリ・セル記憶された論理状態を決定するように構成されることがある。強誘電体メモリ・セルのプレート線のバイアスは、読み取り動作の第１の時間期間中に状態信号を生成し読み取り動作の第２の時間期間中に基準信号を生成するために必要とされる電圧を生成するために使用されることがある。メモリ・コントローラは、状態信号および基準信号を生成するために、読み取り動作中にさまざまな手順およびコマンドを実行することがある。そのような手順およびコマンドとしては、スイッチング構成要素を活性化および／もしくは非活性化すること、入力をハイもしくはローに駆動すること、他の動作、またはこれらの組み合わせがあり得る。

上記で紹介された本開示の特徴が、メモリ・デバイスおよびメモリ回路の文脈でさらに説明される。本開示のこれらおよび他の特徴は、自己参照メモリ・デバイスに関係する装置図、システム図、およびフローチャートによってさらに図示され、これらを参照しながら説明される。

図１は、本開示のさまざまな実施形態による例示的なメモリ・デバイス１００を図示する。メモリ・デバイス１００は、電子的メモリ装置と呼ばれることもある。メモリ・デバイス１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄えることがある。たとえば、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として線形電気分極性または常誘電性電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電材料は、非線形分極性を有する。強誘電体メモリ・セル１０５のいくつかの詳細および利点は、以下で説明される。

読み取りおよび書き込みなどの動作は、アクセス線１１０およびディジット線１１５を活性化または選択することによって、メモリ・セル１０５上で実行されてよい。アクセス線１１０は、ワード線１１０としても知られることがあり、ビット線１１５は、ディジット線１１５として知られることがある。ワード線およびビット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。

図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）ことによって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るまたは書き込むことを含むことがある。

メモリ・デバイス１００は、２次元（２Ｄ）メモリ・アレイであってもよいし、３次元（３Ｄ）メモリ・アレイであってもよい。３Ｄメモリ・アレイは、互いの上に形成された２次元（２Ｄ）メモリ・アレイを含むことがある。このことは、２Ｄアレイと比較して単一のダイまたは基板上に置かれるまたは作製されることがあるメモリ・セルの数を増加させることがあり、これは、生産コストを減少させるもしくはメモリ・アレイの性能を増加させる、またはこの両方を行うことがある。メモリ・デバイス１００は、任意の数のレベルを含んでよい。各レベルは、メモリ・セル１０５が各レベルにわたって互いとほぼ位置合わせされることがあるように、位置合わせされるまたは配置されることがある。

メモリ・セル１０５の各行は単一のワード線１１０に接続されることがあり、メモリ・セル１０５の各列は単一のディジット線１１５に接続されることがある。図１に示される例では、メモリ・デバイス１００は、メモリ・セル１０５の１つ／２つのレベルを含み、したがって、２次元／３次元メモリ・アレイと考えられ得る。しかしながら、レベルの数は制限されない。１つのワード線１１０および１つのディジット線１１５を活性化すること（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。加えて、たとえば、３Ｄメモリ・アレイでは、行内の各レベルは、各レベルがワード線１１０もしくはディジット線１１５を共有するまたは別個のワード線１１０もしくはディジット線１１５を含むことがあるように、共通導電線を有することがある。したがって、３Ｄ構成では、同じレベルの１つのワード線１１０および１つのディジット線１１５が、単一のメモリ・セル１０５に交差点でアクセスするために活性化されることがある。ワード線１１０とディジット線１１５の交差点は、２Ｄ構成または３Ｄ構成のどちらかで、メモリ・セルのアドレスと呼ばれることがある。いくつかの例では、メモリ・デバイス１００は、何らかの他の構成要素ではなくメモリ・セルを使用して基準信号が発達される（ｄｅｖｅｌｏｐｅｄ）自己参照メモリ・デバイスであることがある。したがって、強誘電体メモリ・デバイスの動作は、メモリ・デバイスの自己参照部分に相当するように変えられることがある。

いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されることがあり、これを制御することがある。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリ・セル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。他の線（図１に図示せず）が存在することがある。たとえば、少なくとも図２を参照してより詳細に説明されるプレート線は、メモリ・セル１０５に結合されることがある。

メモリ・セル１０５にアクセスすることは、行デコーダ１２０、列デコーダ１３０、および／または、場合によっては、プレート線デコーダ（図示せず）を通して制御されることがある。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化することがある。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリ・デバイス１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイ・サイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリ・セル１０５がアクセスされ得る。

アクセスすると、メモリ・セル１０５が、メモリ・セル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読まれることがある、または感知されることがある。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、この感知構成要素１２５は、メモリ・セル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことと、その逆も同様であることを決定することがある。感知構成要素１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。いくつかの例では、読み取られた論理状態は、メモリ・セル１０５からの状態信号をメモリ・セル１０５から生成された基準信号と比較することによっても決定されることがある。そのような動作は、自己参照メモリ・デバイスによって実行されてもよいし、これに関係してもよい。

メモリ・セル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリ・セル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるために、データ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれることがある。このプロセスは、以下でより詳細に説明される。

いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態が劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再度書き込まれる必要があることがある。

ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電し、記憶された情報の消失という結果になることがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高くてよく、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であってよく、かなりの電力消費という結果になることがある。ますます大きくなるメモリ・アレイがあれば、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの展開または動作（たとえば、電力供給、熱生成、材料制限など）を阻害することがある。以下で論じられるように、強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャと比較して改善された性能という結果になり得る有益な性質を有することがある。

メモリ・コントローラ１４０は、さまざまな構成要素、たとえば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通して、メモリ・セル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電など）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリ・デバイス１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・デバイス１００を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリ・デバイス１００内の１つの、複数の、またはすべてのメモリ・セル１０５は、同時にアクセスされることがある。たとえば、メモリ・デバイス１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。いくつかの例では、メモリ・コントローラ１４０は、自己参照態様および自己参照強誘電体メモリ・デバイスの構成要素を使用してアクセス動作を実行するためのコマンドおよび手順を含むことがある。

図２は、本開示のさまざまな実施形態による例示的なメモリ回路２００を図示する。回路２００は、メモリ・セル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知構成要素１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明されるように、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および感知構成要素１２５の例であってよい。メモリ・セル１０５−ａは、第１のプレートすなわちセル・プレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶構成要素を含むことがある。セル・プレート２３０とセル底部２１５は、それらの間に配置された強誘電材料を通して容量的に結合されることがある。セル・プレート２３０およびセル底部２１５の方角は、メモリ・セル１０５−ａの動作を変更することなく反転されることがある。回路２００は、選択構成要素２２０と、基準線２２５も含む。セル・プレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。場合によっては、基準線２２５上の基準信号は、メモリ・セル１０５−ａを使用して発達されることがある。そのような場合、メモリ・セル１０５−ａは、たとえば、線２３５を使用して基準線２２５と結合されることがある。いくつかの例では、基準信号回路は、メモリ・セル１０５−ａに基づいて基準信号を生成するように構成されることがある。そのような構成では、状態信号回路は、基準信号が、アクセス動作の第２の時間期間中にメモリ・セル１０５−ａを使用して生成され得るように、第１の時間期間中にメモリ・セル１０５−ａを使用して状態信号を生成するように構成されることがある。

キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られるまたは感知されることがある。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれることがある。場合によっては、選択構成要素２２０はトランジスタであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択構成要素２２０を活性化することがある。たとえば、ワード線１１０−ａに印加された電圧がトランジスタ・ゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。場合によっては、強誘電体メモリ・セルのための基準信号が、メモリ・セル１０５−ａを使用して生成されることがある。そのような場合、回路２００の動作は、基準信号の発達を引き起こすように、感知スキーム中に修正されることがある。自己参照メモリ・セルを使用することは、いくつかの実施形態では、メモリ・セル１０５−ａの劣化によりエラーを減少させることがある。

他の例では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されることがある。この実施形態では、選択構成要素２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。

キャパシタ２０５のプレート間の強誘電材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタによって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがあり、その後、プレート線２１０およびワード線１１０−ａをバイアスされる。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧−ディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に蓄えられた電荷の変化をもたらすことがあり、この蓄えられた電荷の変化の大きさは、キャパシタ２０５の初期状態、たとえば、記憶された初期状態が論理１であるか論理０であるか、に依存することがある。これは、キャパシタ２０５上に蓄えられた電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートの移動」と呼ばれることがある。

ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリ・セル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧が、メモリ・セル１０５−ａ内の記憶された論理状態を決定するために、感知構成要素１２５−ａによって基準信号（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。場合によっては、基準信号は、メモリ・セル１０５−ａを使用して発達されることがある。

感知構成要素１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であることがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知構成要素１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素１２５−ａが、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、メモリ・セル１０５のラッチされた論理状態は、図１を参照すると、列デコーダ１３０を通して、出力１３５として出力されることがある。

メモリ・セル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一例では、選択構成要素２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通して）セル・プレート２３０の電圧および（ディジット線１１５−ａを通して）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セル・プレート２３０がハイとみなされること、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５がローとみなされること、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスは、論理１を書き込むために実行され、セル・プレート２３０はローとみなされ、セル底部２１５はハイとみなされる。

図３は、本開示のさまざまな実施形態により動作する強誘電体メモリ・セルのためのヒステリシス曲線３００−ａおよび３００−ｂとともに、非線形電気的性質の一例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリ・セルの書き込みプロセスおよび読み取りプロセスを図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に蓄積される電荷Ｑを示す。ヒステリシス曲線３００−ａおよび３００−ｂは、何らかの様式で劣化することがある例示的な強誘電体メモリ・セルに関係するならびに劣化および他の問題の影響に対抗するための自己参照デバイス、技法、および方法に関係する態様を図示する。

強誘電材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷という結果になり、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において蓄えられる。電気分極は、比較的長い時間にわたって、無期限ですら、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。

ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００−ａおよび３００−ｂにおける電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セル・プレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。

ヒステリシス曲線３００−ａにおいて示されるように、強誘電材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例では、それぞれの電荷状態の論理値は、メモリ・セルを動作させるための他のスキームに対応するために逆転されることがある。

論理０または１は、電圧を印加することにより、強誘電材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまでの電荷蓄積という結果になる。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０−ａという結果になる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。電荷状態の分極値は、メモリ・セルの劣化により経時的に変化することがある。劣化は、メモリ・セルによって記憶されたデータにもたらされたエラーの数を増加させることがある。

強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧が、キャパシタにわたって印加されることがある。それに応答して、蓄えられた電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な蓄えられた電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な蓄えられた電荷状態３０５−ｂおよび３１０−ｂを図示する。電圧３３５が、図２を参照して論じられるように、キャパシタにわたって印加されることがある。他の場合では、固定電圧は、セル・プレートに印加されることがあり、正の電圧として示されているが、電圧３３５は負であることがある。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。

場合によっては、最終的な電荷は、メモリ・セルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知構成要素において測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。

ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶された論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知構成要素による比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定され得る。

上記で論じられたように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることは、記憶された論理状態を劣化または破壊することがある。しかしながら、強誘電体メモリ・セルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。

ヒステリシス曲線３００−ｂは、記憶された電荷状態３０５ａおよび３１０−ａの読み取りの一例を図示する。読み取られた電圧３３５は、たとえば、図２を参照しながら説明されるように、ディジット線１１５およびプレート線２１０を介して電圧差として印加されることがある。ヒステリシス曲線３００−ｂは、読み取られた電圧３３５が負の電圧差Ｖｃａｐである（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅが負である）読み取り動作を図示することがある。プレート線２１０が最初に高電圧とみなされ、ディジット線１１５が最初に低電圧（たとえば、接地電圧）にある場合、キャパシタにわたっての負の読み取られた電圧は、「プレート・ハイ」読み取り動作と呼ばれることがある。読み取られた電圧３３５は、強誘電体キャパシタ２０５にわたる負の電圧として示されているが、代替動作では、読み取られた電圧は、強誘電体キャパシタ２０５にわたる正の電圧であることがあり、これは、「プレート・ロー」読み取り動作と呼ばれることがある。

読み取られた電圧３３５は、メモリ・セル１０５が（たとえば、図２を参照して説明されるように選択構成要素２５０を活性化することによって）選択されるとき、強誘電体キャパシタ２０５にわたって印加されることがある。読み取られた電圧３３５を強誘電体キャパシタ２０５に印加すると、電荷が、ディジット線１１５およびプレート線２１０を介して強誘電体キャパシタ２０５へと流れ込むまたはこれから流れ出すことがあり、異なる電荷状態が、強誘電体キャパシタ２０５が電荷状態３０５−ａ（たとえば、論理１）にあるか電荷状態３１０−ａ（たとえば、論理０）にあるかに応じて、起こることがある。図４を参照してより多く説明されるように、例示的なヒステリシス曲線と関連づけられたさまざまな性質および他の動作は、自己参照メモリ・デバイスおよび方法および技法のさまざまな実施形態に関係する。

図４は、本開示のさまざまな実施形態による自己参照メモリ・デバイスに関係するヒステリシス曲線４００の一例を図示する。ヒステリシス曲線４００は、何らかの様式（たとえば、インプリントによる劣化）で劣化した例示的な強誘電体メモリ・セルに関係する態様を図示する。ヒステリシス曲線４００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に蓄えられた電荷Ｑを示す。ヒステリシス曲線４００は、図３を参照して説明されるヒステリシス曲線３００−ａおよび３００−ｂの一例であることがある。

経時的に、強誘電体メモリ・セルが劣化することがある。劣化のタイプおよび劣化の重大度は、強誘電体メモリ・セルの寿命を決定することがある。劣化のタイプは、減極、インプリント、および他のタイプを含むことがある。減極による劣化は、各電荷状態４０５、４１０の分極のレベルが減らされる状況に関係する。そのような減極による劣化は、１つまたは複数の電荷状態４０５、４１０がゼロ電荷状態により近く配置されることによって、ヒステリシス曲線上に表されることがある。

インプリントによる劣化は、強誘電体メモリ・セル内の強誘電体キャパシタは分極の反転に対する抵抗になり得る状況に関係する。そのような状況では、強誘電体メモリ・セルを１つの電荷状態（たとえば、電荷状態４１０）に分極することは、強誘電体メモリ・セルを別の電荷状態（たとえば、電荷状態４０５）に分極するよりも簡単であることがある。そのようなインプリントによる劣化は、ヒステリシス曲線の左方シフトまたは右方シフトによってヒステリシス曲線上に表されることがある。

たとえば、ヒステリシス曲線４００は、ヒステリシス曲線の右方シフトを伴うインプリントによる劣化を示す。そのような例では、電荷状態４１０の繰り返された記憶によって、強誘電体キャパシタが、電荷状態４１０で「インプリント」させられることがある。したがって、強誘電体キャパシタを電荷状態４１０に分極するために必要とされる電圧４１５の量は、強誘電体キャパシタを電荷状態４０５に分極するために必要とされる電圧４２０の量よりも少ないことがある。インプリントによる劣化は、データを読み取るまたは電荷状態４０５に書き込むことをより困難にさせることがある。技法および実施形態は、本明細書では、さまざまなタイプの劣化を補償する自己参照強誘電体メモリ・セルに関して提供される。

図５は、本開示のさまざまな実施形態による自己参照メモリ・デバイスをサポートするメモリ回路５００を図示する。メモリ回路５００は、図１および図２を参照して説明されるメモリ・デバイス１００の一例であることがある。

メモリ回路５００は、自己参照強誘電体メモリ・デバイスの一例であることがある。いくつかのメモリ・デバイスでは、感知構成要素（たとえば、感知構成要素１２５）は、メモリ・セルのキャパシタ内に蓄えられた電荷を表す信号を基準信号と比較することによって、メモリ・セル内に記憶された論理状態を決定することがある。自己参照メモリ・デバイスでは、基準信号は、メモリ・セルを使用して生成されることがある。他のメモリ・デバイスでは、基準信号は、メモリ・セルとは異なる構成要素を使用して生成されることがある。

メモリ・セルが（たとえば、減極またはインプリントによって）劣化する場合、メモリ・セル・キャパシタ内に蓄えられた電荷を表す信号は、基準信号に対して変化することがある。これが発生する場合、予想感知ウィンドウが変化することがあるので、読み取りエラーおよび書き込みエラーが増加することがある。

いくつかの自己参照メモリ・デバイスでは、基準信号はメモリ・セルに基づいて生成されるので、メモリ・セルの特性が、時には劣化により、変化するにつれて、基準信号および状態信号も変化する。したがって、メモリ・デバイスの特性は（たとえば、劣化により）経時的に変化するので、自己参照セルは、独立して参照されるセルよりも、経験するエラーが少なくなることがあるが、それは、メモリ・セルが経年変化する（たとえば、インプリントによる劣化が状態信号と基準信号の両方に影響する）につれて、状態信号および基準信号も変化するからである。

メモリ回路５００は、アクセス動作中にメモリ・セルから２Ｐｒを抽出する自己参照強誘電体メモリ・デバイスの一例であることがある。メモリ回路５００は、態様の中でも、アクセス動作（たとえば、読み取り動作、書き込み動作）において使用される構成要素を図示したものである。

メモリ回路５００は、メモリ・セル５０２と、感知構成要素５０４と、状態信号回路５０６と、基準信号回路５０８と、プレート線駆動回路５１０とを含むことがある。メモリ回路５００のさまざまな構成要素は、アクセス動作の第１の時間期間中に生成される状態信号とアクセス動作の第２の時間期間中に生成される基準信号とに基づいてメモリ・セル５０２内に記憶される論理状態を決定するように構成されることがある。いくつかの例では、メモリ回路５００は、状態信号回路５０６によって強誘電体キャパシタから抽出された電荷、基準信号回路５０８によって生成された基準信号、または両方に基づいて論理状態を決定するように構成されることがある。

メモリ回路５００は、ディジット線５１２と、ワード線５１４と、プレート線５１６も含むことがある。メモリ・セル５０２は、ディジット線５１２、ワード線５１４、および／またはプレート線５１６と結合されることがある。メモリ・セル５０２は、セル・キャパシタ５１８と、選択構成要素５２０とを含むことがある。セル・キャパシタ５１８は、論理状態を表す電荷を蓄えるように構成されることがある。セル・キャパシタ５１８は、図２を参照して説明される例示的なキャパシタ２０５であってよい。メモリ・セル５０２は、メモリ・セルのアレイ（図示せず）の一部であってよい。

選択構成要素５２０は、ワード線５１４を使用してメモリ・コントローラによって通信されるワード線信号５２２に基づいてセル・キャパシタ５１８をディジット線５１２と選択的に結合するように構成されることがある。選択構成要素５２０は、トランジスタ（たとえば、ｎ型、ｐ型）などのスイッチング構成要素の一例であってよい。ワード線５１４は、選択構成要素５２０のゲートと結合されることがある。選択構成要素５２０が活性化されるとき、ディジット線５１２とプレート線５１６との間の電圧差は、セル・キャパシタ５１８から論理状態を読み取らせる、論理状態をセル・キャパシタ５１８に書き込ませる、セル・キャパシタ５１８を事前に充電させる、またはこれらの組み合わせであることがある。選択構成要素５２０は、図２を参照して説明される選択構成要素２２０の一例であることがある。

感知構成要素５０４は、メモリ・セル５０２の記憶される状態を決定するように構成されることがある。いくつかの実施形態では、感知構成要素５０４は、メモリ・セル５０２上に蓄えられた電荷を示す状態信号を基準信号と比較することによって、メモリ・セル５０２の記憶される状態を決定することがある。状態信号が基準信号よりも大きい場合、感知構成要素５０４は、第１の論理状態がメモリ・セル５０２上に記憶されることを決定することがある。状態信号が基準信号よりも小さい場合、感知構成要素５０４は、第１の論理状態とは異なる第２の論理状態がメモリ・セル５０２上に記憶されることを決定することがある。感知構成要素５０４は、図１および図２を参照して説明される感知構成要素１２５の一例であることがある。

感知構成要素５０４は、メモリ・セル５０２と関連づけられた状態ノード５２６と結合された第１のノード５２４と、メモリ・セル５０２と関連づけられた基準ノード５３０と結合された第２のノード５２８とを含むことがある。感知構成要素５０４は、感知構成要素を状態ノード５２６および／または基準ノード５３０から選択的に絶縁するために、第１の絶縁スイッチング構成要素５３２と第２の絶縁スイッチング構成要素５３４とを含むことがある。スイッチング構成要素５３２、５３４は、２つの構成要素間の電気接続を選択的に確立するトランジスタまたは他のタイプの電子スイッチの例であることがある。感知構成要素５０４は、電圧源５３６（たとえば、Ｖｍｓａ、Ｖｄｄ、Ｖｃｃ）および／または接地５３８と選択的に結合されることがある。接地５３８は、いくつかの実施形態では、仮想接地（たとえば、Ｖｓｓ、Ｖｅｅ）の一例であることがある。場合によっては、第１のノード５２４は、ディジット線５１２に結合されることがある。場合によっては、第１のノード５２４は、状態信号回路５０６に結合されることがある。

状態信号回路５０６は、読み取り動作の第１の時間期間中に論理状態を示す電荷をメモリ・セル５０２から抽出するように構成されることがある。状態信号回路５０６は、電荷キャパシタ５５０と、状態ノード５２６と、スイッチング構成要素５５２とを含むことがある。

読み取り動作中、メモリ・セル５０２上に蓄えられた電荷の少なくとも一部分は、電荷キャパシタ５５０に移されることがある。いくつかの例では、メモリ・セル５０２上に蓄えられた電荷のうちのいくらかは、電荷キャパシタ５５０に移され、いくらかは基準キャパシタ５６０に移される。いくつかの例では、メモリ・セル５０２から電荷キャパシタ５５０に移される電荷の量は、論理状態を区別するのに十分である。いくつかの例では、メモリ・セル５０２の電荷のすべてが電荷キャパシタ５５０に移される。感知構成要素５０４は、状態ノード５２６と結合されることがある。したがって、状態信号回路５０６は、電荷キャパシタ５５０を使用して状態信号を感知構成要素５０４に送り得る。電荷キャパシタ５５０は、第１のキャパシタ値（たとえば、ファラド単位）を含むことがある。電荷キャパシタ５５０は、接地５３８と結合されることがある。

状態信号回路５０６は、スイッチング構成要素５５２によってディジット線５１２と選択的に結合されることがある。スイッチング構成要素５５２は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたゲート信号５５４（たとえば、Ｖｒｅｆｐ）によって制御されることがある。いくつかの実施形態では、スイッチング構成要素５５２は、カスコードの一例であることがある。いくつかの実施形態では、スイッチング構成要素５５２は、ｐ型トランジスタの一例であることがある。いくつかの実施形態では、スイッチング構成要素５５２は、基準信号回路５０８をディジット線５１２に選択的に結合するトランジスタ型とは異なるトランジスタ型であることがある。

基準信号回路５０８は、読み取り動作の第２の時間期間中に基準信号を示す電荷をメモリ・セル５０２から抽出するように構成されることがある。場合によっては、第２の時間期間は、読み取り動作における論理状態を示す電荷を抽出するために第１の時間期間の後に発生することがある。基準信号回路５０８は、基準キャパシタ５６０、基準信号回路５０８をディジット線５１２に選択的に結合する第１のスイッチング構成要素５６２、第２のスイッチング構成要素５６４、第１の２経路スイッチ５６６、第２の２経路スイッチ５６８、電圧源５７０、基準ノード５３０、および／またはＲｂノード５７２を含むことがある。

読み取り動作中、メモリ・セル５０２は、基準キャパシタ５６０上で基準信号を生成するために使用されることがある。感知構成要素５０４は、基準ノード５３０と結合されることがある。したがって、基準信号回路５０８は、基準キャパシタ５６０を使用して基準信号を感知構成要素５０４に送ることがある。基準キャパシタ５６０は、電荷キャパシタ５５０の第１のキャパシタ値と異なる第２のキャパシタ値（たとえば、ファラド単位）を含むことがある。場合によっては、第２のキャパシタ値は、第１のキャパシタ値よりも大きいことがある。場合によっては、第２のキャパシタ値は、第１のキャパシタ値の２倍であることがある。場合によっては、第２のキャパシタ値は、第１のキャパシタ値よりも大きい、何らかの整数の倍数であることがある。場合によっては、第２のキャパシタ値は、第１のキャパシタ値よりも小さいことがある。

基準信号回路５０８は、第１のスイッチング構成要素５６２によってディジット線５１２と選択的に結合されることがある。第１のスイッチング構成要素５６２は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたゲート信号５７４（たとえば、Ｖｒｅｆｎ）によって制御されることがある。いくつかの例では、第１のスイッチング構成要素５６２は、カスコードの一例であることがある。いくつかの例は、第１のスイッチング構成要素５６２は、ｎ型トランジスタの一例であることがある。いくつかの例では、第１のスイッチング構成要素５６２は、状態信号回路５０６のスイッチング構成要素５５２のトランジスタ型とは正反対のトランジスタ型であることがある。場合によっては、ゲート信号５７４は、状態信号回路５０６のためのゲート信号５５４を補足するものであることがある。場合によっては、第１のスイッチング構成要素５６２はｐ型トランジスタであることがあり、スイッチング構成要素５５２はｎ型トランジスタであることがある。

第２のスイッチング構成要素５６４は、Ｒｂノード５７２を電圧源５７０と選択的に結合するように構成されることがある。第２のスイッチング構成要素５６４は、任意の型のスイッチング構成要素、トランジスタ、または２つの電気経路を選択的に一緒に結合することができるこれらの組み合わせの一例であってよい。第２のスイッチング構成要素５６４は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたコマンド信号（たとえば、信号ＳＷ３）によって制御されることがある。場合によっては、電圧源５７０は、電圧源５３６よりも大きいことがある。たとえば、電圧源５７０は、電圧源５３６の値の２倍（たとえば、２Ｖｍｓａ、２Ｖｄｄ、２Ｖｅｅ）であることがある。

第１の２経路スイッチ５６６は、Ｒｂノード５７２を接地５３８または第１のスイッチング構成要素５６２のどちらかと選択的に結合するように構成されることがある。たとえば、場合によっては、第１の２経路スイッチ５６６への（たとえば、メモリ・コントローラ１４０からの）コマンド信号（たとえば、信号ＳＷ４）が第１の値（たとえば、ロー値、論理「０」によって表される値）を示す場合、第１の２経路スイッチ５６６は、Ｒｂノード５７２を接地５３８と結合することがある。第１の２経路スイッチ５６６への（たとえば、メモリ・コントローラ１４０からの）コマンド信号（たとえば、信号ＳＷ４）が第２の値（たとえば、ハイ値、論理「１」によって表される値）を示す場合、第１の２経路スイッチ５６６は、Ｒｂノード５７２を第１のスイッチング構成要素５６２と結合することがある。第１の２経路スイッチ５６６は、スイッチング構成要素、トランジスタ、またはノードを２つの異なる電気経路のうちの１つに選択的に結合するように構成された複数のスイッチング構成要素および／もしくはトランジスタの組み合わせの一例であることがある。場合によっては、２経路スイッチは、ノードを２経路スイッチと結合された選択可能な経路の任意のサブセットと結合するように構成されることがある。

第２の２経路スイッチ５６８は、基準キャパシタ５６０を電圧源５７０または基準ノード５３０のどちらかと選択的に結合するように構成されることがある。たとえば、場合によっては、第２の２経路スイッチ５６８への（たとえば、メモリ・コントローラ１４０からの）コマンド信号（たとえば、信号ＳＷ５）が第１の値（たとえば、ロー値、論理「０」によって表される値）を示す場合、第２の２経路スイッチ５６８は、基準キャパシタ５６０を基準ノード５３０と結合することがある。第２の２経路スイッチ５６８への（たとえば、メモリ・コントローラ１４０からの）コマンド信号（たとえば、信号ＳＷ５）が第２の値（たとえば、ハイ値、論理「１」によって表される値）を示す場合、第２の２経路スイッチ５６８は、基準キャパシタ５６０を電圧源５７０と結合することがある。第２の２経路スイッチ５６８は、スイッチング構成要素、トランジスタ、またはノードを２つの異なる電気経路のうちの１つに選択的に結合するように構成された複数のスイッチング構成要素および／もしくはトランジスタの組み合わせの一例であることがある。場合によっては、２経路スイッチは、ノードを２経路スイッチと結合された選択可能な経路の任意のサブセットと結合するように構成されることがある。

アクセス動作中、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）は、第２の時間期間中に基準信号を生成するようにコマンドをさまざまなスイッチ（たとえば、スイッチング構成要素５６２、５６４、５６６、５６８）に協調させることがある。メモリ・コントローラは、アクセス動作中に基準キャパシタ５６０を基準ノード５３０に選択的に結合することもある。基準信号回路５０８の動作の詳細は、セクションの中でも、図６を参照してより詳細に説明される。

プレート線駆動回路５１０は、メモリ・セル５０２のアクセス動作中にプレート線５１６を駆動するように構成されることがある。プレート線５１６の値は、アクセス動作中に状態信号および基準信号を生成するために使用されることがある。たとえば、プレート線駆動回路５１０は、状態信号を生成するために第１の時間期間中にプレート線５１６をハイに駆動することがあり、基準信号を生成するために第２の時間期間中にプレート線５１６をローに駆動することがある。

プレート線駆動回路５１０は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたプレート・ドライバ信号５８２によって駆動されるインバータ５８０と、キャパシタ５８４と、第１のスイッチング構成要素５８６と、第２のスイッチング構成要素５８８とを含むことがある。

第１のスイッチング構成要素５８６は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたコマンド信号（たとえば、信号ＳＷ１）に基づいてプレート線５１６を電圧源５３６と選択的に結合するように構成されることがある。第１のスイッチング構成要素５８６は、任意の型のスイッチング構成要素、トランジスタ、または２つの電気経路を選択的に一緒に結合することができるこれらの組み合わせの一例であってよい。

第２のスイッチング構成要素５８８は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたコマンド信号（たとえば、信号ＳＷ０）に基づいてプレート線５１６を接地５３８と選択的に結合するように構成されることがある。第２のスイッチング構成要素５８８は、任意の型のスイッチング構成要素、トランジスタ、または２つの電気経路を選択的に一緒に結合することができるこれらの組み合わせの一例であってよい。

アクセス動作中、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）は、アクセス動作中にプレート線信号を生成するようにコマンドをさまざまなドライバ（たとえば、プレート・ドライバ信号５８２）およびスイッチ（たとえば、スイッチング構成要素５８６、５８８）に協調させることがある。プレート線駆動回路５１０の動作の詳細は、図６を参照してより詳細に説明される。

メモリ回路５００は、アクセス動作中にディジット線５１２を電圧源５３６に選択的に結合するスイッチング構成要素５９０も含むことがある。スイッチング構成要素５９０は、メモリ・コントローラ（たとえば、メモリ・コントローラ１４０）から受信されたコマンド信号（たとえば、信号ＳＷ２）によって制御されることがある。

図６は、本開示のさまざまな実施形態による自己参照メモリ・デバイスをサポートするタイミング図６００の一例を図示する。タイミング図６００は、第１のタイミング図６０５と、第２のタイミング図６１０とを含む。第１のタイミング図６０５は、アクセス動作中に図５を参照して説明されるメモリ回路５００内のノードにおける電圧値を示す。第２のタイミング図６１０は、アクセス動作中にメモリ回路５００内で使用されるコマンド信号の論理値を示す。第２のタイミング図６１０に示される論理値は、特定の電圧値を示すものではなく、そうではなく、例示的である。コマンド信号と関連づけられた特定の電圧値は、コマンド信号を受信する構成要素およびメモリ回路５００の全体的な構造の特性に基づいて決定されてよいことが諒解されるべきである。

タイミング図６００に表される信号は、図５を参照して説明されるメモリ回路５００の構成要素に対応する。ディジット線信号６４０は、アクセス動作中のディジット線５１２上の信号に対応し得る。ワード線信号６４５は、ワード線信号５２２に対応し得る。プレート線信号６５０は、アクセス動作中のプレート線５１６上の信号に対応し得る。状態信号６５５は、アクセス動作中の状態ノード５２６上の信号に対応し得る。基準信号６６０は、アクセス動作中の基準ノード５３０上の信号に対応し得る。Ｒｂノード信号６６５は、アクセス動作中のＲｂノード５７２上の信号に対応し得る。コマンド信号（たとえば、Ｖｒｅｆｐ、Ｖｒｅｆｎ、ＰＬドライバ、ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５）は、メモリ回路５００内に示されるさまざまな構成要素（たとえば、スイッチング構成要素５５２、５６２、５６４、５６６、５６８、５８６、５８８、５９０、およびプレート線駆動回路５１０）に対応し得る。

コマンド信号と関連づけられた構成要素またはメモリ回路５００の他の態様が修正される場合、対応するコマンド信号も修正されてよいことが諒解されるべきである。たとえば、スイッチング構成要素がｐ型トランジスタからｎ型トランジスタであるように修正される場合、対応するコマンド信号の変更も実施されてよい。

タイミング図６００は、メモリ回路５００によって実行される読み取り動作を表すことがある。読み取り動作は、複数の時間期間を含むことがある。バイアス時間期間６１５は、メモリ・セル５０２に読み取り動作の準備をさせるように構成されることがある。状態信号時間期間６２０は、状態信号６５５を生成するように構成されることがある。基準信号時間期間６２５は、基準信号６６０を生成するように構成されることがある。感知構成要素作動時間期間６３０は、感知構成要素５０４を活性化させ、状態信号６５５および基準信号６６０に基づいてメモリ・セル５０２上に記憶される論理状態を決定するように構成されることがある。リセット時間期間６３５は、アクセス動作が完了した後、メモリ・セル５０２をリセットするように構成されることがある。場合によっては、リセット時間期間６３５は、メモリ・セル５０２から読み取られた論理状態がメモリ・セル上に書き戻される書き戻し動作（図示せず）も含むことがある。それがあり得るのは、読み取り動作がメモリ・セル５０２（たとえば、強誘電体メモリ技術）上に記憶された論理状態を破壊することがあるからである。

時間ｔ０では、メモリ・コントローラは、メモリ・セル５０２上でアクセス動作（たとえば、読み取り動作）を実行することを決定することがある。時間ｔ０では、メモリ・セル５０２は、メモリ回路５００内のさまざまなスイッチおよびスイッチング構成要素の活性化／非活性化に基づいて安定した記憶状態にあることがある。たとえば、状態信号回路５０６および基準信号回路５０８は、時間ｔ０においてスイッチング構成要素５５２、５６２が開位置にあることに基づいて、ディジット線５１２から絶縁されることがある。メモリ回路５００の他の態様は、時間ｔ０におけるコマンド信号の値に基づいて決定され得るが、本明細書では論じられない。別の例では、スイッチング構成要素５８６、５９０は、プレート線５１６およびディジット線５１２をそれぞれ電圧源５３６（たとえば、Ｖｍｓａ）に結合することがある。そのような例では、ディジット線５１２とプレート線５１６が、アクセス動作が始まる前に同じ電圧レベル（たとえば、Ｖｒｅａｄ）にバイアスされることがある。ディジット線信号６４０とプレート線信号６５０との間のオフセットは、信号をより読みやすくするために図示される。

バイアス時間期間６１５中、基準キャパシタ５６０は、ディジット線５１２およびプレート線の電圧レベル（たとえば、Ｖｒｅａｄ）よりも高い電圧レベル（たとえば、２Ｖｒｅａｄ）に充電されることがある。これを達成するために、スイッチング構成要素５６４、５６８は、基準キャパシタ５６０および電圧源５７０の両方のプレートを結合することがある。

時間ｔ１では、メモリ・コントローラは、ディジット線５１２およびプレート線５１６を電圧源５３６から絶縁することがある。メモリ・コントローラは、絶縁を達成するためにスイッチング構成要素５８６、５９０を開くように信号ＳＷ１およびＳＷ２を修正することがある。

時間ｔ２では、メモリ・コントローラは、状態信号回路５０６をディジット線５１２と結合することがある。メモリ・コントローラは、スイッチング構成要素５５２に状態信号回路５０６をディジット線５１２と結合させるようにＶｒｅｆｐコマンド信号を修正することがある。たとえば、スイッチング構成要素５５２はｐ型トランジスタであることがあるので、メモリ・コントローラは、ハイからローになるようにＶｒｅｆｐ信号を修正することがある。場合によっては、Ｖｒｅｆｐコマンド信号のハイ値は、２Ｖｍｓａに等しいことがある。場合によっては、Ｖｒｅｆｐコマンド信号のロー値は、ディジット線５１２の電圧レベル（たとえば、Ｖｄｌ）−スイッチング構成要素５５２の閾値電圧（たとえば、Ｖｔｈ）に等しいことがある。状態信号回路５０６をディジット線５１２と結合することが、アクセス動作の状態信号時間期間６２０の開始であることがある。

時間ｔ３では、メモリ・コントローラが、メモリ・セル５０２をディジット線５１２と結合することがあり、プレート線５１６をより高い電圧レベルにバイアスし始めることがある。メモリ・セル５０２をディジット線５１２と結合するために、メモリ・コントローラが、ワード線信号６４５をハイに（たとえば、２Ｖｒｅａｄよりも高い電圧レベルに）することがある。メモリ・セル５０２をディジット線５１２に結合することは、電圧レベルＶｒｅａｄの周りでのディジット線信号６４０に対する摂動を引き起こすこともある。

メモリ・セル５０２をディジット線５１２に結合することは、メモリ・セル５０２のセル・キャパシタ５１８上に蓄えられた電荷に基づいて状態信号６５５を上昇させることもある。メモリ・セル５０２と状態信号回路５０６の両方がディジット線５１２に結合されるので、セル・キャパシタ５１８は、セル・キャパシタ５１８上に蓄えられた電荷の少なくとも一部分に基づいて電荷キャパシタ５５０を充電することがある。このようにして、電荷キャパシタ５５０は、セル・キャパシタ５１８から論理状態を抽出することがあり、したがって、アクセス動作の他の部分に関して論理状態を記憶することがある。例示的な例では、状態信号６５５は、第１の値（たとえば、基準信号６６０よりも大きい）にある。他の状況では、状態信号６５５は、第１の値とは異なる第２の値（たとえば、基準信号６６０よりも小さい）にあり得ることが諒解されるべきである。

メモリ・コントローラは、プレート線ドライバコマンド信号をハイからローに変更することもある。プレート線ドライバコマンド信号がローになるとき、インバータ５８０は、ハイであるように信号を変換することがある。キャパシタ５８４は、インバータ５８０からのハイ信号に基づいてハイ値に充電し始めることがある。時間ｔ４では、プレート線信号６５０が、電圧レベルの（たとえば、Ｖｒｅａｄから２Ｖｒｅａｄへの）増加を示し始めることがある。時間ｔ５では、プレート線信号６５０は、プレート線駆動コマンド信号がローであることに基づいて、そのより高いバイアス・レベル（たとえば、２Ｖｒｅａｄ）にあることがある。時間ｔ６では、メモリ・コントローラは、基準信号回路のＲｂノード３７２を電圧源３７０から絶縁することがある。

時間ｔ７では、メモリ・コントローラは、状態信号回路５０６をディジット線５１２から絶縁することがある。メモリ・コントローラは、Ｖｒｅｆｐ信号をハイにし、それによって、スイッチング構成要素５５２を開くことがあり、スイッチング構成要素５５２はｐ型トランジスタである。場合によっては、状態信号時間期間６２０は、時間ｔ７で終わることがある。他の場合では、状態信号時間期間６２０は、時間ｔ８で終わることがある。

プレート線信号６５０は、時間ｔ７のあたりで、２Ｖｒｅａｄから、異なる、より低い電圧レベルに減少し始めることがある。状態信号回路５０６がディジット線５１２から絶縁されるとき、プレート線駆動回路５１０は、依然として、メモリ・セル５０２を通してディジット線５１２に接続されることがある。場合によっては、ディジット線信号６４０はＶｒｅａｄである、またはおおよそＶｒｅａｄであり、プレート線信号６５０は２Ｖｒｅａｄである、またはおおよそ２Ｖｒｅａｄであるので、プレート線信号６５０は、ディジット線５１２と結合されていることに基づいて減少することがある。

時間ｔ８では、メモリ・コントローラは、基準信号回路５０８をディジット線５１２と結合することがある。メモリ・コントローラは、スイッチング構成要素５６２に基準信号回路５０８をディジット線５１２と結合させるようにＶｒｅｆｎコマンド信号を修正することがある。たとえば、スイッチング構成要素５６２はｎ型トランジスタであることがあるので、メモリ・コントローラは、ローからハイになるようにＶｒｅｆｎ信号を修正することがある。場合によっては、Ｖｒｅｆｎコマンド信号のロー値は、０ボルトに等しいことがある。場合によっては、Ｖｒｅｆｎコマンド信号のハイ値は、ディジット線５１２の電圧レベル（たとえば、Ｖｄｌ）＋スイッチング構成要素５６２の閾値電圧（たとえば、Ｖｔｈ）に等しいことがある。基準信号回路５０８をディジット線５１２と結合することが、アクセス動作の基準信号時間期間６２５の開始であることがある。

時間ｔ９では、メモリ・コントローラは、プレート線５１６を接地５３８と結合させ、それによって、プレート線信号６５０をさらに低く（たとえば、接地またはゼロ・ボルトに）することがある。メモリ・コントローラは、ＳＷ０信号をハイにし、それによって、プレート線５１６と接地５３８との間の回路を閉じることによって、第２のスイッチング構成要素５８８を活性化することがある。

時間ｔ１０では、プレート線信号６５０は、初期化された電圧レベルよりも低い電圧レベルであることがある（たとえば、ゼロ・ボルトはＶｒｅａｄよりも小さい）。時間ｔ８と時間ｔ１１との間のある時に、基準キャパシタ５６０は、メモリ・セル５０２に基づいて基準信号６６０を発達する。基準信号時間期間６２５中、Ｒｂノード５７２の電圧レベルが、基準ノード５３０の電圧レベルから変化することがある。

時間ｔ１１では、メモリ・コントローラは、基準信号回路５０８をディジット線５１２から絶縁することがある。基準信号回路５０８を絶縁するために、メモリ・コントローラは、Ｖｒｅｆｎ信号をローにすることによってスイッチング構成要素５６２を非活性化することがある。基準信号時間期間６２５は、基準信号回路５０８がディジット線５１２から絶縁されるときに終わることがある。基準信号６６０は、時間ｔ１１において減少し始め、メモリ・セル５０２上に記憶された論理状態を決定するために使用される安定した基準信号値になることがある。

時間ｔ１２では、メモリ・コントローラが、基準キャパシタ５６０を基準ノード５３０と結合することがある。この結合を行うために、メモリ・コントローラが、コマンド信号ＳＷ５をハイからローに変更することがある。コマンド信号ＳＷ５がローであるとき、第２の２経路スイッチ５６８は、基準キャパシタ５６０を、コマンド信号ＳＷ５がハイであるとき（たとえば、電圧源５７０）とは異なる回路（たとえば、基準ノード５３０）と結合することがある。

時間ｔ１３では、メモリ・コントローラが、基準キャパシタ５６０を接地５３８と結合することがある。このようにして、基準キャパシタ５６０は、一方のプレートを接地５３８に結合させ、他方を基準ノード５３０に結合させることがある。この結合を行うために、メモリ・コントローラが、コマンド信号ＳＷ４をハイからローに変更することがある。コマンド信号ＳＷ４がローであるとき、第１の２経路スイッチ５６６は、基準キャパシタ５６０（および／またはＲｂノード５７２）を、コマンド信号ＳＷ５がハイであるとき（たとえば、スイッチング構成要素５６２）とは異なる回路（たとえば、接地５３８）と結合することがある。場合によっては、基準キャパシタ５６０が接地されていると、基準信号６６０は、メモリ・セル５０２の論理状態を決定するために使用可能である基準信号レベルで安定することがある。

時間ｔ１４では、メモリ・コントローラが、感知構成要素５０４を作動させ、状態信号６５５および基準信号６６０に基づいてメモリ・セル５０２上に記憶される論理状態を決定することがある。感知構成要素５０４は、ｔ１３の後の任意の時間に活性化されてよい。そのような様式では、ｔ１４の正確なタイミングは、メモリ回路５００の実施例に基づいて変えられることがある。

時間ｔ１５では、メモリ・コントローラは、メモリ・セル５０２をディジット線５１２から絶縁することがあり、プレート線ドライバコマンド信号を再度ハイにすることがある。メモリ・セル５０２を絶縁するために、メモリ・コントローラは、ワード線信号６４５をロー（たとえば、ゼロ・ボルト）にすることによって、選択構成要素５２０を非活性化することがある。時間ｔ１６では、メモリ・コントローラは、プレート線５１６を接地５３８から絶縁することがある。

時間ｔ１７またはそのあたりで、メモリ・コントローラが、アクセス動作（たとえば、読み取り動作）を完了し、さまざまな構成要素を休止状態にリセットすることがある。場合によっては、メモリ・コントローラは、読み取られた論理状態値をメモリ・セル５０２に書き戻すために、感知構成要素が活性化された後（たとえば、時間ｔ１４の後）に書き戻し手順を実行することがある。書き戻し手順は、図６のタイミング図６００に示されていない。さまざまな動作および関連するタイミング態様が図６を参照して説明されているが、変形形態および他の実施形態が企図され、本開示の範囲に含まれる。

図７は、本開示の実施形態による自己参照メモリ・デバイスをサポートするメモリ・デバイス７０５のブロック図７００を示す。メモリ・デバイス７０５は、電子的メモリ装置と呼ばれることがあり、本明細書において説明されるメモリ・デバイス１００またはメモリ回路５００の構成要素の一例であることがある。

メモリ・デバイス７０５は、１つまたは複数のメモリ・セル７１０と、メモリ・コントローラ７１５と、ワード線７２０と、プレート線７２５と、基準生成器７３０と、感知構成要素７３５と、ディジット線７４０と、ラッチ７４５と、状態信号生成器７６０とを含むことがある。これらの構成要素は、互いと電子通信することがあり、本明細書において説明される機能のうちの１つまたは複数を実行することがある。場合によっては、メモリ・コントローラ７１５は、バイアス構成要素７５０と、タイミング構成要素７５５とを含むことがある。場合によっては、感知構成要素７３５は、基準生成器７３０として働くことがある。他の場合には、基準生成器７３０は任意選択であることがある。

メモリ・コントローラ７１５は、ワード線７２０、ディジット線７４０、感知構成要素７３５、およびプレート線７２５と電子通信することがあり、これらは、図１および図２を参照して説明されたワード線１１０、ディジット線１１５、感知構成要素１２５、およびプレート線２１０の例であることがある。メモリ・デバイス７０５は、基準生成器７３０と、状態信号生成器７６０と、ラッチ７４５も含むことがある。メモリ・デバイス７０５の構成要素は、互いと電子通信することがあり、図１から図６を参照して説明された機能の態様を実行することがある。場合によっては、基準生成器７３０、状態信号生成器７６０、感知構成要素７３５、およびラッチ７４５は、メモリ・コントローラ７１５の構成要素であることがある。

いくつかの例では、ディジット線７４０は、感知構成要素７３５および強誘電体メモリ・セル７１０の強誘電体キャパシタと電子通信する。強誘電体メモリ・セル７１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）を用いて書き込み可能であってよい。ワード線７２０は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の選択構成要素と電子通信することがある。プレート線７２５は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の強誘電体キャパシタのプレートと電子通信することがある。感知構成要素７３５は、メモリ・コントローラ７１５、ディジット線７４０、ラッチ７４５、基準生成器７３０、および／または状態信号生成器７６０と電子通信することがある。基準生成器７３０は、メモリ・セル７１０および／またはメモリ・コントローラ７１５と電子通信することがある。状態信号生成器７６０は、メモリ・セル７１０および／またはメモリ・コントローラ７１５と電子通信することがある。感知制御線７６５は、感知構成要素７３５とメモリ・コントローラ７１５を結合することがある。これらの構成要素は、他の構成要素、接続、またはバスを介して、上記で列挙されていない構成要素に加えて、メモリ・デバイス７０５の内部と外部の両方にある他の構成要素とも電子通信することがある。

メモリ・コントローラ７１５は、電圧をそれらのさまざまなノードに印加することによって、ワード線７２０、プレート線７２５、および／またはディジット線７４０を活性化するように構成されることがある。たとえば、バイアス構成要素７５０は、上記で説明されたように、メモリ・セル７１０を読み取るまたはこれに書き込むようにメモリ・セル７１０を動作させるために、電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ７１５は、本明細書において説明されるように、行デコーダ、列デコーダ、または両方を含むことがある。これによって、メモリ・コントローラ７１５が、１つまたは複数のメモリ・セル１０５にアクセスすることが可能になることがある。バイアス構成要素７５０はまた、感知構成要素７３５のための基準信号を生成するために基準生成器７３０に電圧を提供することがある。加えて、バイアス構成要素７５０は、感知構成要素７３５の動作のための電圧を提供することがある。

場合によっては、メモリ・コントローラ７１５は、その動作を、タイミング構成要素７５５を使用して実行することがある。たとえば、タイミング構成要素７５５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレートバイアスのタイミングを制御する。場合によっては、タイミング構成要素７５５は、バイアス構成要素７５０の動作を制御することがある。

基準生成器７３０は、感知構成要素７３５のための基準信号を生成するためにさまざまな構成要素を含むことがある。基準生成器７３０は、図５および図６を参照して説明される基準信号回路５０８の一例であることがある。基準生成器７３０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準生成器７３０は、選択された強誘電体メモリ・セルを使用して実施されてもよいし、他の強誘電体メモリ・セル１０５を使用して実施されてもよい。感知構成要素７３５は、メモリ・セル７１０からの（ディジット線７４０および／または状態信号生成器７６０を通る）信号を基準生成器７３０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知構成要素は、ラッチ７４５内の出力を記憶することがあり、それは、メモリ・デバイス７０５が一部である電子デバイスの動作に従って使用されることがある。感知構成要素７３５は、ラッチおよび強誘電体メモリ・セルと電子通信する感知増幅器を含むことがある。

状態信号生成器７６０は、感知構成要素７３５のための状態信号を生成するためにさまざまな構成要素を含むことがある。状態信号生成器７６０は、図５および図６を参照して説明される状態信号回路５０６の一例であることがある。状態信号生成器７６０は、１つまたは複数のメモリ・セル７１０の状態信号を生み出すように構成された回路を含むことがある。場合によっては、状態信号生成器７６０は、選択された強誘電体メモリ・セルを使用して実施されてもよいし、他の強誘電体メモリ・セル１０５を使用して実施されてもよい。感知構成要素７３５は、メモリ・セル７１０からの（ディジット線７４０および／または状態信号生成器７６０を通る）信号を基準生成器７３０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知構成要素は、ラッチ７４５内の出力を記憶することがあり、それは、メモリ・デバイス７０５が一部である電子デバイスの動作に従って使用されることがある。

読み取り構成要素７７０は、図８を参照して説明される読み取り構成要素の態様の一例であることがある。読み取り構成要素７７０および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、ハードウェア内で実施されてもよいし、プロセッサによって実行されるソフトウェア内で実施されてもよいし、ファームウェア内で実施されてもよいし、これらの任意の組み合わせで実施されてもよい。プロセッサによって実行されるソフトウェア内で実施される場合、読み取り構成要素７７０および／またはそのさまざまな副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本開示において説明される機能を実行するように設計されたこれらの任意の組み合わせによって実行されてよい。読み取り構成要素７７０および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、１つまたは複数の物理デバイスによって異なる物理的な場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。いくつかの例では、読み取り構成要素７７０および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、本開示のさまざまな実施形態による別個の異なる構成要素であってよい。他の例では、読み取り構成要素７７０および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、限定されるものではないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他の構成要素、または本開示のさまざまな実施形態によるそれらの組み合わせを含む、１つまたは複数の他のハードウェア構成要素と組み合わされてよい。

読み取り構成要素７７０は、ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中にディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信し、ディジット線と結合された基準信号回路によって、第１の時間期間の後のアクセス動作の第２の時間期間中にディジット線上の第２の信号に基づいて基準信号を生成し、状態信号回路によって受信された電荷を示す状態信号と、基準信号とに基づいて、強誘電体キャパシタの論理状態を決定することがある。読み取り構成要素７７０はまた、強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスし、ディジット線上の強誘電体メモリ・セルによって生成された信号に基づいて基準信号を決定するために、アクセス動作の第２の時間期間中にプレート線を、ディジット線の電圧レベルよりも低い第２の電圧にバイアスし、電荷キャパシタに移された電荷と、基準信号とに基づいて、強誘電体メモリ・セルの論理状態を決定することがある。

図８は、本開示の実施形態による自己参照メモリ・デバイスをサポートするデバイス８１５のブロック図８００を示す。いくつかの例では、デバイス８１５は、読み取り構成要素の一例であることがある。読み取り構成要素は、図７および図９を参照して説明される読み取り構成要素７７０、９１５の態様の一例であることがある。読み取り構成要素は、バイアス構成要素８２０と、タイミング構成要素８２５と、状態信号回路８３０と、基準信号回路８３５と、論理状態マネージャ８４０と、プレート線マネージャ８４５と、結合マネージャ８５０と、接地マネージャ８５５と感知構成要素８６０とを含むことがある。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信することがある。

状態信号回路８３０は、ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中にディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信することがある。

基準信号回路８３５は、ディジット線と結合された基準信号回路８３５によって、第１の時間期間の後のアクセス動作の第２の時間期間中にディジット線上の第２の信号に基づいて基準信号を生成することがある。

論理状態マネージャ８４０は、状態信号回路によって受信された電荷を示す状態信号と、基準信号とに基づいて、強誘電体キャパシタの論理状態を決定し、電荷キャパシタに移された電荷と、基準信号とに基づいて、強誘電体メモリ・セルの論理状態を決定することがある。

プレート線マネージャ８４５は、第１の時間期間中に、強誘電体キャパシタと結合されたプレート線を、ディジット線の電圧レベルよりも高い第１の電圧レベルにバイアスすることがあり、ディジット線上の第１の信号は、プレート線をバイアスすることに基づく。プレート線マネージャ８４５は、第２の時間期間中に、強誘電体キャパシタと結合されたプレート線を、ディジット線の電圧レベルよりも低い第２の電圧レベルにバイアスすることがあり、ディジット線上の第２の信号が、プレート線をバイアスすることに基づく。プレート線マネージャ８４５は、強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスすることがある。プレート線マネージャ８４５は、ディジット線上の強誘電体メモリ・セルによって生成された信号に基づいて基準信号を決定するために、アクセス動作の第２の時間期間中にプレート線を、ディジット線の電圧レベルよりも低い第２の電圧にバイアスすることがある。

結合マネージャ８５０は、カスコードを活性化することによって、第１の時間期間中に状態信号回路をディジット線に結合することがある。結合マネージャ８５０は、基準信号を生成する前に状態信号回路をディジット線から絶縁することがある。結合マネージャ８５０は、カスコードを活性化することによって、第２の時間期間中に基準信号回路をディジット線に結合することがある。

結合マネージャ８５０は、カスコードを非活性化することによって、基準信号回路をディジット線から絶縁することがある。結合マネージャ８５０は、アクセス動作中に基準信号回路がディジット線から絶縁された後、第１のスイッチング構成要素を使用して基準信号回路の基準キャパシタの第１のノードを感知構成要素の基準ノードに結合することがあり、論理状態を決定することは、基準キャパシタの第１のノードを基準ノードに結合することに基づく。結合マネージャ８５０は、アクセス動作中に強誘電体キャパシタをディジット線に結合することがあり、強誘電体キャパシタがディジット線と結合されている間に第１の時間期間および第２の時間期間が発生する。結合マネージャ８５０は、電荷キャパシタをディジット線に結合することがあり、プレート線を第１の電圧にバイアスすることは、電荷キャパシタをディジット線に結合した後に発生する。結合マネージャ８５０は、プレート線が第２の電圧にバイアスされている間、基準キャパシタをディジット線に結合することがある。結合マネージャ８５０は、基準キャパシタをディジット線に結合する前に電荷キャパシタをディジット線から絶縁することがある。

接地マネージャ８５５は、アクセス動作中に基準信号回路がディジット線から絶縁された後、第２のスイッチング構成要素を使用して基準キャパシタの第２のノードを接地することがあり、論理状態を決定することは、基準キャパシタの第２のノードを接地することに基づく。

感知構成要素８６０は、状態信号回路によって受信された電荷を示す状態信号と基準信号を比較するために感知構成要素８６０を活性化することがあり、論理状態を決定することは、この比較に基づく。

図９は、本開示の実施形態による自己参照メモリ・デバイスをサポートするデバイス９０５を含むシステム９００の図を示す。デバイス９０５は、上記でたとえば図１および図５〜６を参照して説明されたメモリ・デバイス１００またはメモリ回路５００の構成要素の一例であってもよいし、これを含んでもよいことがある。デバイス９０５は、読み取り構成要素９１５と、メモリ・セル９２０と、基本入力／出力システム（ＢＩＯＳ）構成要素９２５と、プロセッサ９３０と、Ｉ／Ｏコントローラ９３５と、周辺構成要素９４０とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、１つまたは複数のバス（たとえば、バス９１０）を介して電子通信することがある。メモリ・セル９２０は、本明細書において説明されるように、情報を（すなわち、論理的な状態の形で）記憶することがある。

ＢＩＯＳ構成要素９２５は、さまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素９２５はまた、プロセッサとさまざまな他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することがある。ＢＩＯＳ構成要素９２５は、読み出し専用メモリ、フラッシュ・メモリ、または他の任意の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを含むことがある。

プロセッサ９３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理構成要素、個別のハードウェア構成要素、またはそれらの任意の組み合わせ）を含むことがある。場合によっては、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・デバイスを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ９３０に統合されることがある。プロセッサ９３０は、さまざまな機能（たとえば、自己参照メモリ・デバイスをサポートする機能またはタスク）を実行するために、メモリ内に記憶されたコンピュータ可読命令を実行するように構成されることがある。

Ｉ／Ｏコントローラ９３５は、デバイス９０５のための入力信号および出力信号を管理し得る。Ｉ／Ｏコントローラ９３５は、デバイス９０５に統合されていない周辺機器も管理し得る。場合によっては、Ｉ／Ｏコントローラ９３５は、外部周辺機器への物理的接続またはポートを表すことがある。場合によっては、Ｉ／Ｏコントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコントローラ９３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表す、またはこれと相互作用することがある。場合によっては、Ｉ／Ｏコントローラ９３５は、プロセッサの一部として実施されることがある。場合によっては、ユーザは、Ｉ／Ｏコントローラ９３５を介して、またはＩ／Ｏコントローラ９３５によって制御されるハードウェア構成要素を介して、デバイス９０５と対話することがある。

周辺構成要素９４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含んでよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット（登録商標）・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットがあり得る。

入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとの、またはこれとの間の、インタフェースを含んでもよい。場合によっては、入力９４５は、Ｉ／Ｏコントローラ９３５によって管理されることがあり、周辺構成要素９４０を介してデバイス９０５と相互作用することがある。

出力９５０は、デバイス９０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス９０５の外部にあるデバイスまたは信号を表すこともある。出力９５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサ、またはプリント回路基板などがあり得る。場合によっては、出力９５０は、周辺構成要素９４０を介してデバイス９０５とインタフェースする周辺要素であることがある。場合によっては、出力９５０は、Ｉ／Ｏコントローラ９３５によって管理されることがある。

一例では、メモリ・デバイス９０５またはシステム９００は、電荷を蓄え、ディジット線と結合された強誘電体メモリ・セルと、ディジット線と選択的に結合された状態信号回路であって、ディジット線の第１の信号に基づいて強誘電体メモリ・セルから電荷の少なくとも一部分を抽出するように構成された状態信号回路と、ディジット線と選択的に結合された基準信号回路であって、第１の信号とは異なる、ディジット線の第２の信号に少なくとも一部は基づいて、基準信号を生成するように構成された基準信号回路とを含むことがある。

上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例は、第１のノードと第２のノードとを有する感知構成要素であって、第１のノードは状態信号回路のノードと結合され、第２のノードは基準信号回路のノードと結合される、感知構成要素も含むことがある。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、状態信号回路は、強誘電体メモリ・セルから抽出された電荷を蓄える電荷キャパシタを含む。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例は、アクセス動作中に電荷キャパシタをディジット線に選択的に結合するｐ−ｍｏｓカスコードも含むことがある。

上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、基準信号回路は、感知回路の電荷キャパシタのキャパシタ値よりも大きいことがあるキャパシタ値を有する基準キャパシタを含む。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、基準キャパシタのキャパシタ値は、感知回路の電荷キャパシタのキャパシタ値の少なくとも２倍であることがある。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、基準信号回路は、アクセス動作中に基準キャパシタをディジット線に選択的に結合するｎ−ｍｏｓカスコードを含む。

上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、基準信号回路は、アクセス動作中に基準キャパシタを感知構成要素の基準ノードまたは電圧源に選択的に結合するスイッチング構成要素を含む。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、基準信号回路は、アクセス動作中に基準キャパシタをｎ−ｍｏｓカスコードに選択的に結合するスイッチング構成要素を含む。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例は、アクセス動作中にプレート線を複数の電圧にバイアスするように構成されたプレート線駆動回路も含むことがある。上記で説明されたメモリ・デバイス９０５またはシステム９００のいくつかの例では、プレート線駆動回路は、アクセス動作中のプレート線のバイアス電圧を制御する複数のスイッチング構成要素を含む。

デバイス９０５の構成要素は、さまざまな機能を行うように設計された回路を含んでよい。これには、本明細書において説明される機能を行うように構成されたさまざまな回路要素、たとえば、導電線、トランジスタ、キャパシタ、インダクタ、抵抗、増幅器、または他の活性要素もしくは不活性要素があり得る。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってよい。または、デバイス９０５は、そのようなデバイスの一部分または一態様であってよい。

図１０は、本開示の実施形態による自己参照メモリ・デバイスのための方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリ・デバイス１００またはメモリ回路５００またはその構成要素によって実施されることがある。たとえば、方法１０００の動作は、図７から図９を参照して説明される読み取り構成要素によって実行されることがある。いくつかの例では、メモリ・デバイス１００またはメモリ回路５００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・デバイス１００またはメモリ回路５００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

ブロック１００５では、メモリ・デバイス１００またはメモリ回路５００は、ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中にディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信することがある。ブロック１００５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１００５の動作の態様は、図７から図９を参照して説明される感知回路によって実行され得る。

ブロック１０１０では、メモリ・デバイス１００またはメモリ回路５００は、ディジット線と結合された基準信号回路によって、第１の時間期間の後のアクセス動作の第２の時間期間中にディジット線上の第２の信号に基づいて基準信号を生成することがある。ブロック１０１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１０１０の動作の態様は、図７から図９を参照して説明される基準信号回路によって実行され得る。

ブロック１０１５では、メモリ・デバイス１００またはメモリ回路５００は、状態信号回路によって受信された電荷を示す状態信号と、基準信号とに少なくとも一部は基づいて、強誘電体キャパシタの論理状態を決定することがある。ブロック１０１５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１０１５の動作の態様は、図７から図９を参照して説明される論理状態マネージャによって実行され得る。

方法１０００を実行するための装置は、ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中にディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信するための手段と、ディジット線と結合された基準信号回路によって、第１の時間期間の後のアクセス動作の第２の時間期間中にディジット線上の第２の信号に基づいて基準信号を生成するための手段と、状態信号回路によって受信された電荷を示す状態信号と、基準信号とに少なくとも一部は基づいて、強誘電体キャパシタの論理状態を決定するための手段とを含むことがある。

方法１０００を実行するための別の装置は、メモリ・セルと、このメモリ・セルと電子通信するメモリ・コントローラとを含むことがあり、メモリ・セルは、ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中にディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信し、ディジット線と結合された基準信号回路によって、第１の時間期間の後のアクセス動作の第２の時間期間中にディジット線上の第２の信号に基づいて基準信号を生成し、状態信号回路によって受信された電荷を示す状態信号と、基準信号とに少なくとも一部は基づいて、強誘電体キャパシタの論理状態を決定するように動作可能である。

上記で説明された方法１０００および装置のいくつかの例は、カスコードを活性化することによって第１の時間期間中に状態信号回路をディジット線に結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、第１の時間期間中に、強誘電体キャパシタと結合されたプレート線を、ディジット線の電圧レベルよりも高い第１の電圧レベルにバイアスするためのプロセス、特徴、手段、または命令であって、ディジット線上の第１の信号は、プレート線をバイアスすることに少なくとも一部は基づくことがある、バイアスするためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、基準信号を生成する前に状態信号回路をディジット線から絶縁するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、第２の時間期間中に、強誘電体キャパシタと結合されたプレート線を、ディジット線の電圧レベルよりも低い第２の電圧レベルにバイアスするためのプロセス、特徴、手段、または命令であって、ディジット線上の第２の信号は、プレート線をバイアスすることに少なくとも一部は基づくことがある、バイアスするためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、カスコードを活性化することによって第２の時間期間中に基準信号回路をディジット線に結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、カスコードを非活性化することによって基準信号回路をディジット線から絶縁するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、アクセス動作中に基準信号回路がディジット線から絶縁された後、第１のスイッチング構成要素を使用して基準信号回路の基準キャパシタの第１のノードを感知構成要素の基準ノードに結合するためのプロセス、特徴、手段、または命令であって、論理状態を決定することは、基準キャパシタの第１のノードを基準ノードに結合することに少なくとも一部は基づくことがある、結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、アクセス動作中に基準信号回路がディジット線から絶縁された後、第２のスイッチング構成要素を使用して基準キャパシタの第２のノードを接地するためのプロセス、特徴、手段、または命令であって、論理状態を決定することは、基準キャパシタの第２のノードを接地することに少なくとも一部は基づくことがある、接地するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、状態信号回路によって受信された電荷を示す状態信号と基準信号を比較するために感知構成要素を活性化するためのプロセス、特徴、手段、または命令であって、論理状態を決定することは比較に少なくとも一部は基づくことがある、活性化するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１０００および装置のいくつかの例は、アクセス動作中に強誘電体キャパシタをディジット線に結合するためのプロセス、特徴、手段、または命令であって、強誘電体キャパシタがディジット線と結合され得る間に第１の時間期間および第２の時間期間が発生する、結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

図１１は、本開示の実施形態による自己参照メモリ・デバイスのための方法１１００を図示するフローチャートを示す。方法１１００の動作は、本明細書において説明されるメモリ・デバイス１００またはメモリ回路５００またはその構成要素によって実施されることがある。たとえば、方法１１００の動作は、図７から図９を参照して説明される読み取り構成要素によって実行されることがある。いくつかの例では、メモリ・デバイス１００またはメモリ回路５００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・デバイス１００またはメモリ回路５００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。

ブロック１１０５では、メモリ・デバイス１００またはメモリ回路５００は、強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスすることがある。ブロック１１０５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１１０５の動作の態様は、図７から図９を参照して説明されるプレート線マネージャによって実行され得る。

ブロック１１１０では、メモリ・デバイス１００またはメモリ回路５００は、ディジット線上の強誘電体メモリ・セルによって生成された信号に少なくとも一部は基づいて基準信号を決定するために、アクセス動作の第２の時間期間中にプレート線を、ディジット線の電圧レベルよりも低い第２の電圧にバイアスすることがある。ブロック１１１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１１１０の動作の態様は、図７から図９を参照して説明されるプレート線マネージャによって実行され得る。

ブロック１１１５では、メモリ・デバイス１００またはメモリ回路５００は、電荷キャパシタに移された電荷と基準信号とに少なくとも一部は基づいて、強誘電体メモリ・セルの論理状態を決定することがある。ブロック１１１５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１１１５の動作の態様は、図７から図９を参照して説明される論理状態マネージャによって実行され得る。

方法１１００を実行するための装置は、強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスするための手段と、ディジット線上の強誘電体メモリ・セルによって生成された信号に少なくとも一部は基づいて基準信号を決定するために、アクセス動作の第２の時間期間中にプレート線を、ディジット線の電圧レベルよりも低い第２の電圧にバイアスするための手段と、電荷キャパシタに移された電荷と基準信号とに少なくとも一部は基づいて、強誘電体メモリ・セルの論理状態を決定するための手段とを含むことがある。

方法１１００を実行するための装置は、メモリ・セルと、メモリ・セルと電子通信するメモリ・コントローラとを含むことがあり、メモリ・セルは、強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスし、ディジット線上の強誘電体メモリ・セルによって生成された信号に少なくとも一部は基づいて基準信号を決定するために、アクセス動作の第２の時間期間中にプレート線を、ディジット線の電圧レベルよりも低い第２の電圧にバイアスし、電荷キャパシタに移された電荷と基準信号とに少なくとも一部は基づいて、強誘電体メモリ・セルの論理状態を決定するように動作可能である。

上記で説明された方法１１００および装置のいくつかの例は、電荷キャパシタをディジット線に結合するためのプロセス、特徴、手段、または命令であって、プレート線を第１の電圧にバイアスすることは、電荷キャパシタをディジット線に結合した後に発生する、結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１１００および装置のいくつかの例は、プレート線が第２の電圧にバイアスされている間、基準キャパシタをディジット線に結合するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法１１００および装置のいくつかの例は、基準キャパシタをディジット線に結合する前に電荷キャパシタをディジット線から絶縁するためのプロセス、特徴、手段、または命令をさらに含むことがある。

上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの実施形態が組み合わされてよい。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されることがある。いくつかの図面は、信号を単一の信号として図示することがある。しかしながら、信号が信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。

「電子通信」および「結合される」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよいし、中間構成要素を含んでもよい。互いと電子通信するまたは互いに結合された構成要素は、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成および動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するように十分に近いことを意味する。

「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されることがある。

本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的な動作であることがある。

メモリ・デバイス１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。

本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ形（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ形ＦＥＴと呼ばれることがある。チャネルがｐ形（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ形ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ形ＦＥＴまたはｐ−タイプ形に正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になるという結果になることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。

本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的」という用語は、「一例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。

添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、ダッシュを参照ラベルの後ろに付けることおよび類似の構成要素を区別する第２のラベルによって区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されることがある。

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「〜に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「〜に基づく」という句は、「〜に少なくとも一部は基づく」という句と同じ様式で解釈されるべきでない。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙ（登録商標）ディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。

本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。

Claims (22)

1. 電荷を蓄え、ディジット線と結合された強誘電体メモリ・セルと、
   前記ディジット線と選択的に結合された状態信号回路であって、前記ディジット線の第１の信号に基づいて前記強誘電体メモリ・セルから前記電荷の少なくとも一部分を抽出するように構成された状態信号回路と、
   前記ディジット線と選択的に結合された基準信号回路であって、前記第１の信号とは異なる、前記ディジット線の第２の信号に少なくとも一部は基づいて、基準信号を生成するように構成された基準信号回路であって、前記基準信号回路は、前記状態信号回路の電荷キャパシタのキャパシタ値よりも大きいキャパシタ値を有する基準キャパシタをさらに備える、前記基準信号回路と
   を備える電子的メモリ装置。
2. 第１のノードと第２のノードとを有する感知構成要素であって、前記第１のノードが前記状態信号回路のノードと結合され、前記第２のノードは前記基準信号回路のノードと結合される、感知構成要素
   をさらに備える、請求項１に記載の電子的メモリ装置。
3. 前記状態信号回路は、
   前記強誘電体メモリ・セルから抽出された前記電荷を蓄える前記電荷キャパシタと、
   アクセス動作中に前記電荷キャパシタを前記ディジット線に選択的に結合するｐ−ｍｏｓカスコードと
   をさらに備える、請求項１に記載の電子的メモリ装置。
4. 前記基準キャパシタの前記キャパシタ値は、前記状態信号回路の前記電荷キャパシタの前記キャパシタ値の少なくとも２倍である、請求項１に記載の電子的メモリ装置。
5. 前記基準信号回路は、
   アクセス動作中に前記基準キャパシタを前記ディジット線に選択的に結合するｎ−ｍｏｓカスコード
   をさらに備える、請求項１に記載の電子的メモリ装置。
6. 前記基準信号回路は、
   前記アクセス動作中に前記基準キャパシタを感知構成要素の基準ノードに、または電圧源に選択的に結合するスイッチング構成要素
   をさらに備える、請求項５に記載の電子的メモリ装置。
7. 前記基準信号回路は、
   前記アクセス動作中に前記基準キャパシタを前記ｎ−ｍｏｓカスコードに選択的に結合するスイッチング構成要素
   をさらに備える、請求項５に記載の電子的メモリ装置。
8. アクセス動作中にプレート線を複数の電圧にバイアスするように構成されたプレート線駆動回路
   をさらに備える、請求項１に記載の電子的メモリ装置。
9. 前記プレート線駆動回路は、
   前記アクセス動作中に前記プレート線のバイアス電圧を制御する複数のスイッチング構成要素
   をさらに備える、請求項８に記載の電子的メモリ装置。
10. ディジット線と結合された状態信号回路によって、アクセス動作の第１の時間期間中に前記ディジット線上の第１の信号に基づいて強誘電体キャパシタ上に蓄えられた電荷の少なくとも一部分を受信することと、
    前記ディジット線と結合された基準信号回路によって、前記第１の時間期間の後の前記
    アクセス動作の第２の時間期間中に前記ディジット線上の第２の信号に基づいて基準信号を生成することと、
    前記アクセス動作中に前記基準信号回路が前記ディジット線から絶縁された後、第１のスイッチング構成要素を使用して前記基準信号回路の基準キャパシタの第１のノードを感知構成要素の基準ノードに結合することと、
    前記アクセス動作中に前記基準信号回路が前記ディジット線から絶縁された後、第２のスイッチング構成要素を使用して前記基準キャパシタの第２のノードを接地することと、
    前記状態信号回路によって受信された前記電荷を示す状態信号と、前記基準信号とに少なくとも一部は基づいて、前記強誘電体キャパシタの論理状態を決定し、前記基準キャパシタの前記第１のノードを前記基準ノードに結合し、前記基準キャパシタの前記第２のノードを接地することと
    を含む方法。
11. カスコードを活性化することによって、前記第１の時間期間中に前記状態信号回路を前記ディジット線に結合すること
    をさらに含む、請求項１０に記載の方法。
12. 前記第１の時間期間中に、前記強誘電体キャパシタと結合されたプレート線を、前記ディジット線の電圧レベルよりも高い第１の電圧レベルにバイアスすることであって、前記ディジット線上の前記第１の信号は、前記プレート線をバイアスすることに少なくとも一部は基づく、バイアスすること
    をさらに含む、請求項１０に記載の方法。
13. 前記基準信号を生成する前に前記状態信号回路を前記ディジット線から絶縁すること
    をさらに含む、請求項１２に記載の方法。
14. 前記第２の時間期間中に、前記強誘電体キャパシタと結合されたプレート線を、前記ディジット線の電圧レベルよりも低い第２の電圧レベルにバイアスすることであって、前記ディジット線上の前記第２の信号は、前記プレート線をバイアスすることに少なくとも一部は基づく、バイアスすること
    をさらに含む、請求項１０に記載の方法。
15. カスコードを活性化することによって、前記第２の時間期間中に前記基準信号回路を前記ディジット線に結合すること
    をさらに含む、請求項１０に記載の方法。
16. カスコードを非活性化することによって、前記基準信号回路を前記ディジット線から絶縁すること
    をさらに含む、請求項１０に記載の方法。
17. 前記状態信号回路によって受信された前記電荷を示す前記状態信号と前記基準信号を比較するために前記感知構成要素を活性化することであって、前記論理状態を決定することは前記比較に少なくとも一部は基づく、活性化すること
    をさらに含む、請求項１０に記載の方法。
18. 前記アクセス動作中に前記強誘電体キャパシタを前記ディジット線に結合することであって、前記強誘電体キャパシタが前記ディジット線と結合されている間に前記第１の時間期間および前記第２の時間期間が発生する、結合すること
    をさらに含む、請求項１０に記載の方法。
19. 強誘電体メモリ・セルの電荷の少なくとも一部分を電荷キャパシタに移すために、アクセス動作の第１の時間期間中にプレート線を、ディジット線の電圧レベルよりも高い第１の電圧にバイアスすることと、
    前記ディジット線上の前記強誘電体メモリ・セルによって生成された信号に少なくとも一部は基づいて基準信号を決定するために、前記アクセス動作の第２の時間期間中に前記プレート線を、前記ディジット線の前記電圧レベルよりも低い第２の電圧にバイアスすることと、
    前記電荷キャパシタに移された前記電荷と、前記基準信号とに少なくとも一部は基づいて、前記強誘電体メモリ・セルの論理状態を決定することと
    を含む方法。
20. 前記電荷キャパシタを前記ディジット線に結合することであって、前記プレート線を前記第１の電圧にバイアスすることは、前記電荷キャパシタを前記ディジット線に結合した後に発生する、結合すること
    をさらに含む、請求項１９に記載の方法。
21. 前記プレート線が前記第２の電圧にバイアスされている間、基準キャパシタを前記ディジット線に結合すること
    をさらに含む、請求項１９に記載の方法。
22. 前記基準キャパシタを前記ディジット線に結合する前に前記電荷キャパシタを前記ディジット線から絶縁すること
    をさらに含む、請求項２１に記載の方法。

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