JP6644175B2 - 強誘電体メモリのための電荷ミラーベースのセンシング - Google Patents

Description

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本特許出願は、２０１６年６月３日出願の名称“強誘電体メモリのための電荷ミラーベースのセンシング”のＧｕｏ等による米国特許出願番号１５／１７３，３１０の優先権を主張する２０１７年４月２４日出願の名称“強誘電体メモリのための電荷ミラーベースのセンシング”の特許協力条約出願番号ＰＣＴ／ＵＳ２０１７／０２９０９９の優先権を主張し、それら各々は本特許出願の譲受人に与えられ、それら各々は本明細書にその全体が参照により明確に組み込まれる。

以下は、概して、メモリデバイスに関し、より具体的には、強誘電体メモリのための電荷ミラーベースのセンシングに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して向上した性能を有し得る。幾つかのＦｅＲＡＭセンシングスキームは、しかしながら、蓄積された論理状態を判定する場合に強誘電体コンデンサの蓄積電荷のごく一部のみを抽出し得る。これは、センシング動作の信頼性を減少させ得、又はそうでなければなし得るメモリセル若しくはアレイのサイズ削減を制限し得る。

本明細書の開示は、以下の図面を参照し、以下の図面を含む。

本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。 本開示の様々な実施形態に従った電荷ミラーベースのセンシングスキームを支持する強誘電体メモリセルに対する例示的なヒステリシスプロットを説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームの例示的タイミング図を説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的強誘電体メモリアレイのブロック図を説明する。 本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する、メモリアレイを含むシステムを説明する。 本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法を説明するフローチャートである。

メモリセルに対するセンシングの信頼性の増加は、メモリセルの強誘電体コンデンサからの完全な又はほぼ完全な電荷抽出を可能にするスキームを用いて実現され得る。電荷ミラーは、メモリセル及びセンスコンポーネントと電子通信し得る。センシング中、電荷は、電荷ミラーを通じてメモリセルからグランドへ流れ得る。同時に、電荷ミラーは、増幅コンデンサから電荷を抽出し得、すなわち、メモリセルからの抽出電荷は、増幅コンデンサにミラーリングされ得る。メモリセルから抽出される電荷の量はメモリセルの初期に蓄積された論理状態に依存し得るので、増幅コンデンサ上の最終的な電荷はメモリセルの論理状態の関数であり得る。増幅コンデンサと電子通信し得るセンスコンポーネントは、例えば、増幅コンデンサの結果電圧をセンシングすることによって、メモリセルの論理状態をその後判定し得る。

幾つかの従来の強誘電体メモリセンシングスキームは、ＤＲＡＭ類似の電荷共有動作を使用し得る。そうしたセンシングスキームは、しかしながら、メモリセルの２つの論理状態間の完全な残留分極電荷の差を検出できないことがある。これは、メモリセルとデジット線との間で共有する電荷に起因し得、例えば、デジット線上に電荷が移動されるにつれてデジット線の電圧が増加し、更なる電荷の蓄積を制限する。結果として、メモリセルは、そうでなければ可能であるより低電圧でバイアスされ得、それは、より小さな読み出しウィンドウをもたらし得、セルサイズのスケーリング及びそれ故潜在的なダイサイズの削減を制限し得る。

本明細書に記述されるように、電荷転送スキームは、２つの論理状態間の完全な又は実質的に完全な残留分極電荷の差を抽出する。センススキームは、２つのセル状態間のセル分極電荷の差をセンシングするために電荷ミラーを使用する。幾つかの例では、電荷ミラーは、セル分極電荷を増幅コンデンサへ転送する。増幅コンデンサ上の信号は、メモリセルの論理状態を検出するためにリファレンス電圧とその後比較され得る。そうしたスキームは、その他のセンシングスキームが使用する高い正の電源又は負の電源を使用しなくてもよく、それは、消費電力及びダイ面積の削減に役立ち得る。

幾つかの例ではメモリセルの強誘電体コンデンサをバイアスし、多数のメモリセルに共通し得るセルプレートは、ブースト電圧でバイアスされ得る。メモリセルのデジット線は、ダイオード接続されたデバイス、例えば、ｎ型電界効果トランジスタ（ＦＥＴ）を通じてグランドよりも上の閾値電圧にバイアスされ得る。電荷ミラーは、幾つかの例では、ダイオード接続されたこのデジット線初期化デバイスと付加的なトランジスタ（例えば、ｎ型トランジスタ）とを含み得、ここで、両トランジスタのゲートは共通接続され得る。

電荷ミラーは、抽出された分極電荷をメモリセルから増幅コンデンサへ伝達又はミラーリングし得る。センスアンプ等のセンスコンポーネントは、出力を生成するために、信号をリファレンス信号とその後比較し得る。幾つかの例では、電荷ミラー率、例えば、増幅コンデンサから抽出された電荷に対する、メモリセルから抽出された電荷の比率は、電力使用、ダイサイズ、及び雑音耐性を向上するための異なるチップアーキテクチャのために設計され得る。例えば、電荷ミラー率は、電荷ミラートランジスタのチャネル幅の比率に基づき設定され得る。増幅コンデンサの静電容量も、デバイスの性能の向上のために設計され得る。幾つかの例では、増幅コンデンサは、誘電体コンデンサであり得、或いは電荷ミラーをセンスコンポーネントに接続する導電線と関連付けられた寄生容量であり得る。

上で紹介された開示の特徴は、メモリアレイの文脈で以下で更に記述される。強誘電体メモリのための電荷ミラーベースのセンシングスキームに対する具体例が続いて記述される。開示のこれら又はその他の特徴は、電荷ミラーベースのセンシングスキームに関する装置図、システム図、及びフローチャートの参照によって更に説明され、該参照と共に更に記述される。

図１は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。メモリセル１０５は、強誘電体材料を有するコンデンサを含む。強誘電体材料は自発的電気分極を有し、すなわち、それらは、電荷が存在しない場合に非ゼロの分極を有する。強誘電体メモリセル１０５の幾つかの詳細及び利点が以下で論じられる。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。

読み出し及び書き込み等の動作は、適切なアクセス線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。アクセス線１１０はワード線１１０とも称され得、デジット線１１５はビット線１１５とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）、金属合金、縮退ドープされた半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。

メモリセル１０５のアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。行デコーダ１２０はワード線ドライバとも称され得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍと名付けられた多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎと名付けられた多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５はアクセスされ得る。幾つかの例では、電荷ミラーは、行デコーダ１２０又は列デコーダ１３０がアドレスを受信することに基づいて活性化され得る。

アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するためにセンスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。デジット線１１５は、電荷ミラー（図示せず）と電子通信し得る。メモリセル１０５から抽出された電荷は事実上グランドされ得るが、電荷ミラーは、第２のコンデンサ、例えば、増幅コンデンサから電荷を同時に抽出し得る。そうしたスキームは、メモリセル１０５から完全な電荷を抽出し得る。センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、増幅コンデンサの結果電圧をリファレンス電圧（図示せず）と比較し得る。例えば、増幅コンデンサがリファレンス電圧よりも高い電圧を有する場合、その後センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理０あったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通じてその後出力され得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、論理値がメモリセル１０５に蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。

幾つかの例では、メモリセル１０５のセンシングは、その元の蓄積された論理状態を劣化又は破壊し得、元の論理状態を再プログラミングするためにライトバック動作が実行され得る。幾つかの例では、電荷ミラーは、ライトバック動作中にメモリセル１０５から電気的に絶縁され得、センスコンポーネント１２５の出力は、スイッチを閉鎖することによってデジット線１１５に電気的に接続され得る。このことは、以下でより詳細に論じられる。

ＤＲＡＭ等の幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対する１秒間に１０回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る（例えば、電源、発熱、材料限界等）。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。電荷ミラーセンシングスキームは、メモリセル１０５の完全又は実質的に完全な電荷を抽出し得、それは、メモリセル１０５のサイズの更なる削減を可能にし得、それらの信頼性を増加し得る。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、例えば、電荷ミラーを活性化すること又はライトバックスイッチを閉鎖することによって、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、存続期間は調整又は変更され得、メモリアレイ１００を動作するための様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

図２は、メモリセル１０５を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレートであるセルプレート２３０と、第２のプレートであるセル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更することなく反転させ得る。回路２００は、選択コンポーネント２２０及びリファレンス２２５信号をも含み得る。図２の例では、セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。

コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化される場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０は、トランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。別の実施形態では、選択コンポーネント２２０及びコンデンサ２０５の位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、且つコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように交換される。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する別のタイミング及びバイアスと関連付けられ得る。

コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細が論じられるように、コンデンサ２０５は、デジット線１１５−ａへの接続時に放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセルを選択するためにバイアスされ得、プレート２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、電荷ミラー（図示せず）を通じて事実上のグランドに接続される。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧 − デジット線１１５−ａの電圧）をもたらし得る。電圧差に応じて、電荷ミラーを通じて電荷が流れ得、電荷ミラーは、抽出された電荷を増幅コンデンサにミラーリングし得る。抽出された電荷の大きさは、コンデンサ２０５の初期状態、例えば、初期状態が論理１又は論理０の何れを蓄積したかに依存し得る。セルプレート２３０への電圧を変更することによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。

センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、増幅コンデンサの電圧と、リファレンス電圧であり得るリファレンス２２５信号とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、比較に基づいてより高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、増幅コンデンサがリファレンス２２５信号よりも高い電圧を有する場合、その後センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、更に、増幅コンデンサを供給電圧に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又は増幅コンデンサの電圧をその後ラッチし得、それは、メモリセル１０５−ａ中の蓄積状態、例えば、論理０を判定するために使用され得る。或いは、増幅コンデンサがリファレンス２２５信号よりも低い電圧を有する場合、センスコンポーネント１２５−ａの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ中の蓄積状態、例えば、論理１を判定するためにセンスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として列デコーダ１３０を通じて、その後出力され得る。

メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するためにワード線１１０−ａを通じて活性化され得る。電圧は、（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、コンデンサ２０５に渡って印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、すなわち、デジット線１１５−ａを事実上グランドし、又は負の電圧をデジット線１１５−ａに印加する。論理１を書き込むために反対のプロセスが実行され、ここで、セルプレート２３０は低くされ、セル底部２１５は高くされる。

図３Ａ及び図３Ｂは、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリセルに対するヒステリシス曲線３００−ａ（図３Ａ）及び３００−ｂ（図３Ｂ）を有する非線形電気特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。

強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。これは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実行する必要性を削減し得る。

ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧が印加され、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子をマイナスに分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。幾つかの例では、メモリアレイは、その動作中に正の電圧のみを使用し得る。

ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な電荷状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す（個別の電荷状態の論理値は、理解を損なうことなく逆にされてもよい）。

論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５及び３１０は、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極、及びそれ故個別の電荷とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。

強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は初期の電荷状態に依存し、すなわち、最終的な電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。電圧３３５は、図２を参照しながら論じたようにコンデンサに渡って印加される。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、その後、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。例えば、電荷状態３０５−ｃ及び３１０−ｃは、（図３では明確にするためにそれらが示されていないが）電圧３５５におけるヒステリシス曲線上に共に配置され得る。したがって、強誘電体コンデンサの電荷の変化は初期の論理状態に依存する。すなわち、電荷状態３０５−ｂと３０５−ｃとの間の電荷の差は、電荷状態３１０−ｂと３１０−ｃとの間の差よりも小さい。電荷ミラーに起因して、電荷の変化は、センシングのために使用される増幅コンデンサに（増倍係数に）ミラーリングされる。

そうしたセンシングスキームは、メモリセルをセンシングするために論理状態間の完全な電荷の差を使用し得る。例えば、論理０に対する電荷の変化は、メモリセルの線形の電荷変化Ｑ_{ｌｉｎｅａｒ}と称され得、量（電荷状態３０５−ｃ − 電荷状態３０５−ｂ）と等しくてもよい。論理１に対する電荷の変化Ｑ_ＮＬは、量（電荷状態３１０−ｃ − 電荷状態３１０−ｂ）と等しくてもよい。電荷状態３０５−ｃ及び３１０−ｃが共に配置される（すなわち、値が等しい）場合、続いて、センシングのために使用される正味の電荷は、Ｑ_ＮＬ − Ｑ_{ｌｉｎｅａｒ}＝（電荷状態３０５−ｂ − 電荷状態３１０−ｂ）であり、それは、残留分極電荷の２倍、２Ｑ_Ｐｒに等しい。

印加電圧、電圧３３５と、もたらされたセル電圧、電圧３５５との差は、トランジスタの閾値電圧と等しくてもよい。例えば、プレート線電圧は、メモリセルのバイアス能力と比較してブーストされ得、それは、電圧３５５として表され得る。ブーストされたプレート電圧は、電荷ミラー内のトランジスタを活性化する原因になり得る。すなわち、印加電圧３３５の内の幾らかは、電荷ミラーのトランジスタを活性化するために使用され得、メモリセルから完全な電荷を抽出するために、印加電荷３３５は、電荷ミラーのトランジスタに渡る閾値電圧ドロップを収容するためにブーストされ得る。

上で論じられたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、読み出し動作中に電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５の除去後、電荷状態は、その反対方向に経路３４０に従うことよって初期の電荷状態３０５−ｂに戻り得る。

図４は、メモリセル１０５を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路４００である。回路４００は、図１及び図２に関するメモリセル１０５及びセンスコンポーネント１２５の例示であり得るメモリセル１０５−ｂ及びセンスコンポーネント１２５−ｂを含む。回路４００は、図２に関するリファレンス２２５の例示であり得るリファレンス２２５−ａ信号をも含む。回路４００は、電荷ミラー４０５、増幅コンデンサ４１０、並びに事実上のグランド４１５及び４１５−ａをも含む。

メモリセル１０５−ｂのセンシング動作中、電荷ミラー４０５を通じてメモリセル１０５−ｂから事実上のグランド４１５中に（電荷の流れ４２０により表される）電荷が流れる。電荷の流れ４２０に応じて、電荷ミラー４０５は、電荷ミラー４０５を通じた増幅コンデンサ４１０から事実上のグランド４１５−ａへの（電荷の流れ４２５により表される）流れを電荷に生じさせ得る。例えば、センシング動作の前に初期の電荷が増幅コンデンサ４１０中に蓄積され得、センシング動作中に、電荷ミラー４０５は増幅コンデンサ４１０から電荷を抽出する。幾つかの場合、電荷は、反対方向に流れ得る。

上で論じられたように、メモリセル１０５−ｂから抽出される電荷の量は、その蓄積された論理状態に依存し得る。結果として、増幅コンデンサ４１０から抽出される電荷の量は、メモリセル１０５−ｂの蓄積された論理状態に依存し得る。増幅コンデンサ４１０の電圧は、それ故、２値の内の１つであり得る。センスコンポーネント１２５−ｂは、増幅コンデンサ４１０の電圧をリファレンス値、例えば、リファレンス２２５−ａ電圧と比較し得、それ故、メモリセル１０５−ｂの蓄積された論理状態を判定し得る。

したがって、回路４００は、強誘電体メモリセル１０５−ｂと、強誘電体メモリセル１０５−ｂと電子通信する電荷ミラー４０５と、電荷ミラー４０５と電子通信する増幅コンデンサ４１０とを含み得る。メモリセル１０５−ｂはセンシング動作のために選択され得、メモリセル１０５−ｂ中に蓄積された電荷の少なくとも一部は、メモリセル１０５−ｂの選択に基づいて電荷ミラー４０５を通じて抽出され得る。増幅コンデンサ４１０中に蓄積された電荷の一部は、メモリセル１０５−ｂ中に蓄積された電荷の一部の抽出に基づいて、電荷ミラー４０５を通じて抽出され得る。センスコンポーネント１２５−ｂは、増幅コンデンサ４１０の電圧をリファレンス２２５−ａ電圧と比較し得、ここで、増幅コンデンサ４１０の電圧は、増幅コンデンサ４１０から抽出された電荷の一部に基づく。

図５は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路５００である。回路５００は、図１、図２、又は図４に関するメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るメモリセル１０５−ｃ、ワード線１１０−ｂ、デジット線１１５−ｂ、及びセンスコンポーネント１２５−ｃを含む。回路５００は、図２又は図４に関するコンデンサ２０５、プレート線２１０、選択コンポーネント２２０、及びリファレンス２２５の例示であり得るコンデンサ２０５−ａ、プレート線２１０−ａ、選択コンポーネント２２０−ａ、及びリファレンス２２５−ｂ電圧をも含む。回路５００は、図４に関する電荷ミラー４０５、増幅コンデンサ４１０、及び事実上のグランド４１５の例示であり得る電荷ミラー４０５−ａ、増幅コンデンサ４１０−ａ、並びに事実上のグランド４１５−ｂ及び４１５−ｃをも含む。増幅コンデンサ４１０−ａは、誘電体コンデンサ、又は導電線５８５と関連付けられた寄生容量であり得る。

強誘電体メモリセル１０５であり得るメモリセル１０５−ｃは電荷ミラー４０５−ａと電子通信し得、増幅コンデンサ４１０−ａは電荷ミラー４０５−ａと電子通信し得る。電荷ミラー４０５−ａは、回路５００の一方から他方への電荷の流れをミラーリングするように構成された様々なトランジスタを含み得る。電荷ミラー４０５−ａは、導電線５２０及び５２５と共にトランジスタ５０５及び５１０を含む。トランジスタ５０５は、そのゲートをトランジスタ５１０と共有し得、すなわち、トランジスタ５０５及び５１０のゲートは相互に電子通信し得る。したがって、電荷ミラー４０５−ａは第１のトランジスタ及び第２のトランジスタを含み得、ここで、第１のトランジスタのゲート及び第２のトランジスタのゲートは共通して接続される。

更に、トランジスタ５０５及び５１０の共有されたゲートは、デジット線１１５−ｃと電子通信するトランジスタ５０５の第１の端子と、導電線５２５を通じて電子通信し得る。すなわち、第１のトランジスタの第１の端子はメモリセル１０５−ｃと電子通信し得、第１のトランジスタの第１の端子は第１のトランジスタのゲートと電子通信し得る。トランジスタ５０５の第２の端子は事実上のグランド４１５−ｂと電子通信し得、すなわち、第１のトランジスタの第２の端子は事実上のグランドと電子通信し得る。トランジスタ５１０は、導電線５８５を通じて事実上のグランド４１５−ｃ及び増幅コンデンサ４１０−ａと電子通信し得る。実例として、第２のトランジスタの第１の端子は増幅コンデンサ４１０−ａと電子通信し得、第２のトランジスタの第２の端子は事実上のグランド４１５−ｃと電子通信し得る。

図５の例では、電荷ミラー４０５−ａは、電荷ミラー４０５−ａによりミラーリングされる電荷の量に影響を与える比例係数であるミラー率５３０を有する。例えば、増幅コンデンサ４１０−ａから抽出される電荷は、ミラー率５３０を乗じたメモリセル１０５−ｃから抽出された電荷と等しくてもよい。ミラー率は、トランジスタ５０５及び５１０のチャネル幅の比率であり得る。言い換えれば、電荷ミラー４０５−ａのミラー率５３０は、第１のトランジスタ及び第２のトランジスタのチャネル幅の比率に基づき得る。例えば、トランジスタ５０５はチャネル幅Ｍを有し得、トランジスタ５１０はチャネル幅Ｎを有し得、ミラー率はＭ：Ｎであり得る。トランジスタのチャネル幅を変更することによって、ミラー率５３０はそれに応じて最適化され得る。幾つかの場合、ミラー率５３０は２：１であり得る。

言及したように、トランジスタ５０５の第１の端子は、デジット線１１５−ｂを通じてメモリセル１０５−ｃと電子通信し得る。幾つかの場合、読み出し絶縁デバイス５５０（例えば、スイッチ又はトランジスタ）は、デジット線１１５−ｂと直列であり得、メモリセル１０５−ｃとトランジスタ５０５との間に配置され得る。すなわち、第１の絶縁デバイスは、強誘電体メモリセル１０５−ｃと電荷ミラー４０５−ａとの間に配置され得、強誘電体メモリセル１０５−ｃ及び電荷ミラー４０５−ａと電子通信し得る。センシング動作中、読み出し絶縁スイッチは、メモリセル１０５−ｃを電荷ミラー４０５−ａに電気的に接続するために閉鎖され得る。幾つかの例では、読み出し絶縁デバイス５５０はトランジスタである。実例として、それはｎ型トランジスタであり得、それは、該トランジスタの閾値電圧以上の大きさを有する正の電圧を印加することによって閉鎖され得る。幾つかの例では、読み出し絶縁デバイス５５０は、メモリコントローラ１４０又は行デコーダ１２０が行アドレスを受信することに基づいて閉鎖され得る。

幾つかの例では、電荷ミラー４０５−ａはトランジスタ５１５をも含み得、それは、トランジスタ５１０及びセンスコンポーネント１２５−ｃと電子通信し得、トランジスタ５１０とセンスコンポーネント１２５−ｃとの間に配置され得る。したがって、トランジスタ５１５は、センスコンポーネント１２５−ｃと電荷ミラー４０５−ａとの間に配置され、且つセンスコンポーネント１２５−ｃ及び電荷ミラー４０５−ａと電子通信する第２の絶縁デバイスであり得る。トランジスタ５１５は、トランジスタ５０５及び５１０に渡る電圧ドロップ（トランジスタのソース及びドレインに渡る電圧ドロップＶ_ｄｓ）間の差を制限するカスコードデバイスとして機能し得る。例えば、ミラーの精度は、メモリセル１０５−ｃの完全な残留分極電荷の差を抽出するために重要であり得る。カスコードデバイス５１５は、電荷ミラーの誤りを最小にするようにトランジスタ５１０上の最大Ｖ_ｄｓを制限することによって、各トランジスタのＶ_ｄｓ間の差を削減し得る。したがって、カスコードデバイス５１５は、第２の絶縁デバイスであり得、電荷ミラー４０５−ａのトランジスタでもあり得る。ミラー側（増幅コンデンサ４１０−ａ側）に配置されたカスコードデバイス５１５と、ソース側（メモリセル１０５−ｃ側）の読み出し絶縁デバイス５５０とを用いて、電荷ミラー４０５−ａは、メモリセルの全ての動作（例えば、センシング、ライトバック、及びプログラミング）中に低い電圧を見てもよい。ミラーの精度を更に向上するために、高い整合精度のトランジスタ、例えば、薄酸化物デバイスが使用されてもよい。

電荷ミラー４０５−ａは導電線５８５を通じてセンスコンポーネント１２５−ｃと通信し得る。増幅コンデンサ４１０−ａ及びプリチャージスイッチ５３５は導電線５８５と電子通信し得る。プリチャージスイッチ５３５は、電圧源と電子通信し得、センシング動作中に増幅コンデンサ４１０−ａを充電するように動作され得る。例えば、増幅コンデンサ４１０−ａは、メモリセル１０５−ｃが選択される前にプリチャージスイッチ５３５を閉鎖することによって初期電圧Ｖ_ｉｎｔに充電され得る。幾つかの場合、プリチャージスイッチ５３５は、トランジスタ、例えば、ｎ型トランジスタであり得る。

最初に、実例としてセンシング中に、プレート線２１０−ａを使用してセルプレートに電圧が印加され得る。ワード線１１０−ｂはオフであり得（すなわち、選択コンポーネント２２０−ａは不活性化され得、コンデンサ２０５−ａはデジット線１１５−ｂから絶縁され得）、デジット線１１５−ｂは、グランドよりも高いトランジスタ５０５の閾値電圧Ｖ_ｔｈにバイアスされる。プレート線２１０−ａの電圧は、図３を参照しながら論じたように、強誘電体コンデンサ２０５−ａから完全な電荷を抽出するために必要な電圧に対してブーストされ得る。例えば、プレート線２１０−ａの電圧は、
Ｖ_{ｐｌａｔｅ}＝Ｖ_ｃｅｌｌ＋Ｖ_ｔｈ
であるように、最大セルバイアス能力Ｖ_ｃｅｌｌよりもＶ _ｔｈ だけ高い電圧であり得る。

プレート電圧の印加後、コンデンサ２０５−ａをデジット線１１５−ｂに電気的に接続するための選択コンポーネント２２０−ａに電圧を印加するためにワード線１１０−ｂが活性化され得る。メモリセル１０５−ｃの電荷は、メモリセル１０５−ｃの抽出された電荷を増幅コンデンサ４１０−ａにミラーリングする電荷ミラー４０５−ａのトランジスタ５０５を通じて事実上のグランド４１５−ｂに流れる。例えば、増幅コンデンサ４１０−ａは、デジット線１１５−ｂの初期化中に、上述したように、正の電源電圧によって最初に充電され得、電荷ミラー４０５−ａは、増幅コンデンサ４１０−ａの蓄積電荷を抽出し得る。

抽出される電荷の量は、メモリセル１０５−ｃの初期の分極状態、すなわち、その論理状態に依存する。上述したように、メモリセル１０５−ｃの論理状態が読み出しバイアス条件と同じ電圧極性で初期化された場合（例えば、図３に関して、論理０及び正の電圧３３５）、増幅コンデンサから抽出される電荷Ｑ_１は、
Ｑ_１＝Ｒ＊Ｑ_{ｌｉｎｅａｒ}
であり、ここで、Ｒはミラー率５３０であり、Ｑ_{ｌｉｎｅａｒ}は、図３で記述したようなバイアス電圧を有するメモリセル１０５−ｃの線形の電荷の変化である。

メモリセル１０５−ｃが読み出しバイアス条件とは反対の電圧極性で初期化された場合（例えば、図３に関して、論理１及び正の電圧３３５）、増幅コンデンサから抽出される電荷は、
Ｑ_２＝Ｒ＊（Ｑ_２Ｐｒ＋Ｑ_{ｌｉｎｅａｒ）}
であり、ここで、Ｑ_２Ｐｒは２つのセル状態間の残留分極電荷の差（例えば、図３を参照しながら記述したように、量（電荷状態３０５ − 電荷状態３１０））である。

２つのセル状態に対して増幅コンデンサにより見られる電荷の差Ｑは、
Ｑ＝Ｑ_２−Ｑ_１＝Ｒ＊Ｑ_２Ｐｒ
である。したがって、センシングスキームは、２つの論理状態間の完全な（又はほぼ若しくは実質的に完全な）電荷の差を使用する。更に、該差は、ミラー率５３０により増幅され得、それは、センシング動作を更に向上し得る。

センシングスキームは、電荷を沈めるために事実上のグランド４１５−ｂ及び４１５−ｃを使用し得、したがって、幾つかの場合、負の電源が何ら使用されず、それは、その他のセンシングスキームとは対照的であり得る。増幅コンデンサ４１０−ａで発現した信号（例えば、電圧）は、メモリセル１０５−ｃの蓄積された論理状態を判定及び出力するために、センスコンポーネント１２５−ｃによりリファレンス（例えば、リファレンス２２５−ｂ電圧）と比較される。

幾つかの例では、ミラー率５３０は、最良の読み出しウィンドウを実現するために、増幅コンデンサの静電容量Ｃに基づいて選定され得る。そうした読み出しウィンドウに対するミラー率Ｒ_ＲＷは、
により与えられる。

リファレンス２２５−ｂ電圧は、リファレンススイッチ５４５を通じてセンスコンポーネント１２５−ｃに供給され得る。例えば、リファレンススイッチ５４５を閉鎖することによって、リファレンス２２５−ｂ電圧がセンスコンポーネント１２５−ｃに結合され得る。したがって、リファレンスコンポーネントはセンスコンポーネント１２５−ｃと電子通信し得、ここで、リファレンスコンポーネントは、リファレンス２２５−ｂ等の電圧源と電子通信するノードを含む。

センスコンポーネント１２５−ｃは、センスコンポーネントの供給電圧５６５及びセンスコンポーネントのグランド５７０で動作され得、それら各々はスイッチングコンポーネントを通じてセンスコンポーネント１２５−ｃに接続され得る。幾つかの例では、センスコンポーネント１２５−ｃは、電荷ミラー４０５、メモリセル１０５、又はそれら両方であり得る他のコンポーネント５８０と電子通信し得る。センスコンポーネント１２５−ｃが他のコンポーネント５８０中のメモリセル１０５のセンシング動作を実行している場合、リファレンススイッチ５４０は、リファレンス２２５−ｂ電圧をセンスコンポーネント１２５−ｃに供給し得る。

増幅コンデンサ４１０−ａの静電容量は、メモリアレイの設計の多数の側面に基づいて設計され得る。幾つかの場合、該静電容量は、フェムトファラッド（ｆＦ）のオーダであり得、例えば、１４．５ｆＦであり得る。幾つかの例では、静電容量の値は、初期化電荷、例えば、プリチャージ電圧に応じて増幅コンデンサ４１０−ａ上に蓄積された電荷が反対の極性のメモリセル１０５から抽出された電荷と同じであるように選定され得る。例えば、増幅コンデンサ４１０−ａの所定の初期化電圧Ｖ_ｉｎｔに対して、静電容量Ｃは、
であり得、ここで、Ｑ_２は上記のように定義される。これは、完全な電荷がセンシングできる最小の静電容量値であり得る（すなわち、２つのセル論理状態間の最大電圧差を生成する）。したがって、増幅コンデンサ４１０−ａの静電容量は、強誘電体メモリセル１０５−ｃから抽出された電荷、電荷ミラー４０５−ａのミラー率５３０、又は増幅コンデンサの初期化電圧（例えば、プリチャージスイッチ５３５に接続された電圧）、又はそれらの任意の組み合わせに基づき得る。

増幅コンデンサ４１０−ａは、専用の誘電体コンデンサにより、又は導電線５８５の寄生容量により実装され得る。寄生容量は、導電線５８５の寸法（例えば、長さ、断面）を含む物理的特徴に依存し得る。具体的な静電容量値を設計するために導電線５８５のルーティングが使用され得、例えば、それは無視できない静電容量をもたらす長さを有し得る。したがって、寄生容量は、電荷ミラー４０５−ａとセンスコンポーネント１２５−ｃとの間の導電線５８５の寄生容量を含み得る。

センシング動作はメモリセル１０５−ｃの破壊を伴い得るので、センシング後に初期の論理状態がライトバックされ得る。幾つかの場合、センスコンポーネント１２５−ｃをデジット線１１５ｂに接続するために別個の書き込み経路が使用され得る。図示されないが、センスコンポーネント１２５−ｃの１つの端子（例えば、ノード５６０）はデジット線１１５−ｂと電子通信し得る。書き込み絶縁デバイス５５５（例えば、スイッチ又はトランジスタ）は、センスコンポーネント１２５−ｃ及びデジット線１１５−ｂと電子通信し得、センスコンポーネント１２５−ｃとデジット線１１５−ｂとの間に配置され得る。したがって、導電経路は、センスコンポーネント１２５−ｃとデジット線１１５−ｂとの間に配置され得、メモリセル１０５−ｃと電子通信し、絶縁デバイスは、デジット線１１５−ｂとセンスコンポーネント１２５−ｃとの間の導電経路中に配置され得る。ライトバック動作中、書き込み絶縁デバイス５５５は、センスコンポーネント１２５−ｃの出力をデジット線１１５−ｂに接続するために活性化され得る。幾つかの例では、書き込み絶縁デバイス５５５は、トランジスタ、例えば、ｎ型トランジスタであり得る。

ライトバック動作中、プレート線２１０−ａに印加された電圧は、ブースト電圧から書き込み電圧（例えば、図３に関する電圧３１５）へ下げられ得る。読み出し絶縁デバイス５５０は、メモリセル１０５−ｃを電荷ミラー４０５−ａから絶縁するためにその後ターンオフされ得る。書き込み絶縁デバイス５５５は、センスコンポーネント１２５−ｃからメモリセル１０５−ｃまでの導電経路が可能であるように活性化され得る。幾つかの例では、論理０が最初に書き込まれ得る。或いは、論理１を書き込むためにプレート線２１０がグランドにバイアスされ得る。このことは、以下でより詳細に論じられる。

メモリセル１０５−ｃは、複数のメモリセル１０５の内の１つであり得る。複数の内の各メモリセル１０５は、電荷ミラー４０５−ａと電子通信し得る。列スイッチ５７５を通じて電荷ミラー４０５−ａに（及びそれ故センスコンポーネント１２５−ｃに）特定のメモリセル１０５が接続され得る。例えば、列スイッチ５７５は、メモリセル１０５−ｃと電荷ミラー４０５−ａとの間に配置され得る。列スイッチ５７５は、各メモリセル１０５と電荷ミラー４０５−ａとの間に配置され得、例えば、列スイッチ５７５−ｎは、ｎ番目のメモリセル１０５と関連付けられ得る。

図６は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームの例示的なタイミング図６００を説明する。タイミング図６００は、図５に関する回路５００の動作を表し得る。以下で論じられるように、タイミング図６００は、メモリセル１０５上でセンシング動作を実行するために、時間の関数として様々な電圧を説明する。プレート線電圧６４５及びワード線電圧６６０は、夫々、図１、図２、図４、又は図５に関するプレート線２１０及びワード線１１０に印加される電圧の例示であり得る。デジット線電圧６５０は、メモリセル１０５と電子通信するデジット線１１５の電圧を表し得る。増幅コンデンサ電圧６５５は、図４及び図５に関する増幅コンデンサ４１０の電圧であり得る。様々なスイッチの状態、開放又は閉鎖も図６に示される。

ステップ６０５において、強誘電体メモリセル１０５のセルプレートが充電され得る。読み出し絶縁スイッチ６３５は閉鎖され得、それは、電荷ミラー４０５をメモリセル１０５及びセンスコンポーネント１２５に電気的に接続し得る。読み出し絶縁スイッチ６３５を閉鎖することは、図５に関する読み出し絶縁デバイス５５０及びトランジスタ５１５に電圧を印加することを含み得、ここで、該電圧は、読み出し絶縁デバイス５５０及びトランジスタ５１５の閾値電圧以上である。

またステップ６０５において、プレート電圧６４５は非ゼロの値に増加させられ得る。幾つかの例では、最終的なプレート電圧６４５は、図３及び図５を参照しながら論じたように、セルバイアス電圧と、トランジスタに関連付けられた閾値電圧との和に等しくてもよい。したがって、強誘電体メモリセル１０５の強誘電体コンデンサ２０５に電圧が印加され得、ここで、強誘電体メモリセル１０５は、強誘電体コンデンサ２０５に電圧を印加した後に選択され得る（ステップ６１０）。幾つかの例では、デジット線１１５はメモリセル１０５のプレートに電気的に結合され得るので、デジット線電圧６５０はプレート電圧６４５に応じて増加し得る。

ステップ６０５は、増幅コンデンサ４１０をプリチャージすることをも含み得る。例えば、プリチャージスイッチ６２５が閉鎖され得、それは、図５に関するプリチャージスイッチ５３５を閉鎖することに対応し得る。これは、増幅コンデンサ４１０に電圧源を電気的に接続し得、増幅コンデンサ電圧６５５の増加をもたらす。言い換えれば、増幅コンデンサ４１０に電圧が印加され得、ここで、増幅コンデンサ４１０中に蓄積される電荷は、増幅コンデンサ４１０への印加電圧に基づく。幾つかの例では、ステップ６０５中、デジット線電圧６５０は、図５で論じたように、トランジスタの閾値電圧で安定し得る。

ステップ６１０において、メモリセル１０５の蓄積された論理状態に基づいて、増幅コンデンサ４１０中に信号が発現し得る。プリチャージスイッチ６２５は、増幅コンデンサ４１０をプリチャージ電圧から電気的に絶縁するために開放状態に置かれ得る。リファレンススイッチ６３０は、リファレンス信号をセンスコンポーネント１２５に提供するために閉鎖され得る。例えば、図５に関するリファレンススイッチ５４５が閉鎖され得る。

またステップ６１０において、ワード線電圧６６０の増加により示されるように、メモリセル１０５と電子通信するワード線１１０に電圧が印加され得る。ワード線電圧６６０は、メモリセル１０５と関連付けられた選択コンポーネント２２０を活性化し得、メモリセル１０５をデジット線１１５に電気的に接続し得る。これに応じて、電荷ミラー４０５を通じてメモリセル１０５のコンデンサ２０５から電荷が流れ得る。電荷ミラー４０５に起因して、増幅コンデンサ４１０から電荷が抽出される。したがって、強誘電体メモリセル１０５は、センシング動作中に選択され得、ここで、強誘電体メモリセル１０５は、電荷ミラー４０５を通じて増幅コンデンサ４１０と電子通信し、強誘電体メモリセル１０５中に蓄積された電荷の少なくとも一部は、強誘電体メモリセル１０５を選択することに基づいて電荷ミラー４０５を通じて抽出され得る。増幅コンデンサ４１０中に蓄積された電荷の少なくとも一部も、強誘電体メモリセル１０５中に蓄積された電荷の一部を抽出することに基づいて、電荷ミラー４０５を通じて抽出され得る。幾つかの例では、強誘電体メモリセル１０５は、増幅コンデンサ４０１を充電した後に選択され得る。

抽出された電荷の量、及びそれ故、増幅コンデンサ電圧６５５の減少は、メモリセル１０５の蓄積された論理状態に依存する。すなわち、増幅コンデンサ４１０から抽出される電荷の一部は、強誘電体メモリセル１０５の論理状態に基づく。図６に図示したように、増幅コンデンサ電圧６５５は、論理０が蓄積された場合は破線に従う。論理１が蓄積された場合、増幅コンデンサ電圧６５５は、関連する実線に従う。論理１の読み出し動作（すなわち、プレートの充電）は、論理０と比較してより多くの電荷の充電をもたらし、蓄積された論理１に対して増幅コンデンサ４１０から抽出される電荷はより多く、それ故、増幅コンデンサ電圧６５５は、論理０と比較してより低い電圧に減少する。幾つかの例では、増幅コンデンサ４１０から抽出される電荷の一部は、電荷ミラー４０５のミラー率５３０に基づく。

もたらされたデジット線電圧６５０も示される。実線は論理１へのその応答に対応し、破線は論理０へのその応答を示す。デジット線電圧６５０の増加は、電荷ミラー４０５を通じてメモリセル１０５から事実上のグランド４１５へ電荷が移動することからもたらされ得る。

ステップ６１５においてセンスコンポーネント１２５を活性化する前に、リファレンススイッチ６３０は、リファレンス電圧源をセンスコンポーネント１２５から絶縁するために開放され得る。ステップ６１５の間、センスコンポーネント１２５は、それを電圧源及び事実上のグランド、例えば、図５に関するセンスコンポーネントの供給電圧５６５及びセンスコンポーネントのグランド５７０に夫々電気的に接続することによって活性化され得る。メモリセル１０５の論理状態はステップ６１５において判定され得る。すなわち、増幅コンデンサ４１０の電圧はリファレンス２２５電圧と比較され得、ここで、増幅コンデンサ４１０の電圧は、増幅コンデンサ４１０から抽出された電荷の一部に基づく。幾つかの場合、増幅コンデンサ４１０の電圧をリファレンス２２５電圧と比較することはセンスアンプを活性化することを含む。

センスコンポーネント１２５が活性化された後、プレート線電圧６４５がセルバイアス電圧に減少させられ得る。幾つかの例では、それは、トランジスタ閾値電圧に等しい量だけ削減され得る。また、読み出し絶縁スイッチ６３５が開放され得る。これは、ライトバック動作に備えてメモリセル１０５を電荷ミラー４０５から電気的に絶縁し得る。言い換えれば、読み出し絶縁スイッチ６３５を開放することは、強誘電体メモリセル１０５を電荷ミラー４０５から電気的に絶縁し得る。

ステップ６２０において、検出された論理値はメモリセル１０５にライトバックされ得る。すなわち、ライトバック動作は、増幅コンデンサ４１０の電圧をリファレンス２２５電圧と比較することに基づいて強誘電体メモリセル１０５上で実行され得る。書き込み絶縁スイッチ６４０は、閉鎖され得、例えば、書き込み絶縁デバイス５５５は、センスコンポーネント１２５の出力とメモリセル１０５との間に導電経路が作り出されるように活性化され得る。これは、絶縁デバイス５５５がトランジスタである場合に、絶縁デバイス５５５にその閾値電圧以上である電圧を印加することを含み得る。幾つかの例では、書き込み絶縁スイッチ６４０を閉鎖することは、図５に関するノード５６０同士を電気的に接続し得る。

ライトバック動作の間、デジット線１１５は、センスコンポーネント１２５（例えば、図５に関するノード５６０）の出力電圧にバイアスされ得、すなわち、論理１が検出された場合には、デジット線電圧６５０は高くされ（実線）、論理０が検出された場合には、デジット線電圧６５０は低くされる（破線）。図３を参照しながら論じたように、論理１は、負の電圧をメモリセル１０５に印加することによって書き込まれ得る。ステップ６２０において論理１を検出した後、デジット線電圧６５０は、高くされ、プレート電圧６４５とほぼ等しく、メモリセル１０５に印加された正味電圧はゼロである。しかしながら、ステップ６２０の間、デジット線電圧６５０が一定に維持されながらプレート線電圧６４５はゼロに減少させられ、該時点において、負の電圧がメモリセル１０５に印加され、それ故、論理１がプログラミングされる。

論理０は、正の電圧をメモリセル１０５に印加することによってプログラミングされ得る。センシングされた論理０に対して、センスコンポーネント１２５の出力（例えば、図５に関するノード５６０）は低く、デジット線電圧６５０は低くされ、例えば、グランドにされる。プレート線電圧６４５が高く、デジット線電圧６５０が低いので、正味正の電圧がメモリセル１０５に印加され、それ故、論理０をライトバックする。

ライトバック動作の後、書き込み絶縁スイッチ６４０は再び開放され得る。例えば、書き込み絶縁デバイス５５５に印加された電圧は除去され得る。デジット線１１５及び増幅コンデンサ４１０は、ワード線電圧６６０と同様にゼロ電圧にされ得る。

図７は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ７００を説明する。メモリアレイ７００は、図１に関するメモリアレイ１００の一例であり得る。メモリアレイ７００はメモリタイル７０５を含み、メモリタイル７０５は、デジット線１１５−ｃ及びワード線１１０−ｃ、並びにそれらの関連するメモリセル１０５を含む。メモリアレイ７００は多数のメモリタイル７０５を含み得る。図１に関する行デコーダ１２０の一例であり得るワード線ドライバ７１０は、ワード線１１０−ｃと電子通信する。デジット線１１５−ｃはデジット線セレクタ７１５と電子通信する。デジット線セレクタ７１５は、図５に関する列スイッチ５７５〜５７５−ｎの一例であり得る。メモリアレイ７００は、図４及び図５に関する電荷ミラー４０５の一例であり得る電荷ミラー４０５−ｂをも含み得る。メモリアレイ７００は、図１、図２、図４、及び図５に関するセンスコンポーネント１２５の一例であり得るセンスコンポーネント１２５−ｄ更に含む。

デジット線セレクタ７１５は、何れのデジット線１１５−ｃが、及び何れのメモリセル１０５がセンスコンポーネント１２５−ｄに電気的に接続されるかを制御し得る。したがって、デジット線セレクタ７１５は、電荷ミラー４０５−ｂと電子通信するデジット線１１５−ｃを配置し得る。センスコンポーネント１２５−ｄは、電荷ミラー４０５−ｂと電子通信し得、電荷ミラー４０５−ｂに基づいて、メモリセル１０５の蓄積された論理状態を判定し得る。例えば、電荷ミラー４０５−ｂは、図４及び図５を参照しながら記述したように、トランジスタ及び増幅コンデンサ４１０を含み得、それらは、蓄積された論理状態を判定するためにセンスコンポーネント１２５−ｄにより読み出される信号を生み出し得る。幾つかの例では、静電容量のサイズを削減するために電荷ミラー４０５−ｂのより高いミラー率５３０が使用され得、それは、ノイズに起因する損失を削減し得ると共に、電力及び占有ダイ面積を削減し得る。

各メモリタイル７０５は単一のセンスコンポーネント１２５に接続され得るので、メモリアレイ７００は高性能のデバイスを表し得る。例えば、図示されるように、センスコンポーネント１２５−ｄはメモリタイル７０５と電子通信する。

したがって、メモリアレイ７００は多数のメモリタイル７０５を含み得、ここで、各メモリタイルは、強誘電体メモリセルの多数の行と、強誘電体メモリセルの多数の列とを含む。メモリアレイ７００は多数の電荷ミラー４０５をも含み得、ここで、各メモリタイル７０５は少なくとも１つの電荷ミラー４０５と電子通信する。幾つかの例では、メモリタイル７０５の各々の各列は、少なくとも１つの電荷ミラー４０５−ｂと電子通信する共通のデジット線１１５を含む。更なる例では、センスコンポーネント１２５−ｄは、電荷ミラー４０５−ｂ及び複数のカスコードデバイスと電子通信し得、ここで、複数の内の各カスコードデバイスは、センスコンポーネント１２５−ｄと複数の電荷ミラーの内の少なくとも１つの電荷ミラーとの間のスイッチの役割を果たし得る。

図８は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ８００を説明する。メモリアレイ８００は、図１及び図７に関するメモリアレイ１００又は７００の一例であり得る。メモリアレイ８００は、図７に関するメモリタイル７０５の一例であり得るメモリタイル７０５−ａ及び７０５−ｂを含む。メモリタイル７０５−ａ及び７０５−ｂは、図１、図２、図４、図５、及び図７に関するセンスコンポーネント１２５の一例であり得るセンスコンポーネント１２５−ｅ等の単一のセンスコンポーネントと電子通信し得る。メモリアレイ８００は、図２、図４、図５、及び図７に関する電荷ミラー４０５の例示であり得る電荷ミラー４０５−ｃ及び４０５−ｄをも含む。メモリアレイ８００は、図７に関するワード線ドライバ７１０及びデジット線セレクタ７１５の夫々例示であり得るワード線ドライバ７１０−ａ及び７１０−ｂとデジット線セレクタ７１５−ａ及び７１５−ｂとを含む。メモリアレイは、メモリタイル７０５−ｂの電荷ミラー４０５−ｄをセンスコンポーネント１２５−ｅに電気的に接続し得る導電線８０５をも含む。

メモリタイル７０５−ａは、デジット線１１５−ｄ及びワード線１１０−ｄ、並びにそれらの関連するメモリセル１０５を含む。ワード線ドライバ７１０−ａはワード線１１０−ｄと電子通信し、デジット線セレクタ７１５−ａはデジット線１１５−ｄと電子通信する。メモリタイル７０５−ｂは、デジット線１１５−ｅ及びワード線１１０−ｅ並びにそれらの関連するメモリセル１０５を含む。ワード線ドライバ７１０−ｂはワード線１１０−ｅと電子通信し、デジット線セレクタ７１５−ｂはデジット線１１５−ｅと電子通信する。

各メモリタイル７０５は電荷ミラー４０５を有する。例えば、電荷ミラー４０５−ｃはデジット線セレクタ７１５−ａを通じてタイル７０５−ａと電子通信し、電荷ミラー４０５−ｄはデジット線セレクタ７１５−ｂを通じて７０５−ｂと電子通信する。電荷ミラー４０５−ｃ及び４０５−ｄの両者は、図５を参照しながら記述したようにカスコードデバイス５１５を含み得る。カスコードデバイス５１５はタイルスイッチの役割を果たし、それは、メモリタイル７０５−ａ又は７０５−ｂをセンスコンポーネント１２５−ｅに電気的に接続し得る。

メモリタイル７０５−ｂの電荷ミラー４０５−ｄは、導電線８０５を通じてセンスコンポーネント１２５−ｅと電子通信し得る。幾つかの例では、導電線８０５は、電荷ミラー４０５の増幅コンデンサ４１０を交換し得る。例えば、導電線８０５は、図５を参照しながら記述したように、それらの長さを含むそれらの寸法に依存する寄生容量を有し得る。

メモリアレイ８００はコスト重視のデバイスの一例であり得る。例えば、複数のメモリタイル７０５を単一のセンスコンポーネント１２５と関連付けることによって、より少ないセンスコンポーネント１２５がメモリアレイ８００に必要である。センスコンポーネント１２５−ｅに接続される２つのメモリタイル７０５が図示されるが、３つ以上が可能であり得る。

したがって、メモリアレイ８００は複数のメモリタイル７０５を含み得、（複数の）メモリタイルは、強誘電体メモリセルの複数の行と、強誘電体メモリセルの複数の列とを各々含む。メモリアレイ８００は複数の電荷ミラー４０５をも含み得、ここで、複数の内の各メモリタイル７０５は複数の内の少なくとも１つの電荷ミラー４０５と電子通信する。幾つかの例では、メモリタイル７０５の各々の複数の列の内の各列は、少なくとも１つの電荷ミラー４０５と電子通信する共通のデジット線１１５である。更なる例では、メモリアレイ８００は複数のセンスコンポーネント１２５を含み得、ここで、複数の内の各センスコンポーネント１２５は、複数の内の少なくとも１つの電荷ミラー４０５と電子通信する。メモリアレイ８００は複数のカスコードデバイス５１５をも含み得、ここで、複数の内の各カスコードデバイス５１５は、複数の内の各センスコンポーネント１２５と少なくとも１つの電荷ミラー４０５との間のスイッチを含む。

図９は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリアレイ１００−ａのブロック図９００を示す。メモリアレイ１００−ａは、電子メモリ装置と称され得、図１、図２、図４、及び図５を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０−ａ及びメモリセル１０５−ｄを含む。メモリアレイ１００−ａは、図１、図５、図７、及び図８に関するメモリアレイ１００、５００、７００、又は８００の一例であり得る。

メモリコントローラ１４０−ａは、バイアスコンポーネント９１０及びタイミングコンポーネント９１５を含み得、図１〜図４及び図６〜図８に記述したようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、図１、図２、図４、図５、図７、又は図８を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１１０−ｆ、デジット線１１５−ｆ、センスコンポーネント１２５−ｆ、及びプレート線２１０−ｂと電子通信し得る。メモリコントローラ１４０−ａは、図４、図５、図７、及び図８に関する電荷ミラー４０５の一例であり得る電荷ミラー４０５−ｄと電子通信し得る。メモリアレイ１００−ａはリファレンスコンポーネント９２０及びラッチ９２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図８を参照しながら記述した機能を実行し得る。幾つかの場合、リファレンスコンポーネント９２０、センスコンポーネント１２５−ｆ、及びラッチ９２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

メモリコントローラ１４０−ａは、ワード線１１０−ｆ、プレート２１０−ｂ、又はデジット線１１５ｆをそれらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント９１０は、上述したようにメモリセル１０５−ｄを読み出す又は書き込むために、メモリセル１０５−ｄを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセス可能にし得る。バイアスコンポーネント９１０はまた、センスコンポーネント１２５−ｆに対するリファレンス信号を生成するために電圧をリファレンスコンポーネント９２０に提供し得る。また、バイアスコンポーネント９１０は、センスコンポーネント１２５−ｆの動作のための電位を提供し得る。バイアスコンポーネント９１０は、例えば、メモリセル１０５−ｄを電荷ミラー４０５−ｄに電気的に接続するためのスイッチを活性化することによって、電荷ミラー４０５−ｄの動作のための電圧をも提供し得る。

幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント９１５を使用して実行し得る。例えば、タイミングコンポーネント９１５は、読み出し及び書き込み等の本明細書で論じたメモリの機能を実行するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。例えば、タイミングコンポーネント９１５は、図６に記述した電圧を印加し得、スイッチを制御し得る。幾つかの場合、タイミングコンポーネント９１５はバイアスコンポーネント９１０の動作を制御し得る。

リファレンスコンポーネント９２０は、センスコンポーネント１２５−ｆ対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント９２０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント９２０は他の強誘電体メモリセル１０５であり得る。幾つかの場合、それは電圧源であり得る。幾つかの例では、リファレンスコンポーネント９２０は、図３を参照しながら記述したように、２つのセンス電圧の間の値を有する電圧を出力するように構成され得る。例えば、リファレンスコンポーネント９２０は、増幅コンデンサ４１０の２つの結果電圧の間の電圧を生成し得る。

センスコンポーネント１２５−ｆ、（デジット線１１５−ｆを通じた）メモリセル１０５−ｄからの信号をリファレンスコンポーネント９２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ９２５中にその後蓄積し得、ここで、該出力は、メモリアレイ１００−ａが一部である電子デバイスの動作に従って使用され得る。メモリコントローラ１４０−ａはまた、判定された論理状態に基づいてメモリセル１０５−ｄへのライトバック動作を実行し得る。

したがって、メモリアレイ１００−ａは電荷ミラー４０５−ｄを含み、それは、電荷ミラー４０５−ｄを通じて強誘電体メモリセル１０５−ｄと電子通信する増幅コンデンサ４１０、増幅コンデンサと電子通信するセンスコンポーネント１２５−ｆ、及びメモリコントローラ１４０−ａ含み得る。メモリコントローラ１４０−ａは、増幅コンデンサを電荷ミラー４０５−ｄに電気的に接続し、強誘電体メモリセル１０５−ｄに電圧を印加し、強誘電体メモリセル１０５−ｄを電荷ミラー４０５−ｄに電気的に接続し、センスコンポーネント１２５−ｆを活性化するように動作可能であり得る。幾つかの例では、メモリコントローラ１４０−ａは増幅コンデンサに電圧を印加し得る。幾つかの例では、増幅コンデンサを電荷ミラー４０５−ｄに電気的に接続することは、増幅コンデンサに電圧を印加することに基づく。

幾つかの例では、メモリアレイ１００−ａは、増幅コンデンサを電荷ミラー４０５−ｄに電気的に接続するための手段を含み得る。メモリアレイ１００−ａは、強誘電体メモリセル１０５−ｄに電圧を印加するための手段を含み得る。幾つかの例では、メモリアレイ１００−ａは、強誘電体メモリセル１０５−ｄを電荷ミラー４０５−ｄに電気的に接続するための手段を含み得る。メモリアレイ１００−ａは、センスコンポーネント１２５−ｆを活性化するための手段を含み得る。幾つかの例では、メモリアレイ１００−ａは、増幅コンデンサに電圧を印加するための手段を含み得る。幾つかの場合、増幅コンデンサを電荷ミラー４０５−ｄに電気的に接続することは、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得る。増幅コンデンサを電荷ミラー４０５−ｄに電気的に接続すること、強誘電体メモリセル１０５−ｄに電圧を印加すること、強誘電体メモリセル１０５−ｄを電荷ミラー４０５−ｄに電気的に接続すること、及びセンスコンポーネント１２５−ｆを活性化することのための手段、又はそれらの組み合わせは、幾つかの例では、メモリコントローラ１４０−ｄであり得、又はメモリコントローラ１４０−ｄを含み得る。幾つかの例では、増幅コンデンサに電圧を印加するための手段は、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得、メモリコントローラ１４０−ａであり得、又はメモリコントローラ１４０−ａを含み得る。

図１０は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するシステム１０００を説明する。システム１０００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス１００５を含む。デバイス１００５は、図１、図５、及び図７〜図９を参照しながら記述したようなメモリアレイ１００、１００−ａ、５００、７００、又は８００の一例であり得るメモリアレイ１００−ｂを含む。メモリアレイ１００−ｂは、図１及び図９を参照しながら記述したメモリコントローラ１４０と図１、図２、図４、図５、及び図９を参照しながら記述したメモリセル１０５の例示であり得るメモリコントローラ１４０−ｂとメモリセル１０５−ｅとを含み得る。デバイス１００５は、プロセッサ１０１０、ＢＩＯＳコンポーネント１０１５、周辺コンポーネント１０２０、及び入出力制御コンポーネント１０２５をも含み得る。デバイス１００５のコンポーネントはバス１０３０を通じて相互に電子通信し得る。

プロセッサ１０１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る、幾つかの場合、プロセッサ１０１０は、図１〜図４及び図６〜図９を参照しながら記述したメモリコントローラ１４０の機能を実行し得る。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ１０１０中に集積され得る。プロセッサ１０１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ１０１０は、強誘電体メモリのための電荷ミラーベースのセンシングスキームを含む本明細書に記述される様々な機能を実行し得る。プロセッサ１０１０は、例えば、デバイス１００５に様々な機能又はタスクを実行させるために、メモリアレイ１００−ｂ中に蓄積されたコンピュータ可読の命令を実行するように構成され得る。

ＢＩＯＳコンポーネント１０１５は、システム１０００の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント１０１５は、プロセッサ１０１０と様々なコンポーネント、例えば、周辺コンポーネント１０２０、入出力制御コンポーネント１０２５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１０１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。

周辺コンポーネント１０２０は、デバイス１００５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント１０２５は、プロセッサ１０１０と周辺コンポーネント１０２０、入力１０３５デバイス、又は出力１０４０デバイスとの間のデータ通信を管理し得る。入出力制御コンポーネント１０２５は、デバイス１００５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント１０２５は、外部周辺装置への物理的接続又はポートを表し得る。

入力１０３５は、デバイス１００５又はそのコンポーネントへの入力を提供する、デバイス１００５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１０３５は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。

出力１０４０は、デバイス１００５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス１００５の外にあるデバイス又は信号を表し得る。出力１０４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１０４０は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。

メモリコントローラ１４０−ｂ、デバイス１００５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で作られてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図１１は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１、図５、図７〜図１０を参照しながら記述したようにメモリアレイ１００によって実装され得る。例えば、方法１１００の動作は、図１、図８、及び図９を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、後述する機能の機構を専用のハードウェアを使用して実行してもよい。

ブロック１１０５において、方法は、図１、図２、及び図４〜図９を参照しながら記述したように、センシング動作のために強誘電体メモリセルを選択することを含み得、ここで、該強誘電体メモリセルは、電荷ミラーを通じて増幅コンデンサと電子通信する。幾つかの例では、ブロック１１０５の動作は、図１、図８、及び図９を参照しながら記述したように、メモリコントローラ１４０によって実行されてもよく、又は容易にされてもよい。

ブロック１１１０において、方法は、図１〜図６を参照しながら記述したように、強誘電体メモリセルを選択することに基づいて、強誘電体メモリセル中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、ブロック１１１０の動作は、図４、図５、及び図６を参照しながら記述したように電荷ミラー４０５と共に、図１、図８、及び図９を参照しながら記述したようにメモリコントローラ１４０によって実行されてもよく、又は容易にされてもよい。

ブロック１１１５において、方法は、図１〜図６を参照しながら記述したように、強誘電体メモリセル中に蓄積された電荷の一部の抽出に基づいて、増幅コンデンサ中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、増幅コンデンサから抽出された電荷の一部は、強誘電体メモリセルの論理状態に基づく。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、電荷ミラーのミラー率に基づく。幾つかの例では、ブロック１１１５の動作は、図４、図５、及び図６を参照しながら記述したように電荷ミラー４０５及び増幅コンデンサ４１０と共に、図１、図８、及び図９を参照しながら記述したようにメモリコントローラ１４０によって実行されてもよく、又は容易にされてもよい。

ブロック１１２０において、方法は、図１〜図６を参照しながら記述したように、増幅コンデンサの電圧をリファレンス電圧と比較することを含み得、ここで、増幅コンデンサの電圧は、増幅コンデンサから抽出された電荷の一部に基づく。幾つかの例では、ブロック１１２０の動作は、図１、図２、及び図４〜図９を参照しながら記述したようにセンスコンポーネント１２５と共に、図１、図８、及び図９を参照しながら記述したようにメモリコントローラ１４０によって実行されてもよく、又は容易にされてもよい。

幾つかの例では、方法は、増幅コンデンサに電圧を印加することであって、ここで、増幅コンデンサ中に蓄積された電荷は、増幅コンデンサへの印加電圧に基づくことと、増幅コンデンサを充電した後に強誘電体メモリセルを選択することとを含み得る。方法は、強誘電体メモリセルの強誘電体コンデンサに電圧を印加することをも含み得る。幾つかの場合、強誘電体メモリセルは、強誘電体コンデンサに電圧を印加した後に選択される。

方法は、強誘電体メモリセルを電荷ミラーから電気的に絶縁することと、増幅コンデンサの電圧をリファレンス電圧と比較することに基づいて、強誘電体メモリセルへのライトバック動作を実行することとをも含み得る。幾つかの例では、増幅コンデンサの電圧をリファレンス電圧と比較することはセンスアンプを活性化することを含む。

したがって、方法１１００は、強誘電体メモリのための電荷ミラーベースのセンシングスキームのために提供し得、強誘電体メモリセルを動作する方法であり得る。方法１１００は可能的実装を記述し、動作及びステップは、その他の実装が可能であるように組み替えられ、さもなければ修正され得ることに留意すべきである。

幾つかの場合、装置が記述される。該装置は、方法１１００等の方法を実行するためのものであり得る。装置は、センシング動作のために強誘電体メモリセルを選択するための手段であって、ここで、前記強誘電体メモリセルは電荷ミラーを通じて増幅コンデンサと電子通信する、手段と、強誘電体メモリセルを選択することに少なくとも部分的に基づいて、強誘電体メモリセル中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出するための手段と、強誘電体メモリセル中に蓄積された電荷の一部の抽出に少なくとも部分的に基づいて、増幅コンデンサ中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出するための手段と、増幅コンデンサの電圧をリファレンス電圧と比較するための手段であって、ここで、増幅コンデンサの電圧は増幅コンデンサから抽出された電荷の一部に少なくとも部分的に基づく、手段とを含み得る。

幾つかの場合、装置は、増幅コンデンサに電圧を印加するための手段であって、ここで、増幅コンデンサ中に蓄積された電荷は増幅コンデンサへの印加された電圧に少なくとも部分的に基づく、手段と、増幅コンデンサの充電後に強誘電体メモリセルを選択するための手段とを更に含み得る。幾つかの場合、装置は、強誘電体メモリセルの強誘電体コンデンサに電圧を印加するための手段であって、ここで、強誘電体メモリセルは強誘電体コンデンサに電圧を印加した後に選択される、手段を更に含み得る。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、強誘電体メモリセルの論理状態に少なくとも部分的に基づく。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、電荷ミラーのミラー率に少なくとも部分的に基づく。幾つかの場合、装置は、強誘電体メモリセルを電荷ミラーから電気的に絶縁することと、増幅コンデンサの電圧をリファレンス電圧と比較することに少なくとも部分的に基づいて強誘電体メモリセルへのライトバック動作を実行することとのための手段を更に含み得る。幾つかの場合、増幅コンデンサの電圧をリファレンス電圧と比較するための手段は、センスアンプを活性化するための手段を更に含み得る。

幾つかの場合、装置が記述される。該装置は、方法１１００等の方法を実行するためのものであり得る。幾つかの場合、装置は、増幅コンデンサを電荷ミラーに電気的に接続するための手段と、強誘電体メモリセルに電圧を印加するための手段と、強誘電体メモリセルを電荷ミラーに電気的に接続するための手段と、センスコンポーネントを活性化するための手段とを更に含み得る。幾つかの場合、装置は、増幅コンデンサに電圧を印加するための手段であって、ここで、増幅コンデンサを電荷ミラーに電気的に接続することは、増幅コンデンサに電圧を印加することに少なくとも部分的に基づく、手段を更に含み得る。

本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において結合され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

本明細書で用いられるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、動作可能なアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”は、コンポーネント間の電子の流れを支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され且つ動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互に絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気蓄積デバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (23)

1. 強誘電体メモリセルを動作する方法であって、
   センシング動作のために前記強誘電体メモリセルを選択することであって、前記強誘電体メモリセルは電荷ミラーを通じて増幅コンデンサと電子通信する、ことと、
   前記強誘電体メモリセルを選択することに少なくとも部分的に基づいて、前記強誘電体メモリセル中に蓄積された電荷の少なくとも一部を前記電荷ミラーを通じて抽出することと、
   前記強誘電体メモリセル中に蓄積された前記電荷の前記一部の前記抽出に少なくとも部分的に基づいて、前記増幅コンデンサ中に蓄積された電荷の少なくとも一部を前記電荷ミラーを通じて抽出することと、
   前記増幅コンデンサの電圧をリファレンス電圧と比較することであって、前記増幅コンデンサの前記電圧は前記増幅コンデンサから抽出された前記電荷の前記一部に少なくとも部分的に基づく、ことと、
   を含む方法。
2. 前記増幅コンデンサに電圧を印加することであって、前記増幅コンデンサ中に蓄積された前記電荷は前記増幅コンデンサへの印加された前記電圧に少なくとも部分的に基づく、ことと、
   前記増幅コンデンサの充電後に前記強誘電体メモリセルを選択することと、
   を更に含む、請求項１に記載の方法。
3. 前記強誘電体メモリセルの強誘電体コンデンサに電圧を印加することを更に含み、前記強誘電体メモリセルは、前記強誘電体コンデンサに前記電圧を印加した後に選択される、請求項１に記載の方法。
4. 前記増幅コンデンサから抽出された前記電荷の前記一部は前記強誘電体メモリセルの論理状態に少なくとも部分的に基づく、請求項１に記載の方法。
5. 前記増幅コンデンサから抽出された前記電荷の前記一部は前記電荷ミラーのミラー率に少なくとも部分的に基づく、請求項１に記載の方法。
6. 前記強誘電体メモリセルを前記電荷ミラーから電気的に絶縁することと、
   前記増幅コンデンサの前記電圧を前記リファレンス電圧と比較することに少なくとも部分的に基づいて前記強誘電体メモリセルへのライトバック動作を実行することと、
   を更に含む、請求項１に記載の方法。
7. 前記増幅コンデンサの前記電圧を前記リファレンス電圧と比較することは、センスアンプを活性化することを含む、請求項１に記載の方法。
8. 強誘電体メモリセルと、
   前記強誘電体メモリセルと電子通信する電荷ミラーと、
   前記電荷ミラーと電子通信する増幅コンデンサと、
   を含み、
   前記増幅コンデンサ中に蓄積された電荷の少なくとも一部が、前記強誘電体メモリセル中に蓄積された電荷の一部の抽出に少なくとも部分的に基づき、前記電荷ミラーを通じて抽出される、電子メモリ装置。
9. 前記電荷ミラーは、第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートは共通して接続される、請求項８に記載の電子メモリ装置。
10. 前記電荷ミラーのミラー率は、前記第１のトランジスタ及び前記第２のトランジスタのチャネル幅の比率に少なくとも部分的に基づく、請求項９に記載の電子メモリ装置。
11. 前記第１のトランジスタの第１の端子は前記強誘電体メモリセルと電子通信し、
    前記第１のトランジスタの前記第１の端子は前記第１のトランジスタの前記ゲートと電子通信し、
    前記第１のトランジスタの第２の端子は事実上のグランドと電子通信する、
    請求項９に記載の電子メモリ装置。
12. 前記第２のトランジスタの第１の端子は前記増幅コンデンサと電子通信し、
    前記第２のトランジスタの第２の端子は事実上のグランドと電子通信する、
    請求項９に記載の電子メモリ装置。
13. 前記増幅コンデンサは誘電体コンデンサ又は寄生コンデンサの内の１つを含む、請求項８に記載の電子メモリ装置。
14. 前記寄生コンデンサは、前記電荷ミラーとセンスコンポーネントとの間の導電線の寄生容量を含む、請求項１３に記載の電子メモリ装置。
15. 前記増幅コンデンサの静電容量は、前記強誘電体メモリセルから抽出された電荷、前記電荷ミラーのミラー率、前記増幅コンデンサの初期化電圧、又はそれらの任意の組み合わせに少なくとも部分的に基づく、請求項８に記載の電子メモリ装置。
16. 前記強誘電体メモリセルと前記電荷ミラーとの間に配置され、前記強誘電体メモリセル及び前記電荷ミラーと電子通信する第１の絶縁デバイスと、
    センスコンポーネントと前記電荷ミラーとの間に配置され、前記センスコンポーネント及び前記電荷ミラーと電子通信する第２の絶縁デバイスと、
    を更に含む、請求項８に記載の電子メモリ装置。
17. カスコードデバイスを更に含み、前記カスコードデバイスは、前記第２の絶縁デバイスと前記電荷ミラーのトランジスタとを含む、請求項１６に記載の電子メモリ装置。
18. センスコンポーネントと前記強誘電体メモリセルと電子通信するデジット線との間の導電経路と、
    前記デジット線と前記センスコンポーネントとの間の前記導電経路中に配置された絶縁デバイスと、
    を更に含む、請求項８に記載の電子メモリ装置。
19. センスコンポーネントと電子通信するリファレンスコンポーネントを更に含み、前記リファレンスコンポーネントは電圧源と電子通信するノードを含む、請求項８に記載の電子メモリ装置。
20. 電荷ミラーと、
    前記電荷ミラーを通じて強誘電体メモリセルと電子通信する増幅コンデンサと、
    前記増幅コンデンサと電子通信するセンスコンポーネントと、
    コントローラと、
    を含む電子メモリ装置であって、
    前記コントローラは、
    前記増幅コンデンサを前記電荷ミラーに電気的に接続することと、
    前記強誘電体メモリセルに電圧を印加することと、
    前記強誘電体メモリセルを前記電荷ミラーに電気的に接続することと、
    前記センスコンポーネントを活性化することと、
    前記強誘電体メモリセル中に蓄積された電荷の一部の抽出に少なくとも部分的に基づき、前記増幅コンデンサ中に蓄積された電荷の少なくとも一部を前記電荷ミラーを通じて抽出することと、
    を行うように動作可能である、電子メモリ装置。
21. 前記コントローラは、前記増幅コンデンサに電圧を印加するように動作可能であり、前記増幅コンデンサを前記電荷ミラーに電気的に接続することは、前記増幅コンデンサに前記電圧を印加することに少なくとも部分的に基づく、請求項２０に記載の電子メモリ装置。
22. 増幅コンデンサを電荷ミラーに電気的に接続するための手段と、
    強誘電体メモリセルに電圧を印加するための手段と、
    前記強誘電体メモリセルを前記電荷ミラーに電気的に接続するための手段と、
    センスコンポーネントを活性化するための手段と、
    前記強誘電体メモリセル中に蓄積された電荷の一部の抽出に少なくとも部分的に基づき、前記増幅コンデンサ中に蓄積された電荷の少なくとも一部を前記電荷ミラーを通じて抽出するための手段と、
    を含む、電子メモリ装置。
23. 前記増幅コンデンサに電圧を印加するための手段を更に含み、前記増幅コンデンサを前記電荷ミラーに電気的に接続することは、前記増幅コンデンサに前記電圧を印加することに少なくとも部分的に基づく、請求項２２に記載の電子メモリ装置。