JP4064951B2 - 強誘電体半導体記憶装置 - Google Patents

Description

本発明は、強誘電体半導体記憶装置（以下、強誘電体メモリと記す）に係り、特にデータ読み出し回路に関する。

強誘電体メモリの一例として、１個の電荷転送ゲート用ＭＯＳトランジスタと１個の強誘電体キャパシタとを直列接続してなる１トランジスタ・１キャパシタ構成の強誘電体セルのアレイを有するものがある。また、強誘電体メモリにおいて、メモリセルからデータを読み出すためのデータ読み出し回路には、種々の方式がある。また、周知のように、強誘電体キャパシタは、電圧・電荷保持の関係が履歴特性を有している。履歴特性にインプリント（焼きつき）現象が発生する場合があり、その場合には強誘電体メモリセルからビット線に読み出されたデータ“１”／“０”の信号量が変化する（非特許文献１参照）。

一方、従来の強誘電体メモリにおけるデータ読み出し回路として、強誘電体メモリセルからビット線に読み出した電荷を転送用のＰＭＯＳトランジスタおよび結合キャパシタを通してセンスアンプに転送する電荷転送方式が知られている。

この電荷転送方式のデータ読み出し回路は、強誘電体キャパシタのインプリント現象による信号量変化は少ない。特に、理想的な平行四辺形の履歴特性を有する強誘電体キャパシタの場合にはインプリント現象による信号量変化は殆んど発生しない。

しかし、この電荷転送方式のデータ読み出し回路は、電荷転送用のＰＭＯＳトランジスタのゲート電位として負の電圧を生成する必要があり、また、プロセス的にも負の電圧に対応した構造をとらなければならないので、回路構成やプロセスが煩雑になる。

しかも、メモリセルからビット線に読み出されたデータに対して、該ビット線に接続されているセンスアンプの出力データが反転しているので、該センスアンプの出力データを前記メモリセルへ書き戻して再書き込みを行うための回路接続および制御が複雑になる。

他方、従来の強誘電体メモリとして、複数の強誘電体メモリセルが接続されたサブビット線がカレントミラー回路を介してビット線に接続される二重ビット線方式（特許文献１参照）が知られている。このような強誘電体メモリにおけるデータ読み出し回路として、第１のサブビット線と第１のビット線に対応して第１のカレントミラー回路の一対の電流入力ノードが接続され、第２のサブビット線と第２のビット線に対応して第２のカレントミラー回路の一対の電流入力ノードが接続され、第１のビット線の電位と第２のビット線の電位がセンスアンプの一対の入力ノードに供給される方式が知られている。

しかし、上記二重ビット線方式のデータ読み出し回路は、やはり、メモリセルからビット線に読み出されたデータに対して、該ビット線に接続されているセンスアンプの出力データが反転しているので、該センスアンプの出力データを前記メモリセルに対して再書き込みを行うための回路接続および制御が複雑になる。
特開２００２−３２９８４号公報 S.Kawashima, T.Endo, A.Yamamoto, K.Nakabayashi, M.Nakazawa, K.Morita, and M.Aoki,"Bitline GND sensing technique for low-voltage operation FeRAM", IEEE Journal of Solid-State Circuits, Volume: 37 Issue: 5, May 2002, pp. 592 -598.

本発明は、強誘電体メモリセルのインプリント現象に対して安定なデータ読み出しを行うことができ、強誘電体メモリセルへのデータの書き戻しを単純な回路で実現し得る強誘電体半導体記憶装置を提供する。

本発明の強誘電体半導体記憶装置は、強誘電体メモリセルのアレイと、前記アレイにおける同一列の複数の強誘電体メモリセルの各一端に共通に接続された第１のビット線と、前記アレイにおける同一行の複数の強誘電体メモリセルのトランジスタのゲートに共通に接続されたワード線と、前記アレイにおける同一列の複数の強誘電体メモリセルの各他端に共通に接続されたセルプレート線と、前記第１のビット線と対をなす第２のビット線と、前記第２のビット線に所定のタイミングで参照用電位を供給する参照用電位供給源と、前記一対をなす第１のビット線および第２のビット線に接続されたデータ読み出し回路とを具備し、前記データ読み出し回路は、前記一対のビット線に一対のセンスノードが接続され、一対のビット線の電位を比較・増幅する１個のセンスアンプと、前記一対のビット線に一対の電流入力ノードまたは一対の電流出力ノードが接続され、一方のビット線側に流れる電流を他方のビット線側にミラーリングさせる機能を有するカレントミラー回路とを有することを特徴とする。

本発明の強誘電体半導体記憶装置によれば、強誘電体メモリセルのインプリント現象に対して安定なデータ読み出しを行うことができ、強誘電体メモリセルへのデータの書き戻しを単純な回路で実現することができる。

以下、図面を参照して本発明の実施形態を説明する。

＜第１の実施形態＞
図１は、第１の実施形態に係る強誘電体メモリにおけるビット線対とデータ読み出し回路との接続関係の一例の原理的な回路図を示す。図１は、強誘電体メモリにおける１個の電荷転送ゲート用ＭＯＳトランジスタTRと１個の強誘電体キャパシタCFとを直列接続してなる１トランジスタ・１キャパシタ構成の強誘電体メモリセル（強誘電体セル）のアレイにおける一対のビット線BL、/BLを取り出して示している。一方のビット線BLには、複数の強誘電体セル（１個のみ図示）の各一端、つまりセルトランジスタの各ドレインが接続されており、接地電位(GND)ノードとの間にビット線容量CBLが存在する。メモリにセルアレイにおける同一列の複数の強誘電体セルの各他端、つまり強誘電体キャパシタCFの一端は１本のセルプレート線PLに共通に接続されており、同一行の複数のセルトランジスタのゲートは１本のワード線WLに共通に接続されている。

他方のビット線/BLには、GNDノードとの間にビット線容量CBLが存在し、所定のタイミングで参照用電位を供給する参照用電位供給源ＲＥＦが接続されている。この参照用電位供給源ＲＥＦは、参照用メモリセルとして例えば１個のダミー用のセルの一端、つまりダミーセルトランジスタDTRのドレインが接続され、ダミー用の強誘電体セルの他端、つまりダミーキャパシタCDの一端はダミーセルプレート線DPLに接続されている。そして、ダミーセルトランジスタDTRのゲートにはダミーワード線DWLが接続されている。

ビット線対BL、/BLには、データ読み出し回路１０が接続されている。データ読み出し回路１０は、ビット線対BL、/BLに一対のセンスノードが接続され、一対のビット線の電位を比較・増幅する１個のセンスアンプ(SA)１１と、ビット線対BL、/BLに一対の電流入力ノードまたは一対の電流出力ノードが接続され、一方のビット線側に流れる電流を他方のビット線側にミラーリングさせる機能を有するカレントミラー回路１２とを有する。

カレントミラー回路１２は、例えば図１中に示すように、一方のビット線BLにドレイン・ゲートが接続され、ソースがGNDノードに接続された第１のＮＭＯＳトランジスタTN1と、他方のビット線/BLにドレインが接続され、ゲートが前記第１のＮＭＯＳトランジスタTN1のゲート、つまり一方のビット線BLに接続され、ソースがGNDノードに接続された第２のＮＭＯＳトランジスタTN2とを有する。

データ読み出し回路１０は、一方のビット線対BLに接続されているメモリセルから読み出した信号に依存するビット線電位と、他方のビット線/BLに接続されているダミーメモリセルから読み出した信号に依存するビット線電位とを、センスアンプ１１で比較し、増幅する。カレントミラー回路１２の基本的な動作は、ビット線BLから流出した電荷と同量の電荷を参照ビット線側/BLからも流出させる、つまり、ビット線BL側から流出する電流を参照ビット線/BL側にミラーリングさせることである。なお、センスアンプ１１の作動時および待機時には、カレントミラー回路１２の動作をオフ状態に制御することが望ましい。

次に、上記構成のデータ読み出し回路の動作を詳細に説明する。図２は、図１のデータ読み出し回路の動作例における主な信号のタイミング波形図を示す。

ここでは、BLをデータ読み出し用の読み出しビット線、/BLを参照用の参照ビット線として使用する場合を想定して動作例を説明する。

まず、ワード線WLを“Ｈ”にしてメモリセルを選択することにより、このメモリセルの強誘電体キャパシタCFをビット線BLに接続する。同時に、ダミーワード線DWLを“Ｈ”にしてダミーメモリセルを選択することにより、このダミーメモリセルの強誘電体キャパシタCDを参照ビット線/BLに接続する。

この状態でセルプレート線PLの電位およびダミーセルプレート線DPLの電位を上げると、選択されたメモリセルの強誘電体キャパシタCFの容量とビット線容量CBLとの比に応じてビット線電位が上昇し、選択されたダミーメモリセルの強誘電体キャパシタCDの容量と参照ビット線容量CBLとの比に応じて参照ビット線電位が上昇する。

この時、ビット線電位がトランジスタTN1の電圧閾値Vthを越えると、ビット線BLからトランジスタTN1を通してGNDに電流が流れる。この電流は、ビット線電位が低下してトランジスタTN1の閾値電圧VthになるまでトランジスタTN1に流れ続ける。この場合、カレントミラー回路１２を構成しているトランジスタTN1とTN2とは同じ特性を有するので、トランジスタTN1に流れた電流と同量の電流がトランジスタTN2を流れる。つまり、ビット線BLから流出した電荷と同量の電荷が参照ビット線側/BLからも流出する。

図３は、図１のデータ読み出し回路１０において選択されたメモリセルの強誘電体キャパシタの電圧・電荷保持特性とメモリセルからビット線に読み出されたデータ“１”／“０”の電荷量の関係の一例を示す。

選択されたメモリセルの強誘電体キャパシタCFの両端間にはVINT-Vth（VINTはセルプレート線PLの電位が0Vから上昇した電位、VthはトランジスタTN1の電圧閾値）の電圧が印加されるので、強誘電体キャパシタCFからデータ“１”または“０”に対応して電荷Q1またはQ0がビット線BLに流入する。この電荷のうち、ビット線BLに蓄えられる電荷QoffsetはCBL×Vthであり、残りの電荷（Q1outまたはQ0out）がトランジスタTN1を通してGNDに流出することになる。この時、ダミーキャパシタCDの容量およびダミーセルプレート線DPLの電位を適切な値に設計しておくことにより、データ“０”の読み出し時にはビット線電位＜参照ビット線電位、データ“１”の読み出し時には、ビット線電位＞参照ビット線電位とすることができる。

上記したように一方のビット線対BLに接続されているメモリセルから読み出した信号に依存するビット線電位と、他方のビット線/BLに接続されているダミーメモリセルから読み出した信号に依存するビット線電位とを、センスアンプ１１で比較し、増幅する。そして、ワード線WLが“Ｈ”の期間内に、選択されているメモリセルの強誘電体キャパシタCFに対して、センスアンプ１１の増幅出力がビット線BLを介して転送されることにより、データの書き戻しが行われる。

上記した第１の実施形態に係るデータ読み出し回路１０によれば、強誘電体メモリセルのインプリント現象に対して安定にデータ読み出しを行うことができ、強誘電体メモリセルへのデータの書き戻しを単純な回路で実現できる。

＜第２の実施形態＞
図４は、第２の実施形態に係る強誘電体メモリにおけるビット線対とデータ読み出し回路１０との接続関係の一具体例を示す。図４中に示すカレントミラー回路２２は、一方のビット線BLとGNDノードとの間にドレイン・ソース間が接続された第１のＮＭＯＳトランジスタTN1と、他方のビット線/BLとGNDノードとの間にドレイン・ソース間が接続され、前記第１のＮＭＯＳトランジスタTN1とゲート相互が接続された第２のＮＭＯＳトランジスタTN2と、一方のビット線BLと第１のＮＭＯＳトランジスタTN1のゲートとの間にドレイン・ソース間が接続された第３のＮＭＯＳトランジスタTN3と、他方のビット線/BLと第２のＮＭＯＳトランジスタTN2のゲートとの間にドレイン・ソース間が接続された第４のＮＭＯＳトランジスタTN4と、第１のＮＭＯＳトランジスタTN1および第２のＮＭＯＳトランジスタTN2のゲート相互接続ノードとGNDノードとの間にドレイン・ソース間が接続された第５のＮＭＯＳトランジスタTN5とからなる。上記第３のＮＭＯＳトランジスタTN3のゲートには第１の制御信号Ａが印加され、前記第４のＮＭＯＳトランジスタTN4のゲートには第２の制御信号Ｂが印加され、前記第５のＮＭＯＳトランジスタTN5のゲートには第３の制御信号Ｃが印加される。

図２は、図４に示したデータ読み出し回路１０の一動作例における主な信号のタイミング波形図を示す。図４に示したデータ読み出し回路は、一方のビット線対BLに接続されているメモリセルから読み出した信号に依存する上記ビット線BLの電位と、他方のビット線/BLに接続されているダミーメモリセルから読み出した信号に依存する上記ビット線/BLの電位とを、センスアンプ１１で比較し、増幅する。

この際、BLを読み出しビット線、/BLを参照ビット線として使用する場合は、トランジスタTN3をオン、トランジスタTN4およびTN5をオフとすることにより、図１中に示したカレントミラー回路１２と同等の構成になり、図２に示した前述した動作例と同様に、読み出しビット線BL側から流出する電流を参照ビット線/BL側にミラーリングするように動作する。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、トランジスタTN4をオン、トランジスタTN3およびTN5をオフとすることにより、参照ビット線/BL側から流出する電流を読み出しビット線BL側にミラーリングするように動作する。

なお、センスアンプ１１の作動時および待機時には、トランジスタTN5をオン、トランジスタTN3およびTN4をオフにすることにより、トランジスタTN1およびTN2をオフとし、読み出しビット線BLおよび参照ビット線/BLとGNDとを切り離しておく。

また、前記ワード線WLが“Ｈ”の期間内に、選択されているメモリセルの強誘電体キャパシタに対して、センスアンプ１１の増幅出力がビット線BLを介して転送されることにより、データの書き戻しが行われる。

＜第２の実施形態の変形例＞
図５は、図１に示したデータ読み出し回路１０の変形例を示す。図５中に示すカレントミラー回路３２は、図４中に示したカレントミラー回路２２と比べて、トランジスタTN1およびTN2をオフにするための構成が異なる。即ち、ビット線BL、/BLとトランジスタTN1およびTN2の各ドレインとの間に対応してトランジスタTN5およびTN6のドレイン・ソース間が接続され、このトランジスタTN5およびTN6の各ゲートに制御信号Ｃが共通に印加される。

図５に示したデータ読み出し回路１０において、BLを読み出しビット線、/BLを参照ビット線として使用する場合には、トランジスタTN3、TN5およびTN6をそれぞれオン、トランジスタTN4をオフとすることにより、読み出しビット線BL側から流出する電流を参照ビット線/BL側にミラーリングするように動作する。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、トランジスタTN4、TN5およびTN6をそれぞれオン、トランジスタTN3をオフとすることにより、参照ビット線/BL側から流出する電流を読み出しビット線BL側にミラーリングするように動作する。

なお、センスアンプ１１の作動時および待機時には、トランジスタTN5およびTN6をオフにすることにより、読み出しビット線BLおよび参照ビット線/BLとGNDとを切り離しておく。

＜第３の実施形態＞
図６は、第３の実施形態に係る強誘電体メモリにおけるビット線対とデータ読み出し回路との接続関係の一具体例を示す。図６に示すデータ読み出し回路１０は、図１に示したデータ読み出し回路と比べて、読み出しビット線BL側から流出する電流を参照ビット線/BL側にミラーリングするように動作する第１のカレントミラー回路７１と、参照ビット線/BL側から流出する電流を読み出しビット線BL側にミラーリングするように動作する第２のカレントミラー回路７２とが接続されている点が異なる。

即ち、第１のカレントミラー回路７１は、一方のビット線BLとGNDノードとの間にドレイン・ソース間が接続されたＮＭＯＳトランジスタTN1と、他方のビット線/BLとGNDノードとの間にドレイン・ソース間が接続され、前記ＮＭＯＳトランジスタTN1とゲート相互が接続されたＮＭＯＳトランジスタTN2と、一方のビット線BLとＮＭＯＳトランジスタTN1のゲートとの間にドレイン・ソース間が接続され、ゲートに制御信号Ａが印加されるＮＭＯＳトランジスタTN5と、ＮＭＯＳトランジスタTN1およびTN2のゲート相互接続ノードとGNDノードとの間にドレイン・ソース間が接続されたＮＭＯＳトランジスタTN7とからなる。そして、上記第１のカレントミラー回路７１の動作の可否を制御するために、ＮＭＯＳトランジスタTN7のゲートに制御信号／Ａが印加される。

これに対して、第２のカレントミラー回路７２は、他方のビット線/BLとGNDノードとの間にドレイン・ソース間が接続されたＮＭＯＳトランジスタTN4と、一方のビット線BLとGNDノードとの間にドレイン・ソース間が接続され、前記ＮＭＯＳトランジスタTN4とゲート相互が接続されたＮＭＯＳトランジスタTN3と、他方のビット線/BLとＮＭＯＳトランジスタTN4のゲートとの間にドレイン・ソース間が接続され、ゲートに制御信号Ｂが印加されるＮＭＯＳトランジスタTN6と、ＮＭＯＳトランジスタTN3およびTN4のゲート相互接続ノードとGNDノードとの間にドレイン・ソース間が接続されたＮＭＯＳトランジスタTN8とからなる。そして、上記第２のカレントミラー回路７２の動作の可否を制御するために、ＮＭＯＳトランジスタTN8のゲートに制御信号／Ｂが印加される。

図６に示したデータ読み出し回路１０は、２つの制御信号Ａ、Ｂによって２つのカレントミラー回路７１、７２のうちの一方を動作させる。つまり、図４を参照して前述したデータ読み出し回路１０の動作と実質的に同様に動作させることができる。

BLを読み出しビット線、/BLを参照ビット線として使用する場合には、制御信号Ａを“Ｈ”、制御信号Ｂを“Ｌ”とし、トランジスタTN5およびTN8をそれぞれオン、トランジスタTN6およびTN7をそれぞれオフにすることにより、第１のカレントミラー回路７１のみが動作し、読み出しビット線BL側から流出する電流を参照ビット線/BL側にミラーリングする。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、制御信号Ａを“Ｌ”、制御信号Ｂを“Ｈ”とし、トランジスタTN5およびTN8をそれぞれオフ、トランジスタTN6およびTN7をそれぞれオンにすることにより、第２のカレントミラー回路７２のみが動作し、参照ビット線/BL側から流出する電流を読み出しビット線BL側にミラーリングする。

なお、センスアンプ１１の作動時および待機時には、制御信号Ａ、Ｂ共に“Ｌ”にしてトランジスタTN5およびTN6をそれぞれオフにし、トランジスタTN7およびTN8をそれぞれオンにすることにより、読み出しビット線BLおよび参照ビット線/BLとGNDとを切り離しておく。

第３の実施形態は、第２の実施形態と同じ考え方に基づいた読み出し方式であるが、カレントミラー回路７１、７２の一対のトランジスタTN1およびTN2、並びにTN3およびTN4のサイズに差をつけることでゲインを持たせることができる。

例えば、トランジスタTN2のゲート幅をトランジスタTN1のゲート幅のｎ倍、トランジスタTN3のゲート幅をトランジスタTN4のゲート幅のｎ倍としておけば、データ読み出し時に参照ビット線から流出する電荷量はビット線から流出する電荷量のｎ倍に増幅される。よって、ダミーキャパシタ容量CDやダミーセルプレート線DPLの電位の設定マージンを広くとることができる。

＜第３の実施形態の変形例＞
図７は、図６に示したデータ読み出し回路１０の変形例を示す。図７中に示す第１のカレントミラー回路８１は、図６中に示した第１のカレントミラー回路７１と比べて、トランジスタTN1およびTN2をオフにするための構成が異なる。即ち、トランジスタTN1のドレイン・ゲート相互が直接に接続され、トランジスタTN1およびTN2の各ドレインと読み出しビット線BLおよび参照ビット線/BLとの間に対応してトランジスタTN5およびTN6のドレイン・ソース間が接続され、このトランジスタTN5およびTN6の各ゲートに制御信号Ａが共通に印加される。

また、図７中に示す第２のカレントミラー回路８２は、図６中に示した第２のカレントミラー回路７２と比べて、トランジスタTN3およびTN4をオフにするための構成が異なる。即ち、トランジスタTN4のドレイン・ゲート相互が直接に接続され、トランジスタTN3およびTN4の各ドレインと読み出しビット線BLおよび参照ビット線/BLとの間に対応してトランジスタTN7およびTN8のドレイン・ソース間が接続され、このトランジスタTN7およびTN8の各ゲートに制御信号Ｂが共通に印加される。

図７に示したデータ読み出し回路１０は、２つの制御信号Ａ、Ｂによって２つのカレントミラー回路８１、８２のうちの一方を動作させる、つまり、図６を参照して前述したデータ読み出し回路の動作と実質的に同様に動作させることができる。

BLを読み出しビット線、/BLを参照ビット線として使用する場合には、制御信号Ａを“Ｈ”、制御信号Ｂを“Ｌ”とし、トランジスタTN5およびTN6をそれぞれオン、トランジスタTN7およびTN8をそれぞれオフにすることにより、第１のカレントミラー回路８１のみが動作し、読み出しビット線BL側から流出する電流を参照ビット線/BL側にミラーリングする。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、制御信号Ａを“Ｌ”、制御信号Ｂを“Ｈ”とし、トランジスタTN5およびTN6をそれぞれオフ、トランジスタTN7およびTN8をそれぞれオンにすることにより、第２のカレントミラー回路８２のみが動作し、参照ビット線/BL側から流出する電流を読み出しビット線BL側にミラーリングする。

なお、センスアンプ１１の作動時および待機時には、制御信号Ａ、Ｂ共に“Ｌ”にしてトランジスタTTN5、TN6、TN7およびTN8をそれぞれオフにすることにより、読み出しビット線BLおよび参照ビット線/BLとGNDとを切り離しておく。

＜第４の実施形態＞
図８は、第４の実施形態に係る強誘電体メモリにおけるビット線対とデータ読み出し回路との接続関係の一具体例を示す。第４の実施形態は、第２の実施形態と同じ考え方に基づいた読み出し方式であるが、ビット線対BL、/BLを“Ｈ”にプリチャージしておき、読み出し開始時にはセルプレート線PLおよびダミーセルプレート線DPLをGND電位のままとするものである。それに伴い、カレントミラー回路はＰＭＯＳトランジスタを用いて構成される。

図８に示すデータ読み出し回路１０は、図４中に示したデータ読み出し回路と比べて、カレントミラー回路の構成、つまりトランジスタの導電タイプ、接続先電位ノードが異なる。

即ち、図８中に示すカレントミラー回路４２は、一方のビット線BLと電源電位(VCC)ノードとの間にドレイン・ソース間が接続された第１のＰＭＯＳトランジスタTP1と、他方のビット線/BLとVCCノードとの間にドレイン・ソース間が接続され、前記第１のＰＭＯＳトランジスタTP1とはゲート相互が接続された第２のＰＭＯＳトランジスタTP2と、一方のビット線BLと第１のＰＭＯＳトランジスタTP1のゲートとの間にドレイン・ソース間が接続された第３のＰＭＯＳトランジスタTP3と、他方のビット線/BLと第２のＰＭＯＳトランジスタTP2のゲートとの間にドレイン・ソース間が接続された第４のＰＭＯＳトランジスタTP4と、第１のＰＭＯＳトランジスタTP1および第２のＰＭＯＳトランジスタTP2のゲート相互接続ノードとVCCノードとの間にドレイン・ソース間が接続された第５のＰＭＯＳトランジスタTP5とからなる。第３のＰＭＯＳトランジスタTP3のゲートには第１の制御信号Ａが印加され、第４のＰＭＯＳトランジスタTP4のゲートには第２の制御信号Ｂが印加され、第５のＰＭＯＳトランジスタTP5のゲートには第３の制御信号Ｃが印加される。

図９は、図８に示したデータ読み出し回路１０の動作例における主な信号のタイミング波形図を示す。次に、図９を参照しながら図８に示したデータ読み出し回路の動作を概略的に説明する。一方のビット線対BLに接続されているメモリセルから読み出した信号に依存する上記ビット線BLの電位と、他方のビット線/BLに接続されているダミーメモリセルから読み出した信号に依存する上記ビット線/BLの電位とを、センスアンプ１１で比較し、増幅する。

ここで、カレントミラー回路４２の動作を概略的に説明する。ビット線対BL、/BLを“Ｈ”にプリチャージしておき、読み出し開始時にはセルプレート線PLおよびダミーセルプレート線DPLをGND電位のままとする。

いま、BLを読み出しビット線、/BLを参照ビット線として使用する場合には、トランジスタTP3をオン、トランジスタTP4およびTP5をそれぞれオフとすることにより、読み出しビット線BL側に流入する電流を参照ビット線/BL側にミラーリングするように動作する。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合には、トランジスタTP4をオン、トランジスタTP3およびTP5をそれぞれオフとすることにより、参照ビット線/BL側に流入する電流を読み出しビット線BL側にミラーリングするように動作する。

なお、センスアンプ１１の作動時および待機時には、トランジスタTP5をオン、トランジスタTP3およびTP4をそれぞれオフにすることにより、トランジスタTP1およびTP2をオフそれぞれとし、読み出しビット線BLおよび参照ビット線/BLとVCCとを切り離しておく。

また、選択されているメモリセルの強誘電体キャパシタCFに対してデータの書き戻しを行うためには、前記ワード線WLおよびダミーワード線DWLが“Ｈ”の期間内でセンスアンプ１１の増幅出力が確定した後にセルプレート線PLを“Ｈ”にする。

＜第４の実施形態の変形例＞
図１０は、図８に示したデータ読み出し回路１０の変形例を示す。図１０中に示すカレントミラー回路５２は、図８中に示したカレントミラー回路４２と比べて、トランジスタTP1およびTP2をオフにするための構成が異なる。即ち、ビット線BL、/BLとトランジスタTP1およびTP2の各ドレインとの間に対応してＰＭＯＳトランジスタTP5およびTP6のドレイン・ソース間が接続され、このトランジスタTP5およびTP6の各ゲートに制御信号Ｃが共通に印加される。

図１０に示したデータ読み出し回路１０において、BLを読み出しビット線、/BLを参照ビット線として使用する場合には、トランジスタTP3、TP5およびTP6をそれぞれオン、トランジスタTP4をオフとすることにより、読み出しビット線BL側に流入する電流を参照ビット線/BL側にミラーリングするように動作する。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、トランジスタTP4、TP5およびTP6をそれぞれオン、トランジスタTP3をオフとすることにより、参照ビット線/BL側に流入する電流を読み出しビット線BL側にミラーリングするように動作する。

なお、センスアンプ１１の作動時および待機時には、トランジスタTP5およびTP6をそれぞれオフにすることにより、読み出しビット線BLおよび参照ビット線/BLとVCCとを切り離しておく。

＜第５の実施形態＞
図１１は、第５の実施形態に係る強誘電体メモリにおけるビット線対とデータ読み出し回路との接続関係の一具体例を示す。図１１に示すデータ読み出し回路１０は、図８に示したデータ読み出し回路と比べて、読み出しビット線BL側に流入する電流を参照ビット線/BL側にミラーリングするように動作する第１のカレントミラー回路１２１と、参照ビット線/BL側に流入する電流を読み出しビット線BL側にミラーリングするように動作する第２のカレントミラー回路１２２とが接続されている点が異なる。

即ち、第１のカレントミラー回路１２１は、一方のビット線BLとVCCノードとの間にドレイン・ソース間が接続されたＰＭＯＳトランジスタTP1と、他方のビット線/BLとVCCノードとの間にドレイン・ソース間が接続され、前記ＰＭＯＳトランジスタTP1とゲート相互が接続されたＰＭＯＳトランジスタTP2と、一方のビット線BLとＰＭＯＳトランジスタTP1のゲートとの間にドレイン・ソース間が接続され、ゲートに制御信号Ａが印加されるＰＭＯＳトランジスタTP5と、ＰＭＯＳトランジスタTP1およびTP2のゲート相互接続ノードとVCCノードとの間にドレイン・ソース間が接続され、ゲートに前記制御信号Ａの反転信号／Ａが印加されるＰＭＯＳトランジスタTP7とからなる。

これに対して、第２のカレントミラー回路１２２は、他方のビット線/BLとVCCノードとの間にドレイン・ソース間が接続されたＰＭＯＳトランジスタTP4と、一方のビット線BLとVCCノードとの間にドレイン・ソース間が接続され、前記ＰＭＯＳトランジスタTP4とゲート相互が接続されたＰＭＯＳトランジスタTP3と、他方のビット線/BLとＰＭＯＳトランジスタTP4のゲートとの間にドレイン・ソース間が接続され、ゲートに制御信号Ｂが印加されるＰＭＯＳトランジスタTP6と、ＰＭＯＳトランジスタTP3およびTP4のゲート相互接続ノードとVCCノードとの間にドレイン・ソース間が接続され、ゲートに前記制御信号Ｂの反転信号／Ｂが印加されるＰＭＯＳトランジスタTP8とからなる。

図１１に示したデータ読み出し回路１０は、２つの制御信号Ａ、Ｂによって２つのカレントミラー回路１２１、１２２のうちの一方を動作させることが可能である。

即ち、BLを読み出しビット線、/BLを参照ビット線として使用する場合には、制御信号Ａを“Ｌ”、制御信号Ｂを“Ｈ”とし、トランジスタTP5およびTP8をそれぞれオン、トランジスタTP6およびTP7をそれぞれオフにすることにより、第１のカレントミラー回路１２１のみが動作し、読み出しビット線BL側に流入する電流を参照ビット線/BL側にミラーリングする。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、制御信号Ａを“Ｈ”、制御信号Ｂを“Ｌ”とし、トランジスタTP5およびTP8をそれぞれオフ、トランジスタTP6およびTP7をそれぞれオンにすることにより、第２のカレントミラー回路１２２のみが動作し、参照ビット線/BL側に流入する電流を読み出しビット線BL側にミラーリングする。

なお、センスアンプ１１の作動時および待機時には、制御信号Ａ、Ｂ共に“Ｈ”にしてトランジスタTP5およびTP6をそれぞれオフにし、トランジスタTP7およびTP8をそれぞれオンにすることにより、読み出しビット線BLおよび参照ビット線/BLとVCCとを切り離しておく。

第５の実施形態は、第４の実施形態と同じ考え方に基づいた読み出し方式であるが、カレントミラー回路１２１、１２２の一対のトランジスタTP1およびTP2、並びにTP3およびTP4のサイズに差をつけることでゲインを持たせることができる。例えば、トランジスタTP2のゲート幅をトランジスタTP1のゲート幅のｎ倍、トランジスタTP3のゲート幅をトランジスタTP4のゲート幅のｎ倍としておけば、データ読み出し時に参照ビット線に流入する電荷量はビット線に流入する電荷量のｎ倍に増幅される。よって、ダミーキャパシタ容量CDの設定マージンを広くとることができる。

＜第５の実施形態の変形例＞
図１２は、図１１に示したデータ読み出し回路の変形例を示す。図１２中に示す第１のカレントミラー回路１３１は、図１１中に示した第１のカレントミラー回路１２１と比べて、トランジスタTP1およびTP2をオフにするための構成が異なる。即ち、トランジスタTP1のドレイン・ゲート相互が接続され、トランジスタTP1およびTP2の各ドレインと読み出しビット線BLおよび参照ビット線/BLとの間に対応してトランジスタTP5およびTP6のソース・ドレイン間が接続され、このトランジスタTP5およびTP6の各ゲートに制御信号Ａが共通に印加される。

また、図１２中に示す第２のカレントミラー回路１３２は、図１１中に示した第２のカレントミラー回路１２２と比べて、トランジスタTP3およびTP4をオフにするための構成が異なる。即ち、トランジスタTP4のドレイン・ゲート相互が接続され、トランジスタTP3およびTP4の各ドレインと読み出しビット線BLおよび参照ビット線/BLとの間に対応してトランジスタTP7およびTP8のソース・ドレイン間が接続され、このトランジスタTP7およびTP8の各ゲートに制御信号Ｂが共通に印加される。

図１２に示したデータ読み出し回路１０は、２つの制御信号Ａ、Ｂによって２つのカレントミラー回路１３１、１３２のうちの一方を動作させることができる。

BLを読み出しビット線、/BLを参照ビット線として使用する場合には、制御信号Ａを“Ｌ”、制御信号Ｂを“Ｈ”とし、トランジスタTP5およびTP6をそれぞれオン、トランジスタTP7およびTP8をそれぞれオフにすることにより、第１のカレントミラー回路１３１のみが動作し、読み出しビット線BL側に流入する電流を参照ビット線/BL側にミラーリングする。

上記動作とは逆に、/BLを読み出しビット線、BLを参照ビット線として使用する場合は、制御信号Ａを“Ｈ”、制御信号Ｂを“Ｌ”とし、トランジスタTP5およびTP6をそれぞれオフ、トランジスタTP7およびTP8をそれぞれオンにすることにより、第２のカレントミラー回路１３２のみが動作し、参照ビット線/BL側に流入する電流を読み出しビット線BL側にミラーリングする。

なお、センスアンプ１１の作動時および待機時には、制御信号Ａ、Ｂ共に“Ｈ”にしてトランジスタTP5、TP6、TP7およびTP8をそれぞれオフにすることにより、読み出しビット線BLおよび参照ビット線/BLとVCCとを切り離しておく。

なお、上記実施形態は、汎用の強誘電体メモリを示したが、本発明は強誘電体メモリセルのアレイを有する半導体集積回路に一般的に適用することができる。

第１の実施形態に係る強誘電体メモリの回路図。 図１の強誘電体メモリにおける主な信号を示すタイミング波形図。 図１の強誘電体メモリにおいて選択されたメモリセルの強誘電体キャパシタの電圧・電荷保持特性とメモリセルからビット線に読み出されたデータの電荷量の関係の一例を示す特性図。 第２の実施形態に係る強誘電体メモリ回路図。 図１に示した強誘電体メモリの変形例を示す回路図。 第３の実施形態に係る強誘電体メモリの回路図。 図６に示した強誘電体メモリの変形例を示す回路図。 第４の実施形態に係る強誘電体メモリの回路図。 図８に示した強誘電体メモリにおける主な信号を示すタイミング波形図。 図８に示した強誘電体メモリの変形例を示す回路図。 第５の実施形態に係る強誘電体メモリの回路図。 図１１に示した強誘電体メモリの変形例を示す回路図。

符号の説明

TR…セルトランジスタ、DTR …ダミーセルトランジスタ、CF…強誘電体キャパシタ、CD…ダミーキャパシタ、BL…第１のビット線、/BL…第２のビット線、PL…セルプレート線、WL…ワード線、DPL…ダミーセルプレート線、DWL…ダミーワード線、ＲＥＦ…参照用電位供給源、１０…データ読み出し回路、１１…センスアンプ、１２、２２、３２、４２、５２、７１、７２、８１、８２、１２１、１２２、１３１、１３２…カレントミラー回路。

Claims (6)

1. 強誘電体メモリセルのアレイと、
   前記アレイにおける同一列の複数の強誘電体メモリセルの各一端に共通に接続された第１のビット線と、
   前記アレイにおける同一行の複数の強誘電体メモリセルのトランジスタのゲートに共通に接続されたワード線と、
   前記アレイにおける同一列の複数の強誘電体メモリセルの各他端に共通に接続されたセルプレート線と、
   前記第１のビット線と対をなす第２のビット線と、
   前記第２のビット線に所定のタイミングで参照用電位を供給する参照用電位供給源と、
   前記対をなす第１のビット線および第２のビット線に接続されたデータ読み出し回路とを具備し、
   前記データ読み出し回路は、前記一対のビット線に一対のセンスノードが接続され、一対のビット線の電位を比較・増幅する１個のセンスアンプと、前記一対のビット線に一対の電流入力ノードまたは一対の電流出力ノードが接続され、一方のビット線側に流れる電流を他方のビット線側にミラーリングさせる機能を有するカレントミラー回路とを有することを特徴とする強誘電体半導体記憶装置。
2. 前記カレントミラー回路は、同一導電型の複数のＭＯＳトランジスタが用いられてなり、前記第１のビット線と所定の電位ノードとの間にドレイン・ソース間が接続された第１のＭＯＳトランジスタと、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が接続され、ゲートが前記第１のＭＯＳトランジスタT1のゲートに接続された第２のＭＯＳトランジスタと、前記第１のビット線と前記第１のＭＯＳトランジスタのゲートとの間にドレイン・ソース間が接続され、ゲートに第１の制御信号が印加される第３のＭＯＳトランジスタと、前記第２のビット線と前記第２のＭＯＳトランジスタのゲートとの間にドレイン・ソース間が接続され、ゲートに第２の制御信号が印加される第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート相互接続ノードと前記所定の電位ノードとの間にドレイン・ソース間が接続され、ゲートに第３の制御信号が印加される第５のＭＯＳトランジスタとからなることを特徴とする請求項１記載の強誘電体半導体記憶装置。
3. 前記カレントミラー回路は、同一導電型の複数のＭＯＳトランジスタが用いられてなり、前記第１のビット線と所定の電位ノードとの間にドレイン・ソース間が挿入された第１のＭＯＳトランジスタと、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が挿入され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインとゲートとの間にドレイン・ソース間が接続され、ゲートに第１の制御信号が印加される第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインとゲートとの間にドレイン・ソース間が接続され、ゲートに第２の制御信号が印加される第４のＭＯＳトランジスタと、前記第１のビット線と前記第１のＭＯＳトランジスタのドレインとの間にドレイン・ソース間が接続され、ゲートに第３の制御信号が印加される第５のＭＯＳトランジスタと、前記第２のビット線と前記第２のＭＯＳトランジスタのドレインとの間にドレイン・ソース間が接続され、ゲートに前記第３の制御信号が印加される第６のＭＯＳトランジスタとからなることを特徴とする請求項１記載の強誘電体半導体記憶装置。
4. 前記カレントミラー回路は、同一導電型の複数のＭＯＳトランジスタが用いられてなり、前記第１のビット線側に流れる電流を前記第２のビット線側にミラーリングする第１のカレントミラー回路と、
   前記第２のビット線側に流れる電流を前記第１のビット線側にミラーリングする第２のカレントミラー回路とを有し、
   前記メモリセルからデータを前記第１のビット線に読み出す時には、前記２つのカレントミラー回路のうちの一方を制御信号によって選択的に動作させることを特徴とする請求項１記載の強誘電体半導体記憶装置。
5. 前記第１のカレントミラー回路は、前記第１のビット線と所定の電位ノードとの間にドレイン・ソース間が接続された第１のＭＯＳトランジスタと、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタと、前記第１のビット線と前記第１のＭＯＳトランジスタのゲートとの間にドレイン・ソース間が接続され、ゲートに第１の制御信号が印加される第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのゲート相互接続ノードと接地ノードとの間にドレイン・ソース間が接続され、ゲートに前記第１の制御信号の反転信号が印加される第４のＭＯＳトランジスタとからなり、
   前記第２のカレントミラー回路は、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が接続された第５のＭＯＳトランジスタと、前記第１のビット線と前記所定の電位ノードとの間にドレイン・ソース間が接続され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第６のＭＯＳトランジスタと、前記第２のビット線と前記第５のＭＯＳトランジスタのゲートとの間にドレイン・ソース間が接続され、ゲートに第２の制御信号が印加される第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタおよび前記第６のＭＯＳトランジスタのゲート相互接続ノードと前記所定の電位ノードとの間にドレイン・ソース間が接続され、ゲートに前記第２の制御信号の反転信号が印加される第８のＭＯＳトランジスタとからなる
   ことを特徴とする請求項４記載の強誘電体半導体記憶装置。
6. 前記第１のカレントミラー回路は、前記第１のビット線と所定の電位ノードとの間にドレイン・ソース間が挿入され、ドレイン・ゲート相互が接続された第１のＭＯＳトランジスタと、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が挿入され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの各ドレインと前記第１のビット線および前記第２のビット線との間に対応してドレイン・ソース間が接続され、各ゲートに第１の制御信号が共通に印加される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタとからなり、
   前記第２のカレントミラー回路は、前記第２のビット線と前記所定の電位ノードとの間にドレイン・ソース間が挿入され、ドレイン・ゲート相互が接続された第５のＭＯＳトランジスタと、前記第１のビット線と前記所定の電位ノードとの間にドレイン・ソース間が挿入され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第６のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタおよび前記第６のＭＯＳトランジスタの各ドレインと前記第２のビット線および前記第１のビット線との間に対応してドレイン・ソース間が接続され、各ゲートに第２の制御信号が共通に印加される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタとからなる
   ことを特徴とする請求項４記載の強誘電体半導体記憶装置。

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