JP2001084799A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2001084799A JP25968299A JP25968299A JP2001084799A JP 2001084799 A JP2001084799 A JP 2001084799A JP 25968299 A JP25968299 A JP 25968299A JP 25968299 A JP25968299 A JP 25968299A JP 2001084799 A JP2001084799 A JP 2001084799A
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    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

(57)【要約】 【課題】 半導体メモリ装置のメモリセルの試験を行う
場合に、当該メモリセルから読出されるビット線上の読
出し信号電位に対してオフセットを付加して、読出し信
号のビット線上の電位差を監視することで当該メモリセ
ルの試験をする場合に、ビット線上に読出される読出し
信号の電位に依存することのないオフセット量を設定す
ることが可能なオフセット付加回路を得る。 【解決手段】 1本のビット線BLNk に対して1個の
トランジスタT1 と1個のキャパシタCD1 とよりオフ
セット付加回路OFk を構成する。試験時には、オフセ
ット有効信号OC1 によりトランジスタT1 をオンと
し、オフセット付加制御信号OPL1 を、例えばローレ
ベルからハイレベルとし、キャパシタCD1によるオフ
セット付加電圧をトランジスタT1 を介してビット線B
LNk に重畳させる。これにより、ビット線の電位に依
存することのないオフセット電圧を発生できる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】半導体メモリ装置に関し、特
に信頼性試験を短時間で行う機能を搭載した半導体メモ
リ装置に関するものである。

【0002】

【従来の技術】従来の半導体メモリLSIの例として、
ここでは強誘電体メモリ(FeRAM)をとりあげる。
先ず、強誘電体メモリの回路およびその動作について説
明した後、強誘電体メモリの信頼性試験における課題に
ついて述べることにする。

【0003】かかる強誘電体メモリの回路および動作に
ついては、例えば特開平6−324558号公報や特開
平10−233100号公報等に詳しく開示されてい
る。図8に、従来の強誘電体メモリのメモリセルアレイ
回路を、また、図9に図8の回路の動作タイミングチャ
ートを夫々示す。

【0004】先ず、図8の半導体メモリ装置を構成する
各要素について説明する。メモリセルアレイMCAは、
1つのトランジスタと1つの強誘電体キャパシタとから
なる、いわゆる1T/1C型メモリセルMCjkを、行方
向にm行、列方向にn列のアレイ状に配列したものであ
る。尚、ここで、jは行番号系の添え字を表し、1〜m
の整数値をとり、またkは列番号系の添え字を表し、1
〜nの値をとる。本明細書においては、今後、特にこと
わりのない限りこの添え字記法を用いることにする。

【0005】各メモリセルでは、上記トランジスタのゲ
ート端子にワード線WLj 、同トランジスタのドレイン
端子にビット線BLNk ,BLTk 、上記強誘電体キャ
パシタの一方の電極にプレート線PLj がそれぞれ接続
されている。上記トランジスタのソース端子と、上記強
誘電体キャパシタのプレート線と対極側の電極とは、メ
モリセル内部にて相互に接続されている。

【0006】上記ワード線およびプレート線の各信号は
行方向のメモリセルを選択する信号である。これ等ワー
ド線およびプレート線の各信号は、本強誘電体メモリ装
置の外部より入力されるアドレス信号Ai を、アドレス
プリデコーダADPDECによりプリデコードされた信
号XPa を元にXデコーダXDEC、プレートデコーダ
PLDECにてそれぞれ発生される信号である。

【0007】上記ビット線はBLNk とBLTk との2
本で一対となっており、このビット線対に対し、メモリ
セルから読出されたデータを増幅するためのセンスアン
プSAk が、トランスファゲートTGk を介して接続さ
れている。場合によっては、TGk なしに直接ビット線
対とセンスアンプが接続されていることもある。このセ
ンスアンプの動作は、センスアンプ制御回路SADRV
で発生されるセンスアンプ活性化信号SAEで制御され
る。また、このビット線には、ビット線プリチャージ回
路PBLk 、読出し動作時に必要なリファレンス電位発
生用のダミーメモリセルDCNk 、DCTk も接続され
ている。

【0008】プリチャージ回路の動作はビット線プリチ
ャージ制御回路PBLCで発生されるビット線プリチャ
ージ信号PBLで制御される。ダミーメモリセルはダミ
ーメモリセル制御回路DWLDECで発生されるダミー
ワード線DWLN,DWLTで制御される。

【0009】メモリセルに対してデータの書込みならび
に読出しを行うには、I/Oバス対ION,IOTを介
して行う。アドレス信号Ai をもとにアドレスプリデコ
ーダADPDECにて発生したYアドレスプリデコード
信号YPb により、Y選択信号YSWk のうちの1本を
選択電位(図8の例では、ハイレベル)とする。これに
より、対応するY選択トランスファゲートYSTk が導
通状態となり、アドレス信号Ai にて指定されたビット
線対BLNk ,BLTk に対して、ION,IOTを介
したデータの読み書きが可能となる。

【0010】図8において、細い線で示された配線(例
えば、SAE,PBL等)は1本の配線を意味し、太い
線で示された配線(Ai ,XPa ,YPb )は複数の配
線を1つにまとめて表したものを意味している。以後、
本明細書の図面における配線の表し方はこのルールに従
うことにする。

【0011】次に、図9を用いて図8に示された回路の
動作について説明する。最初に、待機時には、ワード線
WLj 、プレート線PLj 、ダミーワード線DWLN,
DWLT、Y選択線YSWk 、トランスファゲート信号
TG、センスアンプ活性化信号SAEは、全てロウレベ
ルであり、メモリセルMCjk 、ダミーメモリセルDC
Nk ,DCTk 、センスアンプSAk 、Y選択トランス
ファゲートYSTk は全て非活性化状態である。ビット
線プリチャージ信号PBLはハイレベルであり、ビット
線BLNk ,BLTk は接地電位にプリチャージされて
いる。

【0012】ここで、メモリセルMC22がアドレス信
号Ai により選択された場合を例にとり、図8の強誘電
体メモリの読出しおよび書込み動作例について説明す
る。先ず、ビット線プリチャージ信号PBLをロウレベ
ルとし、ビット線をフローティング状態とする。このと
き、ビット線BLNk ,BLTk は先に接地電位にプリ
チャージされていたので、リーク等の影響が無視できる
間はロウレベルを維持する。

【0013】次に、メモリセルMC22を選択する。具体
的には、ワード線WL2 をハイレベル、プレート線PL
2 をハイレベルとする。WL2 のハイレベルは、通常、
セルトランジスタのしきい値電位Vtn分を補償するため
に、(電源電位+Vtn)程度に昇圧した電位である。P
L2 のハイレベルは、通常、電源電位である。なお、W
L2 およびPL2 をハイレベルにすることにより、この
行に連なるメモリセルMC2kは全て選択状態となる。す
なわち、プレート線PL2 がハイレベルとなることによ
り、PL2 とビット線BLTk との間に電位差が発生す
る。これは、j=2の行に接続されているメモリセル内
の強誘電体キャパシタに対して、前記電位差が印加され
るということである。その電位差に応じた電荷が強誘電
体キャパシタからビット線BLTk に出力されることに
より、BLTk 上に読出し電位があらわれる。

【0014】他方、BLTk と対となっているビット線
BLNk には、BLTk 上にあらわれたビット線読出し
電位が、データ“0”に対応するものか、データ“1”
に対応するものかを判別するためのリファレンス電位を
発生させる必要がある。このリファレンス電位はダミー
メモリセルDCNk によって生成される。DCNk は、
ダミーワード線DWLNをハイレベルとすることにより
活性化され、ビット線BLNk 上にリファレンス電位を
出力する。リファレンス電位の具体的な発生方法として
は、例えば、特開平10−233100号公報、特開平
9−97496号公報に開示されているもの等がある。
ここではリファレンス電位発生方法に関する詳細な説明
は省略する。

【0015】ビット線BLTk にメモリセルMC2kから
の読出し電位が、ビット線BLNkにダミーメモリセル
DCNk からのリファレンス電位が、それぞれ出力され
た後、トランスファゲート信号TGをハイレベルとし
て、このBLTk とBLNk 上の電位をセンスアンプS
Ak に伝達する。続いて、センスアンプ活性化信号SA
Eをハイレベルとすることにより、センスアンプSAk
を活性化して、BLNkとBLTk との電位差を差動増
幅する。

【0016】読出し動作を行う場合には、Y選択信号Y
SW2 をハイレベルとし、Y選択トランスファゲートY
ST2 を導通させる。こうして、ビット線対BLN2 ,
BLT2 とI/Oバス対ION,IOTとを接続し、B
LN2 ,BLT2 の差動増幅されたデータをION,I
OTを介して出力バッファに転送する。また、書込み動
作を行う場合には、データ入力バッファから、ION,
IOTを介してビット線対BLN2 ,BLT2 に所望の
書込みデータに対応する電位を書込む。

【0017】上に述べた動作は、破壊読出し動作(デー
タ読出しを行った後、メモリセルの記憶データは破壊さ
れている)であるので、記憶を保持するためには、メモ
リセルへのデータ再書込み動作が必要である。強誘電体
メモリにおけるメモリセルへのデータ再書込み動作は次
の動作によって達成される。(1)再書込みデータ
“0”に対しては、ビット線=ロウレベル、プレート線
=ハイレベルという状態から、プレート線=ロウレベル
として、強誘電体キャパシタにかかる電圧をゼロとす
る。(2)再書き込みデータ“1”に対しては、ビット
線=ハイレベル,プレート線=ロウレベルという状態か
ら、ビット線=ロウレベルとして、強誘電体キャパシタ
にかかる電圧をゼロとする。

【0018】図9のタイミングチャートで説明すると、
先ず、センスアンプによるデータ増幅後にロウレベルと
なっているビット線につながるメモリセルに対しては、
先にプレート線がハイレベル、ビット線がロウレベルと
なっている状態から、プレート線がロウレベルになった
ときに、メモリセル内の強誘電体キャパシタにかかる電
圧がゼロとなる。従って、Y選択信号YSW2 をロウレ
ベルとした後、プレート線PL2 をロウレベルとした時
点でデータ再書込みが終了する。

【0019】センスアンプによるデータ増幅後にハイレ
ベルとなっているビット線につながるメモリセルに対し
ては、プレート線がロウレベルになったときに、ビット
線がハイレベルとなっており、続けてビット線をロウレ
ベルとしたときに、メモリセル内の強誘電体キャパシタ
にかかる電圧がゼロとなる。従って、センスアンプ活性
化信号SAEをロウレベル、ビット線プリチャージ信号
PBLをハイレベルとして、ビット線電位を接地電位
(=ロウレベル)にした時点でデータ再書込みが終了す
る。データ再書込み動作の後、ワード線WL2 をロウレ
ベルとして、メモリセルを非選択状態に戻す。最後に、
トランスファゲート信号TGをロウレベルとする。以上
で、強誘電体メモリに対する読出しもしくは書込み動作
の1サイクルが完了である。

【0020】ここまでに述べた強誘電体メモリの動作
は、1T/1C型メモリセル1つに対し、1ビットのデ
ータを記憶させる、いわゆる「1T/1C型動作方式」
と呼ばれるものであった。この方式は、上にも述べたよ
うに、読出し動作時にリファレンス電位を必要とする。
それに対し、1T/1C型メモリセル2つに対し、1ビ
ットのデータを記憶させる、いわゆる「2T/2C型動
作方式」と呼ばれる方式も存在する。

【0021】この方式では、ビット線のN側(BLNk
)とT側(BLTk )に接続されている1T/1C型
メモリセル同士をペアとして、1ビットの記憶単位とす
る。これを図8を用いて説明する。MC11とMC21、M
C12とMC22、…というようにペアをつくる。BLN1
とBLT1 は差動動作を行うため、BLN1 がハイレベ
ルならばBLT1 はロウレベル、逆に、BLN1 がロウ
レベルならばBLT1 はハイレベルとなる。すなわち、
各々の場合について、MC11とMC21には、互いに逆極
性のデータが保持されることになる。例えば、前者の場
合を(2T/2C型動作方式に対する)データ“0”、
後者の場合をデータ“1”というように割り付ける。こ
うすることで、2つの1T/1C型メモリセルに対して
1ビットのデータ記憶を行うことができる。

【0022】この場合、メモリセル自身から、ビット線
対BLN1 ,BLT1 上に差動でデータ電位が出力され
るので、1T/1C型動作方式の場合に必要であった読
出し動作時のリファレンス電位がなくても、センスアン
プが差動増幅動作できる。つまり、リファレンス電位が
不要である。

【0023】以上に説明してきた強誘電体メモリにおい
て、繰り返し書込みもしくは読出しに対するメモリセル
の耐性を評価することが、強誘電体メモリの信頼性試験
上の重要な項目となっている。具体的な故障モードとし
て、強誘電体メモリのメモリセルに対し、データを多数
回繰り返して書込むことによって強誘電体特性が劣化
し、ついには正しい記憶動作ができなくなるということ
が一般に知られている。従来、このような繰り返し書込
み/読出しに対する耐性の試験として、特開平11−1
49796号公報に記載されているものがある。

【0024】この試験方法は、読出し動作時にデータの
判別を行うセンスアンプに意図的にオフセットを付加す
ることにより、正しい読出し動作に必要なメモリセルか
らの読出し電位差が、当該オフセット量よりも小さいメ
モリセルを含む強誘電体メモリ装置を、初期試験の段階
で不良とするというものである。

【0025】図10に特開平11−149796号公報
に記載されている強誘電体メモリ回路を示す。強誘電体
メモリとして動作するためには、図8に示されているよ
うな構成が必要であるが、図10では、簡単のために、
「センスアンプにオフセットを付加する」という機能の
説明に必要な部分のみを抜き出して記載した。また、図
8と同様の役割を果たす部分については、同じ記号を用
いて説明を省略する。

【0026】図10において、記号OFk で示されてい
る部分がセンスアンプにオフセットを付加する回路であ
る。この回路はトランジスタ4つからなり、ゲート端子
とドレイン端子を交差接続したトランジスタTR1 ,T
R2 に、スイッチングトランジスタTR3 ,TR4 が接
続されている。TR3 ,TR4 は、それぞれオフセット
有効化信号OC1 ,OC2 によって制御されている。

【0027】この回路でセンスアンプにオフセットが付
加される機構は次の通りである。通常のセンスアンプの
動作においては、オフセット有効化信号OC1 ,OC2
ともにロウレベルである。このときには、センスアンプ
は通常の差動増幅動作を行い、理想的にはオフセットは
ない。但し、センスアンプの差動対トランジスタTR5
とTR6 、TR7 とTR8 との間のしきい値電圧等の製
造上の特性ばらつきに起因する数十mV以下程度の微小
なオフセットは存在しうるが、ここではその微小オフセ
ットは無視するものとする。

【0028】オフセットを付加する場合には、OC1 を
ハイレベル、OC2 をロウレベルとした状態で、信号S
ANをロウレベル、SAPをハイレベルとして、センス
アンプSAk を活性化する。すると、トランジスタTR
3 が導通状態、TR4 が非導通状態となっているため
に、ビット線BLNj の電位が、BLTj の電位に比べ
て、ロウレベル側に引かれやすくなる。これは、等価的
には、センスアンプ内差動対トランジスタTR5 の導通
時の電流(オン電流)が、オフセットトランジスタTR
1 のオン電流分だけ、TR6 のオン電流よりも大きくな
っているというアンバランスが生じていることに等し
い。このことにより、BLNj がハイレベルになるよう
な読出しデータに対して厳しい動作条件となっている。
いいかえると、BLNj がハイレベルとなるようなデー
タ読出し動作に対してオフセットが付加された状態とな
っている。

【0029】逆に、BLNj がロウレベルとなるような
データ読出し動作に対してオフセットを付加するには、
OC1 をロウレベル、OC2 をハイレベルとする。上記
のようにしてセンスアンプにオフセットを付加した試験
を行うことにより、読出し電位差の小さいメモリセルが
含まれる強誘電体メモリは、正しいデータ読出し動作が
行われず不良となる。製造直後の段階において、このよ
うにビット線に読出される信号電位差の小さいメモリセ
ルは繰り返し動作に対して弱い傾向がある。従って、こ
の試験方法を用いると、繰り返し耐性の悪い強誘電体メ
モリを初期段階試験において選別することができるとい
う効果がある。この試験方式をオフセットセンスアンプ
試験方式と呼ぶ。

【0030】

【発明が解決しようとする課題】しかしながら、従来の
オフセットセンスアンプ試験方式には、次に述べるよう
な問題点がある。従来のオフセット回路は、上に述べた
ように、センスアンプ差動対トランジスタ(図10のT
R5 とTR6 )のオン電流にアンバランスを生じさせる
ことによって、オフセットを発生させるというものであ
った。図10に示された従来回路の場合、オフセット回
路内のトランジスタTR1 のオン電流は、このトランジ
スタTR1 のゲート−ソース間電位差に依存する。ソー
ス電位はここでは接地電位なので、ゲート電位すなわち
BLTj の電位がトランジスタTR1 のオン電流に依存
することになる。

【0031】図10の回路により生成されるオフセット
量を、ビット線BLTj の電位の関数として、回路シミ
ュレーションを用いて計算した。その結果を図11に示
す。この計算は、ゲート長0.55μmのトランジスタ
を用いた強誘電体メモリのセンスアンプおよびオフセッ
ト回路を前提としている。図11から明らかなように、
このオフセット回路によって生成されるオフセット量は
ビット線電位に極めて強く依存する。ビット線電位が
0.5〜2.0Vの範囲で、オフセット量が100〜8
50mVも変わっている。このようにオフセット量が読
出しビット線電位に強く依存すると、最適なオフセット
量の設定が困難になる。つまり、オフセットが効きすぎ
て、本来は信頼性上問題のないレベルにある強誘電体メ
モリまで不良と選別されたり、逆にオフセットが効か
ず、信頼性上問題ある強誘電体メモリが選別されなかっ
たりするという問題が生ずる。

【0032】本発明は、上記問題点を克服すべくなされ
たものであってその目的とするところは、ビット線上に
読出される読出し信号電位に依存せずオフセット量を設
定できるオフセット付加回路を有する半導体メモリ装置
を提供することにある。

【0033】

【課題を解決するための手段】本発明による半導体メモ
リ装置は、データを記憶する複数のメモリセルをマトリ
ックス状に配列したメモリセルアレイと、アドレスに従
って前記メモリセルアレイ内のメモリセルを選択するた
めのワード線と、この選択されたメモリセルに対してデ
ータの書込み及び読出しをなすためのビット線と、この
選択されたメモリセルから前記ビット線上に読出された
データ信号の電位差を増幅するセンスアンプ回路とを含
む半導体メモリ装置であって、前記ビット線上に読出さ
れたデータ信号の電位差を減少させる電圧であって、か
つ前記ビット線上に読出される信号電圧に依存しないオ
フセット電圧を前記ビット線に付加するオフセット付加
手段を含むことを特徴とする。

【0034】そして、前記オフセット付加手段は、ゲー
トにオフセット有効化信号が供給され、ソースに前記ビ
ット線が接続された第一の電界効果トランジスタと、一
方の電極に前記トランジスタのドレイン端子が接続され
他方の電極にオフセット付加制御信号が供給されたキャ
パシタとを有することを特徴とする。

【0035】上記構成に加えて更に、待機時において前
記オフセット付加制御信号を第一の電位に設定し、試験
時において前記オフセット有効化信号を前記第一の電界
効果トランジスタが導通する電位に設定し、続いて前記
オフセット付加制御信号を前記第一の電位とは異なる第
二の電位に設定する制御手段を含むことを特徴とする。

【0036】そして、前記オフセット付加手段として、
センスアンプの一対の第一及び第二の差動入力端子に夫
々接続された第一及び第二のオフセット付加回路が設け
られており、更に、待機時において前記第一及び第二の
オフセット付加回路に対応する第一及び第二のオフセッ
ト付加制御信号を第一及び第二の電位の中間電位に設定
し、試験時において前記第一及び第二のオフセット付加
回路に対応する第一及び第二のオフセット有効化信号
を、前記第一及び第二のオフセット付加回路に対応する
第一及び第二の電界効果トランジスタが導通する電位に
設定し、続いて前記第一のオフセット付加制御信号を前
記中間電位から前記第二の電位に設定すると共に、前記
第二のオフセット付加制御信号を前記中間電位から前記
第一の電位に設定する制御手段を含むことを特徴とす
る。

【0037】また、前記オフセット付加手段は、前記第
一の電界効果トランジスタと前記キャパシタとの接続点
と基準電位との間に接続されゲートにオフセット付加手
段待機時電位制御信号が供給された第三の電界効果トラ
ンジスタを、更に有することを特徴とする。そして、前
記オフセット付加手段の待機時において、前記オフセッ
ト付加手段待機時電位制御信号を前記第三の電界効果ト
ランジスタが導通する電位に設定すると共に、前記オフ
セット付加制御信号を第一の電位に設定し、試験時にお
いて前記オフセット付加手段待機時電位制御信号を前記
第三の電界効果トランジスタが非導通となる電位に設定
すると共に、前記オフセット有効化信号を前記第一の電
界効果トランジスタが導通する電位に設定し、続いて前
記オフセット付加制御信号を前記第一の電位とは異なる
第二の電位に設定する制御手段を、更に含むことを特徴
とする。

【0038】また、前記オフセット付加手段は、一方の
電極に前記ビット線が接続され、他方の電極にオフセッ
ト付加制御信号が供給されたキャパシタからなることを
特徴とする。そして、待機時において前記オフセット付
加制御信号を第一の電位に設定し、試験時において前記
オフセット付加制御信号を第一の電位とは異なる第二の
電位に設定する制御手段を、更に含むことを特徴とす
る。

【0039】そして、前記オフセット付加手段として、
センスアンプの一対の第一及び第二の差動入力端子に夫
々接続された第一及び第二のオフセット付加回路が設け
られており、更に、前記待機時において前記第一及び第
二のオフセット付加回路に対応する第一及び第二のオフ
セット付加制御信号を第一及び第二の電位の中間電位に
設定し、試験時において前記第一のオフセット付加制御
信号を前記中間電位から前記第二の電位に設定すると共
に、前記第二のオフセット付加制御信号を前記中間電位
から前記第一の電位に設定する制御手段を含むことを特
徴とする。

【0040】また、前記メモリセルの試験時においての
み、前記オフセット付加手段を有効化する有効化手段
を、更に含み、前記有効化手段は、少なくとの一つのピ
ンに対して所定電位が印加された場合に、前記試験時で
あるとする判定して前記オフセット付加手段を有効化す
るようにしたことを特徴とし、また前記有効化手段は、
複数のピンに対して所定の組合わせ電位が供給された場
合に、前記試験時であるとする判定して前記オフセット
付加手段を有効化するようにしたことを特徴とする。更
に、前記有効化手段は、少なくとも一つのピンに対して
所定電位の組合わせが時系列で供給された場合に、前記
試験時であるとする判定して前記オフセット付加手段を
有効化するようにしたことを特徴とする。

【0041】

【発明の実施の形態】本発明の実施例について図面を用
いて説明する。図1は本発明の一実施例の強誘電体メモ
リ回路を示すブロック図である。なお、今後記す実施例
の回路図においても、簡単のために、強誘電体メモリ回
路のうち、本発明の主旨である「オフセットを付加す
る」という機能の説明に必要な部分のみを抜き出して記
載するものとする。また、これまでに説明した構成要素
と同じものについては、同じ符号を用いることとし、そ
の詳しい説明を省略する。さらに、以下の実施例は全て
強誘電体メモリを用いて説明するが、本発明は強誘電体
メモリに限らず、ダイナミックランダムアクセスメモリ
(DRAM)等、ビット線上にあらわれるデータ電位を
増幅して読出し動作を行う形式をとる全ての半導体メモ
リに対して適用可能である。

【0042】図1は、センスアンプSAk 、トランスフ
ァゲートTGk 、ビット線BLNk、BLTk およびビ
ット線に接続されているメモリセルMCからなる強誘電
体メモリ回路に、オフセットを付加するオフセット回路
OFk を接続した例である。オフセット回路は、1本の
ビット線に対して1個のトランジスタT1 (T2 )と1
個のキャパシタCD1 (CD2 )とで構成されている。
このトランジスタは、ゲート端子がオフセット有効化信
号OC1 (OC2 )に、ドレイン端子がビット線に、ソ
ース端子がキャパシタの一方の電極に、それぞれ接続さ
れている。キャパシタの他方の電極は、オフセット付加
制御信号OPL1 (OPL2 )に接続されている。

【0043】これ等オフセット有効化信号OC1 ,OC
2 やオフセット付加制御信号OPL1 ,OPL2 はオフ
セット回路を制御するためのオフセット回路制御部3か
ら生成されるものであり、このオフセット回路制御部3
は有効化部2からの有効化信号により制御される。そし
て、当該半導体メモリ装置の外部ピンの一つまたは複数
ピンへ外部から供給されるテスト(試験)指令に応答し
て、有効化部2は有効化信号を生成してオフセット回路
制御部3を制御し、上記各制御信号を予め定められたタ
イミングに従って生成して、メモリセルの試験のための
オフセットをビット線対BLNk ,BLTk へ付加する
様になっている。

【0044】図1の回路を用いて実際にオフセットを付
加する動作を行うときの各信号のタイミングチャートを
図2に示す。以下、図1の回路で、図2のタイミングチ
ャートにて本発明を実施する場合について説明する。な
お、本発明のオフセットを付加する動作を適用するにあ
たり、強誘電体メモリ本体の動作方式としては、1T/
1C型、2T/2C型のいずれでもよい。

【0045】図2には、オフセットを付加する動作を行
うタイミングを(A)と記している。1T/1C型動作
の場合は、ワード線、プレート線をそれぞれ選択してビ
ット線(例えば、BLNk )上にメモリセルからのデー
タを読出し、かつ一方で、リファレンス電位発生回路
(図1には示されていない)を用いてビット線と対にな
るビット線(BLTk )上にリファレンス電位を生成し
た後に、ビット線(BLNk もしくはBLTk )上にオ
フセットを付加する。オフセットを付加するには、オフ
セット有効化信号OC1 (もしくはOC2 )をハイレベ
ルとし、オフセット付加制御信号OPL1 (もしくはO
PL2 )をロウレベルからハイレベルに駆動する。

【0046】こうすることにより、オフセット回路内の
キャパシタを介したカップリングによって、ビット線B
LNk (OPL2 を駆動した場合にはBLTk )の電位
が高電位側にシフトする。この電位シフトによって、図
2に示したように読出し信号電位差が減少する、すなわ
ちオフセットそのものとなる。こうしてビット線にオフ
セットを生成した後、センスアンプを活性化して読出し
データの判別動作を行う。最後に、読出しの1サイクル
動作が終了する以前にOC1 (OC2 )とOPL1 (O
PL2 )をロウレベルに戻しておく。

【0047】重要な点は、(A)の期間にオフセット有
効化信号(OC1 もしくはOC2 )がハイレベルであ
り、かつ、その期間にオフセット付加制御信号(OPL
1 もしくはOPL2 )がロウレベルからハイレベルに駆
動されるということである。それ以外の本発明に関わる
信号の動作タイミングは任意でよい。

【0048】2T/2C型動作の強誘電体メモリに対し
てオフセットを付加する場合も、上記1T/1C型とほ
ぼ同様である。異なる点は、2T/2C型動作ではリフ
ァレンス電位発生回路を用いていない点である。すなわ
ち、メモリセルからビット線対(BLNk ,BLTk )
に差動でデータを出力するので、オフセットを付加する
のは、ワード線、プレート線をそれぞれ選択して、ビッ
ト線対(BLNk 、BLTk )上にメモリセルからのデ
ータが読出された後ということになる。その後の動作は
1T/1C型の場合と全く同様である。

【0049】以上に説明したように、本発明では、メモ
リセルからビット線上にデータ電位差を読出した後、こ
のデータ電位差を減少させるようにビット線電位を変化
させる動作を行うことにより、オフセットを生成するこ
とが要点である。この動作によれば、メモリセルからビ
ット線への読出し電位差がオフセット以下である場合に
は、センスアンプによるデータ判定動作がフェイルとな
る。すなわち、オフセット以下の読出し電位差を持つメ
モリセルを含む強誘電体メモリが不良となって、信頼性
上問題のあるメモリの選別が可能となる。

【0050】本発明の方式を用いた場合のオフセット量
を簡単に見積もってみる。ビット線の寄生容量値をC
B、オフセット回路内のキャパシタの静電容量値をC
D、オフセット付加制御信号OPL1 ,OPL2 のハイ
レベルの電位をVDPとする。ここで、上記の動作方式
により生成されるオフセットΔVoffsetは、OPL1
(またはOPL2 )がロウレベルの状態からハイレベル
の状態へ駆動される前後において、ビット線上の電荷が
保存されるという条件を用いることにより計算でき、そ
の結果は、 ΔVoffset=CD×VDP/(CD+CB)……(1) となる。

【0051】この(1)式の右辺にある量は、CB,C
D,VDPであり、これらCDやVDPを適当な値にす
ることで任意のオフセット量を設定することができる。
かつ、これら右辺に含まれる量は全てビット線に読出さ
れた電位によらない量である。従って、本発明の方式に
よれば、従来のようなビット線読み出し電位に対する依
存性はなく、最適なオフセット値を容易に設定できると
いう利点がある。

【0052】図2では、オフセットを付加する(A)の
時期に、オフセット付加制御信号OPL1 もしくはOP
L2 をロウレベルからハイレベルに駆動することによっ
てオフセットを生成していた。逆に、オフセット付加制
御信号をハイレベルからロウレベルに駆動することによ
ってもオフセットを生成することができる。図1の回路
に対して、この方式によってオフセットを付加する例を
図3に示した。図3の場合には、例えばOC2 をハイレ
ベル、OPL2 をハイレベルからロウレベルに駆動した
ときには、キャパシタを介したカップリングにより、ビ
ット線BLTkに対し電位が低くなる方向に電位シフト
が起こる。この電位シフトは、図3に示したようにオフ
セットとなる。

【0053】図4に、図1の回路を用いてオフセットを
発生する動作方式の第3の例を示す。図4の例では、オ
フセット付加制御信号OPL1 ,OPL2 の待機時の電
位を、電源電位VDPと接地電位GNDとの中間電位
(VDP/2、VDP/3、等々)に設定する。オフセ
ット有効化信号OC1 ,OC2 をともにハイレベルとし
て(A)の期間に入ってから、OPL1 をVDPレベル
へ、OPL2 をGNDレベルへ駆動する。こうすること
により、キャパシタを介したカップリングにより、ビッ
ト線BLNk は高電位側へ、BLTk は低電位側へ、そ
れぞれ電位シフトが起こる。この電位シフトがオフセッ
トとなる。

【0054】図5に、図1とは異なるオフセット回路の
例を示す。本回路は図1に示したオフセット回路内のト
ランジスタとキャパシタとの接続点が、オフセット有効
化信号OC1 ,OC2 がロウレベルのときにフローティ
ングとなることの対策を施した回路である。すなわち、
トランジスタとキャパシタとの接続点を、待機時のオフ
セット付加制御信号OPL1 ,OPL2 の電位VSと等
しくするためのトランジスタTS1 ,TS2 が付加され
た回路である。TS1 ,TS2 はオフセット回路待機時
電位制御信号OC1B,OC2Bがゲート端子に、ドレイン
端子にオフセット回路内のトランジスタとキャパシタと
の接続点に、ソース端子はVSを供給する配線に接続さ
れている。VSの電位は、図2の動作の場合には接地電
位、図3の動作の場合はVDP電位、図4の動作の場合
にはVDPと接地電位の中間電位である。

【0055】尚、図5の回路においても、図1に示した
テスト指令用のピン1、有効化部2およびオフセット回
路制御部3が設けられているが、図では省略して示して
いる。

【0056】図5の回路を用いてオフセット付加動作を
行うには、先ず、待機時に導通状態となっているトラン
ジスタTS1 ,TS2 を、オフセット回路待機時電位制
御信号を用いて非導通状態にする。その後は、図2、図
3もしくは図4と全く同様に動作させればよい。最後
に、TS1 ,TS2 を導通状態とする。

【0057】図6は、さらに別なるオフセット回路の例
である。本回路は図1に示したオフセット回路内のトラ
ンジスタを削除し、直接ビット線とキャパシタを接続し
た形式の回路である。動作方式についても、図2、図3
もしくは図4からオフセット有効化信号OC1 ,OC2
の動作を除いた動作で、オフセット付加が可能である。
以上のオフセット付加回路は、メモリセルからのデータ
読み出し電位差をあえて減少させるものであるため、通
常動作時には働かせないことが望ましい。このため、本
発明のオフセット付加回路は、テストモードとして使わ
れることが推奨される。

【0058】強誘電体メモリの通常動作とテストモード
動作とを区別する手段としては、例えば、(1)強誘電
体メモリに、テスト用の付加ピンを設ける、(2)強誘
電体メモリがすでに持っている1つまたは複数のピン
(たとえばアドレスピン、データピン、制御信号ピン
等)に、ある組み合わせの信号が入力されたとき、また
はあるシーケンスの信号列が入力されたときに、テスト
モードに入る、(3)強誘電体メモリが持つあるピン
に、推奨動作電圧以上の高電圧をかける、等という方法
がある。

【0059】上記の(1)〜(3)における各ピンが図
1に示したテスト指令用のピン1であり、このピン1に
上述した(1)〜(3)の信号や電圧が供給された時
に、有効化部2がこれを検出してテストモードであると
判断し、オフセット回路制御部3を動作せしめるのであ
る。このオフセット回路制御部3は図2、図3もしくは
図4のタイミングチャートに従って信号OPL1 ,OP
L2 ,OC1 ,OC2 ,OC1B,OC2Bを制御するので
ある。

【0060】従来のオフセットセンスアンプ試験方式に
よって得られるオフセット量のビット線読出し電位に対
する依存性は、図11に示した通りであるが、本発明の
効果を示すため、同図上に、本発明を用いた場合のオフ
セット量を回路シミュレーションにより求めてプロット
したグラフを、図7に示す。図7では、ビット線寄生容
量CB=250fF、オフセット回路内部のキャパシタ
の静電容量値CD=25fF、電源電位VDP=5Vと
仮定した。従来方式によるオフセット量が実線で、本発
明によるオフセット量を点線で示した。この図7から、
本発明では、ビット線読出し電位に対する依存性の小さ
いオフセット値が得られることがわかる。このことによ
り、本発明を用いると、強誘電体メモリの信頼性に即し
た最適なオフセット値を容易に設定できることがわか
る。

【0061】以上、本発明の種々の実施例を説明してき
たが、これまで各個に述べてきた実施例を、各々組み合
わせて本発明を実施することももちろん可能である。

【0062】

【発明の効果】以上述べた様に、本発明によれば、ビッ
ト線読出し電位に対する依存性の小さいオフセット値が
簡単に得られるので、メモリセルの試験において、オフ
セットが効きすぎて、本来は信頼性上問題のないレベル
にある強誘電体メモリまで不良と選別されたり、逆にオ
フセットが効かず、信頼性上問題ある強誘電体メモリが
選別されなかったりするという問題を有効に解決可能と
なるという効果がある。

【図面の簡単な説明】

【図1】本発明の実施例であるオフセット付加回路を搭
載した強誘電体メモリ装置の第1の例を示す図である。

【図2】図1の回路を用いてオフセット付加を行う動作
方式のタイミングチャートの第1の例を示す図である。

【図3】図1の回路を用いてオフセット付加を行う動作
方式のタイミングチャートの第2の例を示す図である。

【図4】図1の回路を用いてオフセット付加を行う動作
方式のタイミングチャートの第3の例を示す図である。

【図5】本発明の実施例であるオフセット付加回路を搭
載した強誘電体メモリ装置の第2の例を示す図である。

【図6】本発明の実施例であるオフセット付加回路を搭
載した強誘電体メモリ装置の第3の例を示す図である。

【図7】本発明の方式により発生したオフセット量と従
来方式により発生したオフセット量とを比較したグラフ
である。

【図8】強誘電体メモリ回路全体構成の例を示す図であ
る。

【図9】図8の回路の動作タイミングチャートである。

【図10】従来のオフセット回路例を示す図である。

【図11】図10の回路により発生されるオフセット量
を示すグラフである。

【符号の説明】

1 テスト指令用ピン 2 有効化部 3 オフセット回路制御部 WLj ワード線 PLj プレート線 BLNk ,BLTk ビット線 YSWk Y選択信号 PBL ビット線プリチャージ信号 SAE センスアンプ活性化信号 SAN,SAP センスアンプ活性化信号 TG トランスファゲート信号 DWLN,DWLT ダミーワード線 ION,IOT I/Oバス Ai アドレス信号 XPa Xアドレスプリデコード信号 YPb Yアドレスプリデコード信号 OC1 ,OC2 オフセット有効化信号 OPL1 ,OPL2 オフセット付加制御信号 OC1B,OC2B オフセット回路待機時電位制御信号 VS オフセット回路待機時電位 MCA FeRAMセルアレイ MCjk FeRAMセル DCNk ,DCTk ダミーメモリセル PBLk ビット線プリチャージ回路 SAk センスアンプ回路 TGk トランスファゲート回路 YSTk Y選択トランスファゲート XDEC Xデコーダ PLDEC プレートデコーダ YDEC Yデコーダ DWLDEC ダミーメモリセル制御回路 PBLC ビット線プリチャージ制御回路 SADRV センスアンプ制御回路 ADPDEC アドレスプリデコーダ OFk オフセット回路 T1 ,T2 ,TR1 ,TR2 ,TR3 ,TR4 オフセ
ット回路を構成するトランジスタ TR5 ,TR6 ,TR7 ,TR8 センスアンプ回路を
構成するトランジスタ TS1 ,TS2 オフセット回路内節点の待機時電位を
補償するトランジスタ CB ビット線寄生容量値 CD1 ,CD2 オフセット回路内キャパシタの静電容
量値

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 データを記憶する複数のメモリセルをマ
    トリックス状に配列したメモリセルアレイと、アドレス
    に従って前記メモリセルアレイ内のメモリセルを選択す
    るためのワード線と、この選択されたメモリセルに対し
    てデータの書込み及び読出しをなすためのビット線と、
    この選択されたメモリセルから前記ビット線上に読出さ
    れたデータ信号の電位差を増幅するセンスアンプ回路と
    を含む半導体メモリ装置であって、前記ビット線上に読
    出されたデータ信号の電位差を減少させる電圧であっ
    て、かつ前記ビット線上に読出される信号電圧に依存し
    ないオフセット電圧を前記ビット線に付加するオフセッ
    ト付加手段を含むことを特徴とする半導体メモリ装置。
  2. 【請求項2】 前記オフセット付加手段は、ゲートにオ
    フセット有効化信号が供給され、ソースに前記ビット線
    が接続された第一の電界効果トランジスタと、一方の電
    極に前記トランジスタのドレイン端子が接続され他方の
    電極にオフセット付加制御信号が供給されたキャパシタ
    とを有することを特徴とする請求項1記載の半導体メモ
    リ装置。
  3. 【請求項3】 待機時において前記オフセット付加制御
    信号を第一の電位に設定し、試験時において前記オフセ
    ット有効化信号を前記第一の電界効果トランジスタが導
    通する電位に設定し、続いて前記オフセット付加制御信
    号を前記第一の電位とは異なる第二の電位に設定する制
    御手段を、更に含むことを特徴とする請求項2記載の半
    導体メモリ装置。
  4. 【請求項4】 前記オフセット付加手段として、センス
    アンプの一対の第一及び第二の差動入力端子に夫々接続
    された第一及び第二のオフセット付加回路が設けられて
    おり、更に、待機時において前記第一及び第二のオフセ
    ット付加回路に対応する第一及び第二のオフセット付加
    制御信号を第一及び第二の電位の中間電位に設定し、試
    験時において前記第一及び第二のオフセット付加回路に
    対応する第一及び第二のオフセット有効化信号を、前記
    第一及び第二のオフセット付加回路に対応する第一及び
    第二の電界効果トランジスタが導通する電位に設定し、
    続いて前記第一のオフセット付加制御信号を前記中間電
    位から前記第二の電位に設定すると共に、前記第二のオ
    フセット付加制御信号を前記中間電位から前記第一の電
    位に設定する制御手段を含むことを特徴とする請求項2
    記載の半導体メモリ装置。
  5. 【請求項5】 前記オフセット付加手段は、前記第一の
    電界効果トランジスタと前記キャパシタとの接続点と基
    準電位との間に接続されゲートにオフセット付加手段待
    機時電位制御信号が供給された第三の電界効果トランジ
    スタを、更に有することを特徴とする請求項2記載の半
    導体メモリ装置。
  6. 【請求項6】 待機時において、前記オフセット付加手
    段待機時電位制御信号を前記第三の電界効果トランジス
    タが導通する電位に設定すると共に、前記オフセット付
    加制御信号を第一の電位に設定し、試験時において前記
    オフセット付加手段待機時電位制御信号を前記第三の電
    界効果トランジスタが非導通となる電位に設定すると共
    に、前記オフセット有効化信号を前記第一の電界効果ト
    ランジスタが導通する電位に設定し、続いて前記オフセ
    ット付加制御信号を前記第一の電位とは異なる第二の電
    位に設定する制御手段を、更に含むことを特徴とする請
    求項5記載の半導体メモリ装置。
  7. 【請求項7】 前記オフセット付加手段は、一方の電極
    に前記ビット線が接続され、他方の電極にオフセット付
    加制御信号が供給されたキャパシタからなることを特徴
    とする請求項1記載の半導体メモリ装置。
  8. 【請求項8】 待機時において前記オフセット付加制御
    信号を第一の電位に設定し、試験時において前記オフセ
    ット付加制御信号を第一の電位とは異なる第二の電位に
    設定する制御手段を、更に含むことを特徴とする請求項
    7記載の半導体メモリ装置。
  9. 【請求項9】 前記オフセット付加手段として、センス
    アンプの一対の第一及び第二の差動入力端子に夫々接続
    された第一及び第二のオフセット付加回路が設けられて
    おり、更に、前記待機時において前記第一及び第二のオ
    フセット付加回路に対応する第一及び第二のオフセット
    付加制御信号を前記第一及び第二の電位の中間電位に設
    定し、試験時において前記第一のオフセット付加制御信
    号を前記中間電位から前記第二の電位に設定すると共
    に、前記第二のオフセット付加制御信号を前記中間電位
    から前記第一の電位に設定する制御手段を含むことを特
    徴とする請求項7記載の半導体メモリ装置。
  10. 【請求項10】 前記メモリセルの試験時においての
    み、前記オフセット付加手段を有効化する有効化手段
    を、更に含むことを特徴とする請求項1〜9記載の半導
    体メモリ装置。
  11. 【請求項11】 前記有効化手段は、少なくとの一つの
    ピンに対して所定電位が印加された場合に、前記試験時
    であるとする判定して前記オフセット付加手段を有効化
    するようにしたことを特徴とする請求項10記載の半導
    体メモリ装置。
  12. 【請求項12】 前記有効化手段は、複数のピンに対し
    て所定の組合わせ電位が供給された場合に、前記試験時
    であるとする判定して前記オフセット付加手段を有効化
    するようにしたことを特徴とする請求項10記載の半導
    体メモリ装置。
  13. 【請求項13】 前記有効化手段は、少なくとも一つの
    ピンに対して所定電位の組合わせが時系列で供給された
    場合に、前記試験時であるとする判定して前記オフセッ
    ト付加手段を有効化するようにしたことを特徴とする請
    求項10記載の半導体メモリ装置。
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