JP6015531B2 - 論理回路 - Google Patents

Description

本発明は、強誘電体キャパシタを用いた論理回路及びその駆動方法に関する。

近年、半導体チップ内部にプログラムやコードを格納する必要性やパスワードなどの極秘情報を格納する必要性が高まっており、より耐タンパー性の高い論理回路の実現が求められている。耐タンパー性を考慮した論理回路としては、ダイナミック・フィールド・プログラマブル・ロジック（Dynamic Field Programmable Logic）等が知られている。ダイナミック・フィールド・プログラマブル・ロジックは、強誘電体メモリ等の不揮発性ラッチのデータ信号を用いてＣＭＯＳ論理回路のプログラミングを行うことにより、耐タンパー性を高めた論理回路である。

特開平０６−２７５７９０号公報 特開平０７−１０６５２８号公報 特表平０８−５１１８９５号公報 特開２００２−２４６４８７号公報

しかしながら、上記従来の論理回路では、データ信号をＣＭＯＳ論理回路に入力する際に一旦ＣＭＯＳ振幅信号が出力されるため、それをハッキングして機能をコピーされる虞があった。また、強誘電体メモリは読み出しに伴い記憶情報が破壊されるため、１回しか使用できなかった。このため、より耐タンパー性が高く何回でも繰り返し論理をとることができる論理回路の実現が望まれていた。

本発明の目的は、耐タンパー性が高く何回でも繰り返し論理をとることが可能な論理回路及びその駆動方法を提供することにある。

実施形態の一観点によれば、第１及び第２の強誘電体キャパシタ群と、前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路とを有する論理回路が提供される。

また、実施形態の他の観点によれば、第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す論理回路の駆動方法が提供される。

開示の論理回路及びその駆動方法によれば、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。また、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタの読み出し及び書き戻しは電荷転送のみで実現できるので、ＣＭＯＳレベルで動作を行う場合と比較して耐タンパー性を向上することができる。

図１は、強誘電体キャパシタを用いた論理回路の原理を示す図である。 図２は、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例を示す回路図である。 図３は、読み出された総電荷量をもとに論理値の評価を行う方法を示す図である。 図４は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。 図５は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。 図６は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。 図７は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。 図８は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。 図９は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。 図１０は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その７）である。 図１１は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。 図１２は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。 図１３は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。 図１４は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。 図１５は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。 図１６は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。 図１７は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その７）である。 図１８は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。 図１９は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。 図２０は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。 図２１は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。 図２２は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。 図２３は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。 図２４は、第４実施形態による論路回路の構造及び駆動方法を示す回路図である。 図２５は、第５実施形態による論路回路の構造及び駆動方法を示す回路図である。 図２６は、第６実施形態による論路回路の構造及び駆動方法を示す回路図である。 図２７は、スクランブル回路の基本構成を示す回路図である。 図２８は、セレクタの基本構成を示す回路図である。 図２９は、第７実施形態による論路回路の構造及び駆動方法を示す回路図（その１）である。 図３０は、第７実施形態による論路回路の構造及び駆動方法を示す回路図（その２）である。 図３１は、第８実施形態による論理回路の構造を示す回路図である。 図３２は、第８実施形態による論理回路の駆動方法を示す回路図（その１）である。 図３３は、第８実施形態による論理回路の駆動方法を示す回路図（その２）である。 図３４は、第９実施形態による論理回路の構造を示す回路図である。 図３５は、第９実施形態による論理回路の駆動方法を示す回路図（その１）である。 図３６は、第９実施形態による論理回路の駆動方法を示す回路図（その２）である。 図３７は、第１０実施形態による論路回路の構造及び駆動方法を示す回路図である。 図３８は、第１１実施形態による論路回路の構造及び駆動方法を示す回路図である。 図３９は、一般的な４キャパシタタイプの不揮発性ラッチ回路の例を示す回路図である。 図４０は、第１２実施形態による不揮発性ラッチ回路の構造を示す回路図（その１）である。 図４１は、第１２実施形態による不揮発性ラッチ回路の構造を示す回路図（その２）である。

［第１実施形態］
第１実施形態による論理回路及びその駆動方法について図１乃至図１０を用いて説明する。

図１は、強誘電体キャパシタを用いた論理回路の原理を示す図である。図２は、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例を示す回路図である。図３は、読み出された総電荷量をもとに論理値の評価を行う方法を示す図である。図４乃至図１０は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。

はじめに、本実施形態による論理回路を説明する前に、強誘電体キャパシタを用いた論理回路の原理について図１を用いて説明する。

図１に示す回路は、複数の強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃと、複数の強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに接続されたコンパレータ１０とを有している。キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの一方の電極（下部電極、共通電極又はプレート電極とも呼ぶ）は、互いに接続され、コンパレータ１０の入力端子に接続されている。キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの他方の電極（上部電極とも呼ぶ）には入力信号Ａ，Ｂ，Ｃがそれぞれ入力され、コンパレータ１０からは判定値である出力信号Ｘが出力される。ここでは、３つの強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃを有する場合を示すが、強誘電体キャパシタ１０の数は、これに限定されるものではない。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃは、自発分極方向をもち、電極への印加電圧により電圧−電荷のヒステリシス特性を示す。電極間に加える電圧差が正又は負の値である＋Ｖ_ｃ、−Ｖ_ｃを超えると、内部の自発分極方向が反転したとき、多くのチャージを放出又は吸収する。なお、Ｖ_ｃは抗電圧と呼ばれる。

ここで、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに、予め所定の自発分極方向をプログラムしておくものとする。ここでは、図において上向きの分極をＵ分極と定義し、図において下向きの分極をＰ分極と定義するものとする。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの上部電極に信号Ａ，Ｂ，Ｃを入力して上部電極の電位を上げると、電界の方向と強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向との関係に応じて、下部電極からキャパシタに吸収される電荷量が変化する。すなわち、Ｕ分極である強誘電体キャパシタでは下部電極側から吸収される電荷量が少量となり、Ｐ分極である強誘電体キャパシタでは下部電極側から吸収される電荷量が多量となる。これにより、アナログ的に重みづけをもった信号Ａ，Ｂ，Ｃの合成を実現することができる。

合成したアナログ電荷量は、電圧センスならば浮遊容量へ充電してその電圧により、電流センスならば電圧を一定として電流値により、コンパレータ１０でハイレベル（Ｈ）かローレベル（Ｌ）かの２値の判定が行われる。すなわち、プログラマブルな重みづけをした、信号Ａ，Ｂ，Ｃの合成を行うことができる。コンパレータ１０は、ラッチアンプと基準電圧で構成することや、演算増幅器（OpeAmp）で基準電圧との比較を行うことで実現することができる。

次に、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例について、図２を用いてより詳細に説明する。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの下部電極の共通の接続端子であるノードｎ_２には、Ｐ型トランジスタＰ_ｃｏｎｔのドレイン端子が接続されている。Ｐ型トランジスタＰ_ｃｏｎｔのソース端子の接続端子であるノードｎ_１には、制御信号が入力されるインバータ１２の出力端子と、Ｐ型トランジスタＰ_ｃｕｒｒのソース端子とが接続されている。Ｐ型トランジスタＰ_ｃｕｒｒのドレイン端子には、容量Ｃ_ｔａｎｋが接続されている。Ｐ型トランジスタＰ_ｃｏｎｔのゲート端子とＰ型トランジスタＰ_ｃｕｒｒのゲート端子とは、互いに接続されている。Ｐ型トランジスタＰ_ｃｏｎｔのゲート端子とＰ型トランジスタＰ_ｃｕｒｒのゲート端子との接続端子であるノードｎ_３とノードｎ_２との間には、容量Ｃ_ｂｉａｓが接続されている。こうして、Ｐ型トランジスタＰ_ｃｏｎｔ、Ｐ型トランジスタＰ_ｃｕｒｒ、閾値電圧制御用の電圧源としての容量Ｃ_ｂｉａｓにより、カレントミラー回路が構成されている。Ｐ型トランジスタＰ_ｃｕｒｒのドレイン端子と容量Ｃ_ｔａｎｋとの接続ノードｎ_ｏｕｔは、コンパレータ１０の入力端子に接続される。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃには、所定の自発分極方向が書き込まれているものとする。ここでは、分極が上向きでノードｎ_２の電位上昇で分極反転し多くの電荷を吸収するものをＰ分極、分極が下向きでノードｎ_２の電位上昇で分極の向きが変わらず少ない電荷を吸収するものをＵ分極と表すものとする。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの上部電極に入力する信号Ａ，Ｂ，Ｃをローレベル（ＧＮＤ（グラウンド）レベル）に固定している場合、インバータ１２への入力信号である制御信号がハイレベルからローレベルに立ち下がると、カレントミラー回路のＶＤＤ側のノードｎ_１はローレベルからハイレベルに立ち上がる。これにより、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの下部電極の共通の接続端子であるノードｎ_２は、Ｐ型トランジスタＰ_ｃｏｎｔに流れる電流により、ローレベルであった初期状態からＶＤＤレベルへと向かって充電される。この際、容量Ｃ_ｂｉａｓによりＰ型トランジスタＰ_ｃｏｎｔの実質の閾値電圧Ｖ_ｔｈを０とすることで、ノードｎ_２をＶＤＤまで充電するのを可能にしている。

ノードｎ_２がハイレベルになると、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの上部電極にはローレベルの電圧が、下部電極にはハイレベルの電圧が印加されることとなり、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃには抗電圧を超える電圧が印加される。これにより、Ｐ分極の強誘電体キャパシタでは分極反転が生じ、この強誘電体キャパシタには多くの電荷が吸収される。一方、Ｕ分極の強誘電体キャパシタでは分極の向きは変わらず少ない電荷が吸収される。

ここで、ノードｎ_２の充電電流とこれにミラーリングされた容量Ｃ_ｔａｎｋへの充電電流は等しいため、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに吸収される総電荷量と容量Ｃ_ｔａｎｋに充電される総電荷量とは等しくなる。この結果、ノードｎ_ｏｕｔの電圧は、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに吸収された総電荷量に応じたレベルとなる。

ノードｎ_ｏｕｔの電圧レベルは、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向に応じて変化する。すなわち、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃのうち、３つがＵ分極の場合（Ｕ×３）、１つがＰ分極で２つがＵ分極の場合（Ｐ×１＋Ｕ×２）、２つがＰ分極で１つがＵ分極の場合（Ｐ×２＋Ｕ×１）、３つがＰ分極の場合（Ｐ×３）の順に、ノードｎ_ｏｕｔの電圧レベルは高くなる。

ここで、コンパレータ１０における１／０の判定レベルＶ_ｔを、（Ｐ×３）の電圧レベルと（Ｐ×２＋Ｕ×１）の電圧レベルとの間のレベルに設定すると、総てがＰ分極であるＡＮＤの論理を判定することができる。また、判定レベルＶ_ｔを、（Ｐ×１＋Ｕ×２）の電圧レベルと（Ｕ×３）との間のレベルに設定すると、総てがＵ分極であるＮＯＲの論理を判定することができる（図３参照）。このように、３つの強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに書き込まれた情報の論理合成を、アナログ量で行うことができる。

インバータ１２に入力する信号に同期して立ち上がる信号Ａ，Ｂ，Ｃを強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに入力する場合、各強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃに吸収される電荷量は、０である場合を含めると、Ｐ、Ｕ、０（Ｐ＞Ｕ＞０）の３値となる。

この場合、信号Ａがローレベルで強誘電体キャパシタＣ_ｆａがＰ分極、信号Ｂがローレベルで強誘電体キャパシタＣ_ｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣ_ｆｃがＰ分極の場合に限って、３Ｐレベルとなる。つまり、各信号Ａ，Ｂ，Ｃのレベルと強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向との論理をとったうえで同期パルス駆動される信号Ａ，Ｂ，Ｃに対してＮＯＲ合成ができるようになる。例えば、信号Ａがハイレベルで強誘電体キャパシタＣ_ｆａがＰ分極、信号Ｂがローレベルで強誘電体キャパシタＣ_ｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣ_ｆｃがＰ分極では、条件は不成立となる。或いは、信号Ａがローレベルで強誘電体キャパシタＣ_ｆａがＵ分極、信号Ｂがローレベルで強誘電体キャパシタＣ_ｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣ_ｆｃがＰ分極でも、条件は不成立となる。

読み出し、すなわち論理値の評価時の動作原理は以上のようであるが、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向は１回のオペレーション後には総てＵ分極になる。このため、再度動作させるためには初期の自発分極方向を再び設定する必要がある。そこで、本実施形態による論理回路では、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの読み出し後、初期状態への書き戻しを行う。

次に、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの読み出し後に書き戻しを行う方法について、図４乃至図９を用いて説明する。

強誘電体キャパシタの読み出し後の書き戻しには、評価用の強誘電体キャパシタ（以下、「評価用キャパシタ」と呼ぶ）のほかに、バックアップ用の強誘電体キャパシタ（以下、「スレイブキャパシタ」と呼ぶ）を用いる。

ここでは、一つの強誘電体キャパシタの読み出しから書き戻しまでを説明するが、複数の評価用キャパシタを用いる場合には、これらに対応して複数のスレイブキャパシタが用いられる。本願明細書では、評価用キャパシタやスレイブキャパシタを複数用いる場合、これらを「強誘電体キャパシタ群」と表現することもある。

評価用キャパシタの読み出しから書き戻しまでは、例えば図４乃至図７に示す４つのステップにより行うことができる。

図４乃至図７において、上段の３つの強誘電体キャパシタが評価用キャパシタＣ_ｆを示し、下段の３つの強誘電体キャパシタがスレイブキャパシタＣ_ｆｘを示している。３つの強誘電体キャパシタは、一つの強誘電体キャパシタについて異なる状態を示したものである。すなわち、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの接続関係を左側に、評価用キャパシタＣ_ｆの初期状態がＰ分極であるときの自発分極方向の変化を中央に、評価用キャパシタＣ_ｆの初期状態がＵ分極であるときの自発分極方向の変化を右側に、それぞれ示している。

初期状態において、スレイブキャパシタＣ_ｆｘはＵ分極に設定しておく。すなわち、評価用キャパシタＣ_ｆがＰ分極のときにはスレイブキャパシタＣ_ｆｘはＵ分極であり（図４の中央）、評価用キャパシタＣ_ｆがＵ分極のときにもスレイブキャパシタＣ_ｆｘはＵ分極である（図４の右側）。また、下記一連のステップにおいて、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの上部電極には、ＧＮＤレベルの電圧を常時印加しておくものと考える。

まず、評価用キャパシタＣ_ｆの読み出しを行う。評価用キャパシタＣ_ｆの読み出しは、評価用キャパシタＣ_ｆのプレート電極（下部電極）ＰＬ_Ｅｖａにプラス電位のパルス信号を印加することにより行う。

評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａにプラス電位が印加されると、評価用キャパシタＣ_ｆには抗電圧の大きさを超える電圧が印加されることになる。これにより、評価用キャパシタＣ_ｆがＰ分極のときには分極反転が生じ、評価用キャパシタＣ_ｆがＰ分極からＵ分極に変化する（図４の中央）。また、評価用キャパシタＣ_ｆがＵ分極のときには分極反転は生じず、評価用キャパシタＣ_ｆはＵ分極のまま維持される（図４の右側）。

このとき、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａに印加するプラス電位と同期して、スレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖにはマイナス電位を印加する。また、評価用キャパシタＣ_ｆの上部電極とスレイブキャパシタＣ_ｆｘの上部電極とは、Ｐ型トランジスタＱ_Ｐ１を含むチャージトランスファアンプを介して接続する。チャージトランスファアンプは、ゲート電位を固定したソースフォロアである。

Ｐ型トランジスタＱ_Ｐ１のゲート電圧を−Ｖ_ｔｈの電位にすると、評価用キャパシタＣ_ｆの読み出しに伴い発生する電荷によってＰ型トランジスタＱ_Ｐ１のソース（図面において上側）の電位が上昇する。そして、ソースの電位が上昇した分の電荷がＰ型トランジスタＱ_Ｐ１を通過してスレイブキャパシタＣ_ｆｘに移動し、スレイブキャパシタＣ_ｆｘが充電される。

評価用キャパシタＣ_ｆの分極反転が生じたときには、スレイブキャパシタＣ_ｆｘに分極反転に十分な電荷が送られ、スレイブキャパシタＣ_ｆｘはＵ分極からＰ分極に変化する（図４の中央）。評価用キャパシタＣ_ｆの分極反転が生じていないときには、スレイブキャパシタＣ_ｆｘの分極反転に十分な電荷は送られず、スレイブキャパシタＣ_ｆｘの分極反転は生じず、スレイブキャパシタＣ_ｆｘはＵ分極のまま維持される（図４の右側）。すなわち、初期状態における評価用キャパシタＣ_ｆの自発分極方向を、スレイブキャパシタＣ_ｆｘにコピー（バックアップ）することができる。

次いで、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの接続を、Ｐ型トランジスタＱ_Ｐ１を含むチャージトランスファアンプ（図６）にもどす。その後、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａの電位及びスレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖの電位をＧＮＤレベルに戻す。このとき、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向がＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図５）。

次いで、評価用キャパシタＣ_ｆの書き戻しを行う。評価用キャパシタＣ_ｆの書き戻しは、スレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖにプラス電位のパルス信号を印加することにより行う。

スレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖにプラス電位が印加されると、スレイブキャパシタＣ_ｆｘには抗電圧の大きさを超える電圧が印加される。これにより、スレイブキャパシタＣ_ｆｘがＰ分極のときには分極反転が生じ、スレイブキャパシタＣ_ｆｘがＰ分極からＵ分極に変化する（図６の中央）。また、スレイブキャパシタＣ_ｆｘがＵ分極のときには分極反転が生じず、スレイブキャパシタＣ_ｆｘＵ分極のまま維持される（図６の右側）。

このとき、スレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖに印加するプラス電位と同期して、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａにはマイナス電位を印加する。また、評価用キャパシタＣ_ｆの上部電極とスレイブキャパシタＣ_ｆｘの上部電極とは、Ｐ型トランジスタＱ_Ｐ１を含むチャージトランスファアンプを介して接続する。

Ｐ型トランジスタＱ_Ｐ１のゲート電圧をＶ_ｔｈの電位にすると、スレイブキャパシタＣ_ｆｘの読み出しに伴い発生する電荷によってＰ型トランジスタＱ_Ｐ１のソース（図面において下側）の電位が上昇する。そして、ソースの電位が上昇した分の電荷がＰ型トランジスタＱ_Ｐ１を通過して評価用キャパシタＣ_ｆに移動し、評価用キャパシタＣ_ｆが充電される。

スレイブキャパシタＣ_ｆｘの分極反転が生じたときには、評価用キャパシタＣ_ｆに分極反転に十分な電荷が送られ、評価用キャパシタＣ_ｆはＵ分極からＰ分極に変化する（図６の中央）。スレイブキャパシタＣ_ｆｘの分極反転が生じていないときには、評価用キャパシタＣ_ｆの分極反転に十分な電荷は送られず、評価用キャパシタＣ_ｆの分極反転は生じず、評価用キャパシタＣ_ｆはＵ分極のまま維持される（図６の右側）。すなわち、読み出し後の評価用キャパシタＣ_ｆの自発分極方向を、初期状態に書き戻すことができる。

次いで、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの接続を、Ｐ型トランジスタＱ_Ｐ１を含むチャージトランスファアンプ（図４）に切り換える。その後、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａの電位及びスレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖの電位を、待機状態のＧＮＤレベルに戻す。このとき、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図７）。これにより、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向は、図４の初期状態に戻る。

なお、図５及び図７に示すステップでは、分極反転のない常誘電体成分の容量によるチャージ移動が生じるが、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとは等しい容量であり、互いに打ち消しあう。すなわち、キャパシタ電極間には不要な電位差は生じない。

また、図４に示すステップにおいて評価用キャパシタＣ_ｆがＵ分極の場合、スレーブキャパシタＣ_ｆｘの初期状態における自発分極方向もＵ分極にしておく。これにより、図４〜図７に示すステップを一周しても、プレート電極ＰＬ_Ｅｖａとプレート電極ＰＬ_Ｓｌｖとが逆相の駆動であるため、常誘電成分電荷転送は起こるが、両キャパシタの打ち消しあいによって、どちらもＵ分極の状態を維持することができる。

また、図４に示すステップにおいて、プレート電極ＰＬ_Ｅｖａに印加する電圧の立ち上げを図２に示すようなドライブ回路で行い、総チャージの積分値を出力することで、多数決論理をとることができる。

以上が、チャージトランスファアンプを用いた評価用キャパシタＣ_ｆの書き戻しの方法の原理である。ただし、現実的には、順方向・逆方向に転送される電荷のゲインが１以下では、電荷量が次第に減衰していき、いずれデータが保持できないことになる。

そこで、転送電荷の増幅方法について、以下に２つの方法を示す。

第１の方法は、図４及び図６のステップにおいて、増強チャージを供給するための回路を追加する方法である（図８）。

具体的には、図４に示すステップでは、図８（ａ）に示すように、チャージトランスファ用のＰ型トランジスタＱ_Ｐ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱ_Ｐ２とを追加する。これにより、転送電荷の３倍〜４倍程度の電荷をスレーブキャパシタＣ_ｆｘに供給することができる。

また、図６に示すステップでも同様に、図８（ｂ）に示すように、チャージトランスファ用のＰ型トランジスタＱ_Ｐ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱ_Ｐ２とを追加する。図８（ａ）と図８（ｂ）で電流方向は逆転するため、それぞれのインバータアンプとＰ型トランジスタのゲートの接続は異なる。これにより、転送電荷の３倍〜４倍程度の電荷を評価用キャパシタＣ_ｆに供給することができる。

第２の方法は、第１の方法と同様、インバータアンプとＰ型トランジスタＱ_Ｐ２とにより電荷増強を行うものであるが、その際の電荷増強を９倍程度とし、スレイブキャパシタＣ_ｆｘの容量を３倍程度にする方法である（図９）。

具体的には、図４に示すステップでは、図９（ａ）に示すように、チャージトランスファ用のＰ型トランジスタＱ_Ｐ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱ_Ｐ２とを追加する。また、スレイブキャパシタＣ_ｆｘの容量を３倍程度にしておく（図では、容量の相違を判りやすくするために３つのキャパシタで表現している）。これにより、転送電荷の９倍程度の電荷をスレーブキャパシタＣ_ｆｘに供給することができる。

また、図７に示すステップでは、図９（ｂ）に示すように、電荷増強は行わず、スレイブキャパシタＣ_ｆｘから評価用キャパタＣ_ｆに電荷を転送する。ただし、スレイブキャパシタＣ_ｆｘの容量は第１の方法と比較して３倍であるので、転送電荷量は３倍になる。このため、一連のループでのゲインは、第１の方法と同様に９倍程度が得られる。第１の方法と同様にして更に電荷増強を行ってもよい。

なお、一連のループでのゲインが１以上であれば、データを連続して保持することが可能である。電荷増強用回路の電荷増強倍率やスレイブキャパシタＣ_ｆｘの容量の大きさは、一連のループでのゲインが１以上となるように、適宜設定することが望ましい。

次に、評価用キャパシタＣ_ｆに初期状態としての任意の自発分極方向を書き込む方法について、図１０を用いて説明する。

図１０に示すように、評価用キャパシタＣ_ｆの上部電極とＧＮＤレベルとの間に、強制書き込み用のＮ型トランジスタＱ_Ｎ３を接続する。

図４の読み出しステップにおいて、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａがプラス電位に立ち上がった時点で、評価用キャパシタＣ_ｆの自発分極方向にかかわらず、Ｎ型トランジスタＱ_Ｎ３をオンにしＵ分極とする。また、スレイブキャパシタＣ_ｆｘに電荷を注入する。これにより、スレイブキャパシタＣ_ｆｘの自発分極方向を強制的にＰ分極にする（図１０は、プレート電極ＰＬ_Ｅｖａとプレート電極ＰＬ_Ｓｌｖを駆動したあとの状態で、Ｎ型トランジスタＱ_Ｎ３がオンの状態であり、評価用キャパシタＣ_ｆ＝Ｕ↑とスレイブキャパシタＣ_ｆｘ＝Ｐ↓になっている状態である）。ここからプレート電極ＰＬ_Ｅｖａとプレート電極ＰＬ_ＳｌｖとをＧＮＤにもどしＮ型トランジスタＱ_Ｎ３をオフする。この後、評価サイクル図９（ａ）から開始すれば、評価用キャパシタＣ_ｆ＝Ｕ設定からのサイクルとなる。一方、評価サイクルを飛ばして図９（ｂ）の評価用キャパシタＣ_ｆへの書き戻しを行えば、評価用キャパシタＣ_ｆをＰ分極に設定することができる。評価用キャパシタＣ_ｆの設定が終わったあと、評価サイクル＋書き戻しサイクルを通常どおり進めればよい。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第２実施形態］
第２実施形態による論理回路及びその駆動方法について図１１乃至図１７を用いて説明する。図１乃至図１０に示す第１実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図１１乃至図１７は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。

本実施形態では、スレイブキャパシタＣ_ｆｘを用いて評価用キャパシタＣ_ｆの書き戻しを行う他の方法について説明する。

評価用キャパシタＣ_ｆの読み出しから書き戻しまでは、例えば図１１乃至図１４に示す４つのステップにより行うことができる。

図１１乃至図１４において、上段の３つの強誘電体キャパシタが評価用キャパシタＣ_ｆを示し、下段の３つの強誘電体キャパシタがスレイブキャパシタＣ_ｆｘを示している。３つの強誘電体キャパシタは、一つの強誘電体キャパシタについて異なる状態を示したものである。すなわち、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの接続関係を左側に、評価用キャパシタＣ_ｆの初期状態がＰ分極であるときの自発分極方向の変化を中央に、評価用キャパシタＣ_ｆの初期状態がＵ分極であるときの自発分極方向の変化を右側に、それぞれ示している。

初期状態において、スレイブキャパシタＣ_ｆｘは、Ｐ分極に設定しておく。すなわち、評価用キャパシタＣ_ｆがＰ分極のときにはスレイブキャパシタＣ_ｆｘはＰ分極であり（図１１の中央）、評価用キャパシタＣ_ｆがＵ分極のときにもスレイブキャパシタＣ_ｆｘはＰ分極である（図１１の右側）。

まず、評価用キャパシタＣ_ｆの読み出しを行う。評価用キャパシタＣ_ｆの読み出しの際、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの間には、Ｎ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１１参照）。評価用キャパシタＣｆの上部電極ＴＥＬは、カレントミラー回路の入力側のＮ型トランジスタＮ_ｃｏｎｔに接続され、ＧＮＤレベルに固定される。また、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬはカレントミラー回路の出力側のＮ型トランジスタＮ_ｃｕｒｒに接続される。

この状態で評価用キャパシタＣ_ｆのプレート電極ＰＬ_ＥｖａにＧＮＤレベルからＶＤＤレベルに立ち上がるパルス信号を印加すると、評価用キャパシタＣ_ｆには抗電圧の大きさを超える電圧が印加されることになる。

これにより、評価用キャパシタＣ_ｆがＰ分極のときには分極反転が生じ、評価用キャパシタＣ_ｆがＰ分極からＵ分極に変化する（図１１の中央）。これに伴い評価用キャパシタＣ_ｆから放出された電荷が入力側のＮ型トランジスタＮ_ｃｏｎｔに転送され、カレントミラー回路によって増幅された分の電荷が出力側のＮ型トランジスタＮ_ｃｕｒｒによってスレイブキャパシタＣ_ｆｘから引き抜かれる。

初期状態においてスレイブキャパシタＣ_ｆｘは、上部電極ＴＥＬをＶＤＤレベルにプリチャージし、プレート電極ＰＬ_ＳｌｖはＶＤＤレベルに固定しておく。スレイブキャパシタＣ_ｆｘから電荷が引き抜かれると、上部電極ＴＥＬはＶＤＤレベルからＧＮＤレベルに下がる。これにより、スレイブキャパシタＣ_ｆｘには抗電圧の大きさを超える電圧が印加され、スレイブキャパシタＣ_ｆｘがＰ分極からＵ分極に変化する（図１１の中央）。

一方、評価用キャパシタＣ_ｆがＵ分極のときには分極反転は生じず、評価用キャパシタＣ_ｆはＵ分極のまま維持される（図１１の右側）。このときに評価用キャパシタＣ_ｆからカレントミラー回路の入力側のＮ型トランジスタＮ_ｃｏｎｔに転送される電荷は少量であり、カレントミラー回路の出力側のＮ型トランジスタＮ_ｃｕｒｒによってスレイブキャパシタＣ_ｆｘから引き抜かれる電荷も少量である。このため、スレイブキャパシタＣ_ｆｘの上部電極はＶＤＤレベルからほとんど変化せず、スレイブキャパシタＣ_ｆｘはＰ分極のまま維持される（図１１の右側）。

次いで、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａの電位をＧＮＤレベルに戻し、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬの電位をＶＤＤレベルに戻す。このとき、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図１２）。

次いで、評価用キャパシタＣ_ｆの書き戻しを行う。評価用キャパシタＣ_ｆの書き戻しの際、評価用キャパシタＣ_ｆとスレイブキャパシタＣ_ｆｘとの間には、Ｐ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１３参照）。スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬは、カレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔに接続され、ＶＤＤレベルに固定される。また、評価用キャパシタＣ_ｆの上部電極ＴＥＬは、カレントミラー回路の出力側のＰ型トランジスタＰ_ｃｕｒｒに接続される。

この状態でスレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_ＳｌｖにＶＤＤレベルからＧＮＤレベルに立ち下がるパルス信号を印加すると、スレイブキャパシタＣ_ｆｘには抗電圧の大きさを超える電圧が印加されることになる。

これにより、スレイブキャパシタＣ_ｆｘがＵ分極のときには分極反転が生じ、スレイブキャパシタＣ_ｆｘがＵ分極からＰ分極に変化する（図１３の中央）。これに伴いカレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔからスレイブキャパシタＣ_ｆｘに電荷が引き抜かれ、カレントミラー回路によって増幅された分の電荷がカレントミラー回路の出力側のＰ型トランジスタＰ_ｃｕｒｒを介して評価用キャパシタＣｆに充電される。

初期状態において評価用キャパシタＣ_ｆは、上部電極ＴＥＬをＧＮＤレベルにプリチャージし、プレート電極ＰＬ_ＥｖａはＧＮＤレベルに固定しておく。評価用キャパシタＣ_ｆが充電されると、上部電極はＧＮＤレベルからＶＤＤレベルに上がる。これにより、評価用キャパシタＣ_ｆには抗電圧の大きさを超える電圧が印加され、評価用キャパシタＣｆがＵ分極からＰ分極に変化する（図１３の中央）。

一方、スレイブキャパシタＣ_ｆｘがＰ分極のときには分極反転は生じず、スレイブキャパシタＣ_ｆｘはＰ分極のまま維持される（図１３の右側）。このときにカレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔからスレイブキャパシタＣ_ｆｘに引き抜かれる電荷は少量であり、カレントミラー回路の出力側のＰ型トランジスタＰ_ｃｕｒｒによって評価用キャパシタＣ_ｆに充電される電荷も少量である。このため、評価用キャパシタＣ_ｆの上部電極はＧＮＤレベルからほとんど変化せず、評価用キャパシタＣ_ｆはＵ分極のまま維持される（図１３の右側）。

次いで、スレイブキャパシタＣ_ｆｘのプレート電極ＰＬ_Ｓｌｖの電位をＶＤＤレベルに戻し、評価用キャパシタＣ_ｆの上部電極ＴＥＬの電位をＧＮＤレベルに戻す。このとき、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図１４）。

以上のようにして、初期状態で評価用キャパシタＣ_ｆがＰ分極の場合は、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘが、読み出しステップでＰ分極からＵ分極に変化し、書き戻しステップでＵ分極からＰ分極に変化して初期状態に戻る。一方、初期状態で評価用キャパシタＣ_ｆがＵ分極の場合は、初期状態でスレイブキャパシタＣ_ｆｘをＰ分極にしておけば、評価用キャパシタＣ_ｆ及びスレイブキャパシタＣ_ｆｘは読み出し及び書き戻しステップにおいて影響を受けず、分極方向が維持される。

本実施形態による読み出し及び書き戻しでは、プレート電極ＰＬ_Ｅｖａ，ＰＬ_Ｓｌｖに印加する電圧は、ＧＮＤレベル又はＶＤＤレベルであり、第１実施形態の場合のように−ＶＤＤレベルは不要である。これには、装置構成を簡略化できる等のメリットがある。

本実施形態の方式では、カレントミラー回路の増幅度は任意に設定することができる。カレントミラー回路の出力側のトランジスタのゲート幅を入力側のトランジスタのゲート幅よりも広く（例えば２倍）することにより、チャージロスを補うための増幅を行うことができる。

カレントミラー回路を形成するトランジスタの閾値電圧Ｖ_ｔｈは、入力側のトランジスタに電圧オフセットを与えるキャパシタを挿入することで任意の電圧に設定することができる。例えば０Ｖにすれば、読み出しステップにおいて完全にＧＮＤレベル固定として、評価用キャパシタＣ_ｆの上部電極ＴＥＬの電位をＧＮＤレベルにすることができ、書き戻しステップではスレイブキャパシタＣ_ｆｘの上部電極ＴＥＬの電位をＶＤＤレベルにすることができる。

本実施形態では、評価用キャパシタＣ_ｆからスレイブキャパシタＣ_ｆｘへの電荷の転送にｎＭＯＳカレントミラーを用い、スレイブキャパシタＣ_ｆｘから評価用キャパシタＣ_ｆへの電荷の転送にｐＭＯＳカレントミラーを用いたが、いずれか一方を用いてもよい。すなわち、双方の電荷の転送を、ｎＭＯＳカレントミラー又はｐＭＯＳカレントミラーを２つ用いることで行うことも可能である。

なお、カレントミラーのオフセットキャパシタ及びカレントミラーを２つ用いる例については、後の実施形態において示す。

次に、評価用キャパシタＣ_ｆに初期状態としての任意の自発分極方向を書き込む方法について、図１５を用いて説明する。

図１５に示すように、評価用キャパシタＣ_ｆの上部電極ＴＥＬに、強制書き込みゲート（インバータ）１４を接続する。

図１１の読み出しステップにおいて、評価用キャパシタＣ_ｆの上部電極ＴＥＬにＶＤＤレベル又はＧＮＤレベルの電圧を印加した状態で、評価用キャパシタＣ_ｆのプレート電極ＰＬ_Ｅｖａに半分の期間ＧＮＤレベルを、残り半分の期間ＶＤＤレベルを印加する。これにより、評価用キャパシタＣ_ｆには、上部電極ＴＥＬにＶＤＤレベルの電圧を印加したときにＰ分極が書き込まれ、上部電極ＴＥＬにＧＮＤレベルの電圧を印加したときにＵ分極が書き込まれる。

スレーブキャパシタＣ_ｆｘをすべてＰ分極にリセットする際には、スレーブキャパシタＣ_ｆｘの上部電極ＴＥＬをＶＤＤレベルに立ち上げた状態で、その後スレーブキャパシタＣ_ｆｘのプレート電極ＰＬ_ＳｌｖをＶＤＤレベルに立ち上げればよい。

このようにしてスレーブキャパシタＣ_ｆｘをすべてＰ分極にリセットした後、評価用キャパシタＣ_ｆの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｅｖａ、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｓｌｖを、図１１の読み出しステップにおける初期レベルに設定する。

次に、電源オン時及び電源オフ時の動作について、図１６及び図１７を用いて説明する。

電源オフ状態において、評価用キャパシタＣ_ｆの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｅｖａ、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｓｌｖは、ＧＮＤレベルである。電源オン時には、評価用キャパシタＣ_ｆの分極方向を維持しつつ、総てのスレイブキャパシタＣ_ｆｘにＰ分極を書き込んでリセットを行い、図１１の読み出しステップに備えればよい。

そこでまず、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖを、図１５に示したように、上部電極ＴＥＬ、プレート電極ＰＬＳｌｖの順にＶＤＤレベルに立ち上げ、総てのスレイブキャパシタＣ_ｆｘにＰ分極を書き込む（図１６（ａ））。

スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_ＳｌｖをＶＤＤレベルに立ち上げた状態は、図１１に示す読み出しステップの初期状態の電圧印加レベルとなる（図１６（ｂ））。したがって、この後、前述のようにして、評価用キャパシタＣ_ｆの読み出し及び書き戻しを行えばよい。

電源オフ時には、評価用キャパシタＣ_ｆの自発分極方向を保持した状態のまま、総てのノード電位をＧＮＤレベルに落とせばよい。

図１３のステップにおいて書き戻しを行い、図１４のステップにおいて読み出し前の初期状態の電圧レベルに戻した後には、評価用キャパシタＣ_ｆの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｅｖａは、ＧＮＤレベルになっている（図１７（ａ））。したがって、評価用キャパシタＣ_ｆの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｅｖａの電圧レベルは、書き戻し後の状態をそのまま維持すればよい。

その後、（読み出し前の初期状態になっている）ＶＤＤレベルであるスレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｓｌｖは、プレート電極ＰＬ_Ｓｌｖ、上部電極ＴＥＬの順にＧＮＤレベルに立ち下げる（図１７（ｂ））。これにより、スレイブキャパシタＣ_ｆｘはすべてＰ分極方向が書き込まれる。

このようにして、評価用キャパシタＣ_ｆの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｅｖａ、並びに、スレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｓｌｖが、ＧＮＤレベルになった後に、電源をオフにすればよい。

なお、電源オン時に総てのスレイブキャパシタＣ_ｆｘにＰ分極を書き込む処理を行う場合には、電源オフ動作に伴いスレイブキャパシタＣ_ｆｘの自発分極方向が変化しても問題はない。したがって、電源オフ時には、図１７（ｂ）のシーケンスを省いて、何もせずスレイブキャパシタＣ_ｆｘの上部電極ＴＥＬ及びプレート電極ＰＬ_Ｓｌｖを同時にＧＮＤレベルに立ち下げてもよいし、図１７（ａ）の状態から突然電源がオフされても問題はない。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第３実施形態］
第３実施形態による論理回路及びその駆動方法について図１８乃至図２３を用いて説明する。図１乃至図１７に示す第１及び第２実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図１８乃至図２３は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。

本実施形態では、保持用のデータが行き来するキャパシタのペア（Ｃ_ｄａｔａ、Ｃ_{ｄａｔａｘ}）に加えて、ロジック評価専用のキャパシタのペア（Ｃ_ｅｖａ、Ｃ_ｅｖａｘ）を設けた論理回路について説明する。

本実施形態による論理回路は、図１８に示すように、保持用キャパシタＣ_ｄａｔａとそのスレーブキャパシタＣ_{ｄａｔａｘ}、評価用キャパシタＣ_ｅｖａ，Ｃ_ｅｖａｘを有している。

保持用キャパシタＣ_ｄａｔａの読み出しから書き戻しまでは、例えば図１９乃至図２４に示す６つのステップにより行うことができる。

初期状態において、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘはＰ分極に設定しておく。

まず、保持用キャパシタＣ_ｄａｔａの読み出しを行う。保持用キャパシタＣ_ｄａｔａの読み出しの際、保持用キャパシタＣ_ｄａｔａ、スレイブキャパシタＣ_{ｄａｔａｘ}、評価用キャパシタＣ_ｅｖａｘの間には、Ｎ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１８参照）。保持用キャパシタＣ_ｄａｔａの上部電極ＴＥＬは、カレントミラー回路の入力側のＮ型トランジスタＮ_ｃｏｎｔに接続され、ＧＮＤレベルに固定される。また、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘの上部電極ＴＥＬは、カレントミラー回路の出力側に設けられた２つのＮ型トランジスタＮ_{ｃｕｒｒ１}，Ｎ_{ｃｕｒｒ２}にそれぞれ接続される。

この状態で保持用キャパシタＣ_ｄａｔａのプレート電極ＰＬ_１１及び評価用キャパシタＣ_ｅｖａのプレート電極ＰＬ_１２にＧＮＤレベルからＶＤＤレベルに立ち上がるパルス信号を印加すると、保持用キャパシタＣ_ｄａｔａには抗電圧の大きさを超える電圧が印加されることになる。

これにより、保持用キャパシタＣ_ｄａｔａがＰ分極のときには分極反転が生じ、保持用キャパシタＣ_ｄａｔａがＰ分極からＵ分極に変化する。これに伴い保持用キャパシタＣ_ｄａｔａから放出された電荷がカレントミラー回路の入力側のＮ型トランジスタＮ_ｃｏｎｔに転送され、増幅された分の電荷が出力側のＮ型トランジスタＮ_{ｃｕｒｒ１}，Ｎ_{ｃｕｒｒ２}によってスレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘから引き抜かれる。

初期状態においてスレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘは、上部電極ＴＥＬをＶＤＤレベルにプリチャージしておく。また、スレイブキャパシタＣ_{ｄａｔａｘ}のプレート電極ＰＬ_２１及び評価用キャパシタＣ_ｅｖａｘのプレート電極ＰＬ_２２は、ＶＤＤレベルに固定しておく。

スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘから電荷が引き抜かれると、上部電極ＴＥＬはＶＤＤレベルからＧＮＤレベルに下がる。これにより、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘには抗電圧の大きさを超える電圧が印加され、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘがＰ分極からＵ分極に変化する（図１８）。

一方、保持用キャパシタＣ_ｄａｔａがＵ分極のときには分極反転は生じず、保持用キャパシタＣ_ｄａｔａはＵ分極のまま維持される。このときに保持用キャパシタＣ_ｄａｔａからカレントミラー回路の入力側のＮ型トランジスタＮ_ｃｏｎｔに転送される電荷は少量であり、出力側のＮ型トランジスタＮ_{ｃｕｒｒ１}，Ｎ_{ｃｕｒｒ２}によってスレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘから引き抜かれる電荷も少量である。このため、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘの上部電極ＴＥＬはＶＤＤレベルからほとんど変化せず、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘはＰ分極のまま維持される。

次いで、保持用キャパシタＣ_ｄａｔａのプレート電極ＰＬ_１１及び評価用キャパシタＣ_ｅｖａのプレート電極ＰＬ_１２の電位をＧＮＤレベルに戻し、スレイブキャパシタＣ_{ｄａｔａｘ}及び評価用キャパシタＣ_ｅｖａｘの上部電極ＴＥＬの電位をＶＤＤレベルに戻す。このとき、保持用キャパシタＣ_ｄａｔａ、スレイブキャパシタＣ_{ｄａｔａｘ}、評価用キャパシタＣ_ｅｖａｘの自発分極方向は、変化しない（図１９）。

この状態で、評価用キャパシタＣ_ｅｖａｘは、合算の評価に用いることができる（なお、図１８〜図２３では、合算の評価に使用できる評価用キャパシタに丸印を付し、使用できない評価用キャパシタに×印を付している）。評価用キャパシタＣ_{ｄａｔａｘ}のプレート電極ＰＬ_２２を保持用キャパシタＣ_{ｄａｔａｘ}のプレート電極ＰＬ_２１から切り離すことで、保持用キャパシタＣ_ｄａｔａ及びスレイブキャパシタＣ_{ｄａｔａｘ}の自発分極方向を維持しつつ、評価用キャパシタＣ_ｅｖａｘを用いることができる。

保持用キャパシタＣ_ｄａｔａの初期状態がＰ分極のとき、評価用キャパシタＣ_ｅｖａｘはＵ分極になっている。この状態で、評価用キャパシタＣ_ｅｖａｘの上部電極ＴＥＬをＶＤＤレベルからＧＮＤレベルに立ち下げると、評価用キャパシタＣ_ｅｖａｘの分極反転は生じず、評価用キャパシタＣ_ｅｖａｘのプレート電極ＰＬ_２２はＶＤＤレベルのまま維持される。

一方、保持用キャパシタＣ_ｄａｔａの初期状態がＵ分極のとき、評価用キャパシタＣ_ｅｖａｘはＰ分極になっている。この状態で、評価用キャパシタＣ_ｅｖａｘの上部電極ＴＥＬをＶＤＤレベルからＧＮＤレベルに立ち下げると、評価用キャパシタＣ_ｅｖａｘの分極反転が生じ、評価用キャパシタＣ_ｅｖａｘのプレート電極ＰＬ_２２はＧＮＤレベルに立ち下がる（図２０）。

本ステップにおいて評価用キャパシタＣ_ｅｖａｘで論理をとると記憶データは破壊されるが、評価用キャパシタＣ_ｅｖａｘは次のフェーズでは書き戻されるため問題はない。

次いで、保持用キャパシタＣ_ｄａｔａの書き戻しを行う。保持用キャパシタＣ_ｄａｔａの書き戻しの際、保持用キャパシタＣ_ｄａｔａ、評価用キャパシタＣ_ｅｖａ，Ｃ_ｅｖａｘの間には、Ｐ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図２１参照）。スレイブキャパシタＣ_{ｄａｔａｘ}の上部電極ＴＥＬは、カレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔに接続され、ＶＤＤレベルに固定される。また、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａの上部電極ＴＥＬは、カレントミラー回路の出力側に設けられた２つのＰ型トランジスタＰ_{ｃｕｒｒ１}，Ｐ_{ｃｕｒｒ２}にそれぞれ接続される。

この状態でスレイブキャパシタＣ_{ｄａｔａｘ}のプレート電極ＰＬ_２１及び評価用キャパシタＣ_ｅｖａｘのプレート電極ＰＬ_２２にＶＤＤレベルからＧＮＤレベルに立ち下がるパルス信号を印加すると、スレイブキャパシタＣ_{ｄａｔａｘ}には抗電圧の大きさを超える電圧が印加されることになる。

これにより、スレイブキャパシタＣ_{ｄａｔａｘ}がＵ分極のときには分極反転が生じ、スレイブキャパシタＣ_{ｄａｔａｘ}がＵ分極からＰ分極に変化する。これに伴いカレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔからスレイブキャパシタＣ_ｆｘに電荷が引き抜かれ、増幅された分の電荷が出力側のＰ型トランジスタＰ_{ｃｕｒｒ１}，Ｐ_{ｃｕｒｒ２}を介して保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａに充電される。

初期状態において保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａは、上部電極ＴＥＬをＧＮＤレベルにプリチャージしておく。また、保持用キャパシタＣ_ｄａｔａのプレート電極ＰＬ_１１及び評価用キャパシタＣ_ｅｖａのプレート電極ＰＬ_１２は、ＧＮＤレベルに固定しておく。保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａが充電されると、上部電極ＴＥＬはＧＮＤレベルからＶＤＤレベルに上がる。これにより、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａには抗電圧の大きさを超える電圧が印加され、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａの自発分極方向がＰ分極に変化する（図２１）。

一方、スレイブキャパシタＣ_{ｄａｔａｘ}の自発分極方向がＰのときには分極反転は生じず、スレイブキャパシタＣ_{ｄａｔａｘ}はＰ分極のまま維持される。このときにカレントミラー回路の入力側のＰ型トランジスタＰ_ｃｏｎｔからスレイブキャパシタＣ_{ｄａｔａｘ}に引き抜かれる電荷は少量であり、出力側のＰ型トランジスタＰ_{ｃｕｒｒ１}，Ｐ_{ｃｕｒｒ２}によって保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａに充電される電荷も少量である。このため、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａの上部電極ＴＥＬはＧＮＤレベルからほとんど変化せず、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａはＵ分極のまま維持される。

次いで、スレイブキャパシタＣ_{ｄａｔａｘ}のプレート電極ＰＬ_２１及び評価用キャパシタＣ_ｅｖａｘのプレート電極ＰＬ_２２の電位をＶＤＤレベルに戻し、保持用キャパシタＣ_ｄａｔａ及び評価用キャパシタＣ_ｅｖａの上部電極ＴＥＬの電位をＧＮＤレベルに戻す。このとき、保持用キャパシタＣ_ｄａｔａ、スレイブキャパシタＣ_{ｄａｔａｘ}、評価用キャパシタＣ_ｅｖａの自発分極方向は、変化しない（図２２）。

この状態で、評価用キャパシタＣ_ｅｖａは、合算の評価に用いることができる。評価用キャパシタＣ_ｄａｔａのプレート電極ＰＬ_１２を保持用キャパシタＣ_ｄａｔａのプレート電極ＰＬ_１１から切り離すことで、保持用キャパシタＣ_ｄａｔａ及びスレイブキャパシタＣ_{ｄａｔａｘ}の自発分極方向を維持しつつ、評価用キャパシタＣ_ｅｖａを用いることができる。

保持用キャパシタＣ_ｄａｔａの初期状態がＰ分極のとき、評価用キャパシタＣ_ｅｖａはＰ分極になっている。この状態で、評価用キャパシタＣ_ｅｖａの上部電極ＴＥＬをＧＮＤレベルからＶＤＤレベルに立ち上げると、評価用キャパシタＣ_ｅｖａの分極反転は生じず、評価用キャパシタＣ_ｅｖａのプレート電極ＰＬ_１２はＧＮＤレベルのまま維持される。

一方、保持用キャパシタＣ_ｄａｔａの初期状態がＵ分極のとき、評価用キャパシタＣ_ｅｖａはＵ分極になっている。この状態で、評価用キャパシタＣ_ｅｖａの上部電極ＴＥＬをＧＮＤレベルからＶＤＤレベルに立ち上げると、評価用キャパシタＣ_ｅｖａの分極反転が生じ、評価用キャパシタＣ_ｅｖａのプレート電極ＰＬ_１２はＶＤＤレベルに立ち上がる（図２３）。

本ステップにおいて評価用キャパシタＣ_ｅｖａで論理をとると記憶データは破壊されるが、評価用キャパシタＣ_ｅｖａは次のフェーズでは書き戻されるため問題はない。

第２実施形態による論理回路では図１１乃至図１４に示す４ステップのうち１つのステップでしか合算の評価をできない。これに対し、本実施形態による論路回路では図１８乃至図２３に示す６ステップのうち２ステップで合算の評価を行うことができる。保持用キャパシタＣ_ｄａｔａ及びスレイブキャパシタＣ_{ｄａｔａｘ}に並列して更に複数の評価用キャパシタを設け、更に多くの合算の評価ができるようにしてもよい。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。また、データ保持用の強誘電体キャパシタに加え、評価用の強誘電体キャパシタを設けることにより、より多くの合算の評価を行うことができる。

［第４実施形態］
第４実施形態による論理回路及びその駆動方法について図２４を用いて説明する。図１乃至図２３に示す第１乃至第３実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図２４は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。

本実施形態では、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた２入力のセレクタについて説明する。

図２４に示す回路は、図２に示す読み出し回路において、信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂを入力するものである。信号Ａ，Ｂは、インバータ２２_Ａ，２２_Ｂを介してバイラテラルゲート回路１６に入力される。また、制御信号φは、直接及びインバータ２４を介してバイラテラルゲート回路１６に入力される。この回路は、共通プレート線ＰＬをＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例である。強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂは、第１乃至第３実施形態による論理回路における評価用キャパシタＣ_ｆ，Ｃ_ｅｖａ，Ｃ_ｅｖａｘに対応するものであり、これら強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂのプログラムと書き戻しは前述の方式で行う。

まず、容量Ｃ_ｔａｎｋをリセットし、制御信号φの立ち上がり前にインバータ１２への入力信号をハイレベルからローレベルに立ち下げる。これにより、プレート線ＰＬがローレベルからハイレベルに立ち上がる。なお、容量Ｃ_ｔａｎｋのリセットとは、容量Ｃ_ｔａｎｋをＧＮＤレベルに放電した後、ハイインピーダンス状態にしておくことである。

次いで、２つの入力である信号Ａ，Ｂを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの上部電極を駆動する。すなわち、信号Ａ，Ｂがハイレベルである場合、制御信号φに同期して、上部電極はハイレベルからローレベルに立ち下がる。信号Ａ，Ｂがローレベルであれば、上部電極はハイレベルを維持する。

ここで、強誘電体キャパシタＣ_ｆａの自発分極方向が下向き（Ｐ分極）であり、強誘電体キャパシタＣ_ｆｂの自発分極方向が上向き（Ｕ分極）であるものと仮定する。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。

このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂがハイレベルのときの読み出し電荷量はＰ＋Ｕ＝４Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量はＰ＋０＝３Ｕとなる。また、信号Ａがローレベルの場合、信号Ｂがハイレベルのときの読み出し電荷量は０＋Ｕ＝Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量は０＋０＝０となる。

したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２Ｕに設定しておけば、信号Ａがハイレベルのときにハイレベルであり、信号Ａがローレベルのときにローレベルである出力信号を、信号Ｂのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃ_ｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。

信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣ_ｆａの自発分極方向を上向き（Ｕ分極）、強誘電体キャパシタＣ_ｆｂの自発分極方向を下向き（Ｐ分極）に設定しておけばよい。

表１は、信号Ａ，Ｂの入力と強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの自発分極方向との組み合わせと読み出し電荷量の関係をまとめたものである。

表１から判るように、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの一方をＰ分極、他方をＵ分極とし、３Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。また、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂをＰ分極とし、コンパレータレベルを６Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ）を検出することができる。また、コンパレータレベルを０．５Ｕ以下に設定すれば、ＯＲ（Ａ，Ｂ）を検出することができる。このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第５実施形態］
第５実施形態による論理回路及びその駆動方法について図２５を用いて説明する。図１乃至図２４に示す第１乃至第４実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図２５は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。

本実施形態においても、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた２入力のセレクタについて説明する。

第４実施形態では、共通プレート線ＰＬをＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例を示した。本実施形態では、共通プレート線をＶＤＤレベルからＧＮＤレベルに立ち下げる方向でｎＭＯＳカレントドライバで評価する例を示す。

図２５に示す回路は、図２４に示す回路と同様、制御信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂを入力するものである。信号Ａ，Ｂは、直接、バイラテラルゲート回路１６に入力される。また、制御信号φは、直接及びインバータ２４を介してバイラテラルゲート回路１６に入力される。強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂは、第１乃至第３実施形態による論理回路における評価用キャパシタＣ_ｆ，Ｃ_ｅｖａ，Ｃ_ｅｖａｘに対応するものであり、これら強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂのプログラムと書き戻しは前述の方式で行う。

強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの下部電極（プレート電極）に接続されたプレート線ＰＬには、Ｎ型トランジスタＮ_ｃｏｎｔのドレイン端子が接続されている。Ｎ型トランジスタＮ_ｃｏｎｔのソース端子の接続端子であるノードｎ_１には、評価開始信号が入力されるインバータ１２の出力端子と、Ｎ型トランジスタＮ_ｃｕｒｒのソース端子とが接続されている。Ｎ型トランジスタＮ_ｃｕｒｒのドレイン端子には、容量Ｃ_ｔａｎｋが接続されている。Ｎ型トランジスタＮ_ｃｏｎｔのゲート端子とＮ型トランジスタＮ_ｃｕｒｒのゲート端子とは、互いに接続されている。Ｎ型トランジスタＮ_ｃｏｎｔのゲート端子とＮ型トランジスタＮ_ｃｕｒｒのゲート端子との接続端子であるノードｎ_２とプレート線ＰＬとの間には、容量Ｃ_ｂｉａｓが接続されている。こうして、Ｎ型トランジスタＮ_ｃｏｎｔ、Ｎ型トランジスタＮ_ｃｕｒｒ、閾値電圧制御用の電圧源としての容量Ｃ_ｂｉａｓにより、カレントミラー回路が構成されている。Ｎ型トランジスタＮ_ｃｕｒｒのドレイン端子と容量Ｃ_ｔａｎｋとの接続ノードｎ_ｏｕｔは、コンパレータ１０に接続される。

まず、容量Ｃ_ｔａｎｋをリセットし、インバータ１２へ入力される評価開始信号をローレベルからハイレベルに立ち上げる。これにより、プレート線ＰＬがハイレベルからローレベルに立ち下がる。なお、容量Ｃ_ｔａｎｋのリセットとは、容量Ｃ_ｔａｎｋを放電してノードｎ_ｏｕｔをＶＤＤレベルとした後、ハイインピーダンス状態にしておくことである。

次いで、２つの入力である信号Ａ，Ｂを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの上部電極を駆動する。すなわち、信号Ａ，Ｂがハイレベルである場合、信号φに同期して、上部電極は、ローレベルからハイレベルに立ち上がる。信号Ａ，Ｂがローレベルであれば、上部電極はローレベルを維持する。

ここで、強誘電体キャパシタＣ_ｆａの自発分極方向が上向き（Ｐ分極：読み出しに分極反転を伴い多量の電荷を出す）であり、強誘電体キャパシタＣ_ｆｂの自発分極方向が下向き（Ｕ分極：読み出しに分極反転せず少量の電荷を出す）であるものと仮定する。図２５では共通プレート線ＰＬがＧＮＤレベルでの逆極性の読み出しとなるので、ここに限り分極方向の矢印が反転している。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。

このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂがハイレベルのときの読み出し電荷量はＰ＋Ｕ＝４Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量はＰ＋０＝３Ｕとなる。また、信号Ａがローレベルの場合、信号Ｂがハイレベルのときの読み出し電荷量は０＋Ｕ＝Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量は０＋０＝０となる。

したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２Ｕに設定しておけば、信号Ａがハイレベルのときにハイレベルであり、信号Ａがローレベルのときにローレベルである出力信号を、信号Ｂのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃ_ｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。

信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣ_ｆａの自発分極方向を下向き（Ｕ分極）、強誘電体キャパシタＣ_ｆｂの自発分極方向を上向き（Ｐ分極）に設定しておけばよい。

信号Ａ，Ｂの入力と強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの自発分極方向との組み合わせと読み出し電荷量の関係は、第４実施形態の場合（表１）と同様である。

表１から判るように、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの一方をＰ分極、他方をＵ分極とし、３Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。また、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂをＰ分極とし、コンパレータレベルを６Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ）を検出することができる。また、コンパレータレベルを０．５Ｕ以下に設定すれば、ＯＲ（Ａ，Ｂ）を検出することができる。このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第６実施形態］
第６実施形態による論理回路及びその駆動方法について図２６を用いて説明する。図１乃至図２５に示す第１乃至第５実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図２６は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。

本実施形態では、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた３入力のセレクタについて説明する。なお、ここでは第４実施形態による論理回路と同様のｐＭＯＳカレントドライバを用いる例を示すが、第５実施形態と同様のｎＭＯＳカレントドライバを用いるようにしてもよい。

図２６に示す回路は、図２に示す読み出し回路において、制御信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂ，Ｃを入力するものである。この回路は、共通プレート線をＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例である。強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃは、第２及び第３実施形態による論理回路における評価用キャパシタＣ_ｅｖａ，Ｃ_ｅｖａｘに対応するものであり、これら強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃのプログラムと書き戻しは前述の方式で行う。

まず、容量Ｃ_ｔａｎｋをリセットし、インバータ１２へ入力される制御信号φをハイレベルからローレベルに立ち下げる。これにより、プレート線ＰＬがローレベルからハイレベルに立ち上がる。なお、容量Ｃ_ｔａｎｋのリセットとは、容量Ｃ_ｔａｎｋのノードｎ_ｏｕｔをＧＮＤレベルに放電した後、ハイインピーダンス状態にしておくことである。

次いで、３つの入力である信号Ａ，Ｂ，Ｃを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの上部電極を駆動する。すなわち、信号Ａ，Ｂ，Ｃがハイレベルである場合、信号φに同期して、上部電極は、ハイレベルからローレベルに立ち下がる。信号Ａ，Ｂ，Ｃがローレベルであれば、上部電極はハイレベルを維持する。

ここで、強誘電体キャパシタＣ_ｆａの自発分極方向が下向き（Ｐ分極）であり、強誘電体キャパシタＣ_ｆｂ，Ｃ_ｆｃの自発分極方向が上向き（Ｕ分極）であるものと仮定する。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。

このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂ，Ｃがハイレベルのときの読み出し電荷量はＰ＋Ｕ＋Ｕ＝５Ｕとなる。信号Ｂ，Ｃの一方がハイレベルで他方がローレベルのときの読み出し電荷量はＰ＋Ｕ＋０＝４Ｕとなる。信号Ｂ，Ｃがローレベルのときの読み出し電荷量はＰ＋０＋０＝３Ｕとなる。

一方、信号Ａがローレベルの場合、信号Ｂ，Ｃがハイレベルのときの読み出し電荷量は０＋Ｕ＋Ｕ＝２Ｕとなる。信号Ｂ，Ｃの一方がハイレベルで他方がローレベルのときの読み出し電荷量は０＋Ｕ＋０＝Ｕとなる。信号Ｂ，Ｃがローレベルのときの読み出し電荷量は０＋０＋０＝０となる。

したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２．５Ｕに設定しておけば、Ａがハイレベルのときにハイレベルであり、Ａがローレベルのときにローレベルである出力信号を、信号Ｂ，Ｃのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃ_ｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。

信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣ_ｆｂの自発分極方向を下向き（Ｐ分極）、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｃの自発分極方向を上向き（Ｕ分極）に設定しておけばよい。また、信号Ｃをセレクトする場合は、強誘電体キャパシタＣ_ｆｃの自発分極方向を下向き（Ｐ分極）、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂの自発分極方向を上向き（Ｕ分極）に設定しておけばよい。

表２は、信号Ａ，Ｂ，Ｃの入力と強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向との組み合わせと読み出し電荷量の関係をまとめたものである。

表２から判るように、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃのいずれか１つをＰ分極、他をＵ分極とし、２．５Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。

また、コンパレータレベルを０．５Ｕ以下に設定すれば、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃの自発分極方向に関わらず、ＯＲ（Ａ，Ｂ，Ｃ）を検出することができる。

また、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂ，Ｃ_ｆｃをＰ分極とし、コンパレータレベルを８Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ，Ｃ）を検出することができる。

また、例えば、強誘電体キャパシタＣ_ｆａ，Ｃ_ｆｂをＰ分極、強誘電体キャパシタＣ_ｆｃをＵ分極とし、６Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、ＡＮＤ（Ａ，Ｂ）を検出することができる。３つのうち２つをＰ分極とする他の組み合わせの場合も同様である。

このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第７実施形態］
第７実施形態による論理回路及びその駆動方法について図２７乃至図３０を用いて説明する。図１乃至図２６に示す第１乃至第６実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図２７は、スクランブル回路の基本構成を示す回路図である。図２８は、セレクタの基本構成を示す回路図である。図２９及び図３０は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。

スクランブル回路は、暗号回路などに用いられるものであり、アドレスやデータをハッシュして解析されにくくするものである。通常はハードロジックで形成するためその回路を読まれると動作が解析される虞があるが、例えば第４乃至第６実施形態に示したようなセレクタ回路を用いれば、強誘電体キャパシタの分極方向を検出することは困難なため、高い機密保持性が得られる。

図２７に示す回路は、信号Ａ〜Ｆの６つの入力信号を、セレクタを使用して信号Ａ^＊〜Ｆ^＊の６つの出力信号に変換するスクランブル回路である。信号Ａ^＊は、信号Ａ〜ＦをセレクタＳＷ_１Ａ〜ＳＷ_１Ｆで処理した信号である。信号Ｂ^＊は、信号Ａ〜ＦをセレクタＳＷ_２Ａ〜ＳＷ_２Ｆで処理した信号である。信号Ｃ^＊は、信号Ａ〜ＦをセレクタＳＷ_３Ａ〜ＳＷ_３Ｆで処理した信号である。信号Ｄ^＊は、信号Ａ〜ＦをセレクタＳＷ_４Ａ〜ＳＷ_４Ｆで処理した信号である。信号Ｅ^＊は、信号Ａ〜ＦをセレクタＳＷ_５Ａ〜ＳＷ_５Ｆで処理した信号である。信号Ｆ^＊は、信号Ａ〜ＦをセレクタＳＷ_６Ａ〜ＳＷ_６Ｆで処理した信号である。

図２８は、図２７のセレクタＳＷ_１Ａ〜ＳＷ_６Ｆに適用可能な６入力１出力のセレクタの例である。図２７（ａ）がロジック表記であり、図２７（ｂ）がブロック表記であり、図２７（ｃ）がＭＯＳ表記である。ＳＷ_Ａ〜ＳＷ_Ｆのいずれかをハイレベルにすることで、その入力信号を選択することができる。

本実施形態では、上述のようなセレクタを強誘電体キャパシタを用いたセレクタで実現するために、強誘電体キャパシタを用いたセレクタの入力数を拡張する方法について示す。セレクタでは、これまで述べてきた容量結合ロジックとは異なり一つの信号を選択すればよいので、Ｐ＝３Ｕの総電荷量を比較しなくとも最大電荷を比較すればよく、入力数の拡張が可能となる。

図２９に示す回路は、入力Ａ〜Ｆのそれぞれに対して、直列に接続された容量Ｃ（Ｃ_ａ〜Ｃ_ｆ）及び容量Ｃ_ｌ（Ｃ_ｌａ〜Ｃ_ｌｆ）と、これらの接続ノードにゲート電極が接続されたＮ型トランジスタＱ（Ｑ_ａ〜Ｑ_ｆ）を有している。Ｎ型トランジスタＱ_ａ〜Ｑ_ｆのドレイン端子は束ねられ、コンパレータ１０に接続されている。

入力信号がローレベルからハイレベルにスイッチングするときに、複数ある入力のうち１つの容量Ｃ（ここでは容量Ｃ_ａを仮定する）のみを上向きの分極（Ｐ分極：読み出し電荷量大）としておく。他の容量Ｃ（ここでは容量Ｃ_ｂ〜Ｃ_ｆ，容量Ｃ_ｌａ〜Ｃ_ｌｆを仮定する）を下向きの分極（Ｕ分極：読み出し電荷量小）としておく。すると、容量Ｃと容量Ｃ_ｌとの接続ノードの電位は、容量Ｃと容量Ｃ_ｌとの容量分割により、Ｐ分極の容量Ｃ（容量Ｃ_ａ）が接続されたノードでは高く、Ｕ分極の容量Ｃ（容量Ｃ_ｂ〜Ｃ_ｆ）が接続されたノードでは低くなる。入力Ａ〜Ｆのこれら接続ノードをＮ型トランジスタＱのソースフォロワでワイヤドオアをとり、最大電圧をノードＮ_ｍａｘに出力する。

図２９において、入力Ａがローレベルのままの場合、ノードＧ_ａはＧＮＤレベルのままであり、たとえ入力Ｂ〜Ｆがローレベルからハイレベルに立ち上がったとしても、容量Ｃ_ｂ〜Ｃ_ｆの読み出し電荷量は少ないため、ノードＧ_ｂ〜Ｇ_ｆのレベルは低い。このため、ノード_Ｎｍａｘは低いＵ対応レベルとなる。これに対し、入力Ａがローレベルからハイレベルに遷移した場合は、ノードＧ_ａのレベルは高く、ノードＮ_ｍａｘは高いＰ対応レベルとなる。

したがって、ノードＮ_ｍａｘの電位がＵ対応のレベルであるかＰ対応のレベルであるかをコンパレータ１０により判定することで、入力Ａがローレベルであるかハイレベルであるかを出力することができる。すなわち、セレクタを実現することができる。

入力Ｂ〜Ｆを選択する場合も同様である。

図３０は、図２９の回路において、容量Ｃ_ｌとＮ型トランジスタＱとを、２つの入力で共用したものである。すなわち、容量Ｃ_ａ及び容量Ｃ_ｂに接続して容量Ｃ_ｌ１及びＮ型トランジスタＱ_１が設けられ、容量Ｃ_ｃ及び容量Ｃ_ｄに接続して容量Ｃ_ｌ２及びＮ型トランジスタＱ_２が設けられ、容量Ｃ_ｅ及び容量Ｃ_ｆに接続して容量Ｃ_ｌ３及びＮ型トランジスタＱ_３が設けられている。このようにすることで、容量Ｃ_ｌ及びＮ型トランジスタＱの総量を半減することができる。

この場合も、入力信号がローレベルからハイレベルにスイッチングするときに、複数ある入力のうち一つの容量Ｃ（ここでは容量Ｃ_ａを仮定する）のみを上向きの分極（Ｐ分極：読み出し電荷量大）としておく。他の容量Ｃ（ここでは容量Ｃ_ｂ〜Ｃ_ｆ，容量Ｃ_ｌ１〜Ｃ_ｌ３を仮定する）を下向きの分極（Ｕ分極：読み出し電荷量小）としておく。

ノードＧ_１のレベルは、入力Ａ，ＢがハイレベルのときにＰ＋Ｕ＝４Ｕ、入力Ａがハイレベルで入力ＢがローレベルのときにＰ＋０＝３Ｕ、入力Ａがローレベルで入力Ｂがハイレベルのときに０＋Ｕ＝Ｕ、入力Ａ，Ｂがローレベルのときに０＋０＝０となる。一方、非選択のペアは、最大でもハイレベル及びハイレベルの入力でＵ＋Ｕ＝２Ｕとなる。

したがって、コンパレータの比較レベルを２Ｕと３Ｕとの間のレベル（例えば２．５Ｕ）に設定しておけば、入力Ａがハイレベルであるかローレベルであるかを判定することができる。すなわち、セレクタを実現することができる。

入力Ｂ〜Ｆを選択する場合も同様である。

［第８実施形態］
第８実施形態による論理回路及びその駆動方法について図３１乃至図３３を用いて説明する。図１乃至図３０に示す第１乃至第７実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図３１は、本実施形態による論理回路の構造を示す回路図である。図３２及び図３３は、本実施形態による論理回路の駆動方法を示す回路図である。

本実施形態による論理回路は、入力信号ｉｎＡ〜ｉｎＤのうちのいずれかの信号レベルを判定するセレクタである。ここでは、紙面の都合で４入力の回路構成を示しているが、同様のユニットを増やしていけば任意の入力数のセレクタに拡張することができる。

容量Ｃ_ａ，Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄが、評価に使用される強誘電体キャパシタである。これら容量Ｃ_ａ，Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄは、図３０に示すセレクタの場合と同様、２つずつのペアを形成し、各ペア毎に一つの読み出し回路が設けられている。ここでは、容量Ｃ_ａに接続された評価／書き戻し回路１８と、容量Ｃａ，Ｃｂに接続された読み出し回路２０とを、代表して説明する。他の容量Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄに接続された評価／書き戻し回路１８及び読み出し回路２０は、容量Ｃ_ａに接続された評価／書き戻し回路１８及び読み出し回路２０と同様である。

評価／書き戻し回路１８は、評価用の容量Ｃ_ａと、バックアップ用の容量Ｃ_ａｘとを有している。容量Ｃ_ａの一方の電極（図面左側）は、信号φＥＶＡＬ３で動作するＮ型トランジスタＱ_１ａを介して、カレントミラー回路ＣＭＥａの入力側のＮ型トランジスタに接続されている。容量Ｃ_ａの一方の電極は、また、信号φＲＳＭ１ｘで動作するＰ型トランジスタＱ_２ａを介して、ＶＤＤ線に接続されている。容量Ｃ_ａｘの一方の電極（図面左側）は、信号φＥＶＡＬ４で動作するＮ型トランジスタＱ_３ａを介して、カレントミラー回路ＣＭＥａの出力側のＮ型トランジスタに接続されている。容量Ｃ_ａｘの一方の電極は、また、信号φＲＳＭ２ｘで動作するＰ型トランジスタＱ_４ａを介して、ＶＤＤ線に接続されている。カレントミラー回路ＣＭＥａの共通ノードは、入力信号ｉｎＡと信号φＥＶＡＬ５とを入力とするＮＡＮＤゲートの出力に接続されている。

容量Ｃ_ａｘの他方の電極（図面右側）は、信号φＲＳＭ２で動作するＮ型トランジスタＱ_５ａを介して、カレントミラー回路ＣＭＲａの入力側のＮ型トランジスタに接続されている。容量Ｃ_ａｘの他方の電極は、また、信号φＥＶＡＬ３ｘで動作するＰ型トランジスタＱ_６ａを介して、ＶＤＤ線に接続されている。容量Ｃ_ａの他方の電極（図面右側）は、信号φＲＳＭ１で動作するＮ型トランジスタＱ_７ａを介して、カレントミラー回路ＣＭＲａの出力側のＮ型トランジスタに接続されている。容量Ｃ_ａの他方の電極は、また、信号φｐｒｅＥＶＡＬ２ｘで動作するＰ型トランジスタＱ_８ａを介して、ＶＤＤ線に接続されている。カレントミラー回路ＣＭＲａの出力側ノードは、信号φＲＳＭ３を入力とするＮＯＴゲートの出力に接続されている。

容量Ｃａの他方の電極は、更に、信号φＥＶＡＬ２ｘで動作するＰ型トランジスタＱ_９ａを介して、読み出し回路２０を形成するカレントミラー回路ＣＭＳ１の入力側のＰ型トランジスタに接続されている。カレントミラー回路ＣＭＳ１の出力側のＰ型トランジスタには、容量Ｃ_ｓ１と、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ_１０ａと、Ｎ型トランジスタＱ_１１ａとが接続されている。Ｎ型トランジスタＱ_１０ａは容量Ｃ_ｓ１をリセットする際に用いられるものである。Ｎ型トランジスタＱ_１１ａのドレイン端子はＶＤＤ線に接続され、ソース端子は他のＮ型トランジスタＱ_１１ｃなどとともにノードＳＦＯに接続されて、最大電圧をとり、コンパレータ１０に接続されている。また、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ_１２により、このノードＳＦＯは、ＧＮＤレベルにリセットされる。

次に、本実施形態によるセレクタの動作について、図３２及び図３３を用いて説明する。ここでは、入力信号ｉｎＡ，ｉｎＢのどちらかの信号を選択的に通過させる２インプットセレクタの部分の動作を示す。以下の例では、容量Ｃ_ａにＰ分極（図中、右向きの矢印で表す）を、容量Ｃ_ｂにＵ分極（図中、左向きの矢印で表す）を書き込んでおき、入力信号ｉｎＡを選択する例を説明する。容量Ｃ_ａｘ，Ｃ_ｂｘには、第２実施形態の場合と同様、初期状態においてＰ分極が書き込まれる。

まず、評価のステップについて図３２を用いて説明する。

評価のステップでは、図３２に示すように、信号φＥＶＡＬ１〜５をハイレベルとし、信号φＲＳＭ１〜３をローレベルとする。これにより、Ｎ型トランジスタＱ_１ａ，Ｑ_１ｂ，Ｑ_３ａ，Ｑ_３ｂ、Ｐ型トランジスタＱ_６ａ，Ｑ_６ｂ，Ｑ_９ａ，Ｑ_９ｂがオンとなる。信号φｐｒｅＥＶＡＬ１は、容量Ｃ_ｓ１をＧＮＤレベルにプリチャージするためにパルス駆動した後、評価のステップではローレベルとする。また、信号φｐｒｅＥＶＡＬ２ｘは、書き戻しのステップ終了時にローレベルとなっている容量Ｃ_ａ，Ｃ_ｂの右側の電極をパルス駆動してＶＤＤレベルに上げた後、評価のステップではハイレベルとする。

入力信号ｉｎＡがハイレベルの場合、カレントミラー回路ＣＭＥａの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ_９ａ、容量Ｃ_ａ、Ｎ型トランジスタＱ_１ａ、カレントミラー回路ＣＭＥａを通る経路で電流Ｉ_１が流れる。この電流Ｉ_１により容量Ｃ_ａが分極反転し、多くの電荷を通過させる読み出しとなる。また、カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓの電流（電荷）によって容量Ｃ_ｓ１は高い電位に充電される。この電流−電圧変換によってＮ型トランジスタＱ_１１ａのソースフォロアのゲート電位を与え、他のペアとの間でワイヤドオアをとり、最終的にはコンパレータ１０からはハイレベルが出力される。同時に、カレントミラー回路ＣＭＥａでミラーリングされた電流Ｉ_２の電流（電荷）は多いため、容量Ｃ_ａｘを分極反転させる。すなわち、容量Ｃ_ａｘにより、初期状態の容量Ｃ_ａの分極方向の情報をバックアップする。

一方、入力信号ｉｎＡがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥａの共通ノードはハイレベルとなり、電流Ｉ_１は流れない。したがって、容量Ｃ_ａは、そのままＰ分極を保つ。カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓの電流（電荷）はゼロで、容量Ｃ_ｓ１は低い電位のままであり、Ｎ型トランジスタＱ_１１ａのソースフォロアでさらにワイヤドオアをとられ、最終的にはコンパレータ１０からはローレベルが出力される。同時に、電流Ｉ_２も流れないため、容量Ｃ_ａｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃ_ａｘの分極反転はおこらず、容量Ｃ_ａは分極反転されずに、容量Ｃ_ａはＰ分極を保持する。

また、入力信号ｉｎＢがハイレベルの場合、カレントミラー回路ＣＭＥｂの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ_９ｂ、容量Ｃｂ、Ｎ型トランジスタＱ_１ｂ、カレントミラー回路ＣＭＥｂを通る経路で電流Ｉ_３が流れる。この場合、電流Ｉ_３によって容量Ｃ_ｂは分極反転せず（Ｕ分極を維持）、少量の電荷を通過させる読み出しとなる。したがって、電流Ｉ_３によるカレントミラー回路ＣＭＳ１への電流寄与は少なく、ほとんどが電流Ｉ_１の電流経路による電流である。同時に、カレントミラー回路ＣＭＥｂでミラーリングされた電流Ｉ_４の電流（電荷）も少ないため、容量Ｃ_ｂｘは分極反転せず、そのままＰ分極を維持する。

一方、入力信号ｉｎＢがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥｂの共通ノードはハイレベルとなり、電流Ｉ_３は流れない。したがって、容量Ｃ_ｂは、そのままＵ分極を保つ。電流Ｉ_３がカレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓに寄与することもない。同時に、電流Ｉ_４も流れないため、容量Ｃ_ｂｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃ_ｂｘの分極反転はおこらないため容量Ｃ_ｂも分極反転されずに、容量Ｃ_ｂはＵ分極を保持する。

このようにして、入力信号ｉｎＡがハイレベルの場合だけ電流Ｉ_ｓを多く流してコンパレータ１０でハイレベルを出力させることで、セレクタ動作が実現される。

次に、書き戻しのステップについて図３３を用いて説明する。

書き戻しのステップでは、図３３に示すように、信号φＲＳＭ１〜３をハイレベルとし、信号φＥＶＡＬ１〜５をローレベルとする。これにより、Ｎ型トランジスタＱ_５ａ，Ｑ_５ｂ，Ｑ_７ａ，Ｑ_７ｂ、Ｐ型トランジスタＱ_２ａ，Ｑ_２ｂ，Ｑ_４ａ，Ｑ_４ｂがオンとなる。

信号φＲＳＭ３がハイレベルになると、カレントミラー回路ＣＭＲａの共通ノードはローレベルとなり、Ｐ型トランジスタＱ_４ａ、容量Ｃ_ａｘ、カレントミラー回路ＣＭＲａを通る経路で電流Ｉ_５が流れる。この電流Ｉ_５は、容量Ｃ_ａｘのＰ分極への分極反転を伴うものであり、多量の電流となる。この電流Ｉ_５により、容量Ｃ_ａｘはＰ分極に分極反転し、初期状態に戻る。同時に、カレントミラー回路ＣＭＲａでミラーリングされた多量の電流Ｉ_６が、Ｐ型トランジスタＱ_２ａ、容量Ｃａ、Ｎ型トランジスタＱ_７ａ、カレントミラー回路ＣＭＲａを通る経路で流れる。この電流Ｉ_６により、容量Ｃ_ａはＰ分極に分極反転し、初期状態に戻る。

同様に、カレントミラー回路ＣＭＲｂの共通ノードはローレベルとなり、Ｐ型トランジスタＱ_４ｂ、容量Ｃ_ｂｘ、カレントミラー回路ＣＭＲｂを通る経路で電流Ｉ_７が流れる。この電流Ｉ_７は、容量Ｃ_ｂｘの分極反転を伴うものではなく、少量の電流となる。同時に、カレントミラー回路ＣＭＲｂでミラーリングされた電流Ｉ_８が、Ｐ型トランジスタＱ_２ｂ、容量Ｃ_ｂ、Ｎ型トランジスタＱ_７ｂ、カレントミラー回路ＣＭＲｂを通る経路で流れる。電流Ｉ_８は電流Ｉ_７をミラーリングした少量の電流であり、容量Ｃ_ｂの分極反転は生じない。これにより、容量Ｃ_ｂはＵ分極を維持し、容量Ｃ_ｂｘはＰ分極を維持する。

このようにして、容量Ｃ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘの自発分極方向を、初期状態に戻すことができる。

なお、上記の例では、容量Ｃａ，Ｃｂのみを、カレントミラー回路ＣＭＳ１を用いた評価回路によって評価しているが、容量Ｃ_ａｘ，Ｃ_ｂｘに対しても同様にカレントミラー回路ＣＭＳｘ１を用いた評価回路を設けてもよい。これにより、書き戻しのステップにおいてもこの評価回路によって電荷積分並びに論理評価を行うことができる。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第９実施形態］
第９実施形態による論理回路及びその駆動方法について図３４乃至図３６を用いて説明する。図１乃至図３３に示す第１乃至第８実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図３４は、本実施形態による論理回路の構造を示す回路図である。図３５及び図３６は、本実施形態による論理回路の駆動方法を示す回路図である。

本実施形態による論理回路も、第８実施形態と同様、入力信号ｉｎＡ〜ｉｎＤのうちのいずれかの信号レベルを判定するセレクタである。ここでは、紙面の都合で４入力の回路構成を示しているが、同様のユニットを増やしていけば任意の入力数のセレクタに拡張することができる。本実施形態によるセレクタは、容量Ｃ_ａｘ〜Ｃ_ｄｘへの書き戻しにｐＭＯＳカレントミラー回路を用いる点で、第８実施形態によるセレクタとは異なっている。

容量Ｃ_ａ，Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄが、評価に使用される強誘電体キャパシタである。これら容量Ｃ_ａ，Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄは、図３０に示すセレクタの場合と同様、２つずつのペアを形成し、各ペア毎に一つの読み出し回路が設けられている。ここでは、容量Ｃ_ａに接続された評価／書き戻し回路１８と、容量Ｃａ，Ｃｂに接続された読み出し回路２０とを、代表して説明する。他の容量Ｃ_ｂ，Ｃ_ｃ，Ｃ_ｄに接続された評価／書き戻し回路１８及び読み出し回路２０は、容量Ｃ_ａに接続された評価／書き戻し回路１８及び読み出し回路２０と同様である。

評価／書き戻し回路１８は、評価用の容量Ｃ_ａと、バックアップ用の容量Ｃ_ａｘとを有している。容量Ｃ_ａの一方の電極（図面左側）は、信号φＥＶＡＬ３で動作するＮ型トランジスタＱ_１ａを介して、カレントミラー回路ＣＭＥａの入力側のＮ型トランジスタに接続されている。容量Ｃ_ａｘの一方の電極（図面左側）は、信号φＲＳＭ２で動作するＰ型トランジスタＱ_２ａを介して、カレントミラー回路ＣＭＲａの入力側のＰ型トランジスタに接続されている。容量Ｃ_ａの一方の電極は、また、信号φＲＳＭ１ｘで動作するＰ型トランジスタＱ_３ａを介して、カレントミラー回路ＣＭＲａの出力側のＰ型トランジスタに接続されている。容量Ｃ_ａｘの一方の電極は、また、信号φＥＶＡＬ４で動作するＮ型トランジスタＱ_４ａを介して、カレントミラー回路ＣＭＥａの出力側のＮ型トランジスタに接続されている。カレントミラー回路ＣＭＥａの共通ノードは、入力信号ｉｎＡと信号φＥＶＡＬ５とを入力とするＮＡＮＤゲートの出力に接続されている。カレントミラー回路ＣＭＲａの共通ノードは、信号φＲＳＭ３の信号線に正論理バッファを介して接続されている。

容量Ｃ_ａの他方の電極（図面右側）は、信号φＲＳＭ１で動作するＮ型トランジスタＱ_５ａと、信号φｐｒｅＥＶＡＬ２ｘで動作するＰ型トランジスタＱ_６ａとの接続ノードに接続されている。Ｎ型トランジスタＱ_５ａの他方のノードはＧＮＤ線に接続され、Ｐ型トランジスタＱ_６ａの他方のノードはＶＤＤ線に接続されている。

容量Ｃ_ａの他方の電極は、更に、信号φＥＶＡＬ２ｘで動作するＰ型トランジスタＱ_９ａを介して、読み出し回路を形成するカレントミラー回路ＣＭＳ１の入力側のＰ型トランジスタに接続されている。カレントミラー回路ＣＭＳ１の出力側のＰ型トランジスタには、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ_１０ａと、Ｎ型トランジスタＱ_１１ａとが接続されている。Ｎ型トランジスタＱ_１１ａのドレイン端子はＶＤＤ線に接続され、ソース端子はコンパレータ１０に接続されている。

次に、本実施形態によるセレクタの動作について、図３５及び図３６を用いて説明する。ここでは、入力信号ｉｎＡ，ｉｎＢのどちらかの信号を選択的に通過させる２インプットセレクタの部分の動作を示す。以下の例では、容量Ｃ_ａにＰ分極（図中、右向きの矢印で表す）を、容量Ｃ_ｂにＵ分極（図中、左向きの矢印で表す）を書き込んでおき、入力信号ｉｎＡを選択する例を説明する。容量Ｃ_ａｘ，Ｃ_ｂｘには、第２実施形態の場合と同様、初期状態においてＰ分極が書き込まれる。

まず、評価のステップについて図３５を用いて説明する。

評価のステップでは、図３５に示すように、信号φＥＶＡＬ１〜５をハイレベルとし、信号φＲＳＭ１〜３をローレベルとする。これにより、Ｎ型トランジスタＱ_１ａ，Ｑ_１ｂ，Ｑ_４ａ，Ｑ_４ｂ、Ｐ型トランジスタＱ_９ａ，Ｑ_９ｂがオンとなる。信号φｐｒｅＥＶＡＬ１は、容量Ｃ_ｓ１をＧＮＤレベルにプリチャージするためにパルス駆動した後、評価のステップではローレベルとする。また、信号φｐｒｅＥＶＡＬ２ｘは、書き戻しのステップ終了時にローレベルとなっている容量Ｃ_ａ，Ｃ_ｂの右側の電極をパルス駆動してＶＤＤレベルに上げた後、評価のステップではハイレベルとする。また、プレート線は、ＶＤＤレベルとする。

入力信号ｉｎＡがハイレベルの場合、カレントミラー回路ＣＭＥａの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ_９ａ、容量Ｃ_ａ、Ｎ型トランジスタＱ_１ａ、カレントミラー回路ＣＭＥａを通る経路で電流Ｉ_１が流れる。この電流Ｉ_１により容量Ｃ_ａが分極反転し、多くの電荷を通過させる読み出しとなる。また、カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓの電流（電荷）によって容量Ｃ_ｓ１は高い電位に充電される。この電流−電圧変換によってＮ型トランジスタＱ_１１ａのソースフォロアのゲート電位を与え、他のペアとの間でワイヤドオアをとり、最終的にはコンパレータ１０からはハイレベルが出力される。同時に、カレントミラー回路ＣＭＥａでミラーリングされた電流Ｉ_２の電流（電荷）は多いため、容量Ｃ_ａｘを分極反転させる。すなわち、容量Ｃ_ａｘにより、初期状態の容量Ｃ_ａの分極方向の情報をバックアップする。

一方、入力信号ｉｎＡがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥａの共通ノードはハイレベルとなり、電流Ｉ_１は流れない。したがって、容量Ｃ_ａは、そのままＰ分極を保つ。カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓの電流（電荷）はゼロで、容量Ｃ_ｓ１は低い電位のままであり、Ｎ型トランジスタＱ_１１ａのソースフォロアでさらにワイヤドオアをとられ、最終的にはコンパレータ１０からはローレベルが出力される。同時に、電流Ｉ_２も流れないため、容量Ｃ_ａｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃ_ａｘは分極反転せず、したがって容量Ｃ_ａを分極反転することなく、容量Ｃ_ａはＰ分極を維持する。

また、入力信号ｉｎＢがハイレベルの場合、カレントミラー回路ＣＭＥｂの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ_９ｂ、容量Ｃ_ｂ、Ｎ型トランジスタＱ_１ｂ、カレントミラー回路ＣＭＥｂを通る経路で電流Ｉ_３が流れる。この場合、電流Ｉ_３によって容量Ｃ_ｂは分極反転せず（Ｕ分極を維持）、少量の電荷を通過させる読み出しとなる。したがって、電流Ｉ_３によるカレントミラー回路ＣＭＳ１への電流寄与は少なく、ほとんどが電流Ｉ_１の電流経路による電流である。同時に、カレントミラー回路ＣＭＥｂでミラーリングされた電流Ｉ_４の電流（電荷）も少ないため、容量Ｃ_ｂｘは分極反転せず、そのままＰ分極を維持する。

一方、入力信号ｉｎＢがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥｂの共通ノードはハイレベルとなり、電流Ｉ_３は流れない。したがって、容量Ｃ_ｂは、そのままＵ分極を保つ。電流Ｉ_３がカレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉ_ｓに寄与することもない。同時に、電流Ｉ_４も流れないため、容量Ｃ_ｂｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃ_ｂｘは分極反転しないため、容量Ｃ_ｂを分極反転することはなく、容量Ｃ_ｂのＵ分極を維持する。

このようにして、入力信号ｉｎＡがハイレベルの場合だけ電流Ｉ_ｓを多く流してコンパレータ１０でハイレベルを出力させることで、セレクタ動作が実現される。

次に、書き戻しのステップについて図３６を用いて説明する。

書き戻しのステップでは、図３６に示すように、信号φＲＳＭ１〜３をハイレベルとし、信号φＥＶＡＬ１〜５をローレベルとする。これにより、Ｎ型トランジスタＱ_５ａ，Ｑ_５ｂ、Ｐ型トランジスタＱ_２ａ，Ｑ_２ｂ，Ｑ_３ａ，Ｑ_３ｂがオンとなる。また、プレート線は、ＧＮＤレベルとする。

信号φＲＳＭ３がハイレベルになると、カレントミラー回路ＣＭＲａの共通ノードはハイレベルとなり、カレントミラー回路ＣＭＲａ、Ｐ型トランジスタＱ_２ａ、容量Ｃ_ａｘを通る経路で電流Ｉ_５が流れる。この電流Ｉ_５は、容量Ｃ_ａｘのＰ分極への分極反転を伴うものであり、多量の電流となる。この電流Ｉ_５により、容量Ｃ_ａｘはＰ分極に分極反転し、初期状態に戻る。同時に、カレントミラー回路ＣＭＲａでミラーリングされた多量の電流Ｉ_６が、カレントミラー回路ＣＭＲａ、Ｐ型トランジスタＱ_３ａ、容量Ｃ_ａ、Ｎ型トランジスタＱ_５ａを通る経路で流れる。この電流Ｉ_６により、容量Ｃ_ａはＰ分極に分極反転し、初期状態に戻る。

同様に、カレントミラー回路ＣＭＲｂの共通ノードはハイレベルとなり、カレントミラー回路ＣＭＲｂ、Ｐ型トランジスタＱ_２ｂ、容量Ｃ_ｂｘ、を通る経路で電流Ｉ_７が流れる。この電流Ｉ_７は、容量Ｃｂｘの分極反転を伴うものではなく、少量の電流となる。同時に、カレントミラー回路ＣＭＲｂでミラーリングされた電流Ｉ_８が、カレントミラー回路ＣＭＲｂ、Ｐ型トランジスタＱ_３ｂ、容量Ｃ_ｂ、Ｎ型トランジスタＱ_５ｂを通る経路で流れる。電流Ｉ_８は電流Ｉ_７をミラーリングした少量の電流であり、容量Ｃ_ｂの分極反転は生じない。これにより、容量Ｃ_ｂはＵ分極を維持し、容量Ｃ_ｂｘはＰ分極を維持する。

このようにして、容量Ｃ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘの自発分極方向を、初期状態に戻すことができる。

なお、上記の例では、容量Ｃ_ａ，Ｃ_ｂのみを、カレントミラー回路ＣＭＳ１を用いた評価回路によって評価しているが、容量Ｃ_ａｘ，Ｃ_ｂｘに対しても同様にカレントミラー回路ＣＭＳｘ１を用いた評価回路を設けてもよい。これにより、書き戻しのステップにおいてもこの評価回路によって電荷積分並びに論理評価を行うことができる。

このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。

［第１０実施形態］
第１０実施形態による論理回路及びその駆動方法について図３７を用いて説明する。図１乃至図３６に示す第１乃至第９実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図３７は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。

本実施形態では、第９実施形態によるセレクタの強誘電体キャパシタ部をＮＡＮＤ型キャパシタユニットで置き換えた例を示す。

本実施形態によるセレクタは、図３７に示すように、第９実施形態によるセレクタの容量Ｃ，Ｃ_ｘを、ＮＡＮＤ型キャパシタユニットに置き換えたものである。すなわち、強誘電体キャパシタＣ_ａ，Ｃ_ａｘの代わりに、強誘電体キャパシタとバイラテラルゲートとの並列接続体を直列に複数接続したＮＡＮＤ型キャパシタユニットを設けている。

バイラテラルゲートは、ローレベルの入力で端子間の接続を切り離し、ハイレベルの入力で端子間を接続する。例えば、容量Ｃ_ａ２，Ｃ_ａｘ２を選択する場合には、信号Ｓ_１，Ｓ_３，Ｓ_４をハイレベルとし、信号Ｓ_２をローレベルとする。これにより、信号Ｓ_１，Ｓ_３，Ｓ_４で駆動するバイラテラルゲートに並列に接続された容量Ｃ_ａ１，Ｃ_ａ３，Ｃ_ａ４，Ｃ_ａｘ１，Ｃ_ａｘ３，Ｃ_ａｘ４がバイパスされ、容量Ｃ_ａ２，Ｃ_ａｘ２のみが実質的な回路動作に寄与する。

したがって、容量Ｃ_ａ１，Ｃ_ａｘ１の組、容量Ｃ_ａ２，Ｃ_ａｘ２の組、容量Ｃ_ａ３，Ｃ_ａｘ３の組、容量Ｃ_ａ４，Ｃ_ａｘ４の組に、予め所定の自発分極方向をプログラムしておくことで、任意の組を信号Ｓ_１〜Ｓ_４により選択することができる。

本実施形態によるセレクタの動作は、使用する容量の組を選択するほかは、第９実施形態によるセレクタと同様である。

なお、上記の例では、４つの容量の組から１組を選択する例を示したが、容量の組は、４つに限定されるものではなく、任意の数とすることができる。

このように、本実施形態によれば、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、評価用の強誘電体キャパシタ群の電荷保持状態を所望のセットに容易に切り換えることができる。

［第１１実施形態］
第１１実施形態による論理回路及びその駆動方法について図３８を用いて説明する。図１乃至図３７に示す第１乃至第９実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図３８は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。

本実施形態では、第９実施形態によるセレクタの強誘電体キャパシタ部をＮＯＲ型キャパシタユニットで置き換えた例を示す。

本実施形態によるセレクタは、図３８に示すように、第９実施形態によるセレクタの容量Ｃ，Ｃ_ｘを、ＮＯＲ型キャパシタユニットに置き換えたものである。すなわち、強誘電体キャパシタＣ_ａ，Ｃ_ａｘの代わりに、強誘電体キャパシタとバイラテラルゲートとの直列接続体を並列に複数接続したＮＯＲ型キャパシタユニットを設けている。バイラテラルゲートは、端子間の接続／開放を制御するスイッチとして機能する。

バイラテラルゲートは、ローレベルの入力で端子間の接続を切り離し、ハイレベルの入力で端子間を接続する。例えば、容量Ｃ_ａ２，Ｃ_ａｘ２を選択する場合には、信号Ｓ_１，Ｓ_３，Ｓ_４をローレベルとし、信号Ｓ_２をハイレベルとする。これにより、信号Ｓ_１，Ｓ_３，Ｓ_４で駆動するバイラテラルゲートに接続された容量Ｃ_ａ１，Ｃ_ａ３，Ｃ_ａ４，Ｃ_ａｘ１，Ｃ_ａｘ３，Ｃ_ａｘ４が切り離され、容量Ｃ_ａ２，Ｃ_ａｘ２のみが実質的な回路動作に寄与する。

したがって、容量Ｃ_ａ１，Ｃ_ａｘ１の組、容量Ｃ_ａ２，Ｃ_ａｘ２の組、容量Ｃ_ａ３，Ｃ_ａｘ３の組、容量Ｃ_ａ４，Ｃ_ａｘ４の組に、予め所定の自発分極方向をプログラムしておくことで、任意の組を信号Ｓ_１〜Ｓ_４により選択することができる。

本実施形態によるセレクタの動作は、使用する容量の組を選択するほかは、第９実施形態によるセレクタと同様である。

なお、上記の例では、４つの容量の組から１組を選択する例を示したが、容量の組は、４つに限定されるものではなく、任意の数とすることができる。

このように、本実施形態によれば、ラッチ回路の強誘電体キャパシタとして、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、ラッチ回路の強誘電体キャパシタの電荷保持状態を所望のセットに容易に切り換えることができる。

［第１２実施形態］
第１２実施形態による論理回路及びその駆動方法について図３９乃至図４１を用いて説明する。図１乃至図３８に示す第１乃至第１１実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図３９は、一般的な４キャパシタタイプの不揮発性ラッチ回路の例を示す回路図である。図４０及び図４１は、本実施形態による不揮発性ラッチ回路の構造を示す回路図である。

一般的な４キャパシタタイプの不揮発性ラッチ回路は、例えば図３９に示すように、フリップフロップ回路の入力側端子に接続された強誘電体キャパシタＣ_ａ，Ｃ_ａｘと、フリップフロップ回路の出力端子に接続された強誘電体キャパシタＣ_ｂ，Ｃ_ｂｘとを有している。これら強誘電体キャパシタＣ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘにフリップフロップ回路の初期値に対応する分極情報を記憶しておくことで、電源投入後のフリップフロップ回路を初期値の状態に戻すことができる。

図４０は、このような不揮発性ラッチ回路の強誘電体キャパシタＣ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘを、第１０実施形態で示したようなＮＡＮＤ型キャパシタユニットで置き換えたものである。また、図４１は、強誘電体キャパシタＣ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘを、第１１実施形態で示したようなＮＯＲ型キャパシタユニットで置き換えたものである。

このようにすることで、強誘電体キャパシタＣ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘのデータとして、信号Ｓ_１〜Ｓ_４で選択される４セットのデータに切り換えることができる。図４０のＮＡＮＤ型キャパシタユニットは、例えば図３９に示す回路によって一般的なラッチと同様にして、読み出し及び書き戻しが可能である。また、図４１のＮＯＲ型キャパシタユニットは、例えば図３９に示す回路によって読み出し及び書き戻しが可能である。

なお、上記の例では、４つの容量から１つを選択する例を示したが、並列或いは直列に設ける容量の数は、４つに限定されるものではなく、任意の数とすることができる。

また、図４０の不揮発性ラッチ回路の例において、容量Ｃ_ａｘ，Ｃ_ｂｘを常誘電体キャパシタで形成し、容量Ｃ_ａ，Ｃ_ｂのみを強誘電体キャパシタのＮＡＮＤ型キャパシタユニットとしてもよい。

また、図４１の不揮発性ラッチの例において、容量Ｃ_ａｘ，Ｃ_ｂｘを常誘電体キャパシタで形成し、容量Ｃ_ａ，Ｃ_ｂのみを強誘電体キャパシタのＮＯＲ型キャパシタユニットとしてもよい。

また、図３９に示す不揮発性ラッチの強誘電体キャパシタＣ_ａ，Ｃ_ａｘ，Ｃ_ｂ，Ｃ_ｂｘを置き換えるキャパシタユニットは、必ずしもＮＡＮＤ型キャパシタユニット又はＮＯＲ型キャパシタユニットのいずれか一方に統一する必要はない。例えば、強誘電体キャパシタＣ_ａ，Ｃ_ｂをＮＯＲ型キャパシタユニットに置き換え、強誘電体キャパシタＣ_ａｘ，Ｃ_ｂｘをＮＡＮＤ型キャパシタユニットに置き換えるようにしてもよい。

なお、本実施形態では、フリップフロップ回路の入力ノード及び出力ノードに接続された強誘電体キャパシタを有する不揮発性ラッチ回路を示したが、不揮発性ラッチ回路の基本構成はこれに限定されるものではない。強誘電体キャパシタを用いた不揮発性ラッチ回路であれば、広く適用が可能である。

このように、本実施形態によれば、ラッチ回路の強誘電体キャパシタとして、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、ラッチ回路の強誘電体キャパシタの電荷保持状態を所望のセットに容易に切り換えることができる。

［変形実施形態］
上記実施形態に記載した論理回路及びその駆動方法は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１） 第１及び第２の強誘電体キャパシタ群と、
前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路と
を有することを特徴とする論理回路。

（付記２） 付記１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第２の強誘電体キャパシタ群への書き込み電流を出力とする第１のカレントミラー回路を有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第１の強誘電体キャパシタ群への書き込み電流を出力とする第２のカレントミラー回路を有する
ことを特徴とする論理回路。

（付記３） 付記１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出した電荷を前記第２の強誘電体キャパシタ群に転送する第１のチャージトランスファアンプを有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出した電荷を前記第１の強誘電体キャパシタ群に転送する第２のチャージトランスファアンプを有する
ことを特徴とする論理回路。

（付記４） 付記３記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路。

（付記５） 付記４記載の論理回路において、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路。

（付記６） 付記４又は５記載の論理回路において、
前記第２の強誘電体キャパシタ群に含まれる強誘電体キャパシタの容量は、前記第１の強誘電体キャパシタ群に含まれる強誘電体キャパシタの容量よりも大きい
ことを特徴とする論理回路。

（付記７） 付記１又は２記載の論理回路において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記第１の転送回路は、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
前記第２の転送回路は、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路。

（付記８） 付記１乃至７のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群及び前記第２の強誘電体キャパシタ群は、強誘電体キャパシタとスイッチとの並列接続体が複数直列に接続されたＮＡＮＤ型キャパシタユニットを含む
ことを特徴とする論理回路。

（付記９） 付記１乃至７のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群及び前記第２の強誘電体キャパシタ群は、強誘電体キャパシタとスイッチとの直列接続体が複数並列に接続されたＮＯＲ型キャパシタユニットを含む
ことを特徴とする論理回路。

（付記１０） 付記１乃至９のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタは、一方の電極がプレート線に共通接続されており、前記評価回路は、前記プレート線に読み出された総電荷量をもとに論理合成の結果を評価する
ことを特徴とする論理回路。

（付記１１） 付記１乃至９のいずれか１項に記載の論理回路において、
前記評価回路は、前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
ことを特徴とする論理回路。

（付記１２） 第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、
前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、
前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す
ことを特徴とする論理回路の駆動方法。

（付記１３） 付記１２記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
ことを特徴とする論路回路の駆動方法。

（付記１４） 付記１２又は１３記載の論理回路の駆動方法において、
前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路の駆動方法。

（付記１５） 付記１２乃至１４のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記電荷保持状態をバックアップする際に、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群を書き戻す際に、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路の駆動方法。

（付記１６） 付記１２乃至１５のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタから読み出された総電荷量をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。

（付記１７） 付記１２乃至１５のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。

（付記１８） フリップフロップ回路と、
前記フリップフロップ回路の入力ノードに接続された第１及び第２のキャパシタと、
前記フリップフロップ回路の出力ノードに接続された第３及び第４のキャパシタとを有し、
前記第１乃至第４のキャパシタの少なくとも一つが、強誘電体キャパシタとスイッチとの並列接続体が複数直列に接続された第１のキャパシタユニットを含む
ことを特徴とする不揮発性ラッチ回路。

（付記１９） フリップフロップ回路と、
前記フリップフロップ回路の入力ノードに接続された第１及び第２のキャパシタと、
前記フリップフロップ回路の出力ノードに接続された第３及び第４のキャパシタとを有し、
前記第１乃至第４のキャパシタの少なくとも一つが、強誘電体キャパシタとスイッチとの直列接続体が複数並列に接続された第１のキャパシタユニットを含む
ことを特徴とする不揮発性ラッチ回路。

（付記２０） 付記１８又は１９記載の不揮発性ラッチ回路において、
前記第１のキャパシタユニットと同型の第２のキャパシタユニットと、
前記第１のキャパシタユニットと前記第２のキャパシタユニットとの間に接続され、前記第１のキャパシタユニットの前記強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第２のキャパシタユニットに転送して前記第２のキャパシタユニットの強誘電体キャパシタに書き込む第１の転送回路と、
前記第２のキャパシタユニットの前記強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１のキャパシタユニットに転送して前記第１のキャパシタユニットの前記強誘電体キャパシタに書き込む第２の転送回路と
を更に有することを特徴とする不揮発性ラッチ回路。

１０…コンパレータ
１２…インバータ
１４…強制書き込みゲート
１６…バイラテラルゲート
１８…評価／書き戻し回路
２０…読み出し回路

Claims (10)

1. 第１及び第２の強誘電体キャパシタ群と、
   前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、
   前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、
   前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路と
   を有することを特徴とする論理回路。
2. 請求項１記載の論理回路において、
   前記第１の転送回路は、前記第１の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第２の強誘電体キャパシタ群への書き込み電流を出力とする第１のカレントミラー回路を有し、
   前記第２の転送回路は、前記第２の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第１の強誘電体キャパシタ群への書き込み電流を出力とする第２のカレントミラー回路を有する
   ことを特徴とする論理回路。
3. 請求項１記載の論理回路において、
   前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出した電荷を前記第２の強誘電体キャパシタ群に転送する第１のチャージトランスファアンプを有し、
   前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出した電荷を前記第１の強誘電体キャパシタ群に転送する第２のチャージトランスファアンプを有する
   ことを特徴とする論理回路。
4. 請求項１又は２記載の論理回路において、
   前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
   前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
   前記第１の転送回路は、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
   前記第２の転送回路は、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
   ことを特徴とする論理回路。
5. 第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、
   前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、
   前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す
   ことを特徴とする論理回路の駆動方法。
6. 請求項５記載の論理回路の駆動方法において、
   前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
   ことを特徴とする論路回路の駆動方法。
7. 請求項５又は６記載の論理回路の駆動方法において、
   前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
   ことを特徴とする論理回路の駆動方法。
8. 請求項５乃至７のいずれか１項に記載の論理回路の駆動方法において、
   前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
   前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
   前記電荷保持状態をバックアップする際に、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
   バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群を書き戻す際に、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
   ことを特徴とする論理回路の駆動方法。
9. 請求項５乃至８のいずれか１項に記載の論理回路の駆動方法において、
   前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタから読み出された総電荷量をもとに論理合成の結果を評価する
   ことを特徴とする論理回路の駆動方法。
10. 請求項５乃至８のいずれか１項に記載の論理回路の駆動方法において、
    前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
    ことを特徴とする論理回路の駆動方法。
    

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