JPWO2005091301A1 - 強誘電体メモリ - Google Patents
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Abstract
Description
近時、強誘電体メモリの読み出し動作において、プレート線を駆動することなく、強誘電体キャパシタの残留分極値に応じた電圧をビット線に発生させる手法が提案されている。しかし、例えば、特開2000−187990号公報(図18)では、読み出し動作前にビット線は、5Vにプリチャージされ、プレート線は、0Vにリセットされる。このため、ワード線が選択されたときに、強誘電体キャパシタの両端に電源電圧が印加され、論理0、論理1の保持する強誘電体キャパシタの一方は、分極反転する。すなわち、この種の強誘電体メモリからデータを読み出す場合、破壊読み出しが行われ、強誘電体キャパシタの分極状態は、読み出し動作毎に反転する。強誘電体キャパシタの特性は、分極反転により劣化するため、破壊読み出しを行うことで読み出し回数に制限が生じる。また、読み出し動作において分極反転を繰り返すことは、無駄な電力を消費することになる。
以下、本発明に関連する先行技術文献を列記する。
(特許文献)
(1)特開2000−187990号公報
本発明の別の目的は、強誘電体メモリの読み出し動作中の消費電力を削減することにある。
本発明の強誘電体メモリの第1の形態では、メモリセルの一対の強誘電体キャパシタは、相補の論理値をそれぞれ保持するために、互いに逆の分極ベクトルに設定される。強誘電体キャパシタの一端および他端は、一方のビット線対およびプレート線にそれぞれ接続されている。電圧設定回路は、読み出し動作において、強誘電体キャパシタを充電するために、強誘電体キャパシタの両端間の電圧差を抗電圧より低く設定する。差動センスアンプは、メモリセルに保持されている論理値を読み出すために、強誘電体キャパシタへの充電量の差に応じて生じるビット線の電圧差を増幅する。充電中の強誘電体キャパシタの両端間の電圧差は、抗電圧より低いため、強誘電体キャパシタの分極ベクトルが反転することが防止される。この結果、読み出し動作により強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。分極ベクトルが反転しないため、読み出し動作中に電源が遮断された場合にも、メモリセルに保持されているデータが破壊されることはない。すなわち、不揮発性を維持できる。また、読み出し動作中において、強誘電体キャパシタの誘電分極値の変化の軌跡であるヒステリシスループの面積を小さくできるため、読み出し動作中の消費電力を削減できる。
本発明の強誘電体メモリの第1の形態における好ましい例では、レベルコンバータの一対のトランジスタは、ゲートがビット線にそれぞれ接続され、ソース・ドレインの一方がそれぞれ電源線に接続され、ソース・ドレインの他方がそれぞれ差動センスアンプの差動入力に接続されている。このため、ビット線対の電圧は、レベルコンバータでそれぞれ増幅された後、差動センスアンプでさらに増幅される。したがって、ビット線対の電圧差が小さい場合にも、差動センスアンプを確実に増幅動作させ、メモリセルに保持されているデータを読み出すことができる。ビット線対がレベルコンバータを介して差動センスアンプに接統されるため、ビット線対は、差動センスアンプの動作の影響を直接受けない。このため、ビット線対の電圧が差動センスアンプの動作により変動し、誤ったデータが読み出されることを防止できる。また、強誘電体キャパシタに意図しない電圧が印加されることを防止できる。
本発明の強誘電体メモリの第2の形態では、強誘電体メモリは、上述したメモリセル、一対のビット線、プレート線およびレベルコンバータを有している。したがって、ビット線対の電圧差が小さい場合にも、差動センスアンプを確実に増幅動作させ、データを読み出すことができる。ビット線対は、差動センスアンプの動作の影響を直接受けないため、ビット線対の電圧が差動センスアンプの動作により変動し、誤ったデータが読み出されることを防止できる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、メモリセルは、各強誘電体キャパシタの一端をビット線に接続する転送ゲートを有している。プリチャージ回路は、読み出し動作において、転送ゲートがオンする前に、各ビット線を所定電圧の電圧線に一時的に接続する。このため、ビット線対は、データがメモリセルから読み出される前に、所定の電圧に充電され、その後フローティング状態に保持される。したがって、読み出し動作において、各ビット線の電圧を各強誘電体キャパシタの容量値に応じて正確に変化させることができ、メモリセルに保持されるデータを確実に読み出すことができる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、プリチャージ回路は、電源スイッチ、接地スイッチおよびイコライズスイッチを有している。電源スイッチおよび接地スイッチは、一対のビット線を電源線および接地線にそれぞれ接続するために一時的にオンする。イコライズスイッチは、電源スイッチおよび接地スイッチがオフした後に、一対のビット線を互いに接続する。このため、プリチャージ電圧を生成するための複雑な回路を強誘電体メモリに形成することなく、ビット線対を利用してプリチャージ電圧を容易に生成できる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、レベルコンバータを構成する一対のトランジスタは、pMOSトランジスタである。読み出し動作において、ビット線のプリチャージ電圧は、消費電力を下げるために低い方がよい。また、強誘電体キャパシタの両端に掛かる電圧を抗電圧より低くする場合も、ビット線のプリチャージ電圧を低くする必要がある。ビット線の電圧は、ビット線上の電荷が強誘電体キャパシタに充電された後、さらに低くなる。このため、レベルコンバータのトランジスタは、読み出し動作時にゲート・ソース間電圧を大きくし、高速動作するために、pMOSトランジスタで構成した方がよい。換言すれば、トランジスタをpMOSトランジスタで構成することにより、読み出し動作を高速に実行できる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、リーク防止スイッチは、読み出し動作において、レベルコンバータの一対のトランジスタのソース(またはドレイン)を、差増センスアンプが動作する前の所定期間に電源線に接続し、差動センスアンプが動作を開始する直前に接続を解除する。このため、差動センスアンプの動作中に、動作に寄与しない無駄な電流が、レベルコンバータから差動センスアンプに流れることを防止できる。この結果、読み出し動作中の消費電力を削減できる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、リストアスイッチは、差動センスアンプが動作を開始した後、差動センスアンプの差動出力をビット線にそれぞれ接続する。このため、差動センスアンプは、増幅動作の開始からしばらくの間、ビット線を駆動しなくてよい。したがって、増幅動作を高速に実行でき、読み出しアクセス時間を短縮できる。アクセス時間の短縮が不要な場合、差動センスアンプのレイアウトサイズを小さくできる。リストアスイッチは、読み出しデータに対応する電圧が差動センスアンプにより十分生成された後にオンする。差動センスアンプの差動出力は、ビット線に接続され、メモリセルのリストア動作が実行される。リストア動作により、強誘電体キャパシタの残留分極値は、元の値に戻る。すなわち、メモリセルに保持されているデータが破壊されることを防止できる。
本発明の強誘電体メモリの第1および第2の形態における好ましい例では、プリセンスアンプは、ゲートおよびドレインがビット線の一方および他方にそれぞれ接続され、ソースが所定の電圧線に接続されるpMOSトランジスタを有している。各リストアスイッチは、ソース・ドレインの一方および他方がビット線および差動センスアンプの差動出力にそれぞれ接続されたnMOSトランジスタを有している。リストアスイッチがnMOSトランジスタで構成される場合、差動センスアンプにより増幅された高レベル電圧(例えば、電源電圧)は、nMOSトランジスタの閾値電圧だけ低下して、ビット線に伝達される。しかし、プリセンスアンプにより、ビット線の電圧は、低下することなく高レベル電圧に設定される。この結果、リストア動作を確実に実行できる。
図2は、図1に示したメモリコアの詳細を示す回路図である。
図3は、第1の実施形態の強誘電体メモリの読み出し動作を示す波形図である。
図4は、本発明の強誘電体メモリの第2の実施形態におけるメモリコアの詳細を示す回路図である。
図5は、本発明の強誘電体メモリの第3の実施形態におけるメモリコアの詳細を示す回路図である。
図6は、第3の実施形態の強誘電体メモリの読み出し動作を示す波形図である。
図7は、本発明の強誘電体メモリの第4の実施形態におけるメモリコアの詳細を示す回路図である。
図8は、第4の実施形態の強誘電体メモリの読み出し動作を示す波形図である。
図1は、本発明の強誘電体メモリの第1の実施形態を示している。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されている。強誘電体メモリは、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。強誘電体メモリを採用することで、従来、携帯電話に使用していた複数種のメモリ(例えば、フラッシュメモリとDRAM)を1種類にできる。
強誘電体メモリは、コマンドバッファ10、コマンドデコーダ12、アドレスバッファ14、ロウデコーダ16、コラムデコーダ18、動作制御回路20、昇圧回路22、ワードドライバ24、プレートドライバ26、メモリコアCORE、コラム制御回路28およびデータ入出力回路30を有している。
コマンドバッファ10は、チップセレクト信号、出力イネーブル信号、ライトイネーブル信号等のコマンド信号CMDをコマンド端子CMDを介して受信し、コマンドデコーダ12に出力する。コマンドデコーダ12は、コマンド信号CMDを解読し、解読結果を動作制御回路20に出力する。コマンドの種類として、読み出しコマンド、書き込みコマンドおよびこれ等コマンドが入力されていないことを示すスタンバイコマンドがある。
例えば、チップイネーブル信号がアクティブ、ライトイネーブル信号が非アクティブのとき、読み出しコマンドが認識される。チップイネーブル信号およびライトイネーブル信号がアクティブのとき、書き込みコマンドが認識される。チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号が非アクティブのとき、スタンバイコマンドが認識される。
アドレスバッファ14は、アドレス信号ADをアドレス端子ADを介して受信し、受信したアドレス信号ADの上位ビットおよび下位ビットを、それぞれロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。ロウデコーダ16は、ロウアドレス信号RADをデコードしてデコード信号RDECを生成し、ワードドライバ24およびプレートドライバ26に出力する。コラムデコーダ18は、コラムアドレス信号CADをデコードしてデコード信号CDECを生成し、コラム制御回路28に出力する。
動作制御回路20は、コマンドデコーダ12の出力に応じて、メモリコアCOREに読み出し動作および書き込み動作を実行するために、ワードドライバ24、プレートドライバ26、コラム制御回路28およびデータ入出力回路30の動作を制御する制御信号を生成する。読み出し動作および書き込み動作が実行されていない期間は、スタンバイ期間である。動作制御回路20は、スタンバイ期間に、制御信号を所定のレベルに維持する。
昇圧回路22は、電源端子を介して供給される電源電圧VDD(例えば、2V)を用いて、ワード線WLの高レベル電圧に使用する昇圧電圧VPP(例えば、2.5V)を生成する。ワードドライバ24は、読み出し動作中および書き込み動作中に、動作制御回路20からの制御信号に応答して、デコード信号RDECに対応するワード線WLを選択する。選択されたワード線WLは、昇圧電圧VPPに設定され、選択されないワード線WLは、接地電圧VSSに設定される。ワードドライバ24は、スタンバイ期間、不揮発書き込み動作中およびリコール動作中に、全てのワード線WLを低レベル(VSS)に維持する。なお、ワードドライバ24内にブートストラップ回路を組み込む場合、昇圧回路22は、不要になる。この場合、ワード線WLの高レベルは、ブートストラップ回路のゲートの容量カップリングを利用したブートストラップにより、電源電圧VDD+αまで叩き上げられる。ブートストラップ方式は、昇圧電圧を生成するまでの時間が昇圧回路方式に比べて短いため、パワーオン後にすぐにアクセスを開始できる。したがって、特に、強誘電体メモリをICカード等に搭載する用途において有利である。
プレートドライバ26は、読み出し動作中および書き込み動作中に、動作制御回路20からの制御信号に応答して、デコード信号RDECに対応するプレート線PLを選択する。選択されたプレート線PLは、所定の期間、低レベル(VSS)からHレベル(VDD)に変化する。プレートドライバ26は、スタンバイ期間中に、全てのプレート線PLを低レベル(VSS)に維持する。
メモリコアCOREは、アレイ状に配置された複数のメモリセルMCおよびビット線対BL、BLXを有するメモリセルアレイARYと、各ビット線対BL、BLXに接続されたレベルコンバータLCと、レベルコンバータLCの出力に接続された差動センスアンプSA等とを有している。メモリコアCOREの詳細は、図2で説明する。
コラム制御回路28は、動作制御回路20からの制御信号に応答して、デコード信号CDECに対応するローカルデータバス線LDB、LDBXをグローバルデータバス線GDBに接続するコラムスイッチを有している。データ入出力回路30は、動作制御回路20からの制御信号に応じて外部からの書き込みデータをコラム制御回路28に出力し、またはコラム制御回路28からの読み出しデータをデータ端子I/Oに出力する。データ端子I/Oの数は、例えば、16ビットである。
図2は、図1に示したメモリコアCOREの詳細を示している。メモリアレイARYの各メモリセルMCは、1ビットの情報を保持するために、一対の転送トランジスタN1、N2(転送ゲート)および一対の強誘電体キャパシタFC1、FC2を有している。強誘電体キャパシタFC1、FC2の一端は、それぞれ転送トランジスタN1、N2を介して相補のビット線対BL(BL1、BL2、...)、BLX(BL1X、BL2X、...)に接続されている。強誘電体キャパシタFC1、FC2の他端は、共通のプレート線PLに接続されている。転送トランジスタN1、N2のゲートは、共通のワード線WL(WL1、WL2、...)に接続されている。プレート線PLは、所定数のワード線WLに接続される複数のメモリセルMC毎に共通に配線されている。
レベルコンバータLCは、ゲートがビット線BL、BLXにそれぞれ接続された一対のpMOSトランジスタP1、P2と、pMOSトランジスタP1、P2のソースを電源線VDDに接続するnMOSトランジスタN3(リーク防止スイッチ)を有している。pMOSトランジスタP1、P2のドレインは、相補のローカルデータバス線LDB(LDB1、LDB2、...)、LDBX(LDB1X、LDB2X、...)を介して差動センスアンプSAの入出力ノードに接続されている。nMOSトランジスタN3のゲートは、イネーブル信号LCEZを受けている。
センスアンプSAは、入力と出力を互いに接続した一対のCMOSインバータで構成されている。CMOSインバータの入力および出力は、ローカルデータバス線LDB、LDBXにそれぞれ接続されている。CMOSインバータのpMOSトランジスタのソースは、センスアンプ活性化信号SAEを受け、CMOSインバータのnMOSトランジスタのソースは、センスアンプ活性化信号SAEXを受けている。
また、メモリコアCOREは、pMOSトランジスタP3(リストアスイッチ)、プリチャージ回路PREおよびビット線リセット回路BRSを有している。pMOSトランジスタP3は、ソース・ドレインの一方および他方がビット線BL(またはBLX)およびローカルデータバス線LDB(またはLDBX)に接続され、ゲートでリストア信号RSTRXを受けている。リストアスイッチP3は、ビット線BL、BLXと差動センスアンプSAとの接続状態を、読み出し動作中に断状態から接続状態にする機能を有している。リストアスイッチP3は、nMOSトランジスタで構成してもよい。この場合、nMOSトランジスタをオンさせるためのゲート電圧は、昇圧電圧VPPあるいは、ゲートの容量カップリングを利用したブートストラップにより昇圧された電源電圧VDD+αに設定される。
プリチャージ回路PREは、ビット線BL、BLXをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタと、ビット線BL、BLXを互いに接続するnMOSトランジスタとを有している。各nMOSトランジスタは、ゲートでプリチャージ信号PREZを受けている。ここで、プリチャージ電圧線VPRの電圧VPRは、読み出し動作中の分極反転を防止するために強誘電体キャパシタFC1、FC2の抗電圧より低い値に設定されている。すなわち、プリチャージ回路PREは、各強誘電体キャパシタFC1、FC2の両端間の電圧差を抗電圧より低く設定する電圧設定回路として動作する。この設定により、リストア動作を除く読み出し動作中に、各強誘電体キャパシタFC1、FC2の両端に抗電圧以上の電圧が印加されることを防止できる。一般に、抗電圧は、強誘電体材料がPZTの場合、0.8〜1.0Vであり、強誘電体材料がSBTの場合、0.5〜0.9Vである。
「(強誘電体キャパシタの容量)/(強誘電体キャパシタの容量+ビット線容量)」を20%と仮定し、ワード線WLが選択される前のビット線の電圧をVBL、強誘電体キャパシタに掛かる電圧をVFEとする場合、「電圧VFE=0.8×VBL」になる。このため、例えば、強誘電体材料がPZTの場合、プリチャージ電圧VPR(ビット線電圧)を、1.0〜1.2Vに設定することで、強誘電体キャパシタの両端に掛かる電圧を抗電圧以下に設定できる。
ビット線リセット回路BRSは、プリチャージ回路PREと同じ回路構成を有しており、図示を省略しているが、ビット線BL、BLXを接地線VSSにそれぞれ接続するnMOSトランジスタと、ビット線BL、BLXを互いに接続するnMOSトランジスタとを有している。各nMOSトランジスタは、ゲートでビット線リセット信号RSTZを受けている。
なお、特に図示していないが、メモリコアCOREは、ビット線リセット回路BRSと同じ回路構成を有し、ローカルデータバス線LDB、LDBXを接地線VSSに接続するデータバス線リセット回路も有している。メモリコアCOREに供給される制御信号PREZ、RSTZ、RSTRX、LCEZ、SAE、SAEXおよび図示しないデータバス線リセット回路に供給されるデータバス線リセット信号は、図1に示した動作制御回路20により生成される。
図3は、第1の実施形態の強誘電体メモリの読み出し動作を示している。この例では、メモリセルMCに予め論理1が書き込まれており、強誘電体キャパシタFC1、FC2は、互いに異なる分極ベクトルを有している。図中のヒステリシスループ(誘電分極値Pと印加電圧Vとの関係を示すP−V特性)の”状態1”に示すように、例えば、論理1が記憶されている強誘電体キャパシタFC1は、残留分極値が負であり、論理0が記憶されている強誘電体キャパシタFC2は、残留分極値が正である。読み出し動作を開始する前に、ビット線BL、BLXは、ビット線リセット回路BRSによりプリチャージ電圧VPRに設定され、ローカルデータバス線LDB、LDBXは、図示しないデータバス線リセット回路により接地電圧VSSにリセットされた後、フローティング状態を保持している(図3(a,b))。
コマンド端子CMDおよびアドレス端子ADを介して読み出しコマンドおよびアドレス信号ADが供給されると、動作制御回路20は、プリチャージ信号PREZを非活性化する(図3(c))。この非活性化により、ビット線BL、BLXは、プリチャージ電圧VPRにプリチャージされた状態でフローティング状態になる。ワードドライバ24は、ロウアドレス信号RADに応じたワード線WLを選択し、選択したワード線WLを昇圧電圧VPPに変化させる(図3(d))。この変化によりメモリセルMCの転送トランジスタN1、N2はオンし、強誘電体キャパシタFC1、FC2の一端は、ビット線BL、BLXに接続される。
プレート線PLは、接地電圧VSSにリセットされているため、強誘電体キャパシタFC1、FC2の両端間には、プリチャージ電圧VPRが一時的に印加される(図3(e))。このため、強誘電体キャパシタFC1、FC2の誘電分極値は、”状態2”のようになる。ここで、図に示したヒステリシスループの電圧Vは、ビット線BL、BLXの電圧を基準にしたプレート線PLの電圧を示している。このため、ヒステリシスループ上では、強誘電体キャパシタFC1、FC2の両端は、電圧”−VPR”を受ける。プリチャージ電圧VPRは、上述したように、抗電圧より低いため、強誘電体キャパシタFC1、FC2の分極状態が、プリチャージ電圧VPRの印加により反転することはない。
ビット線BL、BLX上の電荷の一部は、強誘電体キャパシタFC1、FC2に充電される。強誘電体キャパシタFC1、FC2は、互いに異なる分極ベクトルを有しており、その容量値は互いに異なる。このため、ビット線BL、BLXの電圧は、互いに相違する(図3(f))。例えば、ビット線BLに接続された強誘電体キャパシタFC1(論理1を記憶)の容量値が、ビット線BLXに接続された強誘電体キャパシタFC2(論理0を記憶)の容量値より大きい場合、ビット線BLは、ビット線BLXより電圧が下がる。
次に、イネーブル信号LCEZが活性化され(図3(g))、レベルコンバータLCのpMOSトランジスタP1、P2は、ソースが電源線VDD(2V)に接続され、アンプとして動作する。プリチャージ電圧VPRは、上述したように、1.0〜1.2V程度に設定される。ビット線BL、BLXの電圧は、プリチャージ電圧VPRより0.2V程度低くなり、pMOSトランジスタP1、P2のゲート・ソース間電圧は、−1.8〜−1.3V程度になる。このため、レベルコンバータLCをnMOSトランジスタで構成する場合に比べ、高速に動作させることができる。高速動作が可能なため、MOSサイズを小さくすることができる。この結果、pMOSトランジスタのnMOSトランジスタに対するレイアウトサイズのデメリットはなくなる。
ローカルデータバス線LDB、LDBXの電圧は、ビット線BL、BLXの電圧に応じて上昇する(図3(h))。この例では、ビット線の電圧は、BL<BLXであるため、pMOSトランジスタP1を介してビット線BLに接続されたローカルデータバス線LDBの電圧が、ローカルデータバス線LDBXの電圧より上昇する。ローカルデータバス線LDB、LDBXの電圧差がある程度開いた後、イネーブル信号LCEZは、非活性化される(図3(i))。なお、イネーブル信号LCEZは、差動センスアンプSAが動作を開始する直前に非活性化させるために、センスアンプ活性化信号SAE、SAEXを生成するタイミング信号を用いて生成される。
次に、センスアンプ活性化信号SAE、SAEXが活性化され、差動センスアンプSAは、動作を開始する(図3(j))。センスアンプ活性化信号SAEXは、センスアンプ活性化信号SAEの反転信号であるため、図示を省略している。差動センスアンプSAの増幅動作により、ローカルデータバス線LDB、LDBXの電圧は、電源電圧VDDおよび接地電圧VSSにそれぞれ変化する(図3(k))。そして、図1に示したコラム制御回路28およびデータ入出力回路30が動作し、データ端子I/Oを介して読み出しデータが出力される。
なお、差動センスアンプSAが動作を開始するときに、イネーブル信号LCEZは非活性化され、レベルコンバータLCは既に非活性化されているため、レベルコンバータLCの電源線VDDから差動センスアンプSAの接地線VSS(=SAEX信号の低レベル)に貫通電流が流れることが防止される。したがって、読み出し動作中に、動作に寄与しない無駄な電流により消費電力が増加することを防止できる。
また、差動センスアンプSAが動作を開始し、ローカルデータバス線LDB、LDBXの電圧が変化しているときに、リストアスイッチP3はオフしており、ビット線BL、BLXは、差動センスアンプSAに接続されていない。このため、ビット線BL、BLXの電圧が、差動センスアンプSAの動作によるノイズの影響およびローカルデータバス線LDB、LDBXの電圧変化の影響を受けることを防止できる。この結果、強誘電体キャパシタFC1、FC2の分極状態が、差動センスアンプSAのノイズの影響およびローカルデータバス線LDB、LDBXの電圧変化の影響を受けることを防止できる。差動センスアンプSAの動作により、互いに隣接するビット線BL(BLX)にカップリングノイズが発生することも防止できる。
さらに、リストアスイッチP3のオフにより、差動センスアンプSAは、ビット線BL、BLXを充放電する必要がない。このため、読み出しデータのセンシングスピードを上げることができ、読み出しアクセス時間を短縮できる。換言すれば、差動センスアンプSAの駆動能力を小さくでき、そのレイアウトサイズを小さくできる。
この後、ローカルデータバス線LDB、LDBXの電圧が電源電圧VDDおよび接地電圧VSSまでそれぞれ変化した後、リストア信号RSTRXが活性化される(図3(l))。リストア信号RSTRXの活性化により、ビット線BL、BLXは、ローカルデータバス線LDB、LDBXにそれぞれ接続される。このため、ビット線BL、BLXの電圧は、高レベルおよび低レベルにそれぞれ変化する(図3(m))。プレート線PLの電圧が接地電圧VSSのため、ビット線BLに接続された強誘電体キャパシタFC1の両端には、−VDDが印加される(”状態3”)。すなわち、論理1を記憶している強誘電体キャパシタFC1に論理1がリストアされる。一方、”状態3”において、ビット線BLXに接続された強誘電体キャパシタFC2の両端の電圧差は、0Vである。
この後、プレート線PLが所定期間活性化され、論理0を記憶している強誘電体キャパシタFC2のリストア動作が実行される(図3(n))。具体的には、強誘電体キャパシタFC2のリストア動作は、ビット線BLXに接続された強誘電体キャパシタFC2の両端に、電源電圧VDDおよび接地電圧VSSが印加されることで実行される(”状態4”)。一方、”状態4”において、ビット線BLに接続された強誘電体キャパシタFC1の両端の電圧差は、0Vである。プレート線PLは、リストア時のみ変化させればよいため、プレート線PLの駆動回数は減り、消費電力は削減される。
次に、プレート線PLが非活性化された後、センスアンプ活性化信号SAE、SAEXが非活性化され、差動センスアンプSAは動作を停止する(図3(o))。この後、ワード線WLが非活性化され(図3(p))、ビット線BL、BLXと強誘電体キャパシタFC1、FC2との接続が解除される。ほぼ同時に、ビット線リセット信号RSTZおよび図示しないデータバス線リセット信号が活性化され(図3(q))、ビット線BL、BLXおよびローカルデータバス線LDB、LDBXは、接地電圧VSSにリセットされる(図3(r、s))。最後に、リストア信号RSTRXが非活性化され(図3(t))、読み出し動作は完了する。
読み出し動作においてリストア動作以外では、各強誘電体キャパシタFC1、FC2の両端に、抗電圧以上の電圧は印加されない。このため、読み出し動作中に分極ベクトルは反転しない。したがって、強誘電体キャパシタFC1、FC2の強誘電体材料が劣化することを防止できる。また、一般に、P−V特性図において、誘電分極値の変化を示す曲線(閉ループ)の面積は、消費電力に比例する。本実施形態では、読み出し動作中に強誘電体キャパシタFC1、FC2の誘電分極値が大きく変化しないため、閉ループの面積は小さく、読み出し動作中の消費電力は小さい。
また、図3にヒステリシスカーブに示したように、強誘電体キャパシタFC1、FC2の分極ベクトルは、読み出し動作中に常に互いに逆向きである。このため、読み出し動作中に何らかの不具合により、強誘電体メモリへの電源電圧VDDの供給が停止した場合にも、メモリセルMCに記憶されているデータが消失することを防止できる。より詳細には、再パワーオン後に全メモリセルMCのデータを読み出すことで、強誘電体キャパシタFC1、FC2の残留分極値を元に戻すことができる。
以上、本実施形態では、読み出し動作中に強誘電体キャパシタFC1、FC2の分極ベクトルが反転することを防止できるため、強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。分極ベクトルが反転しないため、読み出し動作中に電源が遮断された場合にも、メモリセルMCに保持されているデータが破壊されることを防止できる。読み出し動作中において、強誘電体キャパシタFC1、FC2の誘電分極値の変化の軌跡であるヒステリシスループの面積を小さくできるため、読み出し動作中の消費電力を削減できる。
レベルコンバータLCでビット線BL、BLXの電圧をそれぞれ増幅した後、差動センスアンプSAでさらに増幅するため、ビット線対BL、BLXの電圧差が小さい場合にも、差動センスアンプSAを確実に増幅動作させることができ、メモリセルMCに保持されているデータを正しく読み出すことができる。
プリチャージ回路PREにより、読み出し動作において、転送トランジスタN1、N2がオンする前に、各ビット線BL、BLXをプリチャージ電圧線VPRに一時的に接続することで、各ビット線BL、BLXの電圧を各強誘電体キャパシタFC1、FC2の容量値に応じて正確に変化させることができ、メモリセルMCに保持されるデータを確実に読み出すことができる。
レベルコンバータLCをpMOSトランジスタP1、P2で構成することで、抗電圧より低いビット線BL、BLXの電圧を確実に増幅でき、増幅速度も向上できる。この結果、読み出しアクセス時間を短縮できる。
レベルコンバータLCにnMOSトランジスタN3(リーク防止スイッチ)を設けることで、読み出し動作中にレベルコンバータLCから差動センスアンプSAに貫通電流が流れることを防止でき、読み出し動作中の消費電力を削減できる。
ビット線BL、BLXをリストアスイッチP3を介して差動センスアンプSAに接続することで、差動センスアンプSAは、増幅動作の開始からしばらくの間、ビット線BL、BLXを駆動する必要がない。したがって、増幅動作を高速に実行でき、読み出しアクセス時間を短縮できる。アクセス時間の短縮が不要な場合、差動センスアンプSAのレイアウトサイズを小さくできる。また、リストアスイッチP3により、ビット線BL、BLXが、差動センスアンプSAの動作の影響を直接受けることを防止できる。すなわち、ビット線BL、BLXの電圧が差動センスアンプSAの動作により変動し、誤ったデータが読み出されることを防止できる。リストアスイッチP3をオンすることで、リストア動作を確実に実行できるため、メモリセルMCに保持されているデータが破壊されることを防止できる。
図4は、本発明の強誘電体メモリの第2の実施形態におけるメモリコアの詳細を示している。第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、レベルコンバータLCが第1の実施形態と相違している。その他の構成は、第1の実施形態(図1)と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
レベルコンバータLCは、ゲートがビット線BLX、BLにそれぞれ接続された一対のnMOSトランジスタN4、N5と、nMOSトランジスタN4、N5のドレインを電源線VDDに接続するnMOSトランジスタN3(リーク防止スイッチ)を有している。nMOSトランジスタN4、N5のソースは、相補のローカルデータバス線LDB(LDB1、LDB2、...)、LDBX(LDB1X、LDB2X、...)を介して差動センスアンプSAの入出力ノードに接続されている。
この実施形態では、例えば、強誘電体キャパシタFC1、FC2は、強誘電体材料としてPZT(抗電圧=0.8〜1.0V)が使用され、プリチャージ電圧VPRは、抗電圧より低い0.7Vに設定され、レベルコンバータLCのnMOSトランジスタN4、N5の閾値電圧は、0.2Vに設定されている。このため、レベルコンバータLCは、読み出し動作時にプリチャージ電圧VPRより低下するビット線BL、BLXの電圧を増幅し、ローカルデータバス線LDB、LDBXに伝達できる。この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。
図5は、本発明の強誘電体メモリの第3の実施形態におけるメモリコアの詳細を示している。第1および第2の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、リストアスイッチが、第1の実施形態のpMOSトランジスタP3に代えてnMOSトランジスタN6で構成されている。nMOSトランジスタN6のゲートは、リストア信号RESRZを受けている。また、メモリコアCOREは、新たにプリセンスアンプPSAを有している。その他の構成は、第1の実施形態(図1)および第2の実施形態(図4)と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
プリセンスアンプPSAは、ゲートがビット線BLX(BL1X、BL2X、...)、BL(BL1、BL2、...)にそれぞれ接続された一対のpMOSトランジスタP4、P5と、pMOSトランジスタP4、P5のソースを電源線VDDに接続するpMOSトランジスタP6を有している。pMOSトランジスタP4、P5のドレインは、ビット線BL、BLXにそれぞれ接続されている。pMOSトランジスタP6のゲートは、プリセンス信号PSAEXを受けている。
図6は、第3の実施形態の強誘電体メモリの読み出し動作を示している。上述した図3と同じ動作については、詳細な説明を省略する。この実施形態では、プリセンス信号PSAEXは、リストア信号RSTRZが活性化された後、プレート線PLが高レベルに変化する前に活性化される。プリセンス信号PSAEXの非活性化タイミングは、リストア信号RSTRZと同じである。リストア信号RSTRZの活性化レベル(高レベル電圧)は、電源電圧VDD(2V)である。その他の動作は、図3と同じである。
プリセンスアンプPSAのpMOSトランジスタP4、P5は、プリセンス信号PSAEXの活性化に応答して活性化される(図6(a))。この例では、pMOSトランジスタP4は、低レベル電圧VSSに変化したローカルデータバス線LDBXに対応するビット線BLXが低レベル電圧VSSに変化することに応答してオンする。pMOSトランジスタP4のオンにより、ビット線BLの電圧は、電源電圧VDDまで確実に上昇する(図6(b))。このため、強誘電体キャパシタFC1、FC2のリストア動作は、リストアスイッチN6のゲートに供給されるリストア信号RSTRZの高レベル電圧に昇圧電圧VPPを使用しなくても確実に実行される。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リストアスイッチN6をnMOSトランジスタで構成する場合に、ビット線BL、BLXにプリセンスアンプPSAを接続することで、差動センスアンプSAが出力する高レベル電圧VDDを、低下させることなくビット線BL(またはBLX)に伝達できる。この結果、リストア動作を確実に実行できる。リストア信号RSTRZの高レベル電圧に昇圧電圧VPPを使用しなくてよいため、昇圧回路22(図1)の駆動能力を小さくでき、そのレイアウトサイズを小さくできる。
図7は、本発明の強誘電体メモリの第4の実施形態におけるメモリコアの詳細を示している。第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、プリチャージ回路PREが、第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
プリチャージ回路PREは、ゲートがプリチャージ信号線PRE2Zに接続され、ソース・ドレインの一方および他方がビット線BL、BLXにそれぞれ接続されたnMOSトランジスタN7(イコライズスイッチ)と、ゲートがプリチャージ信号線PRE1Zに接続され、ソースがビット線BLに接続され、ドレインが電源電圧線VDDに接続されたnMOSトランジスタN8(電源スイッチ)と、ゲートがプリチャージ信号線PRE1Zに接続され、ソースが接地線VSSに接続され、ドレインがビット線BLXに接続されたnMOSトランジスタN9(接地スイッチ)とを有している。
図8は、第4の実施形態の強誘電体メモリの読み出し動作を示している。上述した図3と同じ動作については、詳細な説明を省略する。この実施形態は、読み出し動作を開始する前のビット線BL、BLXのプリチャージ動作に特徴を有している。
プリチャージ動作では、まず、プリチャージ信号PRE1Zが所定期間活性化され(図8(a))、ビット線BL、BLXが高レベル電圧(VDD−nMOSトランジスタN8の閾値電圧)および接地電圧VSSにそれぞれ変化する。すなわち、ビット線BLは、高レベル電圧に応じて充電される(図8(b))。プリチャージ信号PRE1Zが非活性化された後、プリチャージ信号PRE2Zが所定期間活性化される(図8(c))。プリチャージ信号PRE2Zの活性化により、ビット線BL、BLXは、イコライズされ、所望のプリチャージ電圧VPR(ビット線BLの電圧の1/2)に設定される(図8(d))。すなわち、プリチャージ電圧VPRは、ビット線BLに充電される電荷を利用して簡易な回路で容易に生成される。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリチャージ電圧VPRを、ビット線BLに充電される電荷を利用して容易に生成できる。
なお、上述した実施形態では、所定数のメモリセルMC毎にプレート線PLを配線した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、全てのメモリセルMCに共通にプレート線PLを配線してもよい。本発明は、読み出し動作中のプレート線PLの駆動回数が少ないため、読み出し動作が実行されないメモリセルMCの強誘電体キャパシタが、プレート線PLの駆動によるバックスイッチングによって劣化することを緩和できる。
また、上述した第4の実施形態に適用したプリチャージ回路PREを、第1〜第3に適用してもよい。
上述した実施形態では、本発明を携帯電話に搭載する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ICカードに搭載される強誘電体メモリに適用してもよい。この場合、昇圧回路22の代わりに、ワードドライバ24内にブートストラップ回路を組み込むことで、パワーオンからアクセスを開始するまでの時間を短縮できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の別の目的は、強誘電体メモリの読み出し動作中の消費電力を削減することにある。
コマンドバッファ10は、チップセレクト信号、出力イネーブル信号、ライトイネーブル信号等のコマンド信号CMDをコマンド端子CMDを介して受信し、コマンドデコーダ12に出力する。コマンドデコーダ12は、コマンド信号CMDを解読し、解読結果を動作制御回路20に出力する。コマンドの種類として、読み出しコマンド、書き込みコマンドおよびこれ等コマンドが入力されていないことを示すスタンバイコマンドがある。
コラム制御回路28は、動作制御回路20からの制御信号に応答して、デコード信号CDECに対応するローカルデータバス線LDB、LDBXをグローバルデータバス線GDBに接続するコラムスイッチを有している。データ入出力回路30は、動作制御回路20からの制御信号に応じて外部からの書き込みデータをコラム制御回路28に出力し、またはコラム制御回路28からの読み出しデータをデータ端子I/Oに出力する。データ端子I/Oの数は、例えば、16ビットである。
この後、ローカルデータバス線LDB、LDBXの電圧が電源電圧VDDおよび接地電圧VSSまでそれぞれ変化した後、リストア信号RSTRXが活性化される(図3(l))。リストア信号RSTRXの活性化により、ビット線BL、BLXは、ローカルデータバス線LDB、LDBXにそれぞれ接続される。このため、ビット線BL、BLXの電圧は、高レベルおよび低レベルにそれぞれ変化する(図3(m))。プレート線PLの電圧が接地電圧VSSのため、ビット線BLに接続された強誘電体キャパシタFC1の両端には、−VDDが印加される(”状態3”)。すなわち、論理1を記憶している強誘電体キャパシタFC1に論理1がリストアされる。一方、”状態3”において、ビット線BLXに接続された強誘電体キャパシタFC2の両端の電圧差は、0Vである。
プリチャージ回路PREにより、読み出し動作において、転送トランジスタN1、N2がオンする前に、各ビット線BL、BLXをプリチャージ電圧線VPRに一時的に接続することで、各ビット線BL、BLXの電圧を各強誘電体キャパシタFC1、FC2の容量値に応じて正確に変化させることができ、メモリセルMCに保持されるデータを確実に読み出すことができる。
レベルコンバータLCにnMOSトランジスタN3(リーク防止スイッチ)を設けることで、読み出し動作中にレベルコンバータLCから差動センスアンプSAに貫通電流が流れることを防止でき、読み出し動作中の消費電力を削減できる。
この実施形態では、レベルコンバータLCが第1の実施形態と相違している。その他の構成は、第1の実施形態(図1)と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
この実施形態では、リストアスイッチが、第1の実施形態のpMOSトランジスタP3に代えてnMOSトランジスタN6で構成されている。nMOSトランジスタN6のゲートは、リストア信号RESRZを受けている。また、メモリコアCOREは、新たにプリセンスアンプPSAを有している。その他の構成は、第1の実施形態(図1)および第2の実施形態(図4)と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
この実施形態では、プリチャージ回路PREが、第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。すなわち、強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されており、例えば、携帯電話に搭載されるシステムLSIにメモリコアとして組み込まれる。
プリチャージ動作では、まず、プリチャージ信号PRE1Zが所定期間活性化され(図8(a))、ビット線BL、BLXが高レベル電圧(VDD−nMOSトランジスタN8の閾値電圧)および接地電圧VSSにそれぞれ変化する。すなわち、ビット線BLは、高レベル電圧に応じて充電される(図8(b))。プリチャージ信号PRE1Zが非活性化された後、プリチャージ信号PRE2Zが所定期間活性化される(図8(c))。プリチャージ信号PRE2Zの活性化により、ビット線BL、BLXは、イコライズされ、所望のプリチャージ電圧VPR(ビット線BLの電圧の1/2)に設定される(図8(d))。すなわち、プリチャージ電圧VPRは、ビット線BLに充電される電荷を利用して簡易な回路で容易に生成される。
なお、上述した実施形態では、所定数のメモリセルMC毎にプレート線PLを配線した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、全てのメモリセルMCに共通にプレート線PLを配線してもよい。本発明は、読み出し動作中のプレート線PLの駆動回数が少ないため、読み出し動作が実行されないメモリセルMCの強誘電体キャパシタが、プレート線PLの駆動によるバックスイッチングによって劣化することを緩和できる。
上述した実施形態では、本発明を携帯電話に搭載する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ICカードに搭載される強誘電体メモリに適用してもよい。この場合、昇圧回路22の代わりに、ワードドライバ24内にブートストラップ回路を組み込むことで、パワーオンからアクセスを開始するまでの時間を短縮できる。
Claims (9)
- 相補の論理値をそれぞれ保持するために分極ベクトルが互いに逆に設定される一対の強誘電体キャパシタを有するメモリセルと、
前記強誘電体キャパシタの一端にそれぞれ接続された一対のビット線と、
前記強誘電体キャパシタの他端に接続されたプレート線と、
読み出し動作において、前記強誘電体キャパシタを充電するために、前記強誘電体キャパシタの両端間の電圧差を抗電圧より低く設定する電圧設定回路と、
前記メモリセルに保持されている論理値を読み出すために、前記強誘電体キャパシタへの充電量の差に応じて生じる前記ビット線の電圧差を増幅する差動センスアンプとを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲1の強誘電体メモリにおいて、
ゲートが前記ビット線にそれぞれ接続され、ソース・ドレインの一方がそれぞれ電源線に接続され、ソース・ドレインの他方がそれぞれ前記差動センスアンプの差動入力に接続された一対のトランジスタを有するレベルコンバータを備えていることを特徴とする強誘電体メモリ。 - 相補の論理値をそれぞれ保持するために分極の極性が互いに逆に設定される一対の強誘電体キャパシタを有するメモリセルと、
前記強誘電体キャパシタの一端にそれぞれ接続された一対のビット線と、
前記強誘電体キャパシタの他端に接続されたプレート線と、
前記メモリセルに保持されている論理値を読み出すために、前記強誘電体キャパシタへの充電量の差に応じて生じる前記ビット線の電圧差を増幅する差動センスアンプと、
ゲートが前記ビット線にそれぞれ接続され、ソース・ドレインの一方がそれぞれ電源線に接続され、ソース・ドレインの他方がそれぞれ前記差動センスアンプの入力に接続された一対のトランジスタを有するレベルコンバータを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲1または請求の範囲3の強誘電体メモリにおいて、
前記メモリセルに形成され、前記強誘電体キャパシタの前記一端を前記ビット線にそれぞれ接続する転送ゲートと、
読み出し動作において、前記転送ゲートがオンする前に、前記各ビット線を所定電圧の電圧線に一時的に接続するプリチャージ回路とを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲4の強誘電体メモリにおいて、
前記プリチャージ回路は、
前記一対のビット線を電源線および接地線にそれぞれ接続するために一時的にオンする電源スイッチおよび接地スイッチと、
前記電源スイッチおよび接地スイッチがオフした後に、前記一対のビット線を互いに接続するイコライズスイッチとを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲2または請求の範囲3の強誘電体メモリにおいて、
前記一対のトランジスタは、pMOSトランジスタであることを特徴とする強誘電体メモリ。 - 請求の範囲2または請求の範囲3の強誘電体メモリにおいて、
読み出し動作において、前記レベルコンバータの一対のトランジスタのソース・ドレインの一方と前記電源線とを、前記差増センスアンプが動作する前の所定期間接続し、前記差動センスアンプが動作を開始する直前に接続を解除するリーク防止スイッチを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲2または請求の範囲3の強誘電体メモリにおいて、
前記差動センスアンプが動作を開始した後、前記メモリセルに前記差動センスアンプの差動出力を前記ビット線にそれぞれ接続するリストアスイッチを備えていることを特徴とする強誘電体メモリ。 - 請求の範囲8の強誘電体メモリにおいて、
ゲートおよびドレインが一方および他方の前記ビット線にそれぞれ接続され、ソースが所定の電圧線に接続されるpMOSトランジスタを有するプリセンスアンプを備え、
前記各リストアスイッチは、ソース・ドレインの一方および他方がビット線および前記差動センスアンプの差動出力にそれぞれ接続されたnMOSトランジスタを備えていることを特徴とする強誘電体メモリ。
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