KR101748055B1 - 감지 증폭기를 위한 저전압 전류 레퍼런스 발생기 - Google Patents

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Abstract

한 쌍의 저항들(20, 30) 및 연산 증폭기(40)를 포함하는 전류 미러를 포함하는 감지 증폭기(10)를 갖는 비휘발성 메모리 디바이스가 개시된다.

Description

감지 증폭기를 위한 저전압 전류 레퍼런스 발생기{LOW VOLTAGE CURRENT REFERENCE GENERATOR FOR A SENSING AMPLIFIER}
개선된 감지 증폭기를 갖는 비휘발성 메모리 셀이 개시된다.
플로팅 게이트(floating gate)를 사용하여 그 위에 전하들을 저장하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당해 기술 분야에 주지되어 있다. 일반적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)이 있다.
판독 동작들은 보통 감지 증폭기들을 사용하여 플로팅 게이트 메모리 셀들에 대해 수행된다. 이러한 목적을 위한 감지 증폭기는 미국 특허 제5,386,158호("'158 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '158 특허는 알려진 양의 전류를 인입하는 레퍼런스 셀을 사용하는 것을 개시한다. '158 특허는 레퍼런스 셀에 의해 인입되는 전류를 미러링(mirroring)하는 전류 미러(current mirror), 및 선택 메모리 셀(selected memory cell)에 의해 인입되는 전류를 미러링하는 다른 전류 미러에 의존한다. 이어서, 각 전류 미러 내의 전류가 비교되고, 메모리 셀에 저장되는 값(예컨대, 0 또는 1)이 어떤 전류가 더 큰지에 기초하여 결정될 수 있다.
다른 감지 증폭기가 미국 특허 제5,910,914호("'914 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '914 특허는 1 비트를 초과하는 데이터를 저장할 수 있는 멀티-레벨 플로팅 게이트 메모리 셀 또는 MLC를 위한 감지 회로를 개시한다. 그것은 메모리 셀에 저장되어 있는 값(예컨대, 00, 01, 10, 또는 11)을 판단하는 데 활용되는 다수의 레퍼런스 셀들의 사용을 개시한다. 전류 미러들은 이러한 접근법에서 역시 활용된다.
종래 기술의 전류 미러들은 PMOS 트랜지스터들을 활용한다. PMOS 트랜지스터들의 한 가지 특성은 게이트에 인가되는 전압이 일반적으로 VTH로 지칭되는 디바이스의 전압 임계치 미만이면 PMOS 트랜지스터가 턴 "온"만이 될 수 있다는 것이다. PMOS 트랜지스터들을 활용하는 전류 미러들을 사용하는 것의 한 가지 단점은 PMOS 트랜지스터가 VTH 강하를 야기한다는 것이다. 이것은 더 낮은 전압들에서 동작하는 감지 증폭기들을 만들어 내기 위한 설계자의 능력을 저해한다.
종래 기술 설계의 다른 단점은 게이트가 하이(high)로부터 로우(low)로 천이할 때(즉, PMOS 트랜지스터가 턴 온될 때) PMOS 트랜지스터들이 상대적으로 느리다는 것이다. 이는 전체적인 감지 증폭기의 지연을 초래한다.
종래 기술에서보다 더 낮은 전압 서플라이를 사용하여 동작하는 개선된 감지 회로가 필요하다.
사용 중이 아닐 때에는 전력을 절감하기 위해 전압 서플라이가 턴 오프될 수 있지만, 일단 전압 서플라이가 다시 턴 온되면 상당한 타이밍 패널티 없이 감지 회로가 동작 가능하게 될 수 있는 개선된 감지 회로가 더 필요하다.
전술된 문제들 및 필요성들은 전류 미러로서 트랜지스터 쌍 대신에 저항 쌍을 활용하는 감지 회로를 제공함으로써 해결된다. 트랜지스터 쌍 대신의 저항 쌍의 사용은 보다 짧은 시동 시간으로 더 낮은 전압 서플라이의 사용을 가능하게 한다.
일 실시 형태에서, 레퍼런스 셀 전류가 전류 미러에 인가된다. 미러링된 전류가 선택 메모리 셀에 결부된다. 미러링된 전류는 선택 메모리 셀 전류에 비교되며, 메모리 셀의 상태(예컨대, 0 또는 1)를 나타내고 그리고 레퍼런스 전류에 비교되는 선택 메모리 셀을 통하는 전류의 상대적 크기에 직접적으로 관련되는 감지 출력이 생성된다.
다른 실시 형태에서, 미러 쌍 블록이 전류 미러와 선택 메모리 셀 사이에 추가된다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부된 도면의 검토에 의해 명확해질 것이다.
도 1은 한 쌍의 저항들을 포함하는 전류 미러를 포함하는 감지 회로 실시 형태의 블록 다이어그램을 도시한다.
도 2는 한 쌍의 저항들을 포함하는 전류 미러를 포함하는 다른 감지 회로 실시 형태의 블록 다이어그램을 도시한다.
도 3은 미러 쌍 블록의 일 실시 형태를 도시한다.
도 4는 레퍼런스 회로의 일 실시 형태를 도시한다.
도 5는 레퍼런스 회로의 다른 실시 형태를 도시한다.
이제 도 1을 참조하여 일 실시 형태가 설명될 것이다. 감지 회로(10)가 도시된다. 전력 서플라이 VDD가 저항(20) 및 저항(30)에 제공된다. 저항(20)은 연산 증폭기(40)의 하나의 양극 단자(positive terminal)에 연결된다. 저항(30)은 연산 증폭기(40)의 다른 단자에 연결된다. 연산 증폭기(40)는 클램프 루프(clamp loop)로서 동작한다. 연산 증폭기(40)의 출력은 PMOS 트랜지스터(70)의 게이트에 연결된다. PMOS 트랜지스터(70)의 게이트는 저항(30)에 연결된다. PMOS 트랜지스터(70)의 드레인은 메모리 셀(60)에 연결된다. 저항(20)은 또한 레퍼런스 회로(50)에 연결된다. 알 수 있는 바와 같이, 저항(20) 및 저항(30)은 각각 제1 단자 및 제2 단자를 갖는다. PMOS 트랜지스터(70)의 소스, 드레인, 및 게이트도 또한 단자들이다.
레퍼런스 회로(50)는 설정된 양의 전류 iREF를 인입할 것이다. 저항(20)을 통하는 전류는 iREF일 것이다. 연산 증폭기(40)가 클램프 루프로서 동작하기 때문에, 저항(20) 및 저항(30)에 걸리는 전압 강하는 동일할 것이며, 따라서, 그들은 전류 미러를 형성할 것이고, 저항(30)을 통하는 전류도 또한 iREF(또는, 저항(20) 및 저항(30)의 값들이 동일하지 않은 경우에, 그의 배수)일 것이다.
동작 시, 메모리 셀(60)은 메모리 셀에 저장되어 있는 값에 의존하는 레벨의 전류 iS를 인입할 것이다. 예를 들어, 메모리 셀(60)은 그것이 "0"을 저장하고 있는 경우에는 적은 양의 전류를, 그리고 그것이 "1"을 저장하고 있는 경우에는 많은 양의 전류를 인입할 수 있을 것이다.
이러한 예에서, iREF > iS인 경우에, 감지 출력(80)은 상대적으로 높은 전압을 가질 것이다. iREF < iS인 경우에, 감지 출력(80)은 상대적으로 낮은 전압을 가질 것이다. 따라서, 메모리 셀(60)에 저장되어 있는 값이 "0"이면, iS는 상대적으로 작을 것이고, iREF는 iS보다 더 클 것인데, 이는 감지 출력(80)이 "1"을 나타내는 높은 전압을 가질 것임을 의미한다. 메모리 셀(60)에 저장되어 있는 값이 "1"이면, iS는 상대적으로 클 것이고, iREF는 iS보다 더 작을 것인데, 이는 감지 출력(80)이 "0"을 나타내는 낮은 전압을 가질 것임을 의미한다. 따라서, 감지 출력(80)은 메모리 셀(60)에 되어 있는 값의 역(inverse)이다. 선택적으로, 감지 출력(80)은 인버터(도시되지 않음)에 연결될 수 있는데, 여기서 인버터는 메모리 셀(60)에 저장되어 있는 값에 직접적으로 대응하는 값을 출력할 것이다.
이러한 예에서, 쌍을 이룬 트랜지스터들 대신에 쌍을 이룬 저항들을 사용하여 전류 미러가 형성되기 때문에, VDD는 쌍을 이룬 트랜지스터들을 사용하는 시스템내에서보다 더 낮은 전압일 수 있다. 이러한 설계는 VDD가 1.0 V 미만의 전압에서 동작할 수 있게 한다. 예를 들어, 개시된 실시 형태들은 약 0.9 V의 최소 전압에서 동작할 수 있다.
이제 도 2를 참조하여 다른 실시 형태가 기술될 것이다. 감지 회로(110)가 도시된다. 전력 서플라이 VDD가 저항(120) 및 저항(130)에 제공된다. 저항(120)은 연산 증폭기(140)의 양극 단자에 연결된다. 저항(130)은 연산 증폭기(140)의 음극 단자(negative terminal)에 연결된다. 연산 증폭기(140)는 클램프 루프로서 동작한다. 연산 증폭기(140)의 출력은 PMOS 트랜지스터(170)의 게이트에 연결된다. PMOS 트랜지스터(170)의 게이트는 저항(130)에 연결된다. PMOS 트랜지스터(70)의 드레인은 미러 쌍 블록(190)에 연결된다. 미러 쌍 메모리 블록(190)은 메모리 셀(160)에 연결된다. 감지 출력(180)은 감지 회로(110)의 출력으로, 출력이 획득될 수 있는 포트이다. 알 수 있는 바와 같이, 저항(120) 및 저항(130)은 각각 제1 단자 및 제2 단자를 갖는다. PMOS 트랜지스터(170)의 소스, 드레인, 및 게이트도 또한 단자들이다.
레퍼런스 회로(150)는 설정된 양의 전류 iREF를 인입할 것이다. 저항(120)을 통하는 전류는 iREF일 것이다. 연산 증폭기(140)가 클램프 루프로서 동작하기 때문에, 저항(120) 및 저항(130)에 걸리는 전압 강하는 동일할 것이며, 따라서, 그들은 전류 미러를 형성할 것이고, 저항(130)을 통하는 전류도 또한 iREF(또는, 저항(120) 및 저항(130)의 값들에 따라, 그의 배수)일 것이다.
동작 시, 메모리 셀(160)은 메모리 셀에 저장되어 있는 값에 의존하는 레벨의 전류 iS를 인입할 것이다. 예를 들어, 메모리 셀(60)은 그것이 "0"을 저장하고 있는 경우에는 적은 양의 전류를, 그리고 그것이 "1"을 저장하고 있는 경우에는 많은 양의 전류를 인입할 수 있을 것이다.
이제 도 3을 참조하여 미러 쌍 블록(190)에 대한 추가적인 세부 내용이 기술될 것이다. 여기서, 도 2에서 했던 것처럼 다시 저항(130) 및 PMOS 트랜지스터(170)를 살펴본다. PMOS 트랜지스터(170)의 드레인은 미러 쌍 블록(190)의 입력에 연결된다. 입력은 전류 iREF일 것이다. 미러 쌍 블록(190)은 전류 미러로서 구성되는, NMOS 트랜지스터(191) 및 NMOS 트랜지스터(192)를 포함한다. NMOS 트랜지스터(191) 및 NMOS 트랜지스터(192)의 게이트들은 함께 NMOS 트랜지스터(191)의 게이트에 연결되고, NMOS 트랜지스터(191) 및 NMOS 트랜지스터(192)의 드레인들은 접지에 연결된다. 게이트로부터 드레인으로의 전압 강하는 NMOS 트랜지스터(191) 및 NMOS 트랜지스터(192)에 대해 동일할 것이며, 따라서, NMOS 트랜지스터(192)를 통하는 전류도 또한 iREF(또는, NMOS 트랜지스터(191) 및 NMOS 트랜지스터(192)의 특성들에 따라, 그의 배수)일 것이다.
미러 쌍 블록(190)은 PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)를 포함한다. PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)의 소스들은 VDD에 접속된다. PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)의 게이트들은 함께 PMOS 트랜지스터(193)의 드레인에 접속되는데, 이는 이어서 NMOS 트랜지스터(192)의 소스에 접속한다. PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)에서 소스-게이트 접합부로부터의 전압 강하는 동일할 것이다. 따라서, PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)는 전류 미러로서 동작할 것이고, PMOS 트랜지스터(194)를 통하는 전류도 또한 iREF(또는, PMOS 트랜지스터(193) 및 PMOS 트랜지스터(194)의 특성들에 따라, 그의 배수)일 것이다. PMOS 트랜지스터(194)의 드레인은 감지 출력(180)에 연결되는데, 이는 이어서 메모리 셀(160)에 접속된다.
감지 출력(180)을 통하는 전류는 iREF-iS일 것이다. iS > iREF인 경우에, 이러한 값은 음의 값일 것이고, 감지 출력(180)은 낮은 전압(즉, "0")을 검출할 것이다. iS < iREF인 경우에, 이러한 값은 양의 값일 것이고, 감지 출력(180)은 높은 전압(즉, "1")을 검출할 것이다. 따라서, 감지 출력(180)은 메모리 셀(160)에 저장된 값의 역이다. 선택적으로, 감지 출력(180)은 인버터(도시되지 않음)에 연결될 수 있는데, 여기서 인버터는 이어서 메모리 셀(160)에 저장되어 있는 값에 직접적으로 대응하는 값을 출력할 것이다.
도 4는 레퍼런스 회로(200)로서 도시된 레퍼런스 회로의 일 실시 형태를 도시한다. 레퍼런스 회로(200)는 앞서 논의된 레퍼런스 회로(50 또는 50)에 사용될 수 있다. 레퍼런스 회로(200)는 연산 증폭기(210)를 포함한다. 연산 증폭기(210)의 음의 노드는 전압 VREF를 생성하는 전압원(도시되지 않음)에 접속된다. VREF는, 예를 들어, 0.8 볼트일 수 있다. 연산 증폭기(210)의 출력은 NMOS 트랜지스터의 게이트에 접속된다. NMOS 트랜지스터(220)의 드레인은 레퍼런스 회로(200)의 입력이다. NMOS 트랜지스터(220)의 소스는 레퍼런스 메모리 셀(230)에 접속한다.
도 5는 레퍼런스 회로(300)로서 도시된 레퍼런스 회로의 다른 실시 형태를 도시한다. 레퍼런스 회로(300)는 앞서 논의된 레퍼런스 회로(50 또는 50)에 사용될 수 있다. 레퍼런스 회로(300)는 인버터(310)를 포함한다. 인버터(310)의 출력은 PMOS 트랜지스터(320)의 게이트에 접속된다. PMOS 트랜지스터의 소스는 레퍼런스 회로(200)의 입력이다. PMOS 트랜지스터의 드레인은 레퍼런스 메모리 셀(330)에 접속되고, 인버터(310)에 대한 입력이다.
선택적으로, 레퍼런스 회로(50) 또는 레퍼런스 회로(150)는 각각 전류원 회로를 포함할 수 있다. 이러한 목적에 적합한 전류원 회로들의 예들은 당업자에게 주지되어 있다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 포괄적으로 "직접적으로 위에"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음)와 "간접적으로 위에"(그 사이에 위치한 중개의 물질들, 요소들 또는 공간이 있음)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음) 및 "간접적으로 인접한"(그 사이에 위치한 중개의 물질들, 요소들 또는 공간이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 그 사이에 어떠한 중개의 물질들/요소들도 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 그 사이에 하나 이상의 중개의 물질들/요소들을 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (24)

  1. 메모리 디바이스에서 사용하기 위한 장치로서,
    제1 저항 및 제2 저항을 포함하는 전류 미러(current mirror) - 상기 제1 저항은 제1 단자 및 제2 단자를 포함하고, 상기 제2 저항은 제1 단자 및 제2 단자를 포함함 -;
    상기 제1 저항의 상기 제1 단자에 연결되고 상기 제2 저항의 상기 제1 단자에 연결되는 전압원;
    상기 제1 저항의 상기 제2 단자에 연결되는 레퍼런스 회로;
    적어도 두 개의 단자를 포함하되, 하나의 양극 단자가 상기 제1 저항의 상기 제2 단자에 연결되고, 다른 단자는 상기 제2 저항의 제2 단자에 연결되는 연산 증폭기;
    제1 단자, 제2 단자 및 제3 단자를 포함하는 트랜지스터 - 상기 트랜지스터의 상기 제1 단자는 상기 제2 저항의 상기 제2 단자에 연결됨 -; 및
    상기 트랜지스터의 상기 제2 단자에 연결되는 선택 메모리 셀(selected memory cell)을 포함하며,
    상기 트랜지스터의 제3 단자는 상기 연산 증폭기에 연결되고,
    상기 트랜지스터의 상기 제2 단자는 상기 선택 메모리 셀에 저장되어 있는 값을 나타내는 전압을 제공하는 장치.
  2. 제1항에 있어서, 상기 전압원은 1.0 볼트 이하의 전압을 제공하는 장치.
  3. 제1항에 있어서, 상기 선택 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  4. 제1항에 있어서, 상기 레퍼런스 회로는 레퍼런스 메모리 셀을 포함하는 장치.
  5. 제4항에 있어서, 상기 레퍼런스 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  6. 삭제
  7. 제4항에 있어서, 상기 레퍼런스 회로는 인버터를 포함하는 장치.
  8. 제1항에 있어서, 상기 레퍼런스 회로는 전류원을 포함하는 장치.
  9. 메모리 디바이스에서 사용하기 위한 장치로서,
    제1 저항 - 상기 제1 저항의 제1 단자는 전압원에 연결됨 -;
    상기 제1 저항의 제2 단자에 연결되는 레퍼런스 회로;
    제2 저항 - 상기 제2 저항의 제1 단자는 상기 전압원에 연결됨 -;
    연산 증폭기 - 상기 연산 증폭기의 양의 입력 단자(positive input terminal)는 상기 제1 저항의 제2 단자에 연결되고, 상기 연산 증폭기의 음의 입력 단자(negative input terminal)는 상기 제2 저항의 제2 단자에 연결됨 -;
    제1 단자, 제2 단자, 및 제3 단자를 포함하는 PMOS 트랜지스터 - 상기 PMOS 트랜지스터의 상기 제1 단자는 상기 제2 저항의 제2 단자에 연결되고, 상기 PMOS 트랜지스터의 상기 제3 단자는 상기 연산 증폭기의 출력에 연결됨 -; 및
    상기 PMOS 트랜지스터의 상기 제2 단자에 연결되는 선택 메모리 셀을 포함하며,
    상기 PMOS 트랜지스터의 드레인은 상기 선택 메모리 셀에 저장되어 있는 값을 나타내는 전압을 제공하는 장치.
  10. 제9항에 있어서, 상기 전압원은 1.0 볼트 이하의 전압을 제공하는 장치.
  11. 제9항에 있어서, 상기 선택 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  12. 제9항에 있어서, 상기 레퍼런스 회로는 레퍼런스 메모리 셀을 포함하는 장치.
  13. 제12항에 있어서, 상기 레퍼런스 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  14. 제12항에 있어서, 상기 레퍼런스 회로는 연산 증폭기를 포함하는 장치.
  15. 제12항에 있어서, 상기 레퍼런스 회로는 인버터를 포함하는 장치.
  16. 제9항에 있어서, 상기 레퍼런스 회로는 전류원을 포함하는 장치.
  17. 메모리 디바이스에서 사용하기 위한 장치로서,
    제1 저항 - 상기 제1 저항의 제1 단자는 전압원에 연결됨 -;
    상기 제1 저항의 제2 단자에 연결되는 레퍼런스 회로;
    제2 저항 - 상기 제2 저항의 제1 단자는 상기 전압원에 연결됨 -;
    연산 증폭기 - 상기 연산 증폭기의 양의 입력 단자는 상기 제1 저항의 제2 단자에 연결되고, 상기 연산 증폭기의 음의 입력 단자는 상기 제2 저항의 제2 단자에 연결됨 -;
    PMOS 트랜지스터 - 상기 PMOS 트랜지스터의 제1 단자는 상기 제2 저항의 제2 단자에 연결되고 상기 PMOS 트랜지스터의 제3 단자는 상기 연산 증폭기의 출력에 연결됨 -;
    제1 단자 및 제2 단자를 포함하는 미러 쌍 블록 - 상기 미러 쌍 블록의 상기 제1 단자는 상기 PMOS 트랜지스터의 상기 제2 단자에 연결되고, 상기 미러 쌍 블록의 상기 제2 단자는 선택 메모리 셀에 연결됨 -; 및
    상기 미러 쌍 블록의 상기 제2 단자에 연결되는, 상기 선택 메모리 셀에 저장되어 있는 값을 나타내는 전압을 제공하는 출력 포트를 포함하는 장치.
  18. 제17항에 있어서, 상기 전압원은 1.0 볼트 이하의 전압을 제공하는 장치.
  19. 제17항에 있어서, 상기 선택 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  20. 제17항에 있어서, 상기 레퍼런스 회로는 레퍼런스 메모리 셀을 포함하는 장치.
  21. 제20항에 있어서, 상기 레퍼런스 메모리 셀은 플로팅 게이트 메모리 셀인 장치.
  22. 제20항에 있어서, 상기 레퍼런스 회로는 연산 증폭기를 포함하는 장치.
  23. 제20항에 있어서, 상기 레퍼런스 회로는 인버터를 포함하는 장치.
  24. 제17항에 있어서, 상기 레퍼런스 회로는 전류원을 포함하는 장치.
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