TWI574260B - 具有電流注入讀出放大器的非易失性存儲裝置 - Google Patents

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Description

具有電流注入讀出放大器的非易失性存儲裝置 發明領域
公開了一種具有電流注入讀出放大器(current injection sensing amplifier)的非易失性存儲裝置。
發明背景
使用浮柵(floating gate)來在其上存儲電荷的非易失性半導體存儲單元和形成在半導體基底中的這種非易失性存儲單元的存儲陣列在現有技術中是公知的。典型地，這種浮柵存儲單元具有分柵(split gate)類型或者疊柵(stacked gate)類型。
通常使用讀出放大器對浮柵存儲單元執行讀操作。用於這個目的的讀出放大器公開於美國專利No.5,386,158(“’158專利”)，該專利為了所有目的而包括於此以資參考。’158專利公開了使用汲取(draw)已知量的電流的參考單元。’158專利依賴於用於反映(mirror)由參考單元汲取的電流的電流反射鏡(current mirror)和用於反映由選定存儲單元汲取的電流的另一電流反射鏡。然後比較每個電流反射鏡中的電流，並且基於哪個電流較大能夠確定存儲 在存儲單元中的值(例如，0或者1)。
另一讀出放大器公開於美國專利No.5,910,914(“’914專利”)，該專利為了所有目的而包括於此以資參考。’914專利公開了一種讀出電路，用於能夠存儲超過一位元資料的多電平浮柵存儲單元或MLC。它公開了用於確定存儲在存儲單元中的值(例如，00、01、10或者11)的多個參考單元的使用。在這種方案中也使用電流反射鏡。
現有技術的電流反射鏡使用PMOS電晶體。PMOS電晶體的一個特性在於：僅當施加於柵極的電壓小於裝置的電壓閾值(通常稱為VTH)時，PMOS電晶體能夠導通。使用利用PMOS電晶體的電流反射鏡的一個缺點在於：PMOS電晶體引起VTH降(drop)。這妨礙了設計者創建工作於更低電壓並消耗更少功率的讀出放大器的能力。
所需要的是一種改進的讀出電路，其與現有技術中相比工作於更低的電壓供應電平並消耗更少功率。
發明概要
通過提供使用電流注入器(injector)而非電流反射鏡的讀出電路解決前述問題和需求。在一個實施例中，電流注入器用於提供一種一致的電流源，其並不基於連接到該電流注入器的負載而改變。電流源在這個實施例中包括四條輸出線。三條線各自連接到參考單元和比較器。第四條線連接到選定存儲單元和比較器。每個參考單元汲取預定量的電流。比較器隨後比較這三條線中的每條線上的 剩餘電流與連接到選定存儲單元的線上的剩餘電流。基於這種比較，產生這樣的輸出：該輸出指示存儲單元的狀態(例如，00、01、10、11)並且和與其它三條線相比連接到選定存儲單元的線上的電流的相對大小直接相關。
通過回顧說明書、申請專利範圍和附圖，本發明的其它目的和特徵將會變得清楚。
10‧‧‧讀出電路
20、30、40‧‧‧鉗位回路
21、51‧‧‧放大器
22、52‧‧‧控制電晶體
50‧‧‧鉗位回路；選定單元回路
60‧‧‧電流注入器
61、62、63、64‧‧‧PMOS電晶體
70‧‧‧比較器
71、72、73、74‧‧‧NMOS電晶體
75、76、77‧‧‧均衡塊
78、79、81‧‧‧裝置
80、90、100、210、220‧‧‧輸出
110‧‧‧電路
120‧‧‧參考單元；存儲單元
130、140‧‧‧參考單元
150‧‧‧選定單元；存儲單元
200‧‧‧解碼器
310‧‧‧讀出電路
320‧‧‧參考鉗位回路
330‧‧‧鉗位回路
340‧‧‧電流注入器
350‧‧‧電路
360‧‧‧比較器
370‧‧‧輸出塊
420‧‧‧參考單元
430‧‧‧選定單元
i1、i2、i3、iT、iS‧‧‧電流
VCC‧‧‧供應電壓
VTH‧‧‧閾值電壓
圖1是包括電流注入器的讀出電路實施例的示例性方框圖。
圖2是包括電流注入器的讀出電路實施例的示例性電路圖。
圖3是顯示圖2的讀出電路中使用的電流注入器的示例性電路圖。
圖4是顯示圖2的讀出電路中使用的參考鉗位回路(reference clamp loop)的示例性電路圖。
圖5是顯示與圖2的讀出電路中的選定單元一起使用的鉗位回路的示例性電路圖。
圖6是顯示圖2的讀出電路中使用的比較器的示例性電路圖。
圖7是與圖1或者圖2的讀出電路一起使用的比較器和解碼器的示例性電路圖。
圖8是包括電流注入器的另一讀出電路實施例的示例性電路圖。
較佳實施例之詳細說明
現在將參照圖1描述實施例。描述讀出電路10。讀出電路10包括：電流注入器60、耦合到參考單元120的參考鉗位回路20、耦合到參考單元130的參考鉗位回路30、耦合到參考單元140的參考鉗位回路40、耦合到選定單元150的鉗位回路50和比較器70。在這個實施例中，選定單元150能夠存儲四種可能值(為了容易參考，稱為”00”、”01”、”10”和”11”)之一，並且使用三個參考單元，但本領域普通技術人員將會理解，選定單元150能夠設計為存儲更少或者更多數量的可能值並且能夠使用更少或者更多數量的參考單元。
電流注入器60在四條單獨的輸出線上提供恒定電流，其中一條輸出線連接到參考鉗位回路20，另一條輸出線連接到參考鉗位回路30，另一條輸出線連接到參考鉗位回路40，並且另一條輸出線連接到鉗位回路50。在這個實施例中，電流注入器60在這四條線中的每一條線上提供相同量的電流iT。
選定單元150包括存儲單元的陣列內的一個存儲單元。選定單元150能夠通過使用行線和列線而被選擇用於讀操作，這為本領域普通技術人員所公知。在美國專利No.7,868,375中解釋了能夠用作選定單元150的單元的類型的例子，該專利為了所有目的而包括於此以資參考。
利用每個讀週期能夠立即產生參考鉗位回路20、參考鉗位回路30和參考鉗位回路40中的每一個。參考 單元120、參考單元130和參考單元140各自總是處於”導通”位置。
通過設計和操作，參考單元120、參考單元130和參考單元140各自汲取不同水平(level)的電流。在圖1顯示的例子中，參考單元120汲取電流i1，參考單元130汲取電流i2，並且參考單元140汲取電流i3。因為參考單元120、參考單元130和參考單元140各自總是”導通”並且因為它們的負載不隨時間而改變，所以i1、i2和i3的值將不會隨時間而改變。本領域普通技術人員將會意識到：參考單元120、130和140能夠設計為通過電晶體的各種參數(諸如，柵極寬度和長度)的選擇在”導通”時汲取不同水平的電流。參考單元120、130和140甚至可以是與選定單元150相同類型的非易失性存儲單元，但存儲不同量的電荷。
選定單元150汲取一定量的電流iS，電流iS反映存儲在選定單元150中的值。因此，iS將會根據存儲在選定單元150中的值隨時間改變。
比較器70連接到源自電流注入器60的每條線。在這個實施例中，由電流注入器60接收的一條線包含電流iT-i1，另一條線包含電流iT-i2，另一條線包含電流iT-i3，並且另一條線包含電流iT-iS。比較器70將會把iT-iS與其它三個電流進行比較。與電流iT-i1的比較將會導致輸出80。與電流iT-i2的比較將會導致輸出90。與電流iT-i3的比較將會導致輸出100。輸出80、90和100將會指示選定單元150的狀態，具體地講，指示什麼資料由選定單元150存儲。
在這個實施例中，選定單元150能夠保存四種不同值之一，所述四種不同值之一能夠以二進位形式表示為00、01、10或者11(或者在基數(base)4的情況下表示為0、1、2或者3)。這四個值中的每一個值對應於將會由選定單元150汲取的不同水平的電流(iS)。使用這個實施例的一個目的在於以高度的確定性確定存儲在選定單元150中的值。通過將iT-iS與iT-i1、iT-i2和iT-i3的值比較實現這種水平的確定性。
在一個例子中，如果iT-iS大於iT-i1，則輸出80將會是“0”，並且如果iT-iS小於iT-i1，則輸出80將會是“1”。如果iT-iS大於iT-i2，則輸出90將會是“0”，並且如果iT-iS小於iT-i2，則輸出90將會是“1”。如果iT-iS大於iT-i3，則輸出100將會是“0”，並且如果iT-iS小於iT-i3，則輸出100將會是“1”。輸出80、輸出90和輸出100的值能夠隨後被解碼以便以高度的確定性確定存儲在選定單元150中的值。例如，輸出80、輸出90和輸出100的值能夠對應於表1中顯示的選定單元50的值： 。
輸出80、輸出90和輸出100的值將會基於輸入到比較器70的電流的值，即iT-iS、iT-i1、iT-i2和iT-i3。設計參考單元120、參考單元130和參考單元140，以使得輸入到比較器70的電流具有將會導致選定單元150的值的準確確定的合適的值。
例如，iS的值在選定單元50存儲“00”時可能是0.0 mA，在選定單元50存儲“01”時可能是0.33 mA，在選定單元存儲“10”時可能是0.66 mA，並且在選定單元存儲“11”時可能是1.0 mA。這將意味著：如果iT具有值1.0 mA，則iT-iS在選定單元50存儲“00”時將會是1.0 mA，在選定單元50存儲“01”時將會是0.67 mA，在選定單元50存儲“10”時將會是0.34 mA，並且在選定單元50存儲“11”時將會是0.0 mA。在該例子中，可能希望i1具有值0.17 mA，i2具有值0.5 mA，i3具有值0.83 mA，並且iT具有值1.0 mA，從而iT-i1將會是0.83 mA，iT-i2將會是0.5 mA，並且iT-i3將會是0.17 mA。在這個例子中，將會看到，表2中顯示的關係將會是： 。
這個例子僅是說明性的。本領域普通技術人員將會容易地理解，能夠使用更少或者更多數量的參考單元並且選定單元150能夠設計為存儲超過四種可能的水平。本領域普通技術人員還將會理解，對於iT、i1、i2和i3存在許多值，其能通過電流注入器60、參考單元120、參考單元130和參考單元140的設計而選擇以導致這個實施例的所希望的結果。
現在參照圖2，圖2更詳細地顯示讀出電路10。圖2中顯示了電流注入器60、參考鉗位回路20、參考單元120、參考鉗位回路30、參考單元130、參考鉗位回路40、參考單元140、鉗位回路50、選定單元150和比較器70，如前面參照圖1所述。圖2還顯示了電路110，電路110能夠用於產生電流注入器60內的每個PMOS電晶體的漏電壓，其中每個PMOS電晶體的漏電壓將會是柵極的電壓加上電路110的PMOS電晶體的VTH。電流注入器60內的每個PMOS電晶體的漏電壓應該是相同的，從而任何通道調製效應能夠最小化。參照圖3-5將更詳細地討論這些項中的每一項，圖3-5各自包含圖2的放大部分。
圖3描述電流注入器60。電流注入器60在這個例子中包括相同的PMOS電晶體61、62、63和64。PMOS電晶體61、62、63和64的源極連接到供應電壓VCC。PMOS電晶體61、62、63和64的柵極連接到供應電壓，其可選地能夠利用每個讀週期產生以使柵極導通。PMOS電晶體61、62、63和64的漏極各自發射(emit)電流iT。如圖2中所示，PMOS 電晶體61的漏極連接到鉗位回路50和比較器70，PMOS電晶體62的漏極連接到參考鉗位回路20和比較器70，PMOS電晶體63的漏極連接到參考鉗位回路30和比較器70，並且PMOS電晶體64的漏極連接到參考鉗位回路40和比較器70。如本文所使用以及如本領域所公知，當討論MOS電晶體時，術語“源極”和術語“漏極”能夠可互換地使用。
圖4描述參考鉗位回路20。參考鉗位回路20包括放大器21和控制電晶體22。放大器21和控制電晶體22確保參考存儲單元120的BL/漏極上的電壓保持足夠高從而存儲單元120總是“導通”。因此，每當參考鉗位回路在每個讀週期期間導通時，電流i1都保持在穩定水平。除了存儲單元和控制電晶體的設計將會針對參考鉗位回路30和參考鉗位回路40中的每一個而不同之外，圖4中顯示的相同設計也用於參考鉗位回路30和參考鉗位回路40，從而參考單元130將會汲取電流i2並且參考單元140將會汲取電流i3，如前面所解釋。
圖5描述選定單元回路50。選定單元回路50包括放大器51和控制電晶體52。存儲單元150可選地能夠是分柵單元。放大器51和控制電晶體52在存儲單元150的BL/漏極上施加電壓。存儲單元150汲取電流iS，電流iS在一個例子中可以範圍為0.0 mA(當存儲單元150保存“00”值時)到1.0 mA(當存儲單元150保存“11”值時)。
圖6描述比較器70。比較器70包括NMOS電晶體71、72、73和74。每個NMOS電晶體71、72、73和74的柵 極連接到載送電流iT-iS的線(該線又連接到選定單元回路50)，並且每個NMOS電晶體71、72、73和74的源極連接到地。NMOS電晶體71的漏極連接到載送電流iT-iS的線，NMOS電晶體72的漏極連接到載送電流iT-i1的線，NMOS電晶體73的漏極連接到載送電流iT-i2的線，並且NMOS電晶體74的漏極連接到載送電流iT-i3的線。只要滿足兩個條件，NMOS電晶體71、72、73和74各自就將會“導通”。第一，柵極和源極之間的電壓(經常稱為VGS)必須超過VTH(VTH是NMOS電晶體的閾值電壓)。例如，VTH可能是0.7 V。如果NMOS電晶體71、72、73或74中任一個的柵極和源極之間的電壓差低於VTH，則該電晶體將會“斷開”並且將不會從它的源極汲取任何電流。第二，漏極和源極之間的電壓(經常稱為VDS)必須超過柵極和源極之間的電壓與VTH之差，也就是說，VDS>(VGS-VTH)。如果不滿足這個條件，則即使柵極上的電壓超過VTH，電晶體也將會“斷開”。
考慮這些參數，將會看出，電晶體71、72、73和74中的每個的柵極上的電壓將會直接取決於電流iT-iS。如果電流iT-iS是0.0 mA，則每個柵極上的電壓將會為大約0.0 V。類似地，NMOS電晶體71的漏電壓直接取決於電流iT-iS，NMOS電晶體72的漏電壓直接取決於電流iT-i1，NMOS電晶體73的漏電壓直接取決於電流iT-i2，並且NMOS電晶體74的漏電壓直接取決於電流iT-i3。
比較器70還包括均衡塊75、均衡塊76和均衡塊77。這些均衡塊75、76和77各自包括與通過門(pass gate)平 行的反相器，並且每個均衡塊75、76和77的目的在於提高讀出讀速度。當設置參考回路和單元回路時，均衡能夠在通過門“導通”的情況下平行進行。一旦參考回路和單元回路已設置，通過門就應該“斷開”，並且反相器將會變為高速放大器並能夠快速放大這些均衡塊的輸入。
均衡塊75的輸入是載送電流iT-i3的線，並且均衡塊75的輸出連接到裝置78的輸入，裝置78用於在均衡期間消除DC分路電流。裝置78的輸出是輸出100。
均衡塊76的輸入是載送電流iT-i2的線，並且均衡塊76的輸出連接到裝置79的輸入，裝置79用於在均衡期間消除DC分路電流。裝置79的輸出是輸出90。
均衡塊77的輸入是載送電流iT-i1的線，並且均衡塊77的輸出連接到裝置81的輸入，裝置81用於在均衡期間消除DC分路電流。裝置81的輸出是輸出80。
當NMOS電晶體72為“斷開”時，電流iT-i1的全部將會流入到均衡塊77的輸入模式。如果出現在均衡塊77的輸入的電壓高於特定閾值電壓(均衡塊77中的反相器的開關點)，則均衡塊77的輸出將會是“0”並且輸出80將會是“1”。當NMOS電晶體72為“導通”時，基本上電流iT-i1的全部將會經NMOS電晶體72流至地，並且出現在均衡塊77的輸入的電壓將會相對較低，並且均衡塊77的輸出將會是“1”並且輸出80將會是“0”。
類似地，當NMOS電晶體73為“斷開”時，電流iT-i2的全部將會流入到均衡塊76的輸入模式。如果出現在均衡 塊76的輸入的電壓高於特定閾值電壓(均衡塊76中的反相器的開關點)，則均衡塊76的輸出將會是“0”並且輸出90將會是“1”。當NMOS電晶體73為“導通”時，基本上電流iT-i2的全部將會經NMOS電晶體73流至地，並且出現在均衡塊76的輸入的電壓將會相對較低，並且均衡塊76的輸出將會是“1”並且輸出90將會是“0”。
類似地，當NMOS電晶體74為“斷開”時，電流iT-i3的全部將會流入到均衡塊75的輸入模式。如果出現在均衡塊75的輸入的電壓高於特定閾值電壓(均衡塊75中的反相器的開關點)，則均衡塊75的輸出將會是“0”並且輸出100將會是“1”。當NMOS電晶體74為“導通”時，基本上電流iT-i3的全部將會經NMOS電晶體74流至地，並且出現在均衡塊75的輸入的電壓將會相對較低，並且均衡塊75的輸出將會是“1”並且輸出100將會是“0”。
因此，能夠理解，能夠選擇參考單元鉗位回路20、30和40中使用的電晶體以及NMOS電晶體71、72、73和74，以使得能夠實現以上參照表1和2討論的所希望的性質。
參照圖7，比較器70的輸出80、90和100可選地能夠連接到解碼器200。解碼器對於本領域技術人員而言是已知的。解碼器200將會把輸出80、90和100轉換成更小的資料集，其更直接地反映存儲在選定單元150中的資料。具體地講，解碼器200能夠設計為表現出表3中顯示的性質： 。
公開的實施例在讀出選定存儲單元的狀態方面實現了高精度而不像現有技術中那樣使用電流反射鏡。這使讀出電路能夠與現有技術中相比工作於更低的工作電壓，諸如工作於1.0 V。
現在參照圖8，圖8顯示另一實施例。讀出電路310包括：電流注入器340、參考鉗位回路320、參考單元420、鉗位回路330、選定單元430、比較器360和電路350。在這個實施例中，僅使用一個參考鉗位回路和參考單元，因為選定單元430僅能夠保存兩種不同狀態之一。因此，僅進行一次比較，並且在該比較的基礎上，確定選定單元430存儲“0”還是“1”。
讀出電路310的操作類似於先前參照圖1-7描述的讀出電路10的操作。具體地講，電流注入器340具有與電流注入器60(示出於圖1-3中)相同的設計，不同之處在於：電流注入器340僅產生電流iT的兩種情況。參考鉗位回路320具有與參考鉗位回路20(示出於圖1、2和4中)相同的設計，並且參考單元420具有與參考單元130(示出於圖1-2中)相同的設計，不同之處在於：在“導通”狀態下它的電流的值可 能不同。鉗位回路330具有與鉗位回路50(示出於圖1、2和5中)相同的設計，並且選定單元430具有與選定單元150(示出於圖1、2和5中)相同的設計。電路350具有與電路110相同的設計，不同之處在於：它僅包含兩個導電路徑而非四個導電路徑。比較器360具有與比較器70相同的設計，不同之處在於僅比較兩個值，並且結果作為輸出塊370的輸出出現。
現在參照圖2，圖2更詳細地顯示讀出電路10。圖2中顯示了電流注入器60、參考鉗位回路20、參考單元120、參考鉗位回路30、參考單元130、參考鉗位回路40、參考單元140、鉗位回路50、選定單元150和比較器70，如前面參照圖1所述。圖2還顯示了電路110，電路110能夠用於產生電流注入器60內的每個PMOS電晶體的漏電壓，其中每個PMOS電晶體的漏電壓將會是柵極的電壓加上電路110的PMOS電晶體的VTH。電流注入器60內的每個PMOS電晶體的漏電壓應該是相同的，從而任何通道調製效應能夠最小化。參照圖3-5將更詳細地討論這些項中的每一項，圖3-5各自包含圖2的放大部分。
本文中對本發明的提及並不意圖限制任何申請專利範圍或者申請專利範圍術語的範圍，而是僅提及可由一個或多個申請專利範圍包括的一個或多個特徵。以上描述的材料、過程和數值例子僅是示例性的，而不應該視為限制申請專利範圍。應該注意的是，如本文所使用，術語“在…上方”和“在…上”都包括性地既包括“直接在…上”(其 間不設置中間材料、元件或者空間)又包括“間接在…上”(其間設置中間材料、元件或者空間)。同樣地，術語“相鄰”包括“直接相鄰”(其間不設置中間材料、元件或者空間)和“間接相鄰”(其間設置中間材料、元件或者空間)。例如，“在基底上方”形成元件能夠包括直接在基底上形成元件並且在它們之間不存在中間材料/元件，以及間接在基底上形成元件並且在它們之間存在一個或多個中間材料/元件。
10‧‧‧讀出電路
20、30、40、50‧‧‧鉗位回路
60‧‧‧電流注入器
70‧‧‧比較器
80、90、100‧‧‧輸出
120、130、140‧‧‧參考單元
150‧‧‧選定單元；存儲單元

Claims (26)

  1. 一種用於存儲裝置中的設備，包括：電流注入器，具有多個注入輸出；多個鉗位迴路，該等鉗位迴路各連接至該等多個注入輸出中之一者；一個或多個參考單元，其中每個參考單元連接到所述多個鉗位迴路中的不同的一個鉗位迴路；選定存儲單元，連接到與所述一個或多個參考單元所連接到的鉗位迴路不同的所述多個鉗位迴路之一；和比較器，連接到所述多個注入輸出，其中所述比較器包括指示存儲在選定存儲單元中的值的一個或多個比較器輸出。
  2. 根據申請專利範圍第1項所述的設備，其中所述選定存儲單元是分柵非易失性存儲單元。
  3. 根據申請專利範圍第2項所述的設備，其中所述選定存儲單元能夠存儲兩種不同值之一。
  4. 根據申請專利範圍第2項所述的設備，其中所述選定存儲單元能夠存儲四種不同值之一。
  5. 根據申請專利範圍第4項所述的設備，其中所述一個或多個參考單元包括三個參考單元。
  6. 根據申請專利範圍第5項所述的設備，其中所述電流注入器包括四個PMOS電晶體。
  7. 根據申請專利範圍第6項所述的設備，其中所述四個 PMOS電晶體相同。
  8. 根據申請專利範圍第1項所述的設備，其中所述比較器把由一個注入輸出發射的電流減去由參考單元汲取的電流與由另一注入輸出發射的電流減去由選定存儲單元汲取的電流進行比較。
  9. 一種用於讀取存儲單元的設備，包括：電流注入器，具有多個注入輸出；多個鉗位迴路，該等鉗位迴路各連接至該等多個注入輸出中之一者；一個或多個參考單元，其中每個參考單元連接到所述多個鉗位迴路中的不同的一個鉗位迴路；選定存儲單元，連接到與所述一個或多個參考單元所連接到的鉗位迴路不同的所述多個鉗位迴路之一；比較器，連接到所述多個注入輸出；和解碼器，連接到比較器的一個或多個輸出，其中所述解碼器包括指示存儲在選定存儲單元中的值的一個或多個解碼器輸出。
  10. 根據申請專利範圍第9項所述的設備，其中所述選定存儲單元是分柵非易失性存儲單元。
  11. 根據申請專利範圍第10項所述的設備，其中所述選定存儲單元能夠存儲兩種不同值之一。
  12. 根據申請專利範圍第10項所述的設備，其中所述選定存儲單元能夠存儲四種不同值之一。
  13. 根據申請專利範圍第12項所述的設備，其中所述一個或 多個參考單元包括三個參考單元。
  14. 根據申請專利範圍第13項所述的設備，其中所述電流注入器包括四個PMOS電晶體。
  15. 根據申請專利範圍第14項所述的設備，其中所述四個PMOS電晶體相同。
  16. 根據申請專利範圍第9項所述的設備，其中所述比較器把由一個注入輸出發射的電流減去由參考單元汲取的電流與由另一注入輸出發射的電流減去由選定存儲單元汲取的電流進行比較。
  17. 一種讀取存儲單元的方法，包括：由電流注入器產生多個注入輸出；由一個或多個參考單元從一個或多個注入輸出汲取電流，其中每個參考單元透過一鉗位迴路連接到所述多個注入輸出中的不同的一個注入輸出；由選定存儲單元從與所述一個或多個參考單元所連接到的注入輸出不同的注入輸出透過一鉗位迴路汲取電流；由連接到所述多個注入輸出的比較器比較兩個或更多的電流；以及由比較器產生指示存儲在選定存儲單元中的值的一個或多個比較器輸出。
  18. 根據申請專利範圍第17項所述的方法，其中所述選定存儲單元是分柵非易失性存儲單元。
  19. 根據申請專利範圍第18項所述的方法，其中所述選定存 儲單元能夠存儲兩種不同值之一。
  20. 根據申請專利範圍第18項所述的方法，其中所述選定存儲單元能夠存儲四種不同值之一。
  21. 根據申請專利範圍第20項所述的方法，其中所述一個或多個參考單元包括三個參考單元。
  22. 根據申請專利範圍第21項所述的方法，其中所述電流注入器包括四個PMOS電晶體。
  23. 根據申請專利範圍第22項所述的方法，其中所述四個PMOS電晶體相同。
  24. 根據申請專利範圍第17項所述的方法，其中所述電流注入器產生多個基本上恒定的電流作為注入輸出。
  25. 根據申請專利範圍第24項所述的方法，其中所述一個或多個參考單元中的每一個汲取與其它參考單元相比不同量的電流。
  26. 根據申請專利範圍第17項所述的方法，其中所述兩個或更多的電流包括：由一個注入輸出發射的電流減去由參考單元汲取的電流；以及由另一注入輸出發射的電流減去由選定存儲單元汲取的電流。
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