KR101700493B1 - 전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스 - Google Patents

전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스 Download PDF

Info

Publication number
KR101700493B1
KR101700493B1 KR1020147030682A KR20147030682A KR101700493B1 KR 101700493 B1 KR101700493 B1 KR 101700493B1 KR 1020147030682 A KR1020147030682 A KR 1020147030682A KR 20147030682 A KR20147030682 A KR 20147030682A KR 101700493 B1 KR101700493 B1 KR 101700493B1
Authority
KR
South Korea
Prior art keywords
current
memory cell
selected memory
cell
comparator
Prior art date
Application number
KR1020147030682A
Other languages
English (en)
Other versions
KR20140142743A (ko
Inventor
야오 조우
샤오조우 치안
닝 바이
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20140142743A publication Critical patent/KR20140142743A/ko
Application granted granted Critical
Publication of KR101700493B1 publication Critical patent/KR101700493B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스가 개시된다.

Description

전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스{NON-VOLATILE MEMORY DEVICE WITH CURRENT INJECTION SENSING AMPLIFIER}
전류 주입 감지 증폭기를 갖는 비휘발성 메모리 셀이 개시된다.
플로팅 게이트(floating gate)를 사용하여 그 위에 전하들을 저장하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 본 기술 분야에서 주지되어 있다. 일반적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)이 있다.
판독 동작들은 보통 감지 증폭기들을 사용하여 플로팅 게이트 메모리 셀들 상에서 수행된다. 이러한 목적을 위한 감지 증폭기는 미국 특허 제5,386,158호("'158 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '158 특허는 알려진 양의 전류를 인입하는 레퍼런스 셀을 사용하는 것을 개시한다. '158 특허는 레퍼런스 셀에 의해 인입되는 전류를 미러링(mirroring)하는 전류 미러(current mirror), 및 선택 메모리 셀(selected memory cell)에 의해 인입되는 전류를 미러링하는 다른 전류 미러에 의존한다. 그리고 나서, 각 전류 미러 내의 전류가 비교되고, 메모리 셀에 저장되는 값(예컨대, 0 또는 1)이 어떤 전류가 더 큰지에 기초하여 결정될 수 있다.
다른 감지 증폭기가 미국 특허 제5,910,914호("'914 특허")에 개시되며, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다. '914 특허는 1 비트를 초과하는 데이터를 저장할 수 있는 멀티-레벨 플로팅 게이트 메모리 셀 또는 MLC를 위한 감지 회로를 개시한다. 그것은 메모리 셀에 저장되어 있는 값(예컨대, 00, 01, 10, 또는 11)을 결정하는 데 활용되는 다수의 레퍼런스 셀들의 사용을 개시한다. 전류 미러들은 이러한 접근법에서 역시 활용된다.
종래 기술의 전류 미러들은 PMOS 트랜지스터들을 활용한다. PMOS 트랜지스터들의 한 가지 특성은 게이트에 인가되는 전압이, 일반적으로 VTH로 지칭되는 디바이스의 전압 임계치(threshold) 미만이면 PMOS 트랜지스터가 오직 턴 "온"될 수 있다는 것이다. PMOS 트랜지스터들을 활용하는 전류 미러들을 사용하는 것의 한 가지 단점은 PMOS 트랜지스터가 VTH 강하를 야기한다는 것이다. 이것은 보다 낮은 전압에서 동작하고 보다 적은 전력을 소비하는 감지 증폭기들을 생성하는 설계자들의 능력을 저해한다.
종래 기술에서보다 더 낮은 전압 공급 레벨에서 동작하고 더 적은 전력을 소비하는 개선된 감지 회로가 필요하다.
전술된 문제들 및 필요성들은 전류 주입기(current injector)를 활용하고 전류 미러를 활용하지 않는 감지 회로를 제공함으로써 다루어 진다. 하나의 실시예에서, 전류 주입기는 전류 주입기에 연결된 부하에 기초하여 변하지 않는 일정한(consistent) 전류원(current source)을 제공하는 데 사용된다. 이러한 실시예에서의 전류원은 4개의 출력 라인들을 포함한다. 3개의 라인들은 각각 레퍼런스 셀 및 비교기에 접속한다. 제4 라인은 선택 메모리 셀 및 비교기에 접속한다. 각 레퍼런스 셀은 소정의 양의 전류를 인입한다. 그리고 나서, 비교기는 3개의 라인들 각각에 남은 전류를 선택 메모리 셀에 연결된 라인 상에 남은 전류에 비교한다. 이러한 비교에 기초하여, 메모리 셀의 상태를 나타내고(예컨대, 00, 01, 10, 11) 다른 3개의 라인들에 비교되는 선택 메모리 셀에 연결된 라인 상의 전류의 상대적 크기에 직접적으로 관련되는 출력들이 생성된다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부 도면의 검토에 의해 명확해질 것이다.
본 발명의 다양한 실시예들에 따르면, 전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스는 이전과 비교하여 더 낮은 전압 공급 레벨에서 동작하고 더 적은 전력을 소비할 수 있다.
도 1은 전류 주입기를 포함하는 감지 회로 실시예의 예시적인 블록도이다.
도 2는 전류 주입기를 포함하는 감지 회로 실시예의 예시적인 회로도이다.
도 3은 도 2의 감지 회로에서 사용되는 전류 주입기를 도시하는 예시적인 회로도이다.
도 4는 도 2의 감지 회로에서 사용되는 레퍼런스 클램프 루프(reference clamp loop)를 도시하는 예시적인 회로도이다.
도 5는 도 2의 감지 회로 내의 선택 셀에 사용되는 클램프 루프를 도시하는 예시적인 회로도이다.
도 6은 도 2의 감지 회로에서 사용되는 비교기를 도시하는 예시적인 회로도이다.
도 7은 도 1 또는 도 2의 감지 회로에 사용되는 비교기 및 디코더의 예시적인 블록도이다.
도 8은 전류 주입기를 포함하는 다른 감지 회로 실시예의 예시적인 회로도이다.
이제 도 1을 참조하여 일 실시예가 설명될 것이다. 감지 회로(10)가 도시된다. 감지 회로(10)는 전류 주입기(60), 레퍼런스 셀(120)에 연결된 레퍼런스 클램프 루프(20), 레퍼런스 셀(130)에 연결된 레퍼런스 클램프 루프(30), 레퍼런스 셀(140)에 연결된 레퍼런스 클램프 루프(40), 선택 셀(150)에 연결된 클램프 루프(50), 및 비교기(70)를 포함한다. 이러한 실시예에서, 선택 셀(150)은 4개의 가능한 값들(편의를 위해, "00", "01", "10", 및 "11"로 지칭됨) 중 하나를 저장할 수 있으며, 3개의 레퍼런스 셀들이 사용되지만, 당업자는 선택 셀(150)이 더 적거나 더 많은 수의 가능한 값들을 저장하도록 설계될 수 있다는 것과 더 적거나 더 많은 수의 레퍼런스 셀들이 사용될 수 있다는 것을 이해할 것이다.
전류 주입기(60)는 레퍼런스 클램프 루프(20)에 접속되는 하나의 출력 라인, 레퍼런스 클램프 루프(30)에 접속되는 다른 출력 라인, 레퍼런스 클램프 루프(40)에 접속되는 다른 출력 라인, 및 클램프 루프(50)에 접속되는 다른 출력 라인을 갖는 4개의 개별 출력 라인들 상에 일정한 전류를 제공한다. 이러한 실시예에서, 전류 주입기(60)는 4개의 라인들 각각에 동일한 양의 전류 iT를 제공한다.
선택 셀(150)은 메모리 셀들의 어레이 내의 하나의 메모리 셀을 포함한다. 선택 셀(150)은, 당업자들에게 주지되어 있는 바와 같이, 로우 라인(row line) 및 컬럼 라인(column line)을 사용하여 판독 동작 동안 선택될 수 있다. 선택 셀(150)로서 사용될 수 있는 타입의 셀의 일 예가 미국 특허 제7,868,375호에서 설명되는데, 이 특허는 모든 목적들을 위해 참고로서 본 명세서에 포함된다.
레퍼런스 클램프 루프(20), 레퍼런스 클램프 루프(30), 및 레퍼런스 클램프 루프(40) 각각은 매 판독 사이클마다 즉각적으로 생성될 수 있다. 레퍼런스 셀(120), 레퍼런스 셀(130), 및 레퍼런스 셀(140) 각각은 항상 "온(on)" 위치에 있다.
설계 및 동작에 의하면, 레퍼런스 셀(120), 레퍼런스 셀(130), 및 레퍼런스 셀(140) 각각은 상이한 레벨들의 전류를 인입한다. 도 1에 도시된 예에서, 레퍼런스 셀(120)은 전류 i1을 인입하고, 레퍼런스 셀(130)은 전류 i2를 인입하고, 레퍼런스 셀(140)은 전류 i3을 인입한다. 레퍼런스 셀(120), 레퍼런스 셀(130), 및 레퍼런스 셀(140) 각각이 항상 "온"이기 때문에 그리고 이들의 부하가 시간 경과에 따라 변화하지 않기 때문에, i1, i2, 및 i3의 값들은 시간 경과에 따라 변화하지 않을 것이다. 당업자는, 트랜지스터들에 대해, 게이트 폭 및 길이와 같은 다양한 파라미터들의 선택을 통해 "온"일 때 레퍼런스 셀들(120, 130, 140)이 상이한 레벨들의 전류를 인입하도록 설계될 수 있음을 인식할 것이다. 레퍼런스 셀들(120, 130, 140)은 심지어 선택 셀(150)과 동일한 타입의 비휘발성 메모리 셀이지만 상이한 양의 전하를 저장할 수 있다.
선택 셀(150)은 선택 셀(150)에 저장된 값을 반영하는 양의 전류 iS를 인입한다. 따라서, iS는 선택 셀(150)에 저장된 값에 의존하여 시간 경과에 따라 변화할 것이다.
비교기(70)는 전류 주입기(60)로부터 나오는 각각의 라인에 접속된다. 이러한 실시예에서, 전류 주입기(60)에 의해 수신되는 하나의 라인은 전류 iT-i1을 포함하고, 다른 라인은 전류 iT-i2를 포함하고, 다른 라인은 전류 iT-i3을 포함하고, 다른 라인은 전류 iT-iS를 포함한다. 비교기(70)는 iT-iS를 다른 3개의 전류들에 대해 비교할 것이다. 전류 iT-i1과의 비교는 출력(80)을 가져올 것이다. 전류 iT-i2와의 비교는 출력(90)을 가져올 것이다. 전류 iT-i3과의 비교는 출력(100)을 가져올 것이다. 출력들(80, 90, 100)은 선택 셀(150)의 상태, 특히 어떤 데이터가 선택 셀(150)에 의해 저장되는지를 나타낼 것이다.
이러한 실시예에서, 선택 셀(150)은 00, 01, 10, 또는 11와 같이 이진의 형태로 (또는 0, 1, 2, 또는 3과 같이 4개에 기초해서) 나타낼 수 있는 4개의 상이한 값들 중 하나를 홀딩(hold)할 수 있다. 이들 4개의 값들의 각각은 선택 셀(150)에 의해 인입될 상이한 레벨들의 전류(iS)에 대응한다. 이러한 실시예를 이용하는 한 가지 목적은 선택 셀(150)에 저장된 값을 높은 정도의 확실성으로 판정하는 것이다. 이러한 레벨의 확실성은 iT-iS를 iT-i1, iT-i2, 및 iT-i3의 값들과 비교함으로써 달성된다.
일 예에서, iT-iS가 iT-i1보다 더 크면, 출력(80)은 "0"일 것이고, iT-iS가 iT-i1보다 더 작으면, 출력(80)은 "1"일 것이다. iT-iS가 iT-i2보다 더 크면, 출력(90)은 "0"일 것이고, iT-iS가 iT-i2보다 더 작으면, 출력(90)은 "1"일 것이다. iT-iS가 iT-i3보다 더 크면, 출력(100)은 "0"일 것이고, iT-iS가 iT-i3보다 작으면, 출력(100)은 "1"일 것이다. 그리고 나서, 출력(80), 출력(90), 및 출력(100)의 값들은 선택 셀(50)에 저장된 값을 높은 정도의 확실성으로 판정하도록 디코딩될 수 있다. 예를 들어, 출력(80), 출력(90), 및 출력(100)의 값들은 표 1에 나타낸 선택 셀(50)의 값들에 해당할 수 있다:
출력(80)의 값 출력(90)의 값 출력(100)의 값 선택 셀(50)의 값
0 0 0 00
1 0 0 01
1 1 0 10
1 1 1 11
출력(80), 출력(90), 및 출력(100)의 값들은 비교기(70)에 입력되는 전류들, 즉, iT-iS, iT-i1, iT-i2, 및 iT-i3의 값들에 기초할 것이다. 레퍼런스 셀(120), 레퍼런스 셀(130), 및 레퍼런스 셀(140)은 비교기(70)에 입력되는 전류들이 선택 셀(150)의 값의 정확한 판정으로 유도할 적절한 값들에 있도록 설계된다.
예를 들어, iS의 값은, 선택 셀(50)이 "00"을 저장할 때 0.0 mA일 수 있고, 선택 셀(50)이 "01"을 저장할 때 0.33 mA일 수 있고, 선택 셀이 "10"을 저장할 때 0.66 mA일 수 있고, 선택 셀이 "11"을 저장할 때 1.0 mA일 수 있다. 이것은 iT가 1.0 mA의 값을 갖는 경우, iT-iS는 선택 셀(50)이 "00"을 저장할 때 1.0 mA일 것이고, 선택 셀(50)이 "01"을 저장할 때 0.67 mA일 것이고, 선택 셀(50)이 "10"을 저장할 때 0.34 mA일 것이고, 선택 셀(50)이 "11"을 저장할 때 0.0 mA일 것임을 의미할 것이다. 이러한 예에서는, i1이 0.17 mA의 값을 갖고, i2가 0.5 mA의 값을 갖고, i3이 0.83 mA의 값을 갖고, iT가 1.0 mA의 값을 가져서, iT-i1이 0.83 mA일 것이고, iT-i2가 0.5 mA일 것이고, iT-i3이 0.17 mA일 것인 것이 바람직할 수 있다. 이러한 예에서, 표 2에 나타낸 관계가 존재할 것임을 알 것이다:
iT-iS의 값 iT-i1
(즉, 0.83 mA) 초과 또는 미만?		 iT-i2
(즉, 0.5 mA) 초과 또는 미만?		 iT-i3
(즉, 0.17 mA) 초과 또는 미만?		 출력들(80, 90, 100)
1.0 mA > > > 000
0.67 mA < > > 100
0.33 mA < < > 110
0.0 mA < < < 111
이러한 예는 단지 예시적인 것이다. 당업자는 더 적거나 더 많은 수의 레퍼런스 셀들이 사용될 수 있다는 것 그리고 선택 셀(150)이 4개를 초과하는 가능한 레벨들을 저장하도록 설계될 수 있다는 것을 용이하게 이해할 것이다. 당업자는 또한 이러한 실시예의 원하는 결과로 유도하도록 전류 주입기(60), 레퍼런스 셀(120), 레퍼런스 셀(130), 및 레퍼런스 셀(140)의 설계를 통해 선택될 수 있는 iT, i1, i2, 및 i3에 대한 많은 값들이 존재함을 이해할 것이다.
이제 감지 회로(10)를 보다 상세히 도시하고 있는 도 2를 참조한다. 도 1을 참조하여 앞서 기술된 바와 같은 전류 주입기(60), 레퍼런스 클램프 루프(20), 레퍼런스 셀(120), 레퍼런스 클램프 루프(30), 레퍼런스 셀(130), 레퍼런스 클램프 루프(40), 레퍼런스 셀(140), 클램프 루프(50), 선택 셀(150), 및 비교기(70)가 도 2에 도시되어 있다. 도 2는 또한 전류 주입기(60) 내에서 각 PMOS 트랜지스터의 드레인 전압을 생성하는 데 사용될 수 있는 회로(110)를 도시하며, 여기서 각 PMOS 트랜지스터의 드레인 전압은 회로(110)의 PMOS 트랜지스터의 게이트의 전압에 VTH를 가산한 것일 것이다. 전류 주입기(60) 내의 각 PMOS 트랜지스터의 드레인 전압은 임의의 채널 변조 효과가 최소화될 수 있도록 동일해야 한다. 이들 항목들 각각은 도 2의 확대된 부분을 각각 포함하는 도 3 내지 도 5를 참조하여 보다 상세히 논의될 것이다.
도 3은 전류 주입기(60)를 도시한다. 이러한 예에서 전류 주입기(60)는 동일한 PMOS 트랜지스터들(61, 62, 63, 64)을 포함한다. PMOS 트랜지스터들(61, 62, 63, 64)의 소스들은 공급 전압 VCC에 연결된다. PMOS 트랜지스터들(61, 62, 63, 64)의 게이트들은 게이트들을 턴 온시키기 위해 매 판독 사이클마다 선택적으로 생성될 수 있는 공급 전압에 연결된다. PMOS 트랜지스터들(61, 62, 63, 64)의 드레인들은 각각 전류 iT를 방출한다. 도 2에 도시된 바와 같이, PMOS 트랜지스터(61)의 드레인은 클램프 루프(50) 및 비교기(70)에 접속하고, PMOS 트랜지스터(62)의 드레인은 레퍼런스 클램프 루프(20) 및 비교기(70)에 접속하고, PMOS 트랜지스터(63)의 드레인은 레퍼런스 클램프 루프(30) 및 비교기(70)에 접속하고, PMOS 트랜지스터(64)의 드레인은 레퍼런스 클램프 루프(40) 및 비교기(70)에 접속한다. 본 명세서에서 사용되고 본 기술 분야에 주지되어 있는 바와 같이, 용어 "소스" 및 용어 "드레인"은 MOS 트랜지스터들을 논의할 때 상호교환가능하게 사용될 수 있다.
도 4는 레퍼런스 클램프 루프(20)를 도시한다. 레퍼런스 클램프 루프(20)는 증폭기(21) 및 제어 트랜지스터(22)를 포함한다. 증폭기(21) 및 제어 트랜지스터(22)는 메모리 셀(120)이 항상 "on" 상태이도록 레퍼런스 메모리 셀(120)의 BL/드레인 상의 전압이 충분히 높은 상태로 유지됨을 보장한다. 따라서, 전류 i1은 레퍼런스 클램프 루프가 모든 판독 사이클 동안 턴 온될 때마다 정상 레벨(steady level)로 유지된다. 이전에 설명된 바와 같이, 메모리 셀 및 제어 트랜지스터의 설계가 각각에 대해 변하여 레퍼런스 셀(130)이 전류 i2를 인입할 것이고 레퍼런스 셀(140)이 전류 i3을 인입할 것이라는 점을 제외하면, 도 4에 도시된 동일한 설계는 레퍼런스 클램프 루프(30) 및 레퍼런스 클램프 루프(40)에 역시 사용된다.
도 5는 선택 셀 루프(50)를 도시한다. 선택 셀 루프(50)는 증폭기(51) 및 제어 트랜지스터(52)를 포함한다. 메모리 셀(150)은 선택적으로 스플릿 게이트 셀일 수 있다. 증폭기(51) 및 제어 트랜지스터(52)는 메모리 셀(150)의 BL/드레인 상에 전압을 인가한다. 메모리 셀(150)은 전류 iS를 인입하는데, 이 전류는 일례에서 0.0 mA(메모리 셀(150)이 "00" 값을 홀딩할 때) 내지 1.0 mA(메모리 셀(150)이 "11"값을 홀딩할 때)의 범위에 있을 수 있다.
도 6은 비교기(70)를 도시한다. 비교기(70)는 NMOS 트랜지스터들(71, 72, 73, 74)을 포함한다. 각 NMOS 트랜지스터(71, 72, 73, 74)의 게이트는 전류 iT-iS를 전달하는 라인에 접속되고(이어서, 선택 셀 루프(50)에 접속됨), 각 NMOS 트랜지스터(71, 72, 73, 74)의 소스는 그라운드(ground)에 접속된다. NMOS 트랜지스터(71)의 드레인은 전류 iT-iS를 전달하는 라인에 접속되고, NMOS 트랜지스터(72)의 드레인은 전류 iT-i1을 전달하는 라인에 접속되고, NMOS 트랜지스터(73)의 드레인은 전류 iT-i2를 전달하는 라인에 접속되고, NMOS 트랜지스터(74)의 드레인은 전류 iT-i3을 전달하는 라인에 접속된다. NMOS 트랜지스터들(71, 72, 73, 74)의 각각은 2개의 조건들이 충족되는 경우에만 "온" 상태일 것이다. 첫째, 종종 vGS로 지칭되는 게이트와 소스 사이의 전압은 NMOS 트랜지스터에 대한 임계 전압인 vTH를 초과해야 한다. 예를 들어, vTH는 0.7V일 수 있다. NMOS 트랜지스터들 중 임의의 NMOS 트랜지스터(71, 72, 73, 또는 74)의 게이트와 소스 사이의 전압차가 vTH 미만이면, 그 트랜지스터는 "오프" 상태일 것이고, 그의 소스로부터 임의의 전류를 인입하지 않을 것이다. 둘째, 종종 vDS로 지칭되는 드레인과 소스 사이의 전압은 게이트와 소스 사이의 전압과 vTH 사이의 차이를 초과해야, 즉 vDS > (vGS - vTH)이어야 한다. 이러한 조건이 충족되지 않으면, 트랜지스터는 게이트 상의 전압이 vTH를 초과하는 경우라 해도 "오프" 상태일 것이다.
이들 파라미터들을 염두에 두면, 트랜지스터들(71, 72, 73, 74)의 각각의 게이트 상의 전압이 전류 iT-iS에 직접적으로 의존할 것임을 알 것이다. 전류 iT-iS가 0.0 mA이면, 각 게이트 상의 전압은 대략 0.0 V일 것이다. 유사하게, NMOS 트랜지스터(71)에 대한 드레인 전압은 전류 iT-iS에 직접적으로 의존하고, NMOS 트랜지스터(72)에 대한 드레인 전압은 전류 iT-i1에 직접적으로 의존하고, NMOS 트랜지스터(73)에 대한 드레인 전압은 전류 iT-i2에 직접적으로 의존하고, NMOS 트랜지스터(74)에 대한 드레인 전압은 전류 iT-i3에 직접적으로 의존한다.
비교기(70)는 또한 이퀄라이제이션 블록(equalization block)(75), 이퀄라이제이션 블록(76), 및 이퀄라이제이션 블록(77)을 포함한다. 이들 이퀄라이제이션 블록들(75, 76, 77)의 각각은 패스 게이트(pass gate)와 병렬로 인버터를 포함하며, 각 이퀄라이제이션 블록들(75, 76, 77)의 목적은 감지 판독 속도를 개선하는 것이다. 이퀄라이제이션은 레퍼런스 루프 및 셀 루프가 셋업(set up)될 때 패스 게이트 "온"과 병렬(parallel)로 진행 중일 수 있다. 일단 레퍼런스 루프 및 셀 루프 셋업이 준비되면, 패스 게이트(pass gate)는 "오프"여야 하며, 인버터는 고속 증폭기가 될 것이고 이들 이퀄라이제이션 블록들로의 입력을 빠르게 증폭할 수 있다.
이퀄라이제이션 블록(75)으로의 입력은 전류 iT-i3을 전달하는 라인이고, 이퀄라이제이션 블록(75)에 대한 출력은 이퀄라이제이션 동안 DC 션트 전류(DC shunt current)를 제거하는 데 사용되는 디바이스(78)의 입력에 접속한다. 디바이스(78)의 출력은 출력(100)이다.
이퀄라이제이션 블록(76)으로의 입력은 전류 iT-i2를 전달하는 라인이고, 이퀄라이제이션 블록(76)에 대한 출력은 이퀄라이제이션 동안 DC 션트 전류를 제거하는 데 사용되는 디바이스(79)의 입력에 접속한다. 디바이스(79)의 출력은 출력(90)이다.
이퀄라이제이션 블록(77)으로의 입력은 전류 iT-i1을 전달하는 라인이고, 이퀄라이제이션 블록(77)에 대한 출력은 이퀄라이제이션 동안 DC 션트 전류를 제거하는 데 사용되는 디바이스(81)의 입력에 접속한다. 디바이스(81)의 출력은 출력(80)이다.
NMOS 트랜지스터(72)가 "오프"일 때, 전류 iT-i1의 전체가 이퀄라이제이션 블록(77)의 입력 모드 내로 흐를 것이다. 이퀄라이제이션 블록(77)으로의 입력에서 나오는 전압이 특정 임계 전압(이퀄라이제이션 블록(77) 내의 인버터의 스위치 지점)보다 더 높으면, 이퀄라이제이션 블록(77)의 출력은 "0"일 것이고 출력(80)은 "1"일 것이다. NMOS 트랜지스터(72)가 "온"일 때, 전류 iT-i1의 실질적으로 전체가 NMOS 트랜지스터(72)를 통해 그라운드로 흐를 것이고, 이퀄라이제이션 블록(77)으로의 입력에서 나오는 전압은 비교적 낮을 것이고 이퀄라이제이션 블록(77)의 출력은 "1"일 것이고 출력(80)은 "0"일 것이다.
유사하게, NMOS 트랜지스터(73)가 "오프"일 때, 전류 iT-i2의 전체가 이퀄라이제이션 블록(76)의 입력 모드 내로 흐를 것이다. 이퀄라이제이션 블록(76)으로의 입력에서 나오는 전압이 특정 임계 전압(이퀄라이제이션 블록(76) 내의 인버터의 스위치 지점)보다 더 높으면, 이퀄라이제이션 블록(76)의 출력은 "0"일 것이고 출력(90)은 "1"일 것이다. NMOS 트랜지스터(73)가 "온"일 때, 전류 iT-i2의 실질적으로 전체가 NMOS 트랜지스터(73)를 통해 그라운드로 흐를 것이고, 이퀄라이제이션 블록(76)으로의 입력에서 나오는 전압은 비교적 낮을 것이고 이퀄라이제이션 블록(76)의 출력은 "1"일 것이고 출력(90)은 "0"일 것이다.
유사하게, NMOS 트랜지스터(74)가 "오프"일 때, 전류 iT-i3의 전체가 이퀄라이제이션 블록(75)의 입력 모드 내로 흐를 것이다. 이퀄라이제이션 블록(75)으로의 입력에서 나오는 전압이 특정 임계 전압(이퀄라이제이션 블록(75) 내의 인버터의 스위치 지점)보다 더 높으면, 이퀄라이제이션 블록(75)의 출력은 "0"일 것이고 출력(100)은 "1"일 것이다. NMOS 트랜지스터(74)가 "온"일 때, 전류 iT-i의 실질적으로 전체가 NMOS 트랜지스터(74)를 통해 그라운드로 흐를 것이고, 이퀄라이제이션 블록(75)으로의 입력에서 나오는 전압은 비교적 낮을 것이고 이퀄라이제이션 블록(75)의 출력은 "1"일 것이고 출력(100)은 "0"일 것이다.
따라서, 레퍼런스 셀 클램프 루프들(20, 30, 40)에서 사용되는 트랜지스터들 및 NMOS 트랜지스터들(71, 72, 73, 74)은 표 1 및 표 2를 참조하여 위에서 논의된 바람직한 특성들이 달성될 수 있도록 선택될 수 있음이 이해될 수 있다.
도 7을 참조하면, 비교기(70)의 출력들(80, 90, 100)은 선택적으로 디코더(200)에 접속할 수 있다. 디코더들은 당업자들에게 공지되어 있다. 디코더(200)는 출력들(80, 90, 100)을 선택 셀(50)에 저장된 데이터를 더 직접적으로 반영하는 더 작은 세트의 데이터로 변환할 것이다. 구체적으로, 디코더(200)는 표 3에 도시된 특성들을 나타내도록 설계될 수 있다:
선택 셀(50)에 저장된 값 출력(80) 출력(90) 출력(100) 출력(210) 출력(220)
00 0 0 0 0 0
01 1 0 0 0 1
10 1 1 0 1 0
11 1 1 1 1 1
이제 다른 실시예를 도시하고 있는 도 8을 참조한다. 감지 회로(310)는 전류 주입기(340), 레퍼런스 클램프 루프(320), 레퍼런스 셀(420), 클램프 루프(330), 선택 셀(430), 비교기(360), 및 회로(350)를 포함한다. 이러한 실시예에서, 선택 셀(430)이 2개의 상이한 상태들 중 단 하나만을 홀딩할 수 있기 때문에, 단 하나의 레퍼런스 클램프 루프 및 레퍼런스 셀이 사용된다. 따라서, 단 한 번의 비교만이 이루어지고, 그 비교에 기초하여, 선택 셀(430)이 "0"을 저장하고 있는지 아니면 "1"을 저장하고 있는지 여부가 판정된다.
감지 회로(310)의 동작은 도 1 내지 도 7과 관련하여 앞서 기술된 감지 회로(10)의 동작과 유사하다. 구체적으로, 전류 주입기(340)는 전류 주입기(340)가 전류 iT의 두 가지 사례만을 생성한다는 점을 제외하면 전류 주입기(60)(도 1 내지 도 3에 도시됨)와 동일한 설계를 갖는다. "온" 상태에서의 그의 전류의 값이 상이할 수 있다는 점을 제외하고, 레퍼런스 클램프 루프(320)는 레퍼런스 클램프 루프(20)(도 1, 도 2, 및 도 4에 도시됨)와 동일한 설계를 갖고, 레퍼런스 셀(420)은 레퍼런스 셀(130)(도 1 및 도 2에 도시됨)과 동일한 설계를 갖는다. 클램프 루프(330)는 클램프 루프(50)(도 1, 도 2, 및 도 5에 도시됨)와 동일한 설계를 갖고, 선택 셀(430)은 선택 셀(150)(도 1, 도 2, 및 도 5에 도시됨)과 동일한 설계를 갖는다. 회로(350)는 4개 대신 단 2개의 전도성 경로들(conductive paths)을 포함한다는 점을 제외하면 회로(110)와 동일한 설계를 갖는다. 비교기(360)는 단 2개의 값들만이 비교된다는 점을 제외하면 비교기(70)와 동일한 설계를 가지고, 출력 블록(370)의 출력으로서 나타나는 결과를 갖는다.
이제 감지 회로(10)를 보다 상세히 도시하고 있는 도 2를 참조한다. 도 1을 참조하여 앞서 기술된 바와 같은 전류 주입기(60), 레퍼런스 클램프 루프(20), 레퍼런스 셀(120), 레퍼런스 클램프 루프(30), 레퍼런스 셀(130), 레퍼런스 클램프 루프(40), 레퍼런스 셀(140), 클램프 루프(50), 선택 셀(150), 및 비교기(70)가 도 2에 도시되어 있다. 도 2는 또한 전류 주입기(60) 내의 각 PMOS 트랜지스터의 드레인 전압을 생성하는 데 사용될 수 있는 회로(110)를 도시하며, 여기서 각 PMOS 트랜지스터의 드레인 전압은 회로(110)의 PMOS 트랜지스터의 게이트의 전압에 VTH를 가산한 것일 것이다. 전류 주입기(60) 내의 각 PMOS 트랜지스터의 드레인 전압은 임의의 채널 변조 효과가 최소화될 수 있도록 동일한 것이어야 한다. 이들 항목들 각각은 도 2의 확대된 부분을 각각 포함하는 도 3 내지 도 5를 참조하여 보다 상세히 논의될 것이다.
본 명세서에서의 본 발명에 대한 언급들은 임의의 청구항 또는 청구항 용어의 범위를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 포괄적으로 "직접적으로 위에"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음)와 "간접적으로 위에"(그 사이에 위치한 중개의 물질들, 요소들 또는 공간이 있음)를 포함함을 알아야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음) 및 "간접적으로 인접한"(그 사이에 위치한 중개의 물질들, 요소들 또는 공간이 있음)을 포함한다. 예를 들어, "기판 위로" 요소를 형성하는 것은 그 사이에 어떠한 중개의 물질들/요소들도 없이 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 그 사이에 하나 이상의 중개의 물질들/요소들을 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
120: 레퍼런스 셀 1
130: 레퍼런스 셀 2
140: 레퍼런스 셀 3
20: 클램프
50: 클램프
60: 전류 주입기
70: 비교기
80: 출력 1
90: 출력 2
100: 출력 3
150: 선택 셀

Claims (26)

  1. 메모리 디바이스에서 사용하기 위한 장치로서,
    복수의 주입 출력 라인들을 갖는 전류 주입기(current injector);
    상기 복수의 주입 출력 라인들 중의 상이한 하나의 주입 출력 라인에 각각이 전기적으로 접속되는 하나 이상의 레퍼런스 셀들;
    상기 하나 이상의 레퍼런스 셀들이 전기적으로 접속되는 상기 주입 출력 라인들과는 상이한, 상기 복수의 주입 출력 라인들 중의 하나의 주입 출력 라인에 전기적으로 접속되는 선택 메모리 셀; 및
    상기 복수의 주입 출력 라인들에 전기적으로 접속되고, 상기 선택 메모리 셀에 저장된 값을 나타내는 하나 이상의 비교기 출력들을 포함하는 비교기를 포함하고,
    상기 레퍼런스 셀들 및 상기 선택 메모리 셀들이 각각 전기적으로 접속되는 주입 출력 라인노드는 상기 비교기와 상기 전류 주입기 사이에 위치하는 장치.
  2. 제1항에 있어서, 상기 선택 메모리 셀은 스플릿 게이트 비휘발성 메모리 셀(split gate non-volatile memory cell)인 장치.
  3. 제2항에 있어서, 상기 선택 메모리 셀은 2개의 상이한 값들 중 하나를 저장할 수 있는 장치.
  4. 제2항에 있어서, 상기 선택 메모리 셀은 4개의 상이한 값들 중 하나를 저장할 수 있는 장치.
  5. 제4항에 있어서, 상기 하나 이상의 레퍼런스 셀들은 3개의 레퍼런스 셀들을 포함하는 장치.
  6. 제5항에 있어서 상기 전류 주입기는 4개의 PMOS 트랜지스터들을 포함하는, 장치.
  7. 제6항에 있어서, 상기 4개의 PMOS 트랜지스터들은 동일한 것인 장치.
  8. 제1항에 있어서, 상기 비교기는 하나의 주입 출력에 의해 방출되는 전류에서 레퍼런스 셀에 의해 인입되는 전류를 감산한 것을 다른 주입 출력에 의해 방출되는 전류에서 상기 선택 메모리 셀에 의해 인입되는 전류를 감산한 것에 비교하는 장치.
  9. 메모리 셀을 판독하는 데 사용하기 위한 장치로서,
    복수의 주입 출력 라인들을 갖는 전류 주입기;
    상기 복수의 주입 출력 라인들 중의 상이한 하나의 주입 출력 라인에 각각이 전기적으로 접속되는 하나 이상의 레퍼런스 셀들;
    상기 하나 이상의 레퍼런스 셀들이 전기적으로 접속되는 상기 주입 출력 라인들과는 상이한, 상기 복수의 주입 출력 라인들 중의 하나의 주입 출력 라인에 전기적으로 접속되는 선택 메모리 셀;
    상기 복수의 주입 출력 라인들에 전기적으로 접속되는 비교기; 및
    상기 비교기의 하나 이상의 출력 라인들에 전기적으로 접속되고, 상기 선택 메모리 셀에 저장된 값을 나타내는 하나 이상의 디코더 출력들을 포함하는 디코더를 포함하고,
    상기 레퍼런스 셀들 및 상기 선택 메모리 셀들이 각각 전기적으로 접속되는 주입 출력 라인노드는 상기 비교기와 상기 전류 주입기 사이에 위치하는 장치.
  10. 제9항에 있어서, 상기 선택 메모리 셀은 스플릿 게이트 비휘발성 메모리 셀인 장치.
  11. 제10항에 있어서, 상기 선택 메모리 셀은 2개의 상이한 값들 중 하나를 저장할 수 있는 장치.
  12. 제10항에 있어서, 상기 선택 메모리 셀은 4개의 상이한 값들 중 하나를 저장할 수 있는 장치.
  13. 제12항에 있어서, 상기 하나 이상의 레퍼런스 셀들은 3개의 레퍼런스 셀들을 포함하는 장치.
  14. 제13항에 있어서, 상기 전류 주입기는 4개의 PMOS 트랜지스터들을 포함하는 장치.
  15. 제14항에 있어서, 상기 4개의 PMOS 트랜지스터들은 동일한 것인 장치.
  16. 제9항에 있어서, 상기 비교기는 하나의 주입 출력에 의해 방출되는 전류에서 레퍼런스 셀에 의해 인입되는 전류를 감산한 것을 다른 주입 출력에 의해 방출되는 전류에서 상기 선택 메모리 셀에 의해 인입되는 전류를 감산한 것에 비교하는 장치.
  17. 메모리 셀을 판독하는 방법으로서,
    전류 주입기에 의해, 복수의 주입 출력 라인들로 각각 주입 출력들을 생성하는 단계;
    상기 복수의 주입 출력 라인들 중의 상이한 하나의 주입 출력 라인에 각각이 전기적으로 접속되는 하나 이상의 레퍼런스 셀들에 의해 하나 이상의 주입 출력 라인들로부터의 전류를 인입하는 단계;
    상기 하나 이상의 레퍼런스 셀들이 전기적으로 접속되는 상기 주입 출력 라인들과는 상이한 주입 출력 라인으로부터 선택 메모리 셀에 의해 전류를 인입하는 단계;
    상기 복수의 주입 출력 라인들에 전기적으로 접속된 비교기에 의해, 둘 이상의 전류들을 비교하는 단계; 및
    상기 비교기에 의해, 상기 선택 메모리 셀에 저장된 값을 나타내는 하나 이상의 비교기 출력들을 생성하는 단계를 포함하고,
    상기 레퍼런스 셀들 및 상기 선택 메모리 셀들이 각각 전기적으로 접속되는 주입 출력 라인노드는 상기 비교기와 상기 전류 주입기 사이에 위치하는 방법.
  18. 제17항에 있어서, 상기 선택 메모리 셀은 스플릿 게이트 비휘발성 메모리 셀인 방법.
  19. 제17항에 있어서, 상기 선택 메모리 셀은 2개의 상이한 값들 중 하나를 저장할 수 있는 방법.
  20. 제19항에 있어서, 상기 선택 메모리 셀은 4개의 상이한 값들 중 하나를 저장할 수 있는 방법.
  21. 제20항에 있어서, 상기 하나 이상의 레퍼런스 셀들은 3개의 레퍼런스 셀들을 포함하는 방법.
  22. 제21항에 있어서, 상기 전류 주입기는 4개의 PMOS 트랜지스터들을 포함하는 방법.
  23. 제22항에 있어서, 상기 4개의 PMOS 트랜지스터들은 동일한 것인 방법.
  24. 제17항에 있어서, 상기 전류 주입기는 주입 출력들로서 복수의 실질적으로 일정한 전류들을 생성하는 방법.
  25. 제24항에 있어서, 상기 하나 이상의 레퍼런스 셀들의 각각은 다른 레퍼런스 셀들과는 상이한 양의 전류를 인입하는 방법.
  26. 제17항에 있어서, 상기 둘 이상의 전류들은,
    하나의 주입 출력에 의해 방출되는 전류에서 레퍼런스 셀에 의해 인입되는 전류를 감산한 것; 및
    다른 주입 출력에 의해 방출되는 전류에서 상기 선택 메모리 셀에 의해 인입되는 전류를 감산한 것을 포함하는 방법.
KR1020147030682A 2012-03-30 2013-03-15 전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스 KR101700493B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201210089957.9A CN103366804B (zh) 2012-03-30 2012-03-30 具有电流注入读出放大器的非易失性存储装置
CN201210089957.9 2012-03-30
PCT/US2013/032543 WO2013148363A1 (en) 2012-03-30 2013-03-15 Non-volatile memory device with current injection sensing amplifier

Publications (2)

Publication Number Publication Date
KR20140142743A KR20140142743A (ko) 2014-12-12
KR101700493B1 true KR101700493B1 (ko) 2017-01-26

Family

ID=49261099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147030682A KR101700493B1 (ko) 2012-03-30 2013-03-15 전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스

Country Status (7)

Country Link
US (1) US9373407B2 (ko)
EP (1) EP2831885B1 (ko)
JP (1) JP5958924B2 (ko)
KR (1) KR101700493B1 (ko)
CN (1) CN103366804B (ko)
TW (1) TWI574260B (ko)
WO (1) WO2013148363A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047184A1 (en) 2002-09-10 2004-03-11 Tran Hieu Van Differential sense amplifier for multilevel non-volatile memory
US20100254207A1 (en) 2008-02-29 2010-10-07 Silicon Storage Technology, Inc. Non-Volatile Memory Device with Plural Reference Cells, and Method of Setting the Reference Cells

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2586722B2 (ja) * 1990-10-11 1997-03-05 日本電気株式会社 半導体記憶装置
WO1993018412A1 (en) * 1992-03-13 1993-09-16 Silicon Storage Technology, Inc. A sensing circuit for a floating gate memory device
JP3397427B2 (ja) * 1994-02-02 2003-04-14 株式会社東芝 半導体記憶装置
FR2749967B1 (fr) * 1996-06-13 1998-09-25 Sgs Thomson Microelectronics Dispositif de lecture de cellules d'une memoire
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
JPH10302482A (ja) * 1997-02-27 1998-11-13 Sanyo Electric Co Ltd 半導体メモリ
US5910914A (en) * 1997-11-07 1999-06-08 Silicon Storage Technology, Inc. Sensing circuit for a floating gate memory device having multiple levels of storage in a cell
JP3886669B2 (ja) 1999-06-10 2007-02-28 株式会社東芝 半導体記憶装置
IT1308856B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Circuito di lettura per una memoria non volatile.
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
US6535428B2 (en) * 2001-06-14 2003-03-18 Stmicroelectronics S.R.L. Sensing circuit for memory cells
JP2003173691A (ja) 2001-12-04 2003-06-20 Toshiba Corp 半導体メモリ装置
JP2003297090A (ja) * 2002-04-01 2003-10-17 Matsushita Electric Ind Co Ltd 電流センスアンプ回路
US6687162B1 (en) 2002-04-19 2004-02-03 Winbond Electronics Corporation Dual reference cell for split-gate nonvolatile semiconductor memory
US6597598B1 (en) 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
JP2004047016A (ja) 2002-07-15 2004-02-12 Renesas Technology Corp 不揮発性半導体記憶装置
EP1426965A1 (en) * 2002-12-04 2004-06-09 STMicroelectronics S.r.l. Non volatile memory cell sensing circuit, particularly for low power supply voltages and high capacitive load values
US7251178B2 (en) * 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
ITMI20030075A1 (it) * 2003-01-20 2004-07-21 Simicroelectronics S R L Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento.
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
ITMI20031619A1 (it) * 2003-08-06 2005-02-07 St Microelectronics Srl Amplificatore di rilevamento perfezionato.
JP4772363B2 (ja) * 2005-04-12 2011-09-14 株式会社東芝 不揮発性半導体記憶装置
US7274597B2 (en) * 2005-05-31 2007-09-25 Infineon Technologies Flash Gmbh & Co. Kg Method of programming of a non-volatile memory cell comprising steps of applying constant voltage and then constant current
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7248531B2 (en) * 2005-08-03 2007-07-24 Mosaid Technologies Incorporated Voltage down converter for high speed memory
TWI298886B (en) * 2006-07-06 2008-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
JP4371149B2 (ja) * 2007-01-09 2009-11-25 ソニー株式会社 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法
US7697365B2 (en) * 2007-07-13 2010-04-13 Silicon Storage Technology, Inc. Sub volt flash memory system
JP5331031B2 (ja) * 2010-02-25 2013-10-30 ラピスセミコンダクタ株式会社 電流検出回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047184A1 (en) 2002-09-10 2004-03-11 Tran Hieu Van Differential sense amplifier for multilevel non-volatile memory
US20100254207A1 (en) 2008-02-29 2010-10-07 Silicon Storage Technology, Inc. Non-Volatile Memory Device with Plural Reference Cells, and Method of Setting the Reference Cells

Also Published As

Publication number Publication date
EP2831885A4 (en) 2015-12-02
TW201403601A (zh) 2014-01-16
WO2013148363A1 (en) 2013-10-03
CN103366804B (zh) 2017-10-13
JP2015515712A (ja) 2015-05-28
CN103366804A (zh) 2013-10-23
US20150078082A1 (en) 2015-03-19
TWI574260B (zh) 2017-03-11
EP2831885B1 (en) 2018-10-31
JP5958924B2 (ja) 2016-08-02
KR20140142743A (ko) 2014-12-12
EP2831885A1 (en) 2015-02-04
US9373407B2 (en) 2016-06-21

Similar Documents

Publication Publication Date Title
US9589630B2 (en) Low voltage current reference generator for a sensing amplifier
US9281071B2 (en) Semiconductor memory device
JP6050887B2 (ja) トリミング可能な電流基準発生器を構成する方法
US20080239834A1 (en) Sense amplifier for low voltage high speed sensing
KR100816214B1 (ko) 플래쉬 메모리 장치의 전압 생성기
US11657881B2 (en) Dynamic reference current memory array and method
US8593864B2 (en) Nonvolatile memory device and method of programming the same
KR20160129071A (ko) 저전력 나노미터 플래시 메모리 디바이스에서 사용하기 위한 개선된 감지 회로
US6717856B2 (en) Method and apparatus for sen-ref equalization
KR101700493B1 (ko) 전류 주입 감지 증폭기를 갖는 비휘발성 메모리 디바이스
US9564181B2 (en) Memory device comprising double cascode sense amplifiers
US8885405B2 (en) Flash memory and associated programming method
KR100729350B1 (ko) 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치
US9484072B1 (en) MIS transistors configured to be placed in programmed state and erased state
JP2005327424A (ja) 不揮発性メモリ素子の閾値制御回路及び方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4