KR20160129071A - 저전력 나노미터 플래시 메모리 디바이스에서 사용하기 위한 개선된 감지 회로 - Google Patents

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Abstract

저전력 나노미터 플래시 메모리 디바이스들에서 사용하기 위한 개선된 감지 회로들이 개시된다.

Description

저전력 나노미터 플래시 메모리 디바이스에서 사용하기 위한 개선된 감지 회로{IMPROVED SENSING CIRCUITS FOR USE IN LOW POWER NANOMETER FLASH MEMORY DEVICES}
저전력 나노미터 플래시 메모리 디바이스들에서 사용하기 위한 개선된 감지 회로들이 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 플래시 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 분리형 게이트 유형(split gate type) 또는 적층형 게이트 유형(stacked gate type)의 것이었다.
종래 기술의 하나의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 분리형 게이트 수퍼플래시(SF) 메모리 셀(10)은 P형과 같은 제1 전도성 유형의 반도체 기판(1)을 포함한다. 기판(1)은 N형과 같은 제2 전도성 유형의 제1 영역(2)(소스 라인(SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N형과 같은 제2 전도성 유형의 제2 영역(3)(드레인 라인으로도 알려져 있음)이 기판(1)의 표면 상에 형성된다. 제1 영역(2)과 제2 영역(3) 사이에는 채널 영역(4)이 있다. 비트 라인(BL)(9)이 제2 영역(3)에 접속된다. 워드 라인(WL)(8)(선택 게이트로도 지칭됨)이 채널 영역(4)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(8)은 제2 영역(3)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(5)가 채널 영역(4)의 다른 부분 위에 있다. 플로팅 게이트(5)는 그로부터 절연되고, 워드 라인(8)에 인접한다. 플로팅 게이트(5)는 또한 제1 영역(2)에 인접한다. 커플링 게이트(CG)(7)(제어 게이트로도 알려져 있음)가 플로팅 게이트(5) 위에 있고 그로부터 절연된다. 소거 게이트(EG)(6)가 제1 영역(2) 위에 있고, 플로팅 게이트(5) 및 커플링 게이트(7)에 인접하며, 그들로부터 절연된다. 소거 게이트(6)는 또한 제1 영역(2)으로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그램에 대한 한가지 예시적인 동작은 다음과 같다. 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(EG)(6) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태로 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 소거에 대한 다른 실시예는 소거 게이트(EG)(6) 상에 포지티브(positive) 전압(Vegp)을, 커플링 게이트(CG)(7) 상에 네거티브(negative) 전압(Vcgn)을, 그리고 다른 단자에는 0 볼트를 인가하는 것에 의한 것이다. 네거티브 전압(Vcgn)은 플로팅 게이트(FG)(5)에 네거티브로 커플링하며, 이 때문에 소거에 더 적은 포지티브 전압(Vcgp)이 요구된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태(셀 상태 '1')로 턴온시킨다. 대안적으로, 워드 라인(WL)(8)(Vwle) 및 소스 라인(SL)(2)(Vsle)은 네거티브로 함으로써 소거에 필요한 소거 게이트(FG)(5) 상의 포지티브 전압을 추가로 감소시킬 수 있다. 이러한 경우에 네거티브 전압(Vwle, Vsle)의 크기는 p/n 접합을 포워드시키지 않을 정도로 충분히 작다. 셀(10)은, 커플링 게이트(CG)(7) 상에 고전압을, 소스 라인(SL)(2) 상에 고전압을, 소거 게이트(EG)(6) 상에 중간 전압을, 그리고 비트 라인(BL)(9) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(WL)(8)과 플로팅 게이트(FG)(5) 사이의 갭을 가로질러 유동하는 전자들 중 일부가 플로팅 게이트(FG)(5) 내에 주입할 충분한 에너지를 획득하여 플로팅 게이트(FG)(5)가 네거티브로 대전되게 하여, 셀(10)을 판독 상태로 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
셀(10)은 비트 라인(BL)(9) 상에 억제 전압을 인가함으로써 (예를 들어, 그의 로우(row) 내의 다른 셀은 프로그래밍될 것이지만 셀(10)은 프로그래밍되지 않아야 하는 경우에) 프로그래밍이 금지될 수 있다. 분리형 게이트 플래시 메모리 동작 및 다양한 회로가 Hieu Van Tran 등에 의한 미국 특허 제7,990,773호 "Sub Volt Flash Memory System", 및 Hieu Van Tran 등에 의한 미국 특허 제8,072,815호 "Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems"에 기재되어 있으며, 이들은 본 명세서에 참고로 포함된다.
도 2는 종래 기술의 2차원 플래시 메모리 시스템에 대한 전형적인 종래 기술의 아키텍처를 도시한다. 다이(12)는, 데이터를 저장하기 위한 메모리 어레이(15) 및 메모리 어레이(20) - 메모리 어레이는 도 1에서와 같은 메모리 셀(10)을 선택적으로 활용함 -; 다이(12)의 다른 컴포넌트들과 전형적으로 와이어 본드들(도시되지 않음) - 와이어 본드들은, 이어서, 패키징된 칩 외부로부터 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들에 접속함 - 사이의 전기적 전달을 가능하게 하기 위한 패드(35) 및 패드(80); 시스템에 포지티브 및 네거티브 전압 서플라이들을 제공하는 데 사용되는 고전압 회로(75); 리던던시 및 빌트인 자가 테스팅과 같은 다양한 제어 기능들을 제공하기 위한 제어 로직(70); 아날로그 로직(65); 메모리 어레이(15) 및 메모리 어레이(20)로부터 데이터를 판독하는 데 각각 사용되는 감지 회로들(60, 61); 판독 또는 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 로우에 액세스하는 데 각각 사용되는 로우 디코더 회로(45) 및 로우 디코더 회로(46); 판독 또는 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 컬럼(column)에 액세스하는 데 각각 사용되는 컬럼 디코더(55) 및 컬럼 디코더(56); 메모리 어레이(15) 및 메모리 어레이(20)에 프로그램 및 소거 동작들을 위한 증가된 전압들을 제공하는 데 각각 사용되는 전하 펌프 회로(50) 및 전하 펌프 회로(51); 판독 및 기록(소거/프로그램) 동작들을 위해 메모리 어레이(15) 및 메모리 어레이(20)에 의해 공유되는 고전압 드라이버 회로(30); 판독 및 기록 동작들 동안에 메모리 어레이(15)에 의해 사용되는 고전압 드라이버 회로(25), 및 판독 및 기록(소거/프로그램) 동작들 동안에 메모리 어레이(20)에 의해 사용되는 고전압 드라이버 회로(26); 및 메모리 어레이(15) 및 메모리 어레이(20)에 대한 기록 동작 동안에 프로그래밍되도록 의도되지 않는 비트 라인들을 선택해제하는 데 각각 사용되는 비트 라인 금지 전압 회로(40) 및 비트 라인 금지 전압 회로(41)를 포함한다. 이러한 기능 블록들은 당업자에 의해 이해되며, 도 2에 도시된 블록 레이아웃은 종래 기술에서 공지되어 있다.
도 3은 종래 기술의 감지 회로(100)를 도시한다. 감지 회로(100)는 도 2에서 감지 회로들(60, 61)로서 사용될 수 있는 유형의 회로의 일례이다. 감지 회로(100)는 메모리 데이터 판독 블록(110), 메모리 기준 판독 블록(120), 및 차동 증폭기 블록(130)을 포함한다.
이러한 예에서의 메모리 데이터 판독 블록(110)은 전류원(111), 캐스코딩 감지 NMOS 트랜지스터(113), 비트 라인 클램프 NMOS 트랜지스터(114), 및 다이오드 접속형 감지 부하 PMOS 트랜지스터(112)를 포함한다.
이러한 예에서의 메모리 기준 판독 블록(120)은 전류원(121), 기준 비트 라인 클램프 NMOS 트랜지스터(124), 캐스코딩 감지 NMOS 트랜지스터(123), 및 다이오드 접속형 감지 부하 PMOS 트랜지스터(122)를 포함한다.
이러한 예에서의 차동 증폭기 블록(130)은 입력 차동 쌍 NMOS 트랜지스터(131, 134), 전류 미러 부하 PMOS 트랜지스터(132, 133), 출력 PMOS 트랜지스터(135), 전류 바이어스 NMOS 트랜지스터(136), 출력 전류 바이어스 NMOS 트랜지스터(137), 및 출력(140)을 포함한다.
노드(116)가 판독될 선택 메모리 셀(도시되지 않음)에 커플링되고, 노드(117)가 선택 메모리 셀의 값을 판정하는 데 사용될 기준 메모리 셀(도시되지 않음)에 커플링되거나, 또는, 대안으로, 예컨대 리플리카 바이어스(replica bias)로부터의, 예컨대 밴드갭으로부터의 또는 설계 또는 공정 환경 에러에 대한 적절한 보상을 갖는 다른 기준 회로로부터의 비메모리 셀 기준 바이어스가 선택 메모리 셀의 값을 판정하는 데 사용된다.
차동 증폭기 블록(130)은 메모리 데이터 판독 블록(110)과 메모리 기준 판돈 블럭(120)으로부터 수신된 신호들을 비교하여 선택 메모리 셀에 저장된 데이터의 값을 나타내는 출력(140)을 생성하는 데 사용된다. 이러한 컴포넌트들은 도 3에 도시된 바와 같이 서로 접속된다.
동작 동안, 차동 증폭기 블록(130)은 메모리 데이터 판독 블록(110)에 의해 (노드(116)를 통해) 인출된 전류와 메모리 기준 판독 블록(120)에 의해 (노드(117)를 통해) 인출된 전류를 비교하여 출력(140)을 생성한다. 메모리 데이터 판독 블록(110)에 의해 인출된 전류가 메모리 기준 판독 블록(120)으로부터 인출된 기준 전류를 초과하는 경우("1"이 선택 메모리 셀에 저장되어 있다는 것을 나타냄), 출력(140)은 하이 상태(high)일 것이다. 메모리 데이터 판독 블록(110)으로부터 인출된 전류가 메모리 기준 판독 블록(120)으로부터 인출된 전류에 미달하는 경우("0"이 선택 메모리 셀에 저장되어 있다는 것을 나타냄), 출력(140)은 로우 상태(low)일 것이다.
감지 회로(100)는 전형적으로 1.8 내지 3.3 볼트의 동작 전압을 필요로 한다. 플래시 메모리 셀들 및 어레이들의 크기가 크기 면에서 감소함에 따라, 감지 회로(100)에 대해 더 낮은 동작 전압(예컨대, <1.1 볼트)으로 기능할 수 있고 전력 소비를 낮출 수 있는 개선이 필요하다. 추가로, 트랜지스터 미스매치 및 메모리 어레이 미스매치와 같은 비이상성(non-ideality)을 보상할 수 있는 감지 회로가 필요하다.
더 낮은 전력, 더 낮은 전압의 감지 회로를 제공하는 여러 개의 실시예들이 본 명세서에 기술된다. 실시예들은 다양한 기술들을 이용하여 트랜지스터 미스매치 및 메모리 어레이 미스매치와 같은 비이상성을 보상한다.
도 1은 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 2는 종래 기술의 플래시 메모리 어레이의 레이아웃을 도시한다.
도 3은 플래시 메모리 어레이에 사용하기 위한 종래 기술의 감지 회로를 도시한다.
도 4는 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제1 실시예를 도시한다.
도 5는 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제2 실시예를 도시한다.
도 6은 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제3 실시예를 도시한다.
도 7은 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제4 실시예를 도시한다.
도 8은 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제5 실시예를 도시한다.
도 9는 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제6 실시예를 도시한다.
도 10은 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제7 실시예를 도시한다.
도 11은 플래시 메모리 어레이에 사용하기 위한 감지 회로의 제7 실시예를 도시한다.
도 12는 플래시 메모리 어레이 감지에 사용하기 위한 비교기 회로의 다른 실시예를 도시한다.
도 13은 플래시 메모리 어레이 감지에 사용하기 위한 비교기 회로의 다른 실시예를 도시한다.
도 14는 플래시 메모리 어레이 감지에 사용하기 위한 비교기 회로의 다른 실시예를 도시한다.
도 15는 플래시 메모리 어레이 감지에 사용하기 위한 비교기 회로의 다른 실시예를 도시한다.
도 16은 플래시 메모리 어레이 감지에 사용하기 위한 비교기 회로의 다른 실시예를 도시한다.
도 17은 플래시 메모리 어레이 감지에 사용하기 위한 감지 회로의 다른 실시예를 도시한다.
도 18은 플래시 메모리 어레이 감지에 이용하기 위한 감지 시퀀스의 일 실시예를 도시한다.
도 4를 참조하면, 일 실시예가 도시되어 있다. 감지 회로(200)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(200)는 메모리 데이터 판독 블록(210), 메모리 기준 판독 블록(220), 및 차동 증폭기 블록(230)을 포함한다. 메모리 데이터 판독 블록(210)의 컴포넌트들 중 많은 것들이 메모리 데이터 판독 블록(110)의 컴포넌트들과 동일하며, 그러한 컴포넌트들은 본 명세서에 기술되지 않을 것이다. 유사하게, 메모리 기준 판독 블록(220)의 컴포넌트들 중 많은 것들이 메모리 기준 판독 블록(120)의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 메모리 차동 증폭기 블록(230)은 바이어스 NMOS 트랜지스터(264)에 의해 바이어스되는 입력 NMOS 트랜지스터 쌍(262, 272)을 포함한다. 입력 쌍(262, 272)의 게이트들은 커패시터(260, 270)의 단자들에 각각 접속된다. 증폭기 블록(230)은 또한 소스(가상 접지)가 NMOS(264)에 의해 바이어스되어 있는 교차 결합 인버터 쌍(278)을 포함한다. 교차 결합 인버터 쌍의 출력들은 입력 트랜지스터들(262, 272)의 드레인들에 접속된다. 메모리 차동 증폭기 블록(230)은 트랜지스터(242, 244, 246)로 이루어진 출력단을 포함한다. 트랜지스터(274)의 드레인이 트랜지스터(264)의 드레인에 접속되어 있고, 그의 게이트가 감지 신호 P2(252)에 의해 인에이블된다.디바이스들은 도 4에 도시된 바와 같이 접속된다. 다이오드 접속형 대신, 메모리 데이터 판독 블록(210)의 트랜지스터(212)가 메모리 기준 판독 블록(220)의 트랜지스터(222)로부터의 기준 전류를 미러링하고, 노드(216)를 통해 커플링된 데이터 전류와 비교한다. 비교 결과는 노드(280) 상에 출력된다.
종래 기술에서와는 달리, 차동 증폭기 블록(230)은 메모리 데이터 판독 블록(210) 및 메모리 기준 판독 블록(220)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(230)의 하나의 입력은 커패시터(260)에 접속되는데, 커패시터(260)는 이어서 메모리 데이터 판독 블록(210), 구체적으로는, 출력 노드(280)에 커플링되며, 차동 증폭기 블록(230)의 다른 입력은 커패시터(270)에 커플링되는데, 커패시터(270)는 이어서 메모리 기준 판독 블록(220), 구체적으로는 다이오드 접속형 트랜지스터(222)의 출력 노드(290)에 커플링된다. 이는 시스템이 메모리 데이터 판독 블록(210) 및 메모리 기준 판독 블록(220)과는 별도로 차동 증폭기 블록(230)을 프리차지할 수 있게 한다. 커패시터(260)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(270)에 대한 예시적인 값은 5 fF 내지 80 fF이다.
프리차지 단계 동안, 스위치들(250)이 감지 비교 동작 이전에 턴온된다. 이는 커패시터(260)에 커플링된 차동 증폭기 블록(230)의 부분이 커패시터(270)에 커플링된 차동 증폭기 블록(230)의 부분과 동일한 전압 레벨로 충전되는 것을 보장한다. 이는 차동 증폭기 블록(230)에 대한 전치증폭(preamplification)의 동작으로 간주될 수 있다. 이는 또한 차동 증폭기 블록(230)의 오프셋을 자동 제로화(auto-zero)하도록(상쇄시키도록) 효과적으로 작용하며, 즉, 그것은 프리차지 단계 동안 커패시터 상에 오프셋을 저장하고 감지 단계 동안 그를 상쇄시킨다.
감지 단계 동안, 스위치들(250)은 턴오프되고, 이어서, 신호(252)가 턴온될 것이다. 감지 노드(280)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 상승할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 하강할 것이다. 기준 노드(290)는 감지 노드(280)의 하이 상태 레벨과 감지 노드(280)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨에서 유지될 것이다. 이어서, 차동 증폭기(230)는 커패시터(260, 270)를 각각 통한 그의 전압 커플링을 통해 감지 노드(280)와 기준 노드(290)를 비교할 것이고, 그 결과는 출력(240)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(240)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(240)은 하이 상태일 것이다. 교차 결합 인버터 쌍(278)은 감지 단계 동안에 포지티브로 피드백하는 역할을 하여 감지 시간을 단축(accelerate)한다. 트랜지스터(274)는 트랜지스터(264)의 것과 동시에 테일 바이어스 전류를 증가시키는 것을 통해 감지 시간을 증가시키는 역할을 하고, 또한, 교차 결합 인버터 쌍(278)에 그리고 이에 따라 그의 출력들에 gnd(~0 v) 레벨을 제공하는 역할을 한다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(230) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(260)와 커패시터(270)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(210)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다. 또한, 차동 증폭기 블록(230)에 대한 전력 서플라이는 메모리 데이터 판독 블록(210) 및 메모리 기준 판독 블록(220)의 전력 서플라이의 것과는 상이한 레벨로 최적화(또는 디커플링)될 수 있다.
도 5를 참조하면, 일 실시예가 도시되어 있다. 감지 회로(300)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(300)는 메모리 데이터 판독 블록(310), 메모리 기준 판독 블록(320), 및 차동 증폭기 블록(330)을 포함한다. 메모리 데이터 판독 블록(310), 메모리 기준 판독 블록(320), 및 차동 증폭기 블록(330)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 5에 도시된 바와 같이 접속된다.
감지 회로(300)는 감지 회로(200)와 유사하다. 차동 증폭기 블록(330)은 메모리 데이터 판독 블록(310) 및 메모리 기준 판독 블록(320)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(330)은 커패시터(360)에 접속되는데, 커패시터(360)는 이어서 메모리 데이터 판독 블록(310)에 접속되며, 차동 증폭기 블록(330)은 커패시터(370)에 접속되는데, 커패시터(370)는 이어서 기준 판독 바이어스 블록(342)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(310) 및 메모리 기준 판독 블록(320)과는 별도로 차동 증폭기 블록(330)을 프리차지할 수 있게 한다. 커패시터(360)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(370)에 대한 예시적인 값은 5 fF 내지 80 fF이다. 차동 증폭기 블록(330)은 트랜지스터(374)로부터 그의 소스(가상 접지)를 통해 바이어스되는 교차 결합 인버터 쌍(378)을 포함한다. 그것은 바이어스 트랜지스터(374)와는 상이한(그로부터 디커플링된) 바이어스 트랜지스터(364)로부터 바이어스되는 입력 쌍 트랜지스터(363, 372)를 포함한다. 입력 쌍(362, 372)의 게이트들은 커패시터(360, 370)의 단자들에 각각 접속된다.
프리차지 단계 동안, 스위치들(350)이 감지 동작 이전에 턴온된다. 이는 커패시터(360)에 커플링된 차동 증폭기 블록(330)의 부분이 커패시터(370)에 커플링된 차동 증폭기 블록(330)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(330)에 대한 전치증폭의 동작으로 간주될 수 있다. 이는 또한 증폭기 블록(330)의 오프셋을 효과적으로 자동 제로화하도록 작용한다. 감지 회로(300) 내에의 스위치들(350)의 배치는 감지 회로(200) 내에의 스위치들(250)의 배치와는 약간 상이하다. 구체적으로, 스위치들(350) 중 하나는 감지 노드(380, 290)를 VDD 전력 서플라이에 직접 커플링한다. 따라서, 감지 단계의 시작 시, 감지 노드(380)는 VDD에 있을 것이다. VDD에 대한 예시적인 값은 1.1 볼트이다.
감지 단계 동안, 스위치들(350)은 턴오프된다. 감지 노드(380)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 심지어 더 하강할 것이다. 기준 노드(392)는 신호(352)에 의해 감지 노드(380)의 하이 상태 레벨과 감지 노드(380)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨(355)에서 스위칭될 것이다. 이어서, 차동 증폭기(330)는 커패시터(360, 370)를 각각 통한 그의 전압 커플링을 통해 감지 노드(380)와 기준 바이어스 노드(392)를 비교할 것이고, 그 결과는 출력(340)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(340)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(340)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(330) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(360)와 커패시터(370)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(310)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다. 또한, 차동 증폭기 블록(330)에 대한 전력 서플라이는 메모리 데이터 판독 블록(310) 및 메모리 기준 판독 블록(320)의 전력 서플라이의 것과는 상이한 레벨로 최적화(또는 디커플링)될 수 있다.
도 6을 참조하면, 일 실시예가 도시되어 있다. 감지 회로(400)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(400)는 메모리 데이터 판독 블록(410), 메모리 기준 판독 블록(420), 및 차동 증폭기 블록(430)을 포함한다. 메모리 데이터 판독 블록(410), 메모리 기준 판독 블록(420), 및 차동 증폭기 블록(430)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 6에 도시된 바와 같이 접속된다.
감지 회로(400)와 감지 회로(300)의 비교 시의 한 가지 차이는, 메모리 데이터 판독 블록(410)이 도 3 및 후속 도면들에 도시된 전류원(111)과 같은 전류원을 갖지 않고 메모리 기준 판독 블록(420)이 도 3 및 후속 도면들에 도시된 전류원(121)과 같은 전류원을 갖지 않는다는 것이다. 대신, 캐스코딩 감지 NMOS 트랜지스터(411)의 게이트가 전압 VC1의 바이어스 전압원에 접속되고, 캐스코딩 감지 NMOS 트랜지스터(42)의 게이트가 전압 VC2의 바이어스 전압원에 접속된다. VC1에 대한 예시적인 값은 0.6 내지 1.5 V이고, VC2에 대한 예시적인 값은 0.6 내지 1.5 V이다. 이러한 차이의 효과는 감지 회로(400)가 감지 회로(300)보다 더 적은 전력을 소모한다는 것이다.
차동 증폭기 블록(430)은 메모리 데이터 판독 블록(410) 및 메모리 기준 판독 블록(420)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(430)은 커패시터(460)에 접속되는데, 커패시터(460)는 이어서 메모리 데이터 판독 블록(410)에 접속되며, 차동 증폭기 블록(430)은 커패시터(470)에 접속되는데, 커패시터(470)는 이어서 기준 판독 바이어스 블록(442)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(410) 및 메모리 기준 판독 블록(420)과는 별도로 차동 증폭기 블록(430)을 프리차지할 수 있게 한다. 커패시터(460)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(470)에 대한 예시적인 값은 5 fF 내지 80 fF이다.
프리차지 단계 동안, 스위치들(450)이 감지 동작 이전에 턴온된다. 이는 커패시터(460)에 커플링된 차동 증폭기 블록(430)의 부분이 커패시터(470)에 커플링된 차동 증폭기 블록(430)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(430)에 대한 전치증폭의 동작으로 간주될 수 있다. 스위치들(450) 중 하나는 감지 노드(480)를 VDD 전력 서플라이에 직접 커플링한다. 따라서, 감지 단계의 시작 시, 감지 노드(480)는 VDD에 있을 것이다. VDD에 대한 예시적인 값은 1.1 볼트이다.
감지 단계 동안, 스위치들(450)은 턴오프된다. 감지 노드(480)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 심지어 더 하강할 것이다. 기준 노드(492)는 감지 노드(480)의 하이 상태 레벨과 감지 노드(480)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨(455)에서 스위칭될 것이다. 이어서, 차동 증폭기(430)는 커패시터(460, 470)를 각각 통한 그의 전압 커플링을 통해 감지 노드(480)와 기준 바이어스 노드(492)를 비교할 것이고, 그 결과는 출력(440)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(440)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(440)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(430) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(460)와 커패시터(470)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(410)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 7을 참조하면, 다른 실시예가 도시되어 있다. 감지 회로(500)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(500)는 메모리 데이터 판독 블록(510), 메모리 기준 판독 블록(520), 및 차동 증폭기 블록(530)을 포함한다. 메모리 데이터 판독 블록(510), 메모리 기준 판독 블록(520), 및 차동 증폭기 블록(530)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 7에 도시된 바와 같이 접속된다.
감지 회로(500)와 감지 회로(400)의 비교 시의 한 가지 차이는, NMOS 트랜지스터(545)의 소스 및 NMOS 트랜지스터(555)의 소스가 서로에게 그리고 교차 결합 인버터 블록(565)의 드레인들에 결부된다는 것이다.
차동 증폭기 블록(530)은 메모리 데이터 판독 블록(510) 및 메모리 기준 판독 블록(520)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(530)은 커패시터(560)에 접속되는데, 커패시터(560)는 이어서 메모리 데이터 판독 블록(510)에 접속되며, 차동 증폭기 블록(530)은 커패시터(570)에 접속되는데, 커패시터(570)는 이어서 메모리 기준 판독 바이어스 블록(542)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(510) 및 메모리 기준 판독 블록(520)과는 별도로 차동 증폭기 블록(530)을 프리차지할 수 있게 한다. 커패시터(560)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(570)에 대한 예시적인 값은 5 fF 내지 80 fF이다.
프리차지 단계 동안, 스위치들(550)이 감지 동작 이전에 턴온된다. 이는 커패시터(560)에 커플링된 차동 증폭기 블록(530)의 부분이 커패시터(570)에 커플링된 차동 증폭기 블록(530)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(530)에 대한 전치증폭의 동작으로 간주될 수 있다. 스위치들(550) 중 하나는 감지 노드(580)를 VDD 전력 서플라이에 직접 커플링한다. 따라서, 감지 단계의 시작 시, 감지 노드(580)는 VDD에 있을 것이다. VDD에 대한 예시적인 값은 1.1 볼트이다.
감지 단계 동안, 스위치들(550)은 턴오프된다. 감지 노드(580)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 심지어 더 하강할 것이다. 기준 노드(592)는 감지 노드(580)의 하이 상태 레벨과 감지 노드(580)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨(555)에서 스위칭될 것이다. 이어서, 차동 증폭기(530)는 커패시터(560, 570)를 각각 통한 그의 전압 커플링을 통해 감지 노드(580)와 기준 노드(592)를 비교할 것이고, 그 결과는 출력(540)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(540)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(540)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(530) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(560)와 커패시터(570)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(510)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 8을 참조하면, 다른 실시예가 도시되어 있다. 감지 회로(600)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(600)는 메모리 데이터 판독 블록(610), 메모리 기준 판독 블록(620), 및 차동 증폭기 블록(630)을 포함한다. 메모리 데이터 판독 블록(610), 메모리 기준 판독 블록(620), 및 차동 증폭기 블록(630)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 8에 도시된 바와 같이 접속된다.
차동 증폭기 블록(630)은 메모리 데이터 판독 블록(610) 및 메모리 기준 판독 블록(620)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(630)은 커패시터(660)에 접속되는데, 커패시터(660)는 이어서 메모리 데이터 판독 블록(610)에 접속되며, 차동 증폭기 블록(630)은 커패시터(670)에 접속되는데, 커패시터(670)는 이어서 메모리 기준 판독 블록(620)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(610) 및 메모리 기준 판독 블록(620)과는 별도로 차동 증폭기 블록(630)을 프리차지할 수 있게 한다. 커패시터(660)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(670)에 대한 예시적인 값은 5 fF 내지 80 fF이다.
프리차지 단계 동안, 스위치들(650)이 감지 동작 이전에 턴온된다. 이는 커패시터(660)에 커플링된 차동 증폭기 블록(630)의 부분이 커패시터(670)에 커플링된 차동 증폭기 블록(630)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(630)에 대한 전치증폭의 동작으로 간주될 수 있다. 스위치들(650) 중 하나는 감지 노드(680)를 VDD 전력 서플라이에 직접 커플링한다. 따라서, 감지 단계의 시작 시, 감지 노드(580)는 VDD에 있을 것이다. 감지 회로(600)와 감지 회로(500) 사이의 유일한 차이는 스위치들(650) 중 하나가 기준 노드(690)를 VDD에 직접 커플링한다는 것이다. 따라서, 감지 단계의 시작 시, 기준 노드(690)도 또한 VDD에 있을 것이다.
감지 단계 동안, 스위치들(650)은 턴오프된다. 감지 노드(680)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 더 빠르게 그리고 심지어 더 하강할 것이다. 이어서, 차동 증폭기(630)는 노드들(680, 690)의 램프 다운(ramping down) 동안에 감지 노드(680)와 기준 노드(690)를 비교할 것이고, 그 결과는 출력(640)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(640)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(640)은 하이 상태일 것이다. 기준 노드(690)는 노드들(680, 690) 상에 적절한 전류 또는 저항성 부하가 있는 상태에서 대략적으로 감지 노드(680)의 하이 상태 레벨과 감지 노드(680)의 로우 상태 레벨 사이에 있는 정상 상태 전압 레벨로 램프 다운할 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(630) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(660)와 커패시터(670)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(610)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 9를 참조하면, 다른 실시예가 도시되어 있다. 감지 회로(700)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(700)는 메모리 데이터 판독 블록(710), 메모리 기준 판독 블록(720), 및 차동 증폭기 블록(730)을 포함한다. 메모리 데이터 판독 블록(710), 메모리 기준 판독 블록(720), 및 차동 증폭기 블록(730)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 9에 도시된 바와 같이 접속된다.
차동 증폭기 블록(730)은 메모리 데이터 판독 블록(710) 및 메모리 기준 판독 블록(720)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(730)은 커패시터(760)에 접속되는데, 커패시터(760)는 이어서 메모리 데이터 판독 블록(710)에 접속되며, 차동 증폭기 블록(730)은 커패시터(770)에 접속되는데, 커패시터(770)는 이어서 메모리 기준 판독 블록(720)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(710) 및 메모리 기준 판독 블록(720)과는 별도로 차동 증폭기 블록(730)을 프리차지할 수 있게 한다. 커패시터(760)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(770)에 대한 예시적인 값은 5 fF 내지 80 fF이다.
프리차지 단계 동안, 스위치들(750)이 감지 동작 이전에 턴온된다. 이는 커패시터(760)에 커플링된 차동 증폭기 블록(730)의 부분이 커패시터(770)에 커플링된 차동 증폭기 블록(730)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(730)에 대한 프리차지 또는 초기화의 동작으로 간주될 수 있다. 커패시터(760, 770)에 각각 커플링되는 입력 쌍(762, 772)의 드레인은 VDD 레벨로 프리차지된다.
감지 단계 동안, 스위치들(750)이 턴오프되고, 스위치(752)가 턴온된다. 감지 노드(780)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 심지어 더 하강할 것이다. 기준 노드(790)는 감지 노드(780)의 하이 상태 레벨과 감지 노드(780)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨에 있을 것이다. 이어서, 차동 증폭기(730)는 커패시터(760, 770)를 각각 통한 그의 전압 커플링을 통해 감지 노드(780)와 기준 노드(790)를 비교할 것이고, 그 결과는 출력(740)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(740)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(740)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(730) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(760)와 커패시터(770)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(710)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 10을 참조하면, 다른 실시예가 도시되어 있다. 감지 회로(800)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(800)는 메모리 데이터 판독 블록(810), 메모리 기준 판독 블록(820), 및 차동 증폭기 블록(830)을 포함한다. 메모리 데이터 판독 블록(810), 메모리 기준 판독 블록(820), 및 차동 증폭기 블록(830)의 컴포넌트들 중 많은 것들이 이전의 실시예에서 기술된 블록들의 컴포넌트들과 동일하며, 본 명세서에 기술되지 않을 것이다. 디바이스들은 도 10에 도시된 바와 같이 접속된다.
차동 증폭기 블록(830)은 메모리 데이터 판독 블록(810) 및 메모리 기준 판독 블록(820)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(830)은 커패시터(860)에 접속되는데, 커패시터(860)는 이어서 메모리 데이터 판독 블록(810)에 접속되며, 차동 증폭기 블록(830)은 커패시터(870)에 접속되는데, 커패시터(870)는 이어서 메모리 기준 판독 블록(820)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(810) 및 메모리 기준 판독 블록(820)과는 별도로 차동 증폭기 블록(830)을 프리차지할 수 있게 한다. 커패시터(860)에 대한 예시적인 값은 5 fF 내지 80 fF이고, 커패시터(870)에 대한 예시적인 값은 5 fF 내지 80 fF이다. 커패시터(860, 870)에 각각 커플링되는 입력 쌍(862, 872)의 드레인은 VDD 레벨로 프리차지된다.
프리차지 단계 동안, 스위치들(850)이 감지 동작 이전에 턴온된다. 이는 커패시터(860)에 커플링된 차동 증폭기 블록(830)의 부분이 커패시터(870)에 커플링된 차동 증폭기 블록(830)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(830)에 대한 초기화의 동작으로 간주될 수 있다. 스위치들(850) 중 하나는 감지 노드(880)를 VDD에 접속시키고, 스위치들(850) 중 다른 하나는 기준 노드(890)를 VDD에 접속시킨다. 따라서, 감지 단계의 시작 시, 감지 노드(880) 및 기준 노드(890)는 양측 모두가 VDD의 전압 레벨에 있을 것이다. VDD에 대한 예시적인 값은 1.1 볼트이다.
감지 단계 동안, 스위치들(850)이 턴오프되고, 스위치(852)가 턴온된다. 감지 노드(880)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 심지어 더 하강할 것이다. 기준 노드(890)는 VDD로부터 감지 노드(880)의 하이 상태 레벨과 감지 노드(880)의 로우 상태 레벨 사이의 대략적으로 중간인 전압 레벨로 램프 다운할 것이다. 이어서, 차동 증폭기(830)는 커패시터(860, 870)를 각각 통한 감지 노드(880)와 기준 노드(890)를 비교할 것이고, 그 결과는 출력(840)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(840)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(840)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(830) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(860)와 커패시터(870)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 데이터 판독 블록(810)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 11을 참조하면, 다른 실시예가 도시되어 있다. 감지 회로(900)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(900)는 메모리 데이터 판독 블록(910), 메모리 기준 판독 블록(920), 및 차동 증폭기 블록(930)을 포함한다. 디바이스들은 도 11에 도시된 바와 같이 접속된다. 메모리 데이터 판독 블록(910)은, 신호(950)에 의해 제어되는 스위치(내지 VDD, 950)에 커플링되고 메모리 셀 전류원(916) 내지 접지에 커플링되는 감지 노드(980)를 포함한다. 메모리 기준 판독 블록(920)은, 신호(950)에 의해 제어되는 스위치(950) 내지 접지에 커플링되고 메모리 셀 전류(917) 내지 VDD에 커플링되는 기준 노드(990)를 포함한다.
차동 증폭기 블록(930)은 메모리 데이터 판독 블록(910) 및 메모리 기준 판독 블록(920)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(930)은 커패시터(960)에 접속되는데, 커패시터(960)는 이어서 메모리 데이터 판독 블록(910)에 접속되며, 차동 증폭기 블록(930)은 커패시터(970)에 접속되는데, 커패시터(970)는 이어서 메모리 기준 판독 블록(920)에 접속된다. 이는 시스템이 메모리 데이터 판독 블록(910) 및 메모리 기준 판독 블록(920)과는 별도로 차동 증폭기 블록(930)을 바이어스 레벨에서 동작시킬 수 있게 한다. 차동 증폭기 블록(930)은 그의 출력(940), 및 비교기(988)를 초기화하는 스위치(954)와 함께 비교기(988)를 포함한다. 차동 증폭기 블록(930)의 하나의 단자는 커패시터(960, 970)의 양측의 단자들에 커플링한다. 차동 증폭기 블록(930)의 다른 단자는 판독 기준 레벨(955)에 커플링한다.
프리차지 단계 동안, 스위치들(950, 954)이 감지 동작 이전에 턴온된다. 이는 커패시터(960)에 커플링된 차동 증폭기 블록(930)의 부분이 커패시터(970)에 커플링된 차동 증폭기 블록(930)의 부분과 동일한 전압 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(930)에 대한 초기화/자동 제로화의 동작으로 간주될 수 있다. 스위치들(850) 중 하나는 감지 노드(980)를 VDD에 접속시키고, 스위치들(950) 중 다른 하나는 기준 노드(990)를 GND에 접속시킨다. 따라서, 감지 단계의 시작 시, 감지 노드(980) 및 기준 노드(990)는 각각 VDD 및 GND의 상보 전압 레벨에 있을 것이다.
감지 단계 동안, 스위치들(950, 954)은 턴오프된다. 감지 노드(980)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 천천히 하강할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 더 빠르게 그리고 심지어 더 하강할 것이다. 기준 노드(990)는 GND로부터 대략적으로 감지 노드(880)의 높은 램프 속도 레벨과 감지 노드(980)의 낮은 램프 속도 레벨 사이인 램프 속도로까지 램프 업(ramp up)할 것이다. 이어서, 차동 증폭기(930)는 커패시터(960, 970)를 각각 통한 감지 노드(980) 및 기준 노드(990)의 합산 노드(956)에서의 합계 대 기준 바이어스 노드(955)를 비교할 것이고, 그 결과는 출력(940)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(940)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(940)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(930) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(960)와 커패시터(970)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 판독 블록(910, 920)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다.
도 12를 참조하면, 비교기의 다른 실시예가 도시되어 있다. 비교기 회로(1000)는 교차 결합 인버터 쌍 NMOS(1030)/PMOS(1032) 및 NMOS(1040)/PMOS(1042)를 포함하며, 이 때 PMOS 트랜지스터(1050) 내지 VDD에 의해 제공되는 그의 고전력 서플라이는 인에이블링 신호(1070)에 의해 인에이블된다. 그것은 각자의 인에이블링 게이트들(1060, 1070) 및 각자의 드레인들이 각각 인버터(1030/1032, 1040/1042)의 출력들에 접속되어 있는 입력 NMOS 쌍(1010, 1020)을 포함한다. NMOS 트랜지스터들(1010, 1020)의 게이트들로의 신호들은, 예컨대 이전 도면들로부터의 감지 노드 및 기준 노드로부터 제공된다. 트랜지스터(1050)는 감지 단계 동안에 인에이블된다. 교차 결합 인버터 쌍은 출력에 최대 VDD 및 GND 레벨을 제공한다.
도 13을 참조하면, 비교기의 다른 실시예가 도시되어 있다. 비교기 회로(1100)는 소스들이 VDD에 접속된 교차 결합 쌍 PMOS(1142) 및 PMOS(1152)를 포함한다. 그것은 게이트들에 입력들(1180, 1190)을 각각 갖는 입력 쌍 NMOS(1110) 및 NMOS(1120)를 포함한다. 입력 쌍(1110, 1120)은 그들의 드레인들(비교기(1100)의 출력들)을 교차 결합 쌍(1142, 1152)의 드레인들에 각각 커플링했다. 입력 쌍(1110/1120)의 소스는 NMOS(1130)를 통해 바이어스 전류원(1132)에 커플링된다. NMOS 트랜지스터들(1010, 1020)의 게이트들로의 입력 신호들은, 예컨대 이전 도면들로부터의 감지 노드 및 기준 노드로부터 제공된다. 트랜지스터(1160, 1170)는 출력들을 VDD로 프리차지하고, 감지 단계 동안에 턴오프된다. 교차 결합 PMOS 쌍(1142/1152)은 출력에 최대 VDD 레벨을 제공한다.
도 14를 참조하면, 비교기의 다른 실시예가 도시되어 있다. 비교기 회로(1200)는 고전력 서플라이가 VDD에 접속된 교차 결합 인버터 쌍 NMOS(1240)/PMOS(1242) 및 NMOS(1250)/PMOS(1252)를 포함한다. 그것은 게이트들에 입력들(1280, 1290)을 각각 갖는 입력 NMOS 쌍(1210, 1220)을 포함한다. 입력 쌍(1210, 1220)은 그들의 드레인들을 교차 결합 쌍 NMOS(1240/1250)의 소스들에 각각 커플링한다. 입력 쌍(1210/1220)의 소스는 NMOS(1230)를 통해 GND에 커플링된다. 교차 결합 인버터 쌍(1240/1242, 1250/1252)의 출력들(1244, 1254)은 비교기(1200)의 출력들이다. NMOS 트랜지스터들(1210, 1220)의 게이트들로의 입력 신호들은, 예컨대 이전 도면들로부터의 감지 노드 및 기준 노드로부터 제공된다. 트랜지스터(1260, 1270)는 출력들을 VDD로 프리차지하고, 감지 단계 동안에 턴오프된다. 트랜지스터(1261, 1271)는 입력 쌍(1210, 1220)의 드레인들을 VDD로 프리차지하고, 감지 단계 동안에 턴오프된다. 교차 결합 인버터 쌍(1240/1242, 1250/1252)은 출력에 최대 VDD/GND 레벨을 제공한다.
도 15를 참조하면, 비교기의 다른 실시예가 도시되어 있다. 비교기 회로(1300)는, 고전력 서플라이가 VDD에 접속되고 저전력 서플라이가 GND에 접속된 교차 결합 인버터 쌍 NMOS(1310)/PMOS(1312) 및 NMOS(1320)/PMOS(1322)을 포함하며, 이 때 제2 인버터(1310/1312)의 출력은 스위치(1332)를 통해 인버터(1320/1322)의 입력들에 커플링된다. 그것은 입력을 인버터들의 출력에 등화(equalize)시키는 스위치들(1360)을 포함한다. 프리차지 동안, 스위치들(1360)은 턴온되고 스위치(1332)는 턴오프되며, 감지 동안, 스위치들(1360)은 오프 상태이고 스위치(1332)는 온 상태여서, 포지티브 피드백 경로를 생성하여 감지를 가속화한다.
도 16을 참조하면, 비교기의 다른 실시예가 도시되어 있다. 비교기 회로(1400)는 고전력 서플라이가 VDD에 접속되고 저전력 서플라이가 GND에 접속된 인버터 NMOS(1410)/PMOS(1412)를 포함한다. 그것은 입력을 인버터의 출력에 등화시키는 스위치(1420)를 포함한다. 프리차지 동안, 스위치(1420)는 등화를 위해 턴온되고, 감지 동안, 스위치(1420)는 증폭을 위해 오프 상태이다.
도 16을 참조하면, 다른 감지 실시예가 도시되어 있다. 감지 회로(1500)는 트랜지스터 미스매치 및 어레이 미스매치를 보상한다. 감지 회로(1500)는 메모리 판독 블록(1510) 및 차동 증폭기 블록(1530)을 포함한다. 디바이스들은 도 17에 도시된 바와 같이 접속된다. 메모리 판독 블록(1510)은, 기준 메모리 셀 전류(1527)를 통해 VDD에 커플링되고 메모리 셀 전류(1516) 내지 접지에 커플링되는 감지 노드(1580)를 포함한다.
차동 증폭기 블록(1530)은 메모리 판독 블록(1510)으로부터 디커플링된다. 구체적으로, 차동 증폭기 블록(1530)은 커패시터(1560)에 접속되는데, 커패시터(1560)는 이어서 메모리 판독 블록(1510)에 접속된다. 이는 시스템이 메모리 판독 블록(1510)과는 별도로 차동 증폭기 블록(1530)을 바이어스 레벨에서 동작시킬 수 있게 한다. 차동 증폭기 블록(1530)은 그의 출력(1540), 및 비교기(1588)를 초기화하는 스위치(1554)와 함께 비교기(1588)를 포함한다. 차동 증폭기 블록(1530)의 하나의 단자는 커패시터(1560)의 단자에 커플링한다. 차동 증폭기 블록(1530)의 다른 단자는 판독 기준 바이어스 레벨(1555)에 커플링한다.
프리차지 단계 동안, 스위치들(1550, 1554)이 감지 동작 이전에 턴온된다. 이는 커패시터(1560)에 커플링된 차동 증폭기 블록(1530)의 부분이 감지 노드(1580)의 것과 동일한 바이어스 레벨로 충전된다는 것을 보장한다. 이는 차동 증폭기 블록(1530)에 대한 초기화/자동 제로화의 동작으로 간주될 수 있다.
감지 단계 동안, 스위치들(1550, 1554)은 턴오프된다. 감지 노드(1580)에서의 전압은 선택 메모리 셀이 "0"을 저장하고 있는 경우에는 천천히 상승할 것이고, 그것은 선택 메모리 셀이 "1"을 저장하고 있는 경우에는 더 빠르게 그리고 심지어 더 하강할 것이다. 이어서, 차동 증폭기(1530)는 커패시터(1560)를 통해 노드(1556)에 커플링하는 감지 노드(1580) 대 기준 바이어스 노드(955)를 비교할 것이고, 그 결과는 출력(1540)에 나타날 것이다. 선택 메모리 셀이 "0"을 저장하는 경우, 출력(1540)은 로우 상태일 것이다. 선택 메모리 셀이 "1"을 저장하는 경우, 출력(1540)은 하이 상태일 것이다.
이러한 실시예의 한 가지 이득은 트랜지스터 미스매치가 프리차지 단계를 통해 확립된 차동 증폭기(1530) 내에서의 공통 초기 상태의 사용을 통해 그리고 커패시터(1560)에 의해 인에이블되는 디커플링을 통해 경감된다는 것이다. 게다가, 디커플링은 메모리 판독 블록(1510)이 디커플링 없이 가능한 것보다 더 높은 비트 라인 전류를 이용하게 한다. 비교기(1588)는 차동 비교기 구성 대신에 싱글 엔드 비교기(singled ended comparator)로서 구현될 수 있다.
도 18을 참조하면, 감지 시퀀스의 일 실시예가 도시되어 있다. 신호 PRECH(2010)가 프리차지 및 등화에 이용된다. 신호 SEN(2020)이 감지 단계 동안에 이용된다.신호 LATCH(2030)가 감지 출력을 래칭(latch)하는 데 이용된다. 신호 BL(2040)은 선택 메모리 셀의 비트 라인 파형이며, 이는 프리차지 동안에는 ~VDD와 동일하게 나타나고 감지 단계 동안에는 소거 또는 프로그램 상태에 따라 각각 고/저 레벨 및 고/저 램프 속도를 갖는 레벨로 정착하는 것을 나타낸다. 신호 WL(2050)은 프리차지 동안에는 0 v와 동일하고 감지 동안에는 전압 레벨과 동일하게 나타나는 선택 메모리 셀의 워드 라인 파형이다. WL(2050)은 프리차지 이후에 인에이블(램프 업)되어 프리차지 동안의 전력 소비를 감소시키는 것으로 나타난다. WL(2050)은 래칭 단계 이후에는 0 v와 동일하다. 신호 SOUT(2060)는 감지 동작의 감지 출력이고, 소거/프로그램 상태에 대응하여 1/0과 동일하다.
차동 증폭기들 대신의 싱글형 증폭기가 이전 도면들에서 대안의 실시예들로 구현된다.
감지를 위해 기준 메모리 전류를 대체하는 기준 리플리카 바이어스가 대안의 실시예들에서 실현된다. 기준 리플리카 바이어스는 밴드갭, 저항, MOS 디바이스, 바이폴라 디바이스 등으로부터 실현될 수 있으며, 상이한 원하는 온도 계수들 및/또는 상이한 칩 특성들 및 제품 사양을 갖는다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (33)

  1. 메모리 디바이스에서 사용하기 위한 감지 회로로서,
    선택 메모리 셀을 감지하기 위한 메모리 데이터 판독 블록;
    기준 메모리 셀을 감지하기 위한 메모리 기준 판독 블록; 및
    제1 커패시터, 제2 커패시터, 프리차지(precharge) 회로, 및 출력을 포함하는 차동 증폭기 블록을 포함하며,
    상기 제1 커패시터는 상기 메모리 데이터 판독 블록 및 상기 차동 증폭기 블록에 접속되고, 상기 제2 커패시터는 상기 메모리 기준 판독 블록 및 상기 차동 증폭기 블록에 접속되고,
    상기 차동 증폭기 블록의 출력은 상기 선택 메모리 셀에 저장된 값을 나타내는, 감지 회로.
  2. 청구항 1에 있어서,
    상기 선택 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 감지 회로.
  3. 청구항 2에 있어서,
    상기 기준 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 감지 회로.
  4. 청구항 1에 있어서,
    상기 프리차지 회로는, 감지 동작 이전에 턴온되고 상기 감지 동작 동안에 턴오프되는 복수의 스위치들을 포함하는, 감지 회로.
  5. 청구항 4에 있어서,
    상기 복수의 스위치들 중 하나는, 턴온 시, 상기 메모리 데이터 판독 블록의 감지 노드를 전압원에 접속시키는, 감지 회로.
  6. 청구항 5에 있어서,
    상기 복수의 스위치들 중 하나는, 턴온 시, 상기 메모리 기준 판독 블록의 감지 노드를 전압원에 접속시키는, 감지 회로.
  7. 청구항 1에 있어서,
    상기 메모리 데이터 판독 블록은 전류원, 캐스코딩(cascoding) 감지 NMOS 트랜지스터, 비트 라인 클램프(bitline clamp) NMOS 트랜지스터, 및 다이오드 접속형 감지 부하(diode connected sensing load) PMOS 트랜지스터를 포함하는, 감지 회로.
  8. 청구항 7에 있어서,
    상기 메모리 기준 판독 블록은 전류원, 기준 비트 라인 클램프 NMOS 트랜지스터, 캐스코딩 감지 NMOS 트랜지스터, 및 다이오드 접속형 감지 부하 PMOS 트랜지스터를 포함하는, 감지 회로.
  9. 청구항 8에 있어서,
    상기 차동 증폭기 블록은 입력 차동 쌍 NMOS 트랜지스터들, 전류 미러 부하 PMOS 트랜지스터들, 출력 PMOS 트랜지스터, 전류 바이어스 NMOS 트랜지스터, 및 출력 전류 바이어스 NMOS 트랜지스터를 추가로 포함하는, 감지 회로.
  10. 청구항 1에 있어서,
    상기 감지 회로의 동작 전압은 대략 1.1 볼트인, 감지 회로.
  11. 청구항 1에 있어서,
    상기 차동 증폭기는 차동 입력 경로에 교차 결합 인버터 쌍을 포함하는, 감지 회로.
  12. 청구항 1에 있어서,
    감지를 위한 기준 전류는 리플리카 기준 바이어스(replica reference bias)인, 감지 회로.
  13. 선택 메모리 셀에 저장된 값을 판정하는 방법으로서,
    프리차지 회로를 사용하여 차동 증폭기 블록을 프리차지하는 단계;
    메모리 데이터 판독 블록을 사용하여 감지 노드에서 선택 메모리 셀을 감지하는 단계;
    메모리 기준 판독 블록을 사용하여 기준 노드에서 기준 메모리 셀을 감지하는 단계;
    상기 차동 증폭기 블록을 사용하여 상기 감지 노드와 상기 기준 노드를 비교하는 단계 - 상기 차동 증폭기 블록은 제1 커패시터, 제2 커패시터, 및 출력을 포함하고, 상기 제1 커패시터는 상기 메모리 데이터 판독 블록 및 상기 차동 증폭기 블록에 접속되고, 상기 제2 커패시터는 상기 메모리 기준 판독 블록 및 상기 차동 증폭기 블록에 접속됨 -; 및
    상기 차동 증폭기 블록의 출력에서 상기 선택 메모리 셀에 저장된 값을 나타내는 단계를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  14. 청구항 13에 있어서,
    상기 선택 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  15. 청구항 14에 있어서,
    상기 기준 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  16. 청구항 13에 있어서,
    상기 프리차지 회로는 복수의 스위치들을 포함하고, 상기 프리차지 단계는 상기 복수의 스위치들을 턴온하는 단계를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  17. 청구항 16에 있어서,
    상기 프리차지 단계는 상기 메모리 데이터 판독 블록의 감지 노드를 전압원에 접속시키는 단계를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  18. 청구항 17에 있어서,
    상기 프리차지 단계는 상기 기준 판독 블록의 감지 노드를 전압원에 접속시키는 단계를 추가로 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  19. 청구항 13에 있어서,
    상기 메모리 데이터 판독 블록은 전류원, 캐스코딩 감지 NMOS 트랜지스터, 비트 라인 클램프 NMOS 트랜지스터, 및 다이오드 접속형 감지 부하 PMOS 트랜지스터를 포함하는, 방법.
  20. 청구항 19에 있어서,
    상기 메모리 기준 판독 블록은 전류원, 기준 비트 라인 클램프 NMOS 트랜지스터, 캐스코딩 감지 NMOS 트랜지스터, 및 다이오드 접속형 감지 부하 PMOS 트랜지스터를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  21. 청구항 20에 있어서,
    상기 차동 증폭기 블록은 입력 차동 쌍 NMOS 트랜지스터들, 전류 미러 부하 PMOS 트랜지스터들, 출력 PMOS 트랜지스터, 전류 바이어스 NMOS 트랜지스터, 및 출력 전류 바이어스 NMOS 트랜지스터를 추가로 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  22. 청구항 13에 있어서,
    상기 감지 회로의 동작 전압은 대략 1.1 볼트인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  23. 청구항 13에 있어서,
    상기 방법은 프리차지 기간을 인에이블하고 이어서 워드라인 인에이블링으로 감지를 인에이블하는 단계를 추가로 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  24. 선택 메모리 셀에 저장된 값을 판정하는 방법으로서,
    프리차지 회로를 사용하여 차동 증폭기 블록을 프리차지하는 단계;
    메모리 데이터 판독 블록을 사용하여 감지 노드에서 선택 메모리 셀을 감지하는 단계;
    메모리 기준 판독 블록을 사용하여 기준 노드에서 기준 메모리 셀을 감지하는 단계;
    상기 차동 증폭기 블록을 사용하여 상기 감지 노드와 상기 기준 노드를 비교하는 단계 - 상기 차동 증폭기 블록은 제1 커패시터, 제2 커패시터, 및 출력을 포함하고, 상기 제1 커패시터는 상기 메모리 데이터 판독 블록 및 상기 차동 증폭기 블록에 접속되고, 상기 제2 커패시터는 고정 바이어스 레벨 및 상기 차동 증폭기 블록에 접속됨 -; 및
    상기 차동 증폭기 블록의 출력에서 상기 선택 메모리 셀에 저장된 값을 나타내는 단계를 포함하는, 방법.
  25. 청구항 24에 있어서,
    상기 선택 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 방법.
  26. 선택 메모리 셀에 저장된 값을 판정하는 방법으로서,
    프리차지 회로를 사용하여 차동 증폭기 블록을 프리차지하는 단계;
    메모리 데이터 판독 블록을 사용하여 감지 노드에서 선택 메모리 셀을 감지하는 단계;
    메모리 기준 판독 블록을 사용하여 기준 노드에서 기준 메모리 셀을 감지하는 단계;
    상기 차동 증폭기 블록을 사용하여 램핑 기간(ramping period) 동안에 상기 감지 노드와 상기 기준 노드를 비교하는 단계 - 상기 차동 증폭기 블록은 제1 커패시터, 제2 커패시터, 및 출력을 포함하고, 상기 제1 커패시터는 상기 메모리 데이터 판독 블록 및 상기 차동 증폭기 블록에 접속되고, 상기 제2 커패시터는 상기 메모리 기준 판독 블록 및 상기 차동 증폭기 블록에 접속됨 -; 및
    상기 차동 증폭기 블록의 출력에서 상기 선택 메모리 셀에 저장된 값을 나타내는 단계를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는방법.
  27. 청구항 26에 있어서,
    상기 선택 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  28. 청구항 26에 있어서,
    상기 감지 노드는 감지 기간에 램프 다운(ramp down)되는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  29. 청구항 26에 있어서,
    상기 기준 노드는 감지 기간에 램프 업(ramp up)되는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  30. 선택 메모리 셀에 저장된 값을 판정하는 방법으로서,
    프리차지 회로를 사용하여 차동 증폭기 블록을 프리차지하는 단계;
    메모리 판독 블록을 사용하여 감지 노드에서 선택 메모리 셀을 감지하는 단계;
    메모리 판독 블록을 사용하여 기준 노드에서 기준 메모리 셀을 감지하는 단계;
    상기 차동 증폭기 블록을 사용하여 상기 감지 노드와 기준 노드를 비교하는 단계 - 상기 차동 증폭기 블록은 커패시터 및 출력을 포함하고, 상기 커패시터는 상기 메모리 판독 블록 및 상기 차동 증폭기 블록에 접속됨 -; 및
    상기 차동 증폭기 블록의 출력에서 상기 선택 메모리 셀에 저장된 값을 나타내는 단계를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  31. 청구항 30에 있어서,
    상기 선택 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  32. 청구항 30에 있어서,
    상기 차동 증폭기 블록은 비교기를 포함하는, 선택 메모리 셀에 저장된 값을 판정하는 방법.
  33. 청구항 32에 있어서,
    상기 비교기는 단일 비교기인, 선택 메모리 셀에 저장된 값을 판정하는 방법.
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