CN106062877B - 用在低功率纳米闪存装置中的改进的感测电路 - Google Patents
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Abstract
公开了用在低功率纳米闪存装置中的改进的感测电路。
Description
技术领域
公开了用在低功率纳米闪存装置中的改进的感测电路。
背景技术
使用浮栅来在其上存储电荷的闪存单元以及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列，在本领域中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。
图1中示出一种现有技术的非易失性存储器单元10。分裂栅超快闪(SuperFlash,SF)存储器单元10包括第一导电类型（诸如P型）的半导体衬底1。衬底1具有表面，在该表面上形成第二导电类型（诸如N型）的第一区2（也称为源极线SL）。同样第二导电类型（诸如N型）的第二区3（也称为漏极线）形成在衬底1的该表面上。第一区2和第二区3之间是沟道区4。位线(BL) 9连接到第二区3。字线(WL) 8（也称为选择栅）被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG) 5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG) 7（也称为控制栅）位于浮栅5上方并与其绝缘。擦除栅(EG) 6在第一区2上方并与浮栅5和耦合栅7相邻，且与浮栅和耦合栅绝缘。擦除栅6也与第一区2绝缘。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅EG 6上施加高电压以及其他端子等于零伏来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而接通处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。用于擦除的另一个实施例是通过在擦除栅EG 6上施加正电压Vegp、在耦合栅CG 7上施加负电压Vcgn，以及其他端子等于零伏的。负电压Vcgn负耦合浮栅FG 5，因此擦除要求较小的正电压Vcgp。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而接通处于读取状态（单元状态‘1’）的单元10。可替换地，字线WL 8 (Vwle)和源极线SL 2 (Vsle)可以为负，以进一步降低擦除栅FG 5上用于擦除所需的正电压。在这种情况下负电压Vwle和Vsle的量值小到不足以使p/n结正向。通过源极侧热电子编程机制，借助在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG 5之间的间隙的电子的一部分获得足够的能量而注入浮栅FG 5之中，导致浮栅FG 5带负电，从而断开处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
可在编程中，通过在位线BL 9上施加抑制电压来抑制单元10（例如，如果将要对单元10的行中的另一单元进行编程，但不将对单元10进行编程）。分裂栅闪存操作和各种电路在Hieu Van Tran等人的“Sub Volt Flash Memory System”（亚电压闪存系统）的美国专利No. 7,990,773，以及Hieu Van Tran等人的“Array of Non-Volatile Memory CellsIncluding Embedded Local and Global Reference Cells and Systems”（包括嵌入式本地和全局基准单元和系统的非易失性存储器单元阵列）的美国专利No. 8,072,815中进行描述，所述专利通过引用并入本文。
图2描绘了二维现有技术闪存系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使管芯12的其他部件通常与丝焊（未示出）之间能够电连通的垫35和垫80，所述丝焊继而连接到用于从封装芯片外部访问集成电路的引脚（未示出）或封装凸块；用于为系统提供正和负电压源的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟逻辑65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，分别用于访问存储器阵列15和存储器阵列20中的将要从其读取或写入到其的行；列译码器55和列译码器56，分别用于访问存储器阵列15和存储器阵列20中的将要从其读取或写入到其的列；电荷泵电路50和电荷泵电路51，分别用于为存储器阵列15和存储器阵列20提供用于编程和擦除操作的升高电压；由存储器阵列15和存储器阵列20共享的、用于读取和写入（擦除/编程）操作的高电压驱动器电路30；存储器阵列15在读取和写入操作期间使用的高电压驱动器电路25，以及存储器阵列20在读取和写入（擦除/编程）操作期间使用的高电压驱动器电路26；以及位线抑制电压电路40和位线抑制电压电路41，分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。
图3描绘现有技术的感测电路100。感测电路100是可用作图2中的感测电路60和61的电路类型的例子。感测电路100包括存储器数据读取块110、存储器基准读取块120和差分放大器块130。
本例中的存储器数据读取块110包括电流源111、共源共栅感测NMOS晶体管113、位线钳位NMOS晶体管114和二极管连接的感测负载PMOS晶体管112。
本例中的存储器基准读取块120包括电流源121、基准位线钳位NMOS晶体管124、共源共栅感测NMOS晶体管123和二极管连接的感测负载PMOS晶体管122。
在本例中，差分放大器块130包括输入差分对NMOS晶体管131和134、电流镜负载PMOS晶体管132和133、输出PMOS晶体管135、电流偏置NMOS晶体管136、输出电流偏置NMOS晶体管137和输出140。
节点116耦合到将读取的所选存储器单元（未示出），并且节点117耦合到将用来确定所选存储器单元的值的基准存储器单元（未示出），或可替换地，将诸如来自副本偏置（诸如来自带隙或者对设计或工艺环境误差具有适当补偿的其他基准电路）的非存储器单元基准偏置用于确定所选存储器单元的值。
差分放大器块130用于比较接收自存储器数据读取块110和存储器基准读取块120的信号以生成输出140，该输出指示存储在所选存储器单元中的数据的值。这些部件如图3所示彼此连接。
在操作期间，差分放大器块130将比较存储器数据读取块110（通过节点116）汲取的电流与存储器基准读取块120（通过节点117）汲取的电流以生成输出140。如果存储器数据读取块110汲取的电流超过从存储器基准读取块120汲取的基准电流（意味着在所选的存储器单元中存储“1”），则输出140将为高。如果从存储器数据读取块110汲取的电流小于从存储器基准读取块120汲取的电流（意味着在所选的存储器单元中存储“0”），则输出140将为低。
感测电路100通常需要1.8-3.3伏的操作电压。随着闪存单元和阵列的大小在大小方面缩减，需要对感测电路100的改进，该改进可在较低的操作电压（诸如<1.1伏）和较低的功率消耗的情况下发挥功能。还需要的是可补偿非理想性（诸如晶体管不匹配和存储器阵列不匹配）的感测电路。
发明内容
本文描述若干实施例以提供一种较低功率、较低电压的感测电路。这些实施例使用多种技术补偿非理想性，诸如晶体管不匹配和存储器阵列不匹配。
附图说明
图1描绘现有技术分裂栅闪存单元。
图2描绘现有技术闪存阵列的布局。
图3描绘供闪存阵列使用的现有技术感测电路。
图4描绘供闪存阵列使用的感测电路的第一实施例。
图5描绘供闪存阵列使用的感测电路的第二实施例。
图6描绘供闪存阵列使用的感测电路的第三实施例。
图7描绘供闪存阵列使用的感测电路的第四实施例。
图8描绘供闪存阵列使用的感测电路的第五实施例。
图9描绘供闪存阵列使用的感测电路的第六实施例。
图10描绘供闪存阵列使用的感测电路的第七实施例。
图11描绘供闪存阵列使用的感测电路的第七实施例。
图12描绘供闪存阵列感测使用的比较器电路的另一个实施例。
图13描绘供闪存阵列感测使用的比较器电路的另一个实施例。
图14描绘供闪存阵列感测使用的比较器电路的另一个实施例。
图15描绘供闪存阵列感测使用的比较器电路的另一个实施例。
图16描绘供闪存阵列感测使用的比较器电路的另一个实施例。
图17描绘供闪存阵列感测使用的感测电路的另一个实施例。
图18描绘供闪存阵列感测使用的感测序列的实施例。
具体实施方式
参考图4，描绘了一个实施例。感测电路200补偿晶体管不匹配和阵列不匹配。感测电路200包括存储器数据读取块210、存储器基准读取块220和差分放大器块230。存储器数据读取块210的部件中的许多与存储器数据读取块110的那些部件相同，并且这里将不描述此类部件。类似地，存储器基准读取块220的部件中的许多与存储器基准读取块120的那些部件相同，并且这里将不加以描述。存储器差分放大器块230包括通过偏置NMOS晶体管264偏置的输入NMOS晶体管对262和272。输入对262和272的栅极分别连接到电容器260和270的端子。放大器块230还包括交叉耦合的反相器对278，其中该交叉耦合的反相器对278的源极（虚接地）通过NMOS 264偏置。交叉耦合的反相器对的输出连接到输入晶体管262和272的漏极。存储器差分放大器块230包括由晶体管242、244和246组成的输出级。晶体管274，其中漏极连接到晶体管264的漏极并且其栅极通过感测信号P2 252使能。这些装置如图4所示而连接。存储器数据读取块210的晶体管212并非二极管连接，而是镜像来自存储器基准读取块220的晶体管222的基准电流，并且相对通过节点216耦合的数据电流进行比较。比较结果在节点280上输出。
不同于现有技术，差分放大器块230与存储器数据读取块210和存储器基准读取块220解耦。具体地，差分放大器块230的一个输入连接到电容器260，该电容器260继而耦合到存储器数据读取块210，具体地耦合到输出节点280，并且差分放大器块230的另一输入耦合到电容器270，该电容器270继而耦合到存储器基准读取块220，具体地耦合到二极管连接的晶体管222的输出节点290。这使得系统能够独立于存储器数据读取块210和存储器基准读取块220而预充电差分放大器块230。电容器260的示例值为5fF-80fF，并且电容器270的示例值为5fF-80fF。
在预充电阶段期间，在感测比较操作前接通开关250。这确保差分放大器块230耦合到电容器260的部分被充电至与差分放大器块230耦合到电容器270的部分相同的电压电平。这可被视为差分放大器块230的前置放大动作。这还有效地起到使差分放大器块230的偏移自动归零（消除）的作用，即，其在预充电阶段期间在电容器上存储偏移，而在感测阶段期间予以消除。
在感测阶段期间，开关250断开，并随后信号252将接通。如果所选的存储器单元正存储“0”，则位于感测节点280处的电压会上升，并且如果所选的存储器单元正存储“1”，则其会下降。基准节点290将保持在一电压电平处，该电压电平大约是介于感测节点280的高电平与感测节点280的低电平之间的中间。差分放大器230然后将通过其分别经由电容器260和270的电压耦合来比较感测节点280与基准节点290，并且结果将在输出240处出现。如果所选的存储器单元存储“0”，则输出240将为低。如果所选的存储器单元存储“1”，则输出240将为高。交叉耦合的反相器对278在感测阶段期间用来正反馈以加速感测时间。晶体管274通过添加与晶体管264的尾偏置电流并联的尾偏置电流而用来增加感测时间，并且也用来向交叉耦合的反相器对278并因此向其输出提供gnd (~ 0v)电平。
本实施例的一个好处在于：通过使用差分放大器230内通过预充电阶段建立的共同初始状态以及电容器260和电容器270使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块210使用比在未解耦的情况下将可能的位线电流更高的位线电流。此外，差分放大器块230的电源可能在与存储器数据读取块210和存储器基准读取块220的电源的电平不同的电平处被优化（或解耦）。
参考图5，描绘了一个实施例。感测电路300补偿晶体管不匹配和阵列不匹配。感测电路300包括存储器数据读取块310、存储器基准读取块320和差分放大器块330。存储器数据读取块310、存储器基准读取块320和差分放大器块330的部件中的许多与先前实施例中所述的块的那些部件相同，并且在这里将不加以描述。这些装置如图5所示而连接。
感测电路300与感测电路200类似。差分放大器块330与存储器数据读取块310和存储器基准读取块320解耦。具体地，差分放大器块330连接到电容器360，该电容器360继而连接到存储器数据读取块310；并且差分放大器块330连接到电容器370，该电容器370继而连接到基准读取偏置块342。这使得系统能够独立于存储器数据读取块310和存储器基准读取块320而预充电差分放大器块330。电容器360的示例值为5fF-80fF，并且电容器370的示例值为5fF-80fF。差分放大器块330包括交叉耦合的反相器对378，该交叉耦合的反相器对378通过其源极（虚接地）从晶体管374偏置。该差分放大器块330包括输入对晶体管363和372，所述输入对晶体管363和372从与偏置晶体管374不同（解耦）的偏置晶体管364偏置。输入对362和372的栅极分别连接到电容器360和370的端子。
在预充电阶段期间，在感测操作前接通开关350。这确保差分放大器块330耦合到电容器360的该部分被充电至与差分放大器块330耦合到电容器370的该部分相同的电压电平。这可被视为差分放大器块330的前置放大动作。这还有效地起到使放大器块330的偏移自动归零的作用。开关350在感测电路300中的安置与开关250在感测电路200中的安置稍有不同。具体地，开关350中的一个将感测节点380和290直接耦合到VDD电源。因此，在感测阶段开始处，感测节点380将处于VDD。VDD的示例值为1.1伏。
在感测阶段期间，开关350被断开。如果所选的存储器单元正存储“0”，则位于感测节点380处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会甚至进一步下降。基准节点392将通过信号352切换至在电压电平355处，该电压电平355大约是介于感测节点380的高电平与感测节点380的低电平之间的中间。差分放大器330然后将通过其分别经由电容器360和370的电压耦合来比较感测节点380与基准偏置节点392，并且结果将在输出340处出现。如果所选的存储器单元存储“0”，则输出340将为低。如果所选的存储器单元存储“1”，则输出340将为高。
本实施例的一个好处在于：通过使用差分放大器330内通过预充电阶段建立的共同初始状态以及电容器360和电容器370使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块310使用比在未解耦的情况下将可能的位线电流更高的位线电流。此外，差分放大器块330的电源可能在与存储器数据读取块310和存储器基准读取块320的电源的电平不同的电平处被优化（或解耦）。
参考图6，描绘了一个实施例。感测电路400补偿晶体管不匹配和阵列不匹配。感测电路400包括存储器数据读取块410、存储器基准读取块420和差分放大器块430。存储器数据读取块410、存储器基准读取块420和差分放大器块430的部件中的许多与先前实施例中所述的块的那些部件相同，并且这里将不加以描述。这些装置如图6所示而连接。
感测电路400相较于感测电路300的一个差异在于：存储器数据读取块410不具有电流源（诸如图3及后续图中所示的电流源111），并且存储器基准读取块420不具有电流源（诸如图3及后续图中所示的电流源121）。替代地，共源共栅感测NMOS晶体管411的栅极连接到电压VC1的偏置电压源，并且共源共栅感测NMOS晶体管42的栅极连接到电压VC2的偏置电压源。VC1的示例值为0.6-1.5V，并且VC2的示例值为0.6-1.5V。这些差异的作用在于感测电路400消耗比感测电路300少的功率。
差分放大器块430与存储器数据读取块410和存储器基准读取块420解耦。具体地，差分放大器块430连接到电容器460，该电容器460继而连接到存储器数据读取块410；并且差分放大器块430连接到电容器470，该电容器470继而连接到基准读取偏置块442。这使得系统能够独立于存储器数据读取块410和存储器基准读取块420而预充电差分放大器块430。电容器460的示例值为5fF-80fF，并且电容器470的示例值为5fF-80fF。
在预充电阶段期间，在感测操作前接通开关450。这确保差分放大器块430耦合到电容器460的该部分被充电至与差分放大器块430耦合到电容器470的该部分相同的电压电平。这可被视为差分放大器块430的前置放大动作。开关450中的一个将感测节点480直接耦合到VDD电源。因此，在感测阶段开始处，感测节点480将处于VDD。VDD的示例值为1.1伏。
在感测阶段期间，开关450被断开。如果所选的存储器单元正存储“0”，则位于感测节点480处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会甚至进一步下降。基准节点492将切换在电压电平455处，该电压电平455大约是介于感测节点480的高电平与感测节点480的低电平之间的中间。差分放大器430然后将通过其分别经由电容器460和470的电压耦合来比较感测节点480与基准偏置节点492，并且结果将在输出440处出现。如果所选的存储器单元存储“0”，则输出440将为低。如果所选的存储器单元存储“1”，则输出440将为高。
本实施例的一个好处在于：通过使用差分放大器430内通过预充电阶段建立的共同初始状态以及电容器460和电容器470使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块410使用比在未解耦的情况下将可能的位线电流更高的位线电流。
参考图7，描绘了另一个实施例。感测电路500补偿晶体管不匹配和阵列不匹配。感测电路500包括存储器数据读取块510、存储器基准读取块520和差分放大器块530。存储器数据读取块510、存储器基准读取块520和差分放大器块530的部件中的许多与先前实施例中所述的块的那些部件相同，并且这里将不加以描述。这些装置如图7所示而连接。
感测电路500相较于感测电路400的一个差异在于：NMOS晶体管545的源极与NMOS晶体管555的源极互相连结，并且连结到交叉耦合的反相器块565的漏极。
差分放大器块530与存储器数据读取块510和存储器基准读取块520解耦。具体地，差分放大器块530连接到电容器560，该电容器560继而连接到存储器数据读取块510；并且差分放大器块530连接到电容器570，该电容器570继而连接到存储器基准读取偏置块542。这使得系统能够独立于存储器数据读取块510和存储器基准读取块520而预充电差分放大器块530。电容器560的示例值为5fF-80fF，并且电容器570的示例值为5fF-80fF。
在预充电阶段期间，在感测操作前接通开关550。这确保差分放大器块530耦合到电容器560的该部分被充电至与差分放大器块530耦合到电容器570的该部分相同的电压电平。这可被视为差分放大器块530的前置放大动作。开关550中的一个将感测节点580直接耦合到VDD电源。因此，在感测阶段开始处，感测节点580将处于VDD。VDD的示例值为1.1伏。
在感测阶段期间，开关550被断开。如果所选的存储器单元正存储“0”，则位于感测节点580处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会甚至进一步下降。基准节点592将切换在电压电平555处，该电压电平555大约是介于感测节点580的高电平与感测节点580的低电平之间的中间。差分放大器530然后将通过其分别经由电容器560和570的电压耦合来比较感测节点580与基准节点592，并且结果将在输出540处出现。如果所选的存储器单元存储“0”，则输出540将为低。如果所选的存储器单元存储“1”，则输出540将为高。
本实施例的一个好处在于：通过使用差分放大器530内通过预充电阶段建立的共同初始状态以及电容器560和电容器570使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块510使用比在未解耦的情况下的将可能的位线电流更高的位线电流。
参考图8，描绘了另一个实施例。感测电路600补偿晶体管不匹配和阵列不匹配。感测电路600包括存储器数据读取块610、存储器基准读取块620和差分放大器块630。存储器数据读取块610、存储器基准读取块620和差分放大器块630的部件中的许多与先前实施例中所述的块的那些部件相同，并且这里将不加以描述。这些装置如图8所示而连接。
差分放大器块630与存储器数据读取块610和存储器基准读取块620解耦。具体地，差分放大器块630连接到电容器660，该电容器660继而连接到存储器数据读取块610；并且差分放大器块630连接到电容器670，该电容器670继而连接到存储器基准读取块620。这使得系统能够独立于存储器数据读取块610和存储器基准读取块620而预充电差分放大器块630。电容器660的示例值为5fF-80fF，并且电容器670的示例值为5fF-80fF。
在预充电阶段期间，在感测操作前接通开关650。这确保差分放大器块630耦合到电容器660的该部分被充电至与差分放大器块630耦合到电容器670的该部分相同的电压电平。这可被视为差分放大器块630的前置放大动作。开关650中的一个将感测节点680直接耦合到VDD电源。因此，在感测阶段开始处，感测节点580将处于VDD。感测电路600与感测电路500之间的唯一差异在于：开关650中的一个将基准节点690直接耦合至VDD。因此，在感测阶段开始处，基准节点690也将处于VDD。
在感测阶段期间，开关650被断开。如果所选的存储器单元正存储“0”，则位于感测节点680处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会更快且甚至进一步地下降。差分放大器630然后将在节点680和690的斜降期间比较感测节点680与基准节点690，并且结果将在输出640处出现。如果所选的存储器单元存储“0”，则输出640将为低。如果所选的存储器单元存储“1”，则输出640将为高。基准节点690将斜降至稳态电压电平，该稳态电压电平大约介于感测节点680的高电平与感测节点680的低电平之间，在节点680和690上具有适当的电流或电阻负载。
本实施例的一个好处在于：通过使用差分放大器630内通过预充电阶段建立的共同初始状态以及电容器660和电容器670使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块610使用比在未解耦的情况下将可能的位线电流更高的位线电流。
参考图9，描绘了另一个实施例。感测电路700补偿晶体管不匹配和阵列不匹配。感测电路700包括存储器数据读取块710、存储器基准读取块720和差分放大器块730。存储器数据读取块710、存储器基准读取块720和差分放大器块730的部件中的许多与先前实施例中所述的块的那些部件相同，并且这里将不加以描述。这些装置如图9所示而连接。
差分放大器块730与存储器数据读取块710和存储器基准读取块720解耦。具体地，差分放大器块730连接到电容器760，该电容器760继而连接到存储器数据读取块710；并且差分放大器块730连接到电容器770，该电容器770继而连接到存储器基准读取块720。这使得系统能够独立于存储器数据读取块710和存储器基准读取块720而预充电差分放大器块730。电容器760的示例值为5fF-80fF，并且电容器770的示例值为5fF-80fF。
在预充电阶段期间，在感测操作前接通开关750。这确保差分放大器块730耦合到电容器760的该部分被充电至与差分放大器块730耦合到电容器770的该部分相同的电压电平。这可被视为差分放大器块730的预充电或初始化动作。分别与电容器760与770耦合的输入对762和772的漏极被预充电至VDD电平。
在感测阶段期间，开关750被断开，并且开关752被接通。如果所选的存储器单元正存储“0”，则位于感测节点780处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会甚至进一步下降。基准节点790将处于电压电平，该电压电平大约是介于感测节点780的高电平与感测节点780的低电平之间的中间。差分放大器730然后将通过其分别经由电容器760和770的电压耦合来比较感测节点780与基准节点790，并且结果将在输出740处出现。如果所选的存储器单元存储“0”，则输出740将为低。如果所选的存储器单元存储“1”，则输出740将为高。
本实施例的一个好处在于：通过使用差分放大器730内通过预充电阶段建立的共同初始状态以及电容器760和电容器770使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块710使用比在未解耦的情况下将可能的位线电流更高的位线电流。
参考图10，描绘了另一个实施例。感测电路800补偿晶体管不匹配和阵列不匹配。感测电路800包括存储器数据读取块810、存储器基准读取块820和差分放大器块830。存储器数据读取块810、存储器基准读取块820和差分放大器块830的部件中的许多与先前实施例中所述的块的那些部件相同，并且这里将不加以描述。这些装置如图10所示而连接。
差分放大器块830与存储器数据读取块810和存储器基准读取块820解耦。具体地，差分放大器块830连接到电容器860，该电容器860继而连接到存储器数据读取块810；并且差分放大器块830连接到电容器870，该电容器870继而连接到存储器基准读取块820。这使得系统能够独立于存储器数据读取块810和存储器基准读取块820而预充电差分放大器块830。电容器860的示例值为5fF-80fF，并且电容器870的示例值为5fF-80fF。分别与电容器860和870耦合的输入对862和872的漏极被预充电至VDD电平。
在预充电阶段期间，在感测操作前接通开关850。这确保差分放大器块830耦合到电容器860的该部分被充电至与差分放大器块830耦合到电容器870的该部分相同的电压电平。这可被视为差分放大器块830的初始化动作。开关850中的一个将感测节点880连接到VDD，而开关850中的另一个将基准节点890连接到VDD。因此，在感测阶段开始处，感测节点880和基准节点890两者都将处于VDD的电压电平。VDD的示例值为1.1伏。
在感测阶段期间，开关850被断开，并且开关852被接通。如果所选的存储器单元正存储“0”，则位于感测节点880处的电压会下降，并且如果所选的存储器单元正存储“1”，则其会甚至进一步下降。基准节点890将从VDD斜降至电压电平，该电压电平大约是介于感测节点880的高电平与感测节点880的低电平之间的中间。差分放大器830然后将分别通过电容器860和870来比较感测节点880与基准节点890，并且结果将在输出840处出现。如果所选的存储器单元存储“0”，则输出840将为低。如果所选的存储器单元存储“1”，则输出840将为高。
本实施例的一个好处在于：通过使用差分放大器830内通过预充电阶段建立的共同初始状态以及电容器860和电容器870使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器数据读取块810使用比在未解耦的情况下将可能的位线电流更高的位线电流。
参考图11，描绘了另一个实施例。感测电路900补偿晶体管不匹配和阵列不匹配。感测电路900包括存储器数据读取块910、存储器基准读取块920和差分放大器块930。这些装置如图11所示而连接。存储器数据读取块910包括感测节点980，该感测节点980耦合到由信号950控制的开关（至VDD），并且耦合到存储器单元电流916至接地。存储器基准读取块920包括基准节点990，该基准节点990耦合到由信号950控制的开关至接地，并且耦合到存储器单元电流917至VDD。
差分放大器块930与存储器数据读取块910和存储器基准读取块920解耦。具体地，差分放大器块930连接到电容器960，该电容器960继而连接到存储器数据读取块910；并且差分放大器块930连接到电容器970，该电容器970继而连接到存储器基准读取块920。这使得系统能够独立于存储器数据读取块910和存储器基准读取块920以偏置电平操作差分放大器块930。差分放大器块930包括具有其输出940的比较器988和用以初始化比较器988的开关954。差分放大器块930的一个端子耦合到电容器960和970两者的端子。差分放大器块930的另一个端子耦合到读取基准电平955。
在预充电阶段期间，在感测操作前接通开关950和954。这确保差分放大器块930耦合到电容器960的该部分被充电至与差分放大器块930耦合到电容器970的该部分相同的电压电平。这可被视为差分放大器块930的初始化/自动归零动作。开关850中的一个将感测节点980连接到VDD，而开关950中的另一个将基准节点990连接到GND。因此，在感测阶段开始处，感测节点980和基准节点990将分别处于VDD和GND的互补电压电平。
在感测阶段期间，开关950和954被断开。如果所选的存储器单元正存储“0”，则位于感测节点980处的电压会缓慢下降，并且如果所选的存储器单元正存储“1”，则其会更快且甚至进一步地下降。基准节点990将以斜坡速率从GND斜升，该斜坡速率大约介于感测节点880的高斜坡速率水平与感测节点980的低斜坡速率水平之间。差分放大器930然后将对分别通过电容器960和970的感测节点980和基准节点990的在求和节点956处的总和与基准偏置节点955进行比较，并且结果将在输出940处出现。如果所选的存储器单元存储“0”，则输出940将为低。如果所选的存储器单元存储“1”，则输出940将为高。
本实施例的一个好处在于：通过使用差分放大器930内通过预充电阶段建立的共同初始状态以及电容器960和电容器970使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器读取块910和920使用比在未解耦的情况下将可能的位线电流更高的位线电流。
参考图12，描绘了比较器的另一个实施例。比较器电路1000包括交叉耦合的反相器对NMOS 1030/PMOS 1032和NMOS 1040/PMOS 1042，其中其高电源（high power supply）由PMOS晶体管1050提供至由使能信号1070使能的VDD。该比较器电路1000包括输入NMOS对1010和1020，所述输入NMOS对1010和1020分别具有相应的使能栅极1060和1070以及连接到反相器1030/1032和1040/1042的输出的相应漏极。至NMOS晶体管1010和1020的栅极的信号由诸如来自之前图的感测节点和基准节点提供。晶体管1050在感测阶段期间被使能。交叉耦合的反相器对在输出处提供完全VDD和GND电平。
参考图13，描绘了比较器的另一个实施例。比较器电路1100包括交叉耦合对PMOS1142和PMOS 1152，其在它们的源极上连接到VDD。该比较器电路1100包括输入对NMOS 1110和NMOS 1120，其在它们的栅极上分别具有输入1180和1190。输入对1110和1120将它们的漏极（比较器1100的输出）分别耦合到交叉耦合对1142和1152的漏极。输入对1110/1120的源极通过NMOS 1130耦合到偏置电流1132。至NMOS晶体管1010和1020的栅极的输入信号由诸如来自之前图的感测节点和基准节点提供。晶体管1160和1170将输出预充电至VDD，并在感测阶段期间被断开。交叉耦合的PMOS对1142/1152在输出处提供完全VDD电平。
参考图14，描绘了比较器的另一个实施例。比较器电路1200包括交叉耦合的反相器对NMOS 1240/PMOS 1242以及NMOS 1250/PMOS 1252，其在它们的高电源上连接到VDD。该比较器电路1200包括输入NMOS对1210和1220，其在它们的栅极上分别具有输入1280和1290。输入对1210和1220将它们的漏极分别耦合到交叉耦合对NMOS 1240/1250的源极。输入对1210/1220的源极通过NMOS 1230耦合到GND。交叉耦合的反相器对1240/1242和1250/1252的输出1244和1254为比较器1200的输出。至NMOS晶体管1210和1220的栅极的输入信号由诸如来自之前图的感测节点和基准节点提供。晶体管1260和1270将输出预充电至VDD，并在感测阶段期间被断开。晶体管1261和1271将输入对1210和1220的漏极预充电至VDD，并在感测阶段期间被断开。交叉耦合的反相器对1240/1242和1250/1252在输出处提供完全VDD/GND电平。
参考图15，描绘了比较器的另一个实施例。比较器电路1300包括交叉耦合的反相器对NMOS 1310/PMOS 1312和NMOS 1320/PMOS 1322，其在它们的高电源上连接到VDD并在它们的低电源（low power supply）上连接到GND，并且其中第二反相器1310/1312的输出通过开关1332耦合到反相器1320/1322的输入。该比较器电路1300包括开关1360，以使反相器的输入至输出均衡。在预充电期间，开关1360接通而开关1332断开，而在感测期间，开关1360断开而开关1332接通，以创建用于加速感测的正反馈路径。
参考图16，描绘了比较器的另一个实施例。比较器电路1400包括反相器NMOS1410/PMOS 1412，其在它们的高电源上连接到VDD且在它们的低电源上连接到GND。该比较器电路1400包括开关1420，以使反相器的输入至输出均衡。在预充电期间，开关1420接通以用于均衡化，并且在感测期间，开关1420断开以用于放大。
参考图16，描绘了另一感测实施例。感测电路1500补偿晶体管不匹配和阵列不匹配。感测电路1500包括存储器读取块1510和差分放大器块1530。这些装置如图17所示而连接。存储器读取块1510包括感测节点1580，该感测节点1580通过基准存储器单元电流1527耦合到VDD，并且耦合到存储器单元电流1516至接地。
差分放大器块1530与存储器读取块1510解耦。具体地，差分放大器块1530连接到电容器1560，该电容器1560继而连接到存储器读取块1510。这使得系统能够独立于存储器读取块1510以偏置电平操作差分放大器块1530。差分放大器块1530包括具有其输出1540的比较器1588和用以初始化比较器1588的开关1554。差分放大器块1530的一个端子耦合到电容器1560的端子。差分放大器块1530的另一个端子耦合到读取基准偏置电平1555。
在预充电阶段期间，在感测操作前接通开关1550和1554。这确保差分放大器块1530耦合到电容器1560的该部分被充电至与感测节点1580的偏置电平相同的偏置电平。这可被视为差分放大器块1530的初始化/自动归零动作。
在感测阶段期间，开关1550和1554被断开。如果所选的存储器单元正存储“0”，则位于感测节点1580处的电压会缓慢上升，并且如果所选的存储器单元正存储“1”，则其会更快且甚至进一步地下降。差分放大器1530然后将对通过电容器1560耦合到节点1556的感测节点1580与基准偏置节点955进行比较，并且结果将在输出1540处出现。如果所选的存储器单元存储“0”，则输出1540将为低。如果所选的存储器单元存储“1”，则输出1540将为高。
本实施例的一个好处在于：通过使用差分放大器1530内通过预充电阶段建立的共同初始状态以及电容器1560使能的解耦来减轻晶体管不匹配。另外，解耦允许存储器读取块1510使用比在未解耦的情况下将可能的位线电流更高的位线电流。比较器1588可实施为单端(singled ended)比较器，而不是差分比较器配置。
参考图18，描绘了感测序列的一个实施例。信号PRECH 2010用于预充电和均衡化。信号SEN 2020用于感测阶段。信号LATCH 2030用于锁存感测输出。信号BL 2040为所选存储器单元的位线波形，该位线波形在预充电期间示出等于~VDD，并在感测阶段示出向下稳定至一电平，其中高/低电平和高/低斜坡速率分别取决于擦除或编程状态。信号WL 2050为所选存储器单元的字线波形，该字线波形在预充电期间示出等于0V，并在感测期间示出等于一电压电平。WL 2050在预充电后被示出为使能（斜升）以降低预充电期间的功率消耗。在锁存阶段后，WL 2050等于0V。信号SOUT 2060为感测操作的感测输出，等于与擦除/编程状态相对应的1/0。
在替换实施例中，在之前的图中实施单放大器，而不是差分放大器。
在替换实施例中，实现基准副本偏置，以代替用于感测的基准存储器电流。基准副本偏置可由具有不同的期望温度系数和/或具有不同芯片特性及产品规格的带隙、电阻、MOS装置、双极型装置等来实现。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求项的范围，而仅仅是对可由权利要求中的一项或多项涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在……上方”和“在……上”两者都包括性地包括“直接在……上”（之间没有设置中间材料、元件或空间）和“间接在……上”（之间设置有中间材料、元件或空间）。同样，术语“邻近”包括“直接邻近”（之间未设置中间材料、元件或空间）和“间接邻近”（之间设置有中间材料、元件或空间）。例如，“在衬底上方”形成元件可包括在之间无中间材料/元件的情况下直接在衬底上形成该元件，以及在之间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。
Claims (26)
1.一种用在存储器装置中的感测电路，包括：
存储器数据读取块，所述存储器数据读取块用于感测所选的存储器单元；
存储器基准读取块，所述存储器基准读取块用于感测基准存储器单元；
差分放大器块，所述差分放大器块包括：第一电容器，包括第一端子和第二端子；第二电容器，包括第一端子和第二端子；预充电电路，用于在感测操作之前对第一电容器的第二端子和第二电容器的第二端子充电，使得所述差分放大器块的耦合到第一电容器的部分被充电至与所述差分放大器块的耦合到第二电容器的部分相同的电压电平；和，输出；
其中所述第一电容器的第一端子连接到所述存储器数据读取块并且所述第一电容器的第二端子连接到所述差分放大器块，并且所述第二电容器的第一端子连接到所述存储器基准读取块并且所述第二电容器的第二端子连接到所述差分放大器块；
其中在感测操作期间所述差分放大器块的所述输出指示存储在所述所选的存储器单元中的值。
2.根据权利要求1所述的感测电路，其中所述所选的存储器单元为分裂栅闪存单元。
3.根据权利要求2所述的感测电路，其中所述基准存储器单元为分裂栅闪存单元。
4.根据权利要求1所述的感测电路，其中所述预充电电路包括多个开关，所述多个开关在感测操作前接通并且在所述感测操作期间断开。
5.根据权利要求4所述的感测电路，其中所述多个开关中的一个在接通时使所述存储器数据读取块的感测节点连接到电压源。
6.根据权利要求5所述的感测电路，其中所述多个开关中的一个在接通时使所述存储器基准读取块的感测节点连接到电压源。
7.根据权利要求1所述的感测电路，其中所述存储器数据读取块包括电流源、共源共栅感测NMOS晶体管、位线钳位NMOS晶体管和二极管连接的感测负载PMOS晶体管。
8.根据权利要求7所述的感测电路，其中所述存储器基准读取块包括电流源、基准位线钳位NMOS晶体管、共源共栅感测NMOS晶体管和二极管连接的感测负载PMOS晶体管。
9.根据权利要求8所述的感测电路，其中所述差分放大器块还包括输入差分对NMOS晶体管、电流镜负载PMOS晶体管、输出PMOS晶体管、电流偏置NMOS晶体管、和输出电流偏置NMOS晶体管。
10.根据权利要求1所述的感测电路，其中所述差分放大器在差分输入路径中包括交叉耦合的反相器对。
11.根据权利要求1所述的感测电路，其中所述存储器基准读取块供给副本基准偏置。
12.一种确定存储在所选的存储器单元中的值的方法，包括：
使用预充电电路预充电第一电容器的第一端子和第二电容器的第一端子；
使用存储器数据读取块在感测节点处感测所选的存储器单元；
使用存储器基准读取块在基准节点处感测基准存储器单元；
使用差分放大器块比较所述感测节点与所述基准节点，所述差分放大器块包括第一电容器、第二电容器和输出，并且其中所述第一电容器的第二端子连接到所述存储器数据读取块并且所述第一电容器的第一端子连接到所述差分放大器块，并且所述第二电容器的第二端子连接到所述存储器基准读取块并且所述第二电容器的第一端子连接到所述差分放大器块；以及
在所述差分放大器块的所述输出处指示了存储在所述所选的存储器单元中的值。
13.根据权利要求12所述的方法，其中所述所选的存储器单元为分裂栅闪存单元。
14.根据权利要求13所述的方法，其中所述基准存储器单元为分裂栅闪存单元。
15.根据权利要求12所述的方法，其中所述预充电电路包括多个开关，并且其中所述预充电步骤包括接通所述多个开关。
16.根据权利要求15所述的方法，其中所述预充电步骤包括将所述存储器数据读取块的所述感测节点连接到电压源。
17.根据权利要求16所述的方法，其中预充电步骤还包括将所述基准读取块的所述感测节点连接到电压源。
18.根据权利要求12所述的方法，其中所述存储器数据读取块包括电流源、共源共栅感测NMOS晶体管、位线钳位NMOS晶体管和二极管连接的感测负载PMOS晶体管。
19.根据权利要求18所述的方法，其中所述存储器基准读取块包括电流源、基准位线钳位NMOS晶体管、共源共栅感测NMOS晶体管和二极管连接的感测负载PMOS晶体管。
20.根据权利要求19所述的方法，其中所述差分放大器块还包括输入差分对NMOS晶体管、电流镜负载PMOS晶体管、输出PMOS晶体管、电流偏置NMOS晶体管和输出电流偏置NMOS晶体管。
21.一种确定存储在所选的存储器单元中的值的方法，包括：
使用预充电电路预充电第一电容器的第一端子和第二电容器的第一端子；
使用存储器数据读取块在感测节点处感测所选的存储器单元；
使用存储器基准读取块在基准节点处感测基准存储器单元；
在斜坡周期期间使用差分放大器块比较所述感测节点与所述基准节点，所述差分放大器块包括第一电容器、第二电容器和输出，其中所述第一电容器的第二端子连接到所述存储器数据读取块并且所述第一电容器的第一端子连接到所述差分放大器块，并且所述第二电容器的第二端子连接到所述存储器基准读取块并且所述第二电容器的第一端子连接到所述差分放大器块；以及
在所述差分放大器块的所述输出处指示存储在所述所选的存储器单元中的所述值。
22.根据权利要求21所述的方法，其中所述所选的存储器单元为分裂栅闪存单元。
23.根据权利要求21所述的方法，其中所述感测节点在感测周期中斜降。
24.根据权利要求21所述的方法，其中所述基准节点的电压在感测周期期间斜升。
25.根据权利要求21所述的方法，其中所述差分放大器块包括比较器。
26.根据权利要求25所述的方法，其中所述比较器为单比较器。
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