KR100341621B1 - 강유전체메모리 - Google Patents

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KR100341621B1
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다나카히데히코
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

강유전체메모리에서, MOS 트랜지스터(54)를 온시킴에 의해 비트선(35)과 상보형 비트선(28)이 서로 전기적으로 접속됨으로써, 센스 앰플리파이어(30)에 의해 증폭된 상보형 비트선(28)의 전압이 플레이트선(35)으로 전송된다. 상기 플레이트선(35)을 구동시키기 위한 전류는 상보형 비트선(28)의 전압이 플레이트선(35)의 전압과 다를 때에만 흐른다. 센스앰플리파이어(30)가 플레이트선(35)을 구동시킬 수 있기 때문에, 플레이트선 구동 회로를 강유전체메모리에 제공할 필요가 없다.

Description

강유전체메모리{FERROELECTRIC MEMORY}
본 발명은 커패시터의 전극들 사이에 삽입된 강유전체 재료의 분극 상태에 따라 정보를 기억하는 강유전체메모리에 관한 것이다.
강유전체 재료를 이용하는 반도체메모리는 강유전체의 분극 방향으로 정보를 기억 및 보유하는 비휘발성 반도체메모리이다. 이하, 강유전체 재료를 이용하는 종래의 비휘발성 반도체메모리에 대해 설명한다.
도 4는 미국 특허 제 4,873,664호에 개시된 종래의 반도체메모리의 회로 구성을 나타낸다. 도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 도 4의 종래의 반도체 메모리의 동작 타이밍을 나타낸다. 도 6은 종래의 반도체메모리내의 메모리셀 커패시터에 사용되는 강유전체 재료의 히스테리시스 특성을 나타낸다. 도 7은 종래의 반도체메모리내의 더미셀 커패시터에 사용되는 강유전체 재료의 히스테리시스 특성을 나타낸다.
도 4의 종래의 반도체 메모리의 회로 구성에서, 센스 앰플리파이어(30)에 비트선(BIT)(26)과 상보형 비트선(/BIT)(28)이 접속되어 있다. 비트선(26)에는 메모리셀(20a,20b,20c) 및 더미셀(46)이 접속되어 있다. 상보형 비트선(28)에는 메모리셀(20d,20e) 및 더미셀(36)이 접속되어 있다. 메모리셀(20a)은 M0S 트랜지스터(24)와 메모리셀 커패시터(22)로 구성되어 있다. 메모리셀 커패시터(22)는 그들 사이에 강유전체 재료가 삽입된 2개의 떨어져 있는 플레이트들 또는 전극들을 포함한다.MOS 트랜지스터에서, 그의 게이트는 워드선(32)에 접속되고, 드레인은 비트선(26)에 접속되며, 소스는 메모리셀 커패시터(22)의 제 1 전극에 접속되어 있다. 메모리셀 커패시터(22)의 제 2 전극은 플레이트선(34)에 접속되어 있다. 유사하게, 더미셀(36)은 MOS 트랜지스터(38)와 더미셀 커패시터(40)로 구성되어 있다. 더미셀 커패시터(40)는 그들 사이에 강유전체 재료가 삽입된 2개의 떨어져 있는 플레이트들 또는 전극들을 포함한다. MOS 트랜지스터(38)의 게이트는 더미워드선(2)에 접속되고, 드레인은 상보형 비트선(28)에 접속되며, 소스는 더미셀 커패시터(40)의 제 1 전극에 접속되어 있다. 더미셀 커패시터(40)의 제 2 전극은 더미셀 플레이트선(44)에 접속되어 있다. 센스 앰플리파이어(30)는 센스신호(SE)에 의해 활성화된다.
상기 종래의 비휘발성 반도체메모리의 회로의 동작에 대해 도 5a-5g에 나타낸 동작타이밍도, 도 6에 나타낸 메모리셀 커패시터의 강유전체막의 히스테리시스 특성도, 및 도 7에 나타낸 더미셀 커패시터의 강유전체막의 히스테리시스 특성도를 참조하여 설명한다.
도 6 및 도 7은 강유전체막의 히스테리시스 특성도이며, 횡축은 메모리셀 커패시터에 인가되는 전계를 나타내고, 종축은 인가된 전계에 대응하는 전하(분극)를 나타낸다. 도 6 및 도 7에 나타낸 바와 같이, 강유전체 커패시터에서는 전계가 O인 경우에도 점 B, 점 E, 점 H 및 점 K에 잔류 분극이 존재한다. 상기 잔류 분극값을 이용하여 비휘발성 데이터로 나타냄으로써 비휘발성 반도체메모리를 실현하고 있다. 메모리셀 커패시터는 메모리셀의 데이터가“1"인 경우에는, 도 6의 점 B의 상태이고, 메모리셀의 데이터가“0"인 경우에는, 도 6의 점 E의 상태이다.
또한, 더미셀 커패시터의 초기 상태를 도 7의 점 K의 상태로 나타낸다. 메모리셀(20a)의 데이터를 독출하도록, 초기 상태로서 비트선(26), 상보형 비트선(28), 워드선(32), 더미 워드선(42), 셀플레이트선(34) 및 더미셀 플레이트선(44) 각각의 논리 전압을“L"(접지전압: GND)로 한다. 그 후, 비트선(26) 및 상보형 비트선(28)을 플로팅 상태로 설정한다. 또한, 센스 신호(SE)의 논리 전압은“L"(접지전압: GND)로 설정한다.
다음, 도 5a-5d에 나타낸 바와 같이, 워드선(32), 더미 워드선(42),셀플레이트선(34) 및 더미셀 플레이트선(44)을 모두 논리 전압“H"로 한다. 워드선(32) 및 더미 워드선(42) 각각의 논리 전압“H"은 전원 전압을 상승시켜 얻어진 전압(Vpp)이고, 셀플레이트선(34)과 더미셀 플레이트선(44)의 논리 전압“H"는 전원 전압(Vcc)이다. 이와 같이 설정함으로써, 메모리셀(20a)의 MOS 트랜지스터(24) 및 더미셀(36)의 MOS 트랜지스터(38)가 온되어, 메모리셀 커패시터(22) 및 더미셀 커패시터(40)에 전계가 인가된다. 이때, 메모리셀(20a)의 데이터가“1"이면, 메모리셀(20a)은 도 6에 나타낸 점 B의 상태로부터 점 D의 상태로 변화되어, 점 B의 전하와 점 D의 전하 사이의 전하량의 차(Q1)가 비트선(26)의 전압으로 독출된다. 이때, 더미셀(36)은 도 7에 나타낸 점 K의 상태로부터 점 J의 상태로 변화되어, 점 K의 전하와 점 J의 전하 사이의 전하량의 차(Qd)가 상보형 비트선(28)의 전압으로 독출된다. 또한, 센스 신호(SE)를 논리 전압“H"(전원전압: Vcc)로 설정함에 의해, 메모리셀(20a)에서 도출되는 비트선(26)의 전압과 더미셀(36)에서 도출되는 상보형 비트선(28)의 전압 사이의 차를 센스 앰플리파이어(30)에 의해 증폭하여,비트선(26)의 전압을 전원 전압(Vcc)의 레벨로 상승시키고, 상보형 비트선(28)의 전압을 접지 전압(GND)의 레벨로 하강시키며, 메모리셀(20a)의 데이터“1"을 독출한다.
한편, 메모리셀(20a)에 기억된 데이터가 "0"이면, 메모리셀(20a)은 도 7에 나타낸 점 E의 상태로부터 점 D의 상태로 변화되어, 점 E의 전하와 점 D의 전하 사이의 전하량의 차(QO)가 비트선(26)의 전압으로서 독출된다. 동시에, 더미셀(36)은 도 7에 나타낸 점 K의 상태로부터 점 J의 상태로 변화되어, 점 K의 전하와 점 J의 전하 사이의 전하량의 차(Qd)가 상보형 비트선(28)의 전압으로 독출된다. 또한, 메모리셀(20a)에서 도출되는 비트선(26)의 전압과 더미셀(36)에서 도출되는 상보형 비트선(28)의 전압 사이의 차를 센스 앰플리파이어(30)에 의해 검출하여, 상기 센스 앰플리파이어(30)가 비트선(26)의 전압을 접지 전압(GND) 레벨로 하강시키고, 상보형 비트선(28)의 전압을 전원 전압(Vcc) 레벨로 상승시키며, 메모리셀(20a)의 데이터“0"를 독출한다.
이러한 센스 앰플리파이어(30)의 증폭 동작에 의해, 메모리셀(20a)의 데이터가“1"인 경우, 비트선(26) 및 셀플레이트선(34)은 모두 전원 전압(Vcc)으로 된다. 이로써, 메모리셀 커패시터(22)에는 전계가 인가되지 않고, 도 6의 점 E의 상태로 된다. 그후, 메모리셀 커패시터(22)를 도 6의 점 B의 상태로 되돌리기 위해서, 셀플레이트선(34)의 전압을 접지 전압으로 설정하여 도 6의 점 E의 상태로부터 점 A의 상태로 변화시킨후, 워드선(32)의 논리 전압을“L"로 설정한다. 그 결과, 메모리셀 커패시터(22)에는 전계가 인가되지 않는다. 따라서, 메모리셀 커패시터(22)는도 6의 점 B의 상태로 복귀된다. 이로써, 메모리셀(20a)로의 데이터“1"의 재기입이 완료된다. 또한, 도 6의 점 A의 상태일때 메모리셀 커패시터(22)에 비트선(26)의“H" 전압이 충분히 인가되도록 워드선(32)에는 통상 상승된 전압(Vpp)이 공급된다.
한편, 메모리셀(20a)의 데이터가“0"인 경우에, 센스 앰플리파이어(30)의 증폭 동작에 의해 비트선(26)은 접지 전압으로 되고 셀플레이트선(34)이 전원 전압(Vcc)으로 된다. 따라서, 메모리셀 커패시터(22)는 도 6의 점 D의 상태이다. 그후, 셀플레이트선(34)의 논리 전압을“L"로 하면, 메모리셀 커패시터(22)에는 전계가 인가되지 않는다. 따라서, 메모리셀 커패시터(22)가 도 6의 점 D의 상태로부터 점 E의 상태로 변화된다. 그후, 워드선(32)의 논리 전압을“L"로 설정하지만, 이 경우에도 메모리셀 커패시터(22)에는 전계가 인가되지 않는 상태임에 변함이 없고, 따라서 메모리셀 커패시터(22)는 도 6의 점 E의 상태로 유지된다. 이로써, 메모리셀(20a)로의 데이터“0"의 재기입이 완료된다.
메모리셀(20a)의 데이터가“1"인 경우에, 상보형 비트선(28)은 접지 전압으로 되고, 더미셀 플레이트선(44)은 전원 전압(Vcc)을 가진다. 따라서, 더미셀(36)의 커패시터(40)는 도 7의 점 J의 상태로 된다. 그후, 더미 워드선(42) 및 더미셀 플레이트선(44)을 각각 접지 전압으로 설정한다. 따라서, 더미셀 커패시터(40)에는 전계가 인가되지 않는다. 따라서, 더미셀 커패시터(40)는 도 7의 점 J의 상태로부터 점 K의 상태로 되돌아간다.
한편, 메모리셀(20a)의 데이터가“0"인 경우에, 상보형 비트선(28) 및 더미셀 플레이트선(44)이 모두 전원 전압(Vcc)으로 된다. 따라서, 더미셀 커패시터(40)는 도 7의 점 K의 상태가 된다. 그 후, 더미 워드선(42)과 더미셀 플레이트선(44)을 각각 접지 전압으로 설정하면, 더미셀 플레이트선(44)에는 여전히 전계가 인가되지 않는 상태이며, 더미셀 커패시터(40)도 7의 점 K의 상태로 유지된다. 이 방식으로, 더미셀(36)로의 데이터 "0"의 재기입이 완료된다.
다음에, 플레이트선의 전위를 고정시킨 종래의 다른 예의 반도체 메모리의 회로도를 도 8에 나타낸다(예컨대, 일본국 공개 특허 공보 제90-110895호 및 제 96-55484호 공보 참조).
도 8에 나타낸 반도체 메모리의 회로 구성에서, 센스 앰플리파이어(76)는 비트선(B) 및 상보형 비트선(/B)에 접속되고, 상기 비트선(B) 및 상보형 비트선(/B)에는 각각 메모리셀(MC1,MC2)이 접속되어 있다. 메모리셀(MC1,MC2)은 각각 MOS 트랜지스터(T)와 커패시터(C)를 가진다. 메모리셀 (MC1)의 커패시터(C)는 떨어져 있는 2개의 전극들 및 그들 사이에 강유전체막을 가진다. 메모리셀(MC1)의 MOS 트랜지스터(T)에서, 그의 게이트는 워드선(W1)에 접속되고, 드레인은 비트선(B)에 접속되고, 소스는 커패시터(C)의 제 1 전극에 접속되어 있다. 커패시터(C)의 제 2 전극은 셀플레이트선(P)에 접속되어 있다. 유사하게, 메모리셀(MC2)의 MOS 트랜지스터(T)의 게이트는 워드선(W2)에 접속되고, 드레인은 상보형 비트선(/B)에 접속되고, 소스는 커패시터(C)의 제 1 전극에 접속되어 있다. 메모리셀(MC2)의 커패시터(C)의 제 2 전극도 셀플레이트선(P)에 접속되어 있다. 센스 앰플리파이어(76)는 센스 신호(SE)에 의해 활성화된다.
또한, 상기한 종래의 반도체메모리는 프리챠지 회로(70), 중간전위 발생 회로(72), 및 기준 레벨 발생 회로(74)를 갖는다. 프리챠지 회로(70)는, 비트선 프리챠지 신호(BLP)에 따라, 비트선(B) 및 상보형 비트선(/B)을 중간전위 레벨로 프리챠지한다. 중간전위 발생 회로(72)는 비트선의 “H"레벨과“L"레벨의 사이의 중간 전위를 발생하여 플레이트선(P) 및 프리챠지 회로(70)에 공급한다. 또한, 기준 레벨 발생 회로(74)는 워드선(예컨대, W1)의 전위가 선택 레벨로 되기 직전에 비트선(B) 및 상보형 비트선(/B) 각각의 전위를 접지 전위 레벨로 설정한다. 또한, 상기 기준 레벨 발생 회로(74)는, 일단 워드선(W1)이 선택 레벨로 되면, 그와 동기하여 선택 레벨로 되는 더미 워드선(DW1)에 의해, 선택된 메모리셀(MC)에 기억된 정보가 독출되는 비트선(B) 및 상보형 비트선(/B)에 기준 레벨을 공급한다.
상기한 종래의 비휘발성 강유전체 메모리의 독출 동작을 도 9a, 9b, 9c, 9d, 9e 및 9f의 파형도를 참조하여 설명한다.
메모리셀(MC1)로의 액세스가 시작되기 전까지의 스탠바이 상태에서, 비트선(B) 및 상보형 비트선(/B)은 플레이트선(P)의 전위와 거의 동일한 중간 전위로 프리챠지되어 있다. 그후, 액세스가 시작되어 워드선(W1)의 전위가 선택 레벨로 되기 직전에는, 비트선 전위 설정신호(BLST)가 활성화되어, 비트선(B) 및 상보형 비트선(/B)이 접지 전위 레벨(또는 전원 전위 레벨)로 설정된다. 그후, 워드선(W1) 및 더미 워드선(DW1)이 각각 선택 레벨로 되어, 비트선(B)에는 선택된 메모리셀(MC)에 기억된 정보가 독출되고, 상보형 비트선(/B)에는 기준 레벨 발생 회로(74)에서 기준 레벨이 공급된다. 그후에, 비트선(B) 및 상보형 비트선(/B) 사이의 전위차를 센스 앰플리파이어(76)에 의해 증폭하여 외부로 출력한다.
상기 스탠바이 상태에서 메모리셀(MC)의 트랜지스터(T)가 오프 상태이고 커패시터(C)의 제 1 전극(축적 노드)이 플로팅 상태로 되어 있으면, 상기 축적 노드와 기판 사이에는, 설령 얼마 안되기는 하지만 전하의 누설이 존재한다. 이 때문에, 통상 접지 전위 레벨인 기판과 축적 노드 사이의 누설에 의해, 최종적으로는 축적 노드를 접지 전위 레벨 부근에까지 강하시켜 메모리셀(MC)의 자발 분극을 반전시키는 결과로 된다. 따라서, 상기 종래의 반도체 메모리에서는, 워드선(W1등)의 전위를 선택 레벨과 비선택 레벨 사이의 소정 레벨로 설정하여 트랜지스터(T)를 간신히 온시키게 된다. 이로써, 비트선(B)을 통해, 기판등으로 누설된 전하에 대해 축적 노드를 보상함으로써 의해 축적노드를 플레이트선(P)의 전위와 거의 같은 정도의 중간 전위를 가지도록 할 수 있다.
상기한 2가지 종류의 종래의 강유전체메모리는 다음의 문제점을 가진다.
첫째, 도 4에 도시된 종래의 비휘발성 강유전체메모리의 제 1 타입에서는, 액세스마다 플레이트가 소정 전위를 가지도록 구동되기 때문에, 플레이트선 구동을 위한 시간이 길어지게 된다. 따라서, 고속 동작이 곤란하고, 플레이트선의 충방전에 의해 소비 전력이 증가되는 문제점이 있다.
도 8에 도시된 종래의 제 2 타입의 강유전체메모리에서는, 플레이트선에 항상 소정의 전위가 공급되어 있으므로 상기한 종래의 제 1 타입과 같은 문제점은 없다.
그러나, 제 2 타입의 종래의 강유전체메모리에서는, 메모리셀(MC)의 커패시터의 강유전체막의 자발 분극의 반전을 방지하도록, 워드선(예컨대, W1)을 선택 레벨과 비선택 레벨 사이의 소정 레벨로 설정하여 트랜지스터(T)를 간신히 온시킴으로써, 상기한 바와 같이 스탠바이 모드중에, 누설된 전하에 대해 축적 노드를 비트선(B)을 통해 보상하여, 축적 노드를 플레이트선과 거의 같은 정도의 전위로 보유하는 구성으로 되어 있다. 따라서, 워드선의 전위의 제어가 복잡하고, 부품 품질의 변화로 인해 메모리셀의 트랜지스터가 온되지 않을 가능성도 있다. 이 경우에, 축적 노드에서의 누설이 보상될 수 없게 되어 자발 분극이 반전될 것이다.
따라서, 본 발명의 목적은 안정적이고 고속인 동작을 저소비전력 및 비교적 용이한 제어에 의해 실행할 수 있는 강유전체 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에서는 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터, 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터를 갖는 복수의 메모리셀들이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
메모리셀의 상기 트랜지스터의 게이트에 접속되는 워드선;
상기 메모리셀의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어의 하나의 입력에 결합되는 비트선;
기준 전압이 공급되고 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선;
상기 메모리셀의 커패시터의 제 2 전극에 접속되는 플레이트선; 및
상기 플레이트선과 상기 상보형 비트선을 접속시키는 스위치 수단을 더 포함하며,
상기 워드선이 활성 상태이고 상기 메모리셀이 선택된 상태에서, 상기스위치 수단을 도통시켜 상기 플레이트선에 상기 상보형 비트선의 전압을 전송함에 의해 상기 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리를 제공한다.
본 발명에 의하면, 스위치 수단에 의해 플레이트선과 상보형 비트선을 접속함으로써 센스 앰플리파이어에 의해 증폭된 상보형 비트선의 전압을 플레이트선에 전송할 수 있다. 이 경우에, 상보형 비트선의 전압이 플레이트선의 전압과 다른 경우에만 플레이트선을 구동하기 위한 전류가 흐른다. 따라서, 액세스마다 셀플레이트선을 메모리셀로 구동하는 종래의 제 1 타입의 메모리의 경우에 비해 본 발명의 강유전체 메모리는 구동 전류를 적게 할 수 있다. 또한, 플레이트선을 센스 앰플리파이어에 의해 구동할 수 있기 때문에, 플레이트선 구동 회로를 강유전체 메모리에 제공할 필요가 없게 된다. 따라서, 저소비전력 및 비교적 용이한 제어에 의해 고속의 동작을 달성할 수 있다.
또한, 스탠바이 상태 및 메모리셀로부터 데이터를 독출하는 상태에서, 상기 플레이트선이 소정 전위로 고정된다.
이 경우에, 각 독출 동작마다 셀플레이트선이 구동되는 종래의 제 1 타입의 메모리에 비해 독출 동작을 고속으로 실행할 수 있다.
또한, 메모리셀이 선택되지 않은 상태에서, 상기 비트선은 일정 전압으로 유지된다.
이 경우에, 종래의 제 2 타입의 메모리와 다르게, 독출 동작 개시 전에 비트선의 전압 레벨을 변화시킬 필요가 없게 됨으로써, 분극 정보를 고속으로 비트선에 독출할 수 있다.
또한, 스탠바이 상태에서, 상기 플레이트선이 접지 전위로 고정되면,
종래의 제 2 타입의 메모리에서와 다르게, 메모리셀의 축적 노드로부터의 기판등으로의 누설에 의해 메모리셀 커패시터의 강유전체 재료의 자발 분극의 반전이 야기되는 문제를 해소할 수 있다.
또한, 기입 또는 재기입이 실행된후, 워드선이 활성인 상태에서 상기 비트선 및 상기 플레이트선을 접지 전위로 프리챠지한다.
이 경우에, 메모리셀 커패시터에 걸쳐 인가될 전압을 영볼트로 설정함에 의해 기입 또는 재기입 동작을 종료하기 때문에, 다음 사이클에서 비트선으로 출력되는 전압이 정확하게 발생되어 안정적인 동작이 가능해진다.
또한, 본 발명에서는 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터, 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터를 갖는 복수의 메모리셀들 및 더미셀들이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
메모리셀 및 더미셀의 상기 트랜지스터의 게이트에 접속되는 워드선 및 더미워드선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어의 하나의 입력에 결합되는 비트선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선;
상기 비트선에 접속된 상기 메모리셀 및 더미셀에 결합된 제 1 플레이트선;
상기 상보형 비트선에 접속된 상기 메모리셀 및 더미셀에 결합된 제 2 플레이트선;
상기 상보형 비트선과 제 1 플레이트선을 접속시키는 제 1 스위치 수단; 및
상기 비트선과 제 2 플레이트선을 접속시키는 제 2 스위치 수단을 더 포함하며,
상기 비트선에 접속된 메모리셀이 선택된 상태에서는, 상기 제 1 스위치 수단을 도통시켜 상기 제 1 플레이트선에 상기 상보형 비트선의 전압을 전송함에 의해 상기 선택된 메모리 셀에 데이터를 기입 또는 재기입하며,
상기 상보형 비트선에 접속된 메모리셀이 선택된 상태에서는, 상기 제 2 스위치 수단을 도통시켜 상기 제 2 플레이트선에 상기 비트선의 전압을 전송함에 의해 상기 선택된 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리를 제공한다.
또한, 본 발명에서는 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진정보를 기억 및 보유하는 커패시터, 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터를 갖는 복수의 메모리셀들 및 더미셀들이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
메모리셀 및 더미셀의 상기 트랜지스터의 게이트에 접속되는 워드선 및 더미워드선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어의 하나의 입력에 결합되는 비트선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선;
상기 비트선에 접속된 상기 메모리셀에 결합된 제 1 플레이트선;
상기 상보형 비트선에 접속된 상기 메모리셀에 결합된 제 2 플레이트선;
상기 비트선과 상보형 비트선에 각각 접속된 더미셀들에 결합된 제 3 플레이트선;
상기 상보형 비트선과 제 1 플레이트선을 접속시키는 제 1 스위치 수단; 및
상기 비트선과 제 2 플레이트선을 접속시키는 제 2 스위치 수단을 더 포함하며,
상기 제 3 플레이트선은 접지 전압으로 고정되며,
상기 비트선에 접속된 메모리셀이 선택된 상태에서는, 상기 제 1 스위치 수단을 도통시켜 상기 제 1 플레이트선에 상기 상보형 비트선의 전압을 전송함에 의해 상기 선택된 메모리 셀에 데이터를 기입 또는 재기입하며,
상기 상보형 비트선에 접속된 메모리셀이 선택된 상태에서는, 상기 제 2 스위치 수단을 도통시켜 상기 제 2 플레이트선에 상기 비트선의 전압을 전송함에 의해 상기 선택된 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리를 제공한다.
상기 2개의 강유전체메모리에서는, 비트선에 접속되는 메모리셀이 선택된 경우에, 센스 앰플리파이어에 의해 증폭된 상보형 비트선의 전압을 제 1 플레이트선으로 전송함에 의해, 상보형 비트선의 전압이 제 1 플레이트선의 전압과 다른 경우에만 제 1 플레이트선을 구동하기 위한 전류가 흐른다. 상보형 비트선에 접속된 메모리셀이 선택된 경우에는, 센스 앰플리파이어에 의해 증폭된 비트선의 전압을 제 2 플레이트선으로 전송함에 의해, 비트선의 전압이 제 2 플레이트선의 전압과 다른 경우에만 제 2 플레이트선을 구동하기 위한 전류가 흐른다. 따라서, 상기 강유전체 메모리는 종래의 제 1 타입의 메모리의 경우 보다 더 작은 구동 전류를 이용하게 된다. 또한, 셀플레이트선을 센스 앰플리파이어에 의해 구동하기 때문에, 강유전체 메모리에 플레이트선 구동회로를 제공할 필요가 없게 된다.
또한, 본 발명에서는 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터, 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터를 갖는 복수의 메모리셀들 및 더미셀들이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
메모리셀 및 더미셀의 상기 트랜지스터의 게이트에 접속되는 워드선 및 더미워드선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어의 하나의 입력에 결합되는 비트선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선;
상기 비트선에 접속된 상기 메모리셀 및 더미셀에 결합된 제 1 플레이트선;
상기 상보형 비트선에 접속된 상기 메모리셀 및 더미셀에 결합된 제 2 플레이트선;
상기 상보형 비트선과 제 1 플레이트선을 접속시키는 제 1 스위치 수단; 및
상기 비트선과 제 2 플레이트선을 접속시키는 제 2 스위치 수단을 더 포함하며,
상기 제 1 및 제 2 스위치 수단을 도통시켜 상기 제 1 플레이트선에 상기 상보형 비트선의 전압을 전송하고 상기 제 2 플레이트선에 비트선의 전압을 전송함에 의해 메모리 셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리를 제공한다.
또한, 본 발명에서는 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터, 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터를 갖는 복수의 메모리셀들 및 더미셀들이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
메모리셀 및 더미셀의 상기 트랜지스터의 게이트에 접속되는 워드선 및 더미워드선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어의 하나의 입력에 결합되는 비트선;
상기 메모리셀 및 더미셀 각각의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선;
상기 비트선에 접속된 상기 메모리셀에 결합된 제 1 플레이트선;
상기 상보형 비트선에 접속된 상기 메모리셀에 결합된 제 2 플레이트선;
상기 비트선과 상보형 비트선에 각각 접속된 더미셀들에 결합된 제 3 플레이트선;
상기 상보형 비트선과 제 1 플레이트선을 접속시키는 제 1 스위치 수단; 및
상기 비트선과 제 2 플레이트선을 접속시키는 제 2 스위치 수단을 더 포함하며,
상기 제 3 플레이트선은 접지 전압으로 고정되며,
상기 제 1 및 제 2 스위치 수단을 도통시켜 상기 제 1 플레이트선에 상기 상보형 비트선의 전압을 전송하고 제 2 플레이트선에 비트선의 전압을 전송함에 의해 메모리 셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리를 제공한다.
상기 2개의 강유전체메모리에서는, 선택된 메모리셀이 비트선 또는 상보형 비트선에 접속되는 메모리셀이고, 상보형 비트선의 전압을 제 1 플레이트선으로 전송함과 동시에, 비트선의 전압을 제 2 플레이트선에 전송한다. 따라서, 제 1 플레이트선 및 제 2 플레이트선으로의 전압의 전송이 선택적으로 실행되는 상기한 경우에 비해, 제어가 간단화될 수 있다.
플레이트선을 구동하도록 요구되는 평균 전류는 제 1 플레이트선에 접속되는 메모리셀의 수와 제 2 플레이트선에 접속되는 메모리셀의 수를 같게 함에 의해 최소화될 수 있다.
본 발명의 다른 목적, 특징 및 장점들은 이하의 상세한 설명으로 명백해질 것이다.
도 1은 본 발명의 강유전체메모리의 제 1 실시예의 회로 구성을 나타낸 도면,
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k 및 2l은 상기 강유전체메모리의 제 1 실시예의 동작 타이밍을 나타낸 도면,
도 3은 본 발명의 강유전체메모리의 제 2 실시예의 회로 구성을 나타낸 도면,
도 4는 종래의 강유전체메모리의 제 1 타입의 회로 구성을 나타낸 도면,
도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 상기 제 1 타입의 종래의 강유전체메모리의 동작타이밍을 나타낸 도면,
도 6은 종래의 강유전체메모리에 사용되는 메모리셀 커패시터의 강유전체 재료의 히스테리시스 특성을 나타낸 도면,
도 7은 종래의 강유전체메모리에 사용되는 더미셀 커패시터의 강유전체 재료의 히스테리시스 특성을 나타낸 도면,
도 8은 제 2 타입의 종래의 강유전체메모리의 회로 구성을 나타낸 도면, 및
도 9a, 9b, 9c, 9d, 9e 및 9f는 상기 제 2 타입의 종래 예의 강유전체메모리의 동작타이밍을 나타낸 도면이다.
〔실시예 1〕
도 1은 본 발명의 강유전체메모리의 제 1 실시예의 회로도이다. 도 1에서, 종래의 반도체메모리의 회로 구성도를 나타낸 도 4와 동일 부분은 동일 참조 부호를 병기하고 있다. 도 2a-2l은 도 1의 강유전체메모리장치의 동작 타이밍도이다. 이 실시예의 강유전체메모리내의 메모리셀 커패시터 및 더미셀 커패시터로 사용되는 강유전체 재료의 히스테리시스 특성은 각각 도 6 및 도 7에 나타낸 종래의 강유전체메모리내에 사용되는 강유전체 재료의 히스테리시스 특성과 유사하다.
본 실시예에서는, 1트랜지스터 1커패시터(1T1C)형 메모리셀을 이용한 오픈 비트선 방식이 채용되고 상보형 비트선(28)에 더미셀이 접속되어 있다. 그러나, 본 발명은 이러한 구성으로 한정되는 것이 아니라. 선택될 메모리셀에 접속되는 제 1 비트선 및 상기 제 1 비트선 전위와의 전위차를 센스 앰플리파이어에 의해 증폭하도록 이용되는 기준 레벨을 발생하는 수단에 접속되는 제 2 비트선에 센스 앰플리파이어가 결합되어 있는 구성이라면 어느 경우에나 적용할 수 있다. 또한, 이 실시예에서, 메모리셀 커패시터 및 더미셀 커패시터의 강유전체 재료로서, 도 6 및 도 7에 도시된 히스테리시스 특성을 가진 것들이 종래의 강유전체메모리에서와 같이 사용되지만, 상기 재료로 한정되는 것은 아니다. 편의상, 본 실시예를 설명하도록 도 6 및 도 7을 이용한다.
도 1에 나타낸 강유전체메모리, 즉 비휘발성 반도체메모리의 회로 구성에서, 센스 앰플리파이어(30)에 비트선(BIT)(26) 및 상보형 비트선(/BIT)(28)이 접속되어 있다. 비트선(26)에는 메모리셀(20a,20b,20c) 및 관련 더미 셀(46)이 접속되고, 상보형 비트선(28)에는 메모리셀(20d,20e) 및 관련 더미셀(36)이 접속되어 있다. 각 메모리셀은 M0S 트랜지스터(24)와 커패시터(22)를 포함한다. 메모리셀 커패시터(22)는 2개의 전극 및 그 전극들 사이에 배치된 강유전체 재료를 가진다. 유사하게, 각 더미셀은 M0S 트랜지스터(38) 및 커패시터(40)를 가진다. 메모리셀 커패시터(22)와 유사하게, 더미셀 커패시터(40)는 2개의 전극들 및 그 전극들 사이에 배치된 강유전체 재료를 가진다. 상기 더미셀들(36,46)은 기준 전압 발생 회로로서 작용할 수 있다.
메모리셀(20a,20b,20c)의 MOS 트랜지스터(24)의 게이트는 관련 워드선(32)에 접속되고, 드레인은 비트선(26)에 접속되며, 소스는 메모리셀 커패시터(22)의 제 1 전극에 접속된다. 메모리셀 커패시터(22)의 제 2 전극은 셀플레이트선(35)(전위: PLl)에 접속되어 있다. 유사하게, 더미 메모리셀(46)의 MOS 트랜지스터(38)의 게이트는 관련 더미 워드선(42)에 접속되고, 드레인은 비트선(26)에 접속되며, 소스는 더미셀 커패시터(40)의 제 1 전극에 접속된다. 더미셀 커패시터(40)의 제 2 전극은 셀플레이트선(35)에 접속되어 있다.
한편, 메모리셀(20d,20e)의 MOS 트랜지스터(24)의 게이트는 관련 워드선(32)에 접속되고, 드레인은 상보형 비트선(26)에 접속되며, 소스는 메모리셀 커패시터(22)의 제 1 전극에 접속된다. 메모리셀 커패시터(22)의 제 2 전극은 셀플레이트선(45)(전위: PL2)에 접속되어 있다. 유사하게, 더미 메모리셀(36)의 MOS 트랜지스터(38)의 게이트는 관련 더미 워드선(42)에 접속되고, 드레인은 상보형 비트선(28)에 접속되며, 소스는 더미셀 커패시터(40)의 제 1 전극에 접속된다. 더미셀 커패시터(40)의 제 2 전극은 셀플레이트선(45)에 접속되어 있다.
비트선(26)과 셀플레이트선(45)은 P채널 MOS 트랜지스터(52)의 드레인과 소스에 접속되어, 상기 선들(26,45) 사이의 접속이 p채널 MOS 트랜지스터(52)를 통해 제어된다. p채널 M0S 트랜지스터(52)의 게이트에는 제어 신호(S1)가 입력된다. 유사하게, 상보형 비트선(28)과 셀플레이트선(35)이 각각 p채널 MOS 트랜지스터(54)의 드레인과 소스에 접속되어, 상기 선들(28,35) 사이의 접속이 p채널 MOS 트랜지스터(54)에 의해 제어된다. p채널 M0S 트랜지스터(54)의 게이트에는 제어신호(S2)가 공급된다.
또한, 비트선(26)은 p채널 MOS 트랜지스터(56) 및 n채널 MOS 트랜지스터(58)의 드레인에 접속된다. 또한, 상보형 비트선(28)은 p채널 MOS 트랜지스터(64) 및 n채널 MOS 트랜지스터(66)의 드레인에 접속된다. p채널 M0S 트랜지스터(56,64)의 소스는 각각 전원(전위: Vcc)에 접속된다. p채널 MOS 트랜지스터(56,64)의 게이트에는 비트선 프리챠지 신호(/BLP)가 입력된다. 한편, n채널 MOS 트랜지스터(58,66)의 소스는 각각 접지 전위(GND)에 접속된다. n채널 MOS 트랜지스터(58,66)의 게이트에는 비트선 초기화 신호(BLE)가 입력된다.
비트선(26)과 상보형 비트선(28) 사이에는 p채널 M0S 트랜지스터(69)가 제공된다. p채널 M0S 트랜지스터(69)의 드레인과 소스중 하나에 비트선(26)이 접속되고, 다른 하나에는 상보형 비트선(28)이 접속된다. 상기 p채널 MOS 트랜지스터(69)의 게이트에는 비트선 프리챠지 신호(/BLP)가 공급된다.
또한, 셀플레이트선(35,45)에는 각각 n채널 MOS 트랜지스터(62,68)가 접속된다. 상기 n채널 M0S 트랜지스터(62,68)의 소스는 각각 접지 전위(GND)에 접속되며, 상기 n채널 M0S 트랜지스터(62,68) 각각의 게이트에는 플레이트선 프리챠지 신호(PLE1,PLE2)가 공급된다.
다음, 본 발명의 제 1 실시예의 회로의 동작을 메모리셀(20a) 및 더미셀(36)을 이용하여 이하에 설명하며 도 2a-2l의 동작타이밍 챠트를 참조한다. 상기한 바와 같이, 메모리셀 커패시터(22)는, 메모리셀(20a)의 데이터가“1"인 경우에는, 도 6의 점 B의 상태로 되고, 메모리셀의 데이터가 “0"인 경우에는, 도 6의 점 E의 상태로 된다. 또한, 더미셀 커패시터(40)의 초기 상태는, 도 7의 점 H의 상태로 한다. 여기서 메모리셀(20a)의 데이터를 독출하기 위해, 초기 상태로서, 비트선(26) 및 상보형 비트선(28)을 “H"레벨(전원전압: Vcc)로 프리챠지하여 이퀄라이즈한다. 이를 위해, 비트선 프리챠지 신호(/BLP) 및 비트선 초기화 신호(BLE)를 모두 “L"레벨로 설정한다. 워드선(32), 더미 워드선(42), 셀플레이트선(35) 및 셀플레이트선(45) 각각의 논리 전압을“L"레벨(접지 전압: GND)로 한다. 이를 위해, 플레이트선 프리챠지 신호(PLE1,PLE2)를 모두 “H"레벨로 한다. 그 후, 비트선 프리챠지 신호(/BLP)를 “H"레벨로 설정하여, 비트선(26) 및 상보형 비트선(28)을 플로팅 상태로 한다.
다음, 도 2d 및 2e에 나타낸 바와 같이, 워드선(32)의 전위(WL) 및 더미 워드선(42)의 전위(DWL)를 모두 논리 전압“H"로 한다. 여기서 워드선(32)및 더미 워드선(42)의 논리 전압“H"는 전원 전압(Vcc)을 상승시켜 얻어진 전압(Vpp)이다. 그후, 메모리셀(20a)의 MOS 트랜지스터(24) 및 더미메모리셀(36)의 MOS 트랜지스터(38)가 온되고, 메모리셀 커패시터(22) 및 더미셀 커패시터(40)가 각각 비트선(26) 및 상보형 비트선(28)에 전기적으로 접속된다. 여기서, 비트선(26) 및 상보형 비트선(28)의 배선 용량이 크기 때문에, 비트선의 전압은 거의 변하지 않고, 메모리셀 커패시터(22) 및 더미셀 커패시터(40)에는 사실상 전원 전압(Vcc)이 인가된다. 이때, 메모리셀(20a)의 데이터가 “1"이면, 메모리셀 커패시터(22)는 도 6의 점 E의 상태로부터 점 A의 상태로 변화되어, 점 B의 전하량 및 점 A의 전하량의 차(Q0)가 비트선(26)의 전압 변화로서 독출된다. 한편, 메모리셀(20a)의 데이터가 “O"이면, 메모리셀 커패시터(22)는 도 6의 점 E의 상태로부터 점 A의 상태로 변화된다. 점 E의 전하량 및 점 A의 전하량의 차(Q1)가 비트선(26)의 전압 변화로서 독출된다. 이때, 더미셀(36)은 도 7의 점 H의 상태로부터 점 G의 상태로 변화된다. 점 H의 전하량 및 점 G의 전하량의 차(Qd)가 상보형 비트선(28)의 전압 변화로서 독출된다. 여기서, Q1> Qd> Q0이므로, 비트선(26)으로의 전압 출력은 이 순서로 작아 지게 된다.
다음, 센스 앰플리파이어(30)의 센스 신호(SE)를 “H"레벨로 설정한다. 이에 따라, 메모리셀(20a)에서 도출된 비트선(26)상의 전압과 더미셀(36)에서 도출된 상보형 비트선(28)상의 전압 사이의 차를 센스 앰플리파이어(30)가 증폭시킨다.
메모리셀(20a)의 데이터가 “1"이면, 비트선(26)으로의 전압 출력은 상보형 비트선(28)으로의 전압 출력보다 크다. 따라서, 비트선(26)의 전압은 전원 전압(Vcc)의 방향으로 상승하고, 메모리셀(20a)의 상태는 점 A의 상태에 가까워 진다. 이때, 상보형 비트선(28)의 전압은 접지 전압(GND)을 향한방향으로 하강되며, 더미셀(36)은 점 G의 상태로부터 점 H의 상태로 다시 되돌아간다.
한편, 메모리셀(20a)의 데이터가 “0"이면, 비트선(26)으로의 전압 출력은 상보형 비트선(28)으로의 전압 출력 전압보다 작기 때문에, 비트선(26)의 전압은 하강되고, 메모리셀(20a)은 점 A의 상태로부터 점 B의 상태로 변화한다. 또한, 상보형 비트선(28)의 전위는 상승되며, 더미셀(36)의 상태는 점 G의 상태에 가까워 진다. 그후, 상기 데이터는 종래의 방식대로 컬럼 선택 스위치(도시 안됨)를 도통시켜 비트선과 데이터선을 서로 접속함으로써 데이터선으로 전송될 수 있다. 본 실시예에서는, 종래의 제 1 타입의 메모리와 다르게, 셀플레이트선(35)을 이때의 펄스를 이용하여 구동하지 않기 때문에, 셀플레이트선의 구동에 의해 비트선으로의 고속 출력이 방해되는 문제를 해소할 수 있다.
다음, 도 2c에 나타낸 바와 같이, 셀플레이트 제어 신호(PLE1)를 “L"레벨로설정하여 셀플레이트선(35)을 플로팅 상태로 한다. 그 후, 제어신호(S2)를 “L"레벨로 설정하고, 상보형 비트선(28)과 셀플레이트선(35)을 전기적으로 접속한다. 그 결과, 메모리셀(20a)의 데이터가 “1"인 경우에는, 셀플레이트선(35)의 전위(PL1)는 접지 전압(GND) 레벨을 유지하고, 메모리셀(20a)은 점 A의 상태를 유지한다. 또한, 메모리셀(20a)의 데이터가 “0"인 경우에는, 셀플레이트선(35)의 전위(PL1)는 전원 전압(Vcc)으로 상승하며, 메모리셀(20a)은 점 B의 상태로부터 점 D의 상태로 변화한다. 이 때, 제어 신호(S1) 및 셀플레이트 제어 신호(PLE2)는 모두“H"레벨로 된다. 따라서, 셀플레이트선(45)의 전위(PL2)는 접지 전압(GND) 레벨을 유지하며, 더미셀(36)은 그 상태를 유지한다.
다음, 제어 신호(S2)를 “H"레벨로 하여, 상보형 비트선(28)과 셀플레이트선(35)의 전기적 접속을 분리시킨 후, 센스 앰플리파이어(30)의 센스 신호(SE)의 전압을 “L"레벨로 설정하고, 비트선 초기화 신호 (BLE)를“H"레벨로 설정하고, 플레이트 제어 신호(PLE1)를“H"레벨로 설정하여, 비트선(26), 상보형 비트선(28) 및 셀플레이트선(35)이 모두 접지전압(GND)으로 되게 한다. 그 결과, 메모리셀(20a)의 커패시터(22) 및 더미셀(36)의 커패시터(40)에 걸쳐 인가되는 전압이 영으로 된다. 따라서, 메모리셀(20a)의 데이터가“1"인 경우에는, 메모리셀(20a)은 점 B의 상태로 되돌아가고, 데이터“1"이 재기입된다. 메모리셀(20a)의 데이터가“0"인 경우에는, 메모리셀(20a)은 점 E의 상태로 되돌아가고, 데이터“0"이 재기입된다. 이때, 더미셀(36)은 점 H의 원래의 상태로 되돌아간다. 이 방식으로, 메모리셀 커패시터(22) 및 더미셀 커패시터(40)에 초기 상태가 재기입된다. 또한, 메모리셀커패시터(22,40)에 걸쳐 인가되는 전압을 영으로 한 상태에서 기입 또는 재기입을 종료하기 때문에, 다음 사이클에서 비트선으로 출력될 전압이 정확하게 발생되며 따라서 안정적인 동작을 얻을 수 있다.
마지막으로, 워드선(32) 및 더미워드선(42)의 전압을 각각 접지 전압(GND)으로 설정한다. 따라서, 메모리셀 커패시터(22) 또는 더미셀 커패시터(40)에는 전계가 인가되지 않고, 커패시터(22,40)의 분극이 유지된다. 그후, 비트선 프리챠지 신호(/BLP) 및 비트선 초기화 신호(BLE)를 “L"레벨로 설정하고, 다음 액세스 동작에 대비하여, 비트선(26) 및 상보형 비트선(28)을“H"레벨로 설정한다.
이 실시예에서, 셀플레이트선(35,45)은, 제어신호(S1,S2)에 의해 셀플레이트선(45,35)과 전기적으로 접속되는, 비트선(26) 또는 상보형 비트선(28)이 센스 앰플리파이어(30)에 의해“H"레벨로 증폭된 경우에만, “H"레벨로 구동되며, 그 이외의 경우에는“L"레벨로 유지되도록 상기 셀플레이트선(35,45)이 구동된다. 따라서, 셀플레이트선의 전위가 메모리셀로의 모든 액세스시에 변화하는 종래의 반도체메모리의 제 1 타입의 것보다 이 실시예의 셀플레이트선의 전위가 덜 빈번하게 변화한다. 따라서, 이 실시예의 강유전체메모리는 구동 전류를 덜 이용하게 된다. 또한, 스탠바이시에 셀플레이트선(35,45)이 “L"레벨로 유지되기 때문에, 이 실시예의 강유전체메모리는, 종래의 제 2 타입의 메모리에서와 다르게 메모리셀의 축적 노드로부터 기판등으로의 전하의 누출에 의해 메모리셀 커패시터의 강유전체막의 자발적 분극이 반전되어 버리는 문제를 갖지 않게 된다.
상보형 비트선(28)에 접속되는 메모리셀(20d,20e)에 데이터를 기입 또는 재기입할때는, p-채널 M0S 트랜지스터(52)를 온시키고 p-채널 MOS 트랜지스터(54)를 오프시킨다.
또한, 데이터의 기입 또는 재기입시에, p-채널 MOS 트랜지스터(52,54)를 모두 온시킨다. 이 경우에는, 용이한 제어가 가능해진다.
〔실시예 2〕
도 3은 본 발명의 강유전체메모리의 제 2 실시예를 나타낸다. 제 2 실시예에서는, 더미셀 플레이트선(44)의 전위를 상시 접지 전위로 고정시킨 강유전체메모리가 제공된다. 이 구성에 의해 셀플레이트선(35) 또는 셀플레이트선(45)이“H"레벨로 구동되는 경우에, 더미셀 커패시터(40)의 자발적 분극이 반전될 가능성이 낮아진다. 즉, 미선택된 더미 워드선에 접속된 더미셀 커패시터의 플레이트 전극이“H"레벨로 된 경우, 더미셀 커패시터의 축적 노드가“H"레벨로 되는 것이 늦어져, 자발적 분극이 반전될 가능성이 있다. 그러나, 상기 제 2 실시예에 따르면, 더미셀 플레이트선(44)을 접지 전위에 고정함으로써 그러한 문제가 발생될 가능성을 방지할 수 있다.
한편, 이 제 2 실시예에서도, 데이터 기입 또는 재기입시에, p-채널 MOS 트랜지스터(52,54)를 모두 온시켜서 제어를 간략화할 수 있다.
또한, 도 1 및 도 3의 구성에서, 셀플레이트선(35)에 접속되는 메모리셀의 수와 셀플레이트선(45)에 접속되는 메모리셀의 수를 같게 함으로써, 상승(相乘) 평균(geometric mean)의 원리에 따라, 셀플레이트선(35,45)의 구동에 요하는 평균 전류를 최소화 할 수 있다. 즉, 메모리셀의 총수를 N, 셀플레이트선(35)에 접속되는메모리셀의 수를 N1으로 하면, 셀플레이트선(35)의 구동에 요하는 전류는 (N1)2에 비례하며, 셀플레이트선(45)의 구동에 요하는 전류는(N-N1)2에 비례하기 때문에, 셀플레이트선(35,45)의 구동에 요하는 전체 전류는, {(N1)2+(N-N1)2}에 비례한다. 그리고, N1=N/2일때, {(N1)2+(N-N1)2}={2(N1-N/2)2+N2/2}가 최소로 된다.
도 1 및 3에서, 메모리셀들의 하나의 열만이 도시되어 있지만, 실제로 각 메모리는 복수의 열들로 된 메모리셀들로 구성되어 매트릭스 형태로 배열된다.
본 발명의 강유전체메모리는 안정적이고 고속인 동작을 저소비전력 및 비교적 용이한 제어에 의해 실행할 수 있게 구성되어 있다.
또한, 플레이트선을 구동하도록 요구되는 평균 전류가 제 1 플레이트선에 접속되는 메모리셀의 수와 제 2 플레이트선에 접속되는 메모리셀의 수를 같게 함에 의해 최소화될 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 분명하다. 이러한 변경은 본 발명의 정신과 범위에서 벗어난 것으로 인정되지 않으며, 당업자들이라면 첨부된 특허청구의 범위내에 상기한 변경예들이 모두 포함되는 것임을 분명하게 이해할 수 있을 것이다.

Claims (14)

  1. 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터(22), 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터(24)를 갖는 복수의 메모리셀들(20a,20b,20c,20d,20e)이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
    메모리셀의 상기 트랜지스터(24)의 게이트에 접속되는 워드선(32);
    상기 메모리셀의 트랜지스터의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어(30)의 하나의 입력에 결합되는 비트선(26);
    기준 전압이 공급되고 상기 센스 앰플리파이어의 다른 입력에 결합되는 상보형 비트선(28);
    상기 메모리셀의 커패시터(22)의 제 2 전극에 접속되는 플레이트선(35); 및
    상기 플레이트선과 상기 상보형 비트선을 접속시키는 스위치 수단(54)을 더 포함하며,
    상기 워드선(32)이 활성 상태이고 상기 메모리셀이 선택된 상태에서, 상기스위치 수단(54)을 도통시켜 상기 플레이트선(35)에 상기 상보형 비트선(28)의 전압을 전송함에 의해 상기 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리.
  2. 제 1 항에 있어서, 스탠바이 상태 및 메모리셀로부터 데이터를 독출하는 상태에서, 상기 플레이트선(35)이 소정 전위로 고정됨을 특징으로 하는 강유전체메모리.
  3. 제 1 항에 있어서, 메모리셀이 선택되지 않은 상태에서, 상기 비트선(26)을 일정 전압으로 유지함을 특징으로 하는 강유전체메모리.
  4. 제 1 항에 있어서, 스탠바이 상태에서, 상기 플레이트선(35)을 접지 전위로 고정함을 특징으로 하는 강유전체메모리.
  5. 제 1 항에 있어서, 기입 또는 재기입이 실행된후, 워드선이 활성인 상태에서 상기 비트선(26) 및 상기 플레이트선(35)을 접지 전위로 프리챠지함을 특징으로 하는 강유전체메모리.
  6. 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터(22,40), 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터(24,38)를 갖는 복수의 메모리셀들(20a,20b,20c,20d,20e) 및 더미셀들(36,46)이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
    메모리셀(20a-20e) 및 더미셀(46,36)의 상기 트랜지스터(24,38)의 게이트에접속되는 워드선(32) 및 더미워드선(42);
    상기 메모리셀(20a,20b,20c) 및 더미셀(46) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어(30)의 하나의 입력에 결합되는 비트선(26);
    상기 메모리셀(20d,20e) 및 더미셀(36) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어(30)의 다른 입력에 결합되는 상보형 비트선(28);
    상기 비트선(26)에 접속된 상기 메모리셀(20a,20b,20c) 및 더미셀(46)에 결합된 제 1 플레이트선(35);
    상기 상보형 비트선(28)에 접속된 상기 메모리셀(20d,20e) 및 더미셀(36)에 결합된 제 2 플레이트선(45);
    상기 상보형 비트선(28)과 제 1 플레이트선(35)을 접속시키는 제 1 스위치 수단(54); 및
    상기 비트선(26)과 제 2 플레이트선(45)을 접속시키는 제 2 스위치 수단(52)을 더 포함하며,
    상기 비트선(26)에 접속된 메모리셀이 선택된 상태에서는, 상기 제 1 스위치 수단(54)을 도통시켜 상기 제 1 플레이트선(35)에 상기 상보형 비트선(28)의 전압을 전송함에 의해 상기 선택된 메모리 셀에 데이터를 기입 또는 재기입하며,
    상기 상보형 비트선(28)에 접속된 메모리셀이 선택된 상태에서는, 상기 제 2 스위치 수단(52)을 도통시켜 상기 제 2 플레이트선(45)에 상기 비트선(26)의 전압을 전송함에 의해 상기 선택된 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리.
  7. 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터(22,40), 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터(24,38)를 갖는 복수의 메모리셀들(20a,20b,20c,20d,20e) 및 더미셀들(36,46)이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
    메모리셀(20a-20e) 및 더미셀(46,36)의 상기 트랜지스터(24,38)의 게이트에 접속되는 워드선(32) 및 더미워드선(42);
    상기 메모리셀(20a,20b,20c) 및 더미셀(46) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어(30)의 하나의 입력에 결합되는 비트선(26);
    상기 메모리셀(20d,20e) 및 더미셀(36) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어(30)의 다른 입력에 결합되는 상보형 비트선(28);
    상기 비트선(26)에 접속된 상기 메모리셀(20a,20b,20c)에 결합된 제 1 플레이트선(35);
    상기 상보형 비트선(28)에 접속된 상기 메모리셀(20d,20e)에 결합된 제 2 플레이트선(45);
    상기 비트선(26)과 상보형 비트선(28)에 각각 접속된 더미셀들(36,46)에 결합된 제 3 플레이트선(44);
    상기 상보형 비트선(28)과 제 1 플레이트선(35)을 접속시키는 제 1 스위치 수단(54); 및
    상기 비트선(26)과 제 2 플레이트선(45)을 접속시키는 제 2 스위치 수단(52)을 더 포함하며,
    상기 제 3 플레이트선(44)은 접지 전압으로 고정되며,
    상기 비트선(26)에 접속된 메모리셀이 선택된 상태에서는, 상기 제 1 스위치 수단(54)을 도통시켜 상기 제 1 플레이트선(35)에 상기 상보형 비트선(28)의 전압을 전송함에 의해 상기 선택된 메모리 셀에 데이터를 기입 또는 재기입하며,
    상기 상보형 비트선(28)에 접속된 메모리셀이 선택된 상태에서는, 상기 제 2 스위치 수단(52)을 도통시켜 상기 제 2 플레이트선(45)에 상기 비트선(26)의 전압을 전송함에 의해 상기 선택된 메모리셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리.
  8. 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터(22,40), 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터(24,38)를 갖는 복수의 메모리셀들(20a,20b,20c,20d,20e) 및 더미셀들(36,46)이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
    메모리셀(20a-20e) 및 더미셀(46,36)의 상기 트랜지스터(24,38)의 게이트에 접속되는 워드선(32) 및 더미워드선(42);
    상기 메모리셀(20a,20b,20c) 및 더미셀(46) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어(30)의 하나의 입력에 결합되는 비트선(26);
    상기 메모리셀(20d,20e) 및 더미셀(36) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어(30)의 다른 입력에 결합되는 상보형 비트선(28);
    상기 비트선(26)에 접속된 상기 메모리셀(20a,20b,20c) 및 더미셀(46)에 결합된 제 1 플레이트선(35);
    상기 상보형 비트선(28)에 접속된 상기 메모리셀(20d,20e) 및 더미셀(36)에 결합된 제 2 플레이트선(45);
    상기 상보형 비트선(28)과 제 1 플레이트선(35)을 접속시키는 제 1 스위치 수단(54); 및
    상기 비트선(26)과 제 2 플레이트선(45)을 접속시키는 제 2 스위치 수단(52)을 더 포함하며,
    상기 제 1 및 제 2 스위치 수단(54,52)을 도통시켜 상기 제 1 플레이트선(35)에 상기 상보형 비트선(28)의 전압을 전송하고 상기 제 2 플레이트선(45)에 비트선(26)의 전압을 전송함에 의해 메모리 셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리.
  9. 제 1 및 제 2 대향 전극들 및 상기 제 1 및 제 2 전극들 사이에 배치된 강유전체막을 가지며, 상기 강유전체막의 분극 상태에 따라 2진 정보를 기억 및 보유하는 커패시터(22,40), 및 상기 커패시터의 제 1 전극에 소스 및 드레인중 하나가 접속되는 트랜지스터(24,38)를 갖는 복수의 메모리셀들(20a,20b,20c,20d,20e) 및 더미셀들(36,46)이 행방향 및 열방향으로 배치된 강유전체메모리에 있어서,
    메모리셀(20a-20e) 및 더미셀(46,36)의 상기 트랜지스터(24,38)의 게이트에 접속되는 워드선(32) 및 더미워드선(42);
    상기 메모리셀(20a,20b,20c) 및 더미셀(46) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 센스 앰플리파이어(30)의 하나의 입력에 결합되는 비트선(26);
    상기 메모리셀(20d,20e) 및 더미셀(36) 각각의 트랜지스터(24,38)의 소스 및 드레인중 다른 하나와 접속되며 상기 센스 앰플리파이어(30)의 다른 입력에 결합되는 상보형 비트선(28);
    상기 비트선(26)에 접속된 상기 메모리셀(20a,20b,20c)에 결합된 제 1 플레이트선(35);
    상기 상보형 비트선(28)에 접속된 상기 메모리셀(20d,20e)에 결합된 제 2 플레이트선(45);
    상기 비트선(26)과 상보형 비트선(28)에 각각 접속된 더미셀들(36,46)에 결합된 제 3 플레이트선(44);
    상기 상보형 비트선(28)과 제 1 플레이트선(35)을 접속시키는 제 1 스위치 수단(54); 및
    상기 비트선(26)과 제 2 플레이트선(45)을 접속시키는 제 2 스위치 수단(52)을 더 포함하며,
    상기 제 3 플레이트선(44)은 접지 전압으로 고정되며,
    상기 제 1 및 제 2 스위치 수단(54,52)을 도통시켜 상기 제 1 플레이트선(35)에 상기 상보형 비트선(28)의 전압을 전송하고 제 2 플레이트선(45)에 비트선(26)의 전압을 전송함에 의해 메모리 셀에 데이터를 기입 또는 재기입함을 특징으로 하는 강유전체메모리.
  10. 제 6 항 내지 9항중 어느 한 항에 있어서, 제 1 플레이트선(35) 및 제 2 플레이트선(45)에 접속되는 메모리셀의 수가 같은 것을 특징으로 하는 강유전체메모리.
  11. 제 6 항 내지 9항중 어느 한 항에 있어서, 스탠바이 상태 및 독출 상태에서, 상기 제 1 및 제 2 플레이트선(35,45)이 소정 전위로 고정됨을 특징으로 하는 강유전체메모리.
  12. 제 6 항 내지 9항중 어느 한 항에 있어서, 메모리셀이 선택되지 않은 상태에서, 상기 비트선(26) 및 상보형 비트선(28)이 일정 전압으로 유지됨을 특징으로 하는 강유전체메모리.
  13. 제 6 항 내지 9항중 어느 한 항에 있어서, 스탠바이시에, 상기 제 1 및 제 2 플레이트선(35,45)이 접지 전위로 고정됨을 특징으로 하는 강유전체메모리.
  14. 제 6 항 내지 9항중 어느 한 항에 있어서, 기입 또는 재기입이 실행된후, 워드선(32) 및 더미 워드선(42)이 활성 상태로 유지되는 동안 상기 비트선(26), 상기 상보형 비트선(28), 상기 제 1 및 제 2 플레이트선(35,45)이 접지 전위로 프리챠지됨을 특징으로 하는 강유전체메모리.
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