JPH08273372A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
- Publication number
- JPH08273372A JPH08273372A JP7068449A JP6844995A JPH08273372A JP H08273372 A JPH08273372 A JP H08273372A JP 7068449 A JP7068449 A JP 7068449A JP 6844995 A JP6844995 A JP 6844995A JP H08273372 A JPH08273372 A JP H08273372A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- ferroelectric
- pulse
- circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】タイミング設計が容易で、動作速度の高速化を
図れ、また面積の増大を防止できる強誘電体記憶装置を
実現する。 【構成】メモリセルをアクセスするための信号、たとえ
ばアドレス信号あるいはコントロール信号等の入力信号
ＩＮを受けて、入力信号ＩＮに同期したパルス信号φPR
を生成して昇圧回路２およびプリチャージトランジスタ
ＰＣＴ１〜ＰＣＴ４のゲートに出力するパルス発生回路
１と、パルス発生回路１によるパルス信号φPRを受け
て、昇圧用素子としての強誘電体キャパシタに所定のタ
イミングで入力させて、少なくともスイッチングトラン
ジスタＴｒ１，ＲＴｒ１のしきい値に基づく電圧降下を
相殺するレベル以上、たとえば２ＶCCに昇圧したワード
線用駆動信号ＸB を生成しデコーダ３に出力する昇圧回
路２を設ける。
図れ、また面積の増大を防止できる強誘電体記憶装置を
実現する。 【構成】メモリセルをアクセスするための信号、たとえ
ばアドレス信号あるいはコントロール信号等の入力信号
ＩＮを受けて、入力信号ＩＮに同期したパルス信号φPR
を生成して昇圧回路２およびプリチャージトランジスタ
ＰＣＴ１〜ＰＣＴ４のゲートに出力するパルス発生回路
１と、パルス発生回路１によるパルス信号φPRを受け
て、昇圧用素子としての強誘電体キャパシタに所定のタ
イミングで入力させて、少なくともスイッチングトラン
ジスタＴｒ１，ＲＴｒ１のしきい値に基づく電圧降下を
相殺するレベル以上、たとえば２ＶCCに昇圧したワード
線用駆動信号ＸB を生成しデコーダ３に出力する昇圧回
路２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極反転を
利用した強誘電体記憶装置に関する。
利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図８に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。以下に、１Ｔｒ−１Ｃａｐ方式を例に強誘電体
不揮発性メモリの基本的な回路構成について説明する。
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、１つのスイッチングトランジスタと１つの強誘電体
キャパシタにより１ビットを構成するもの（１Ｔｒ−１
Ｃａｐ方式）、２つのスイッチングトランジスタと２つ
の強誘電体キャパシタにより１ビットを構成するもの
（２Ｔｒ−２Ｃａｐ方式という）との２種類が提案され
ている。以下に、１Ｔｒ−１Ｃａｐ方式を例に強誘電体
不揮発性メモリの基本的な回路構成について説明する。
【０００３】図９は、１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図９に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図９に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方（第１）の電極が接続された強誘電体キャ
パシタＦＣ１によって１ビットが構成されており、スイ
ッチングトランジスタＴｒ１のゲートがワード線ＷＬ１
に接続され、強誘電体キャパシタＦＣ１の他方（第２）
の電極（プレート電極）がプレート線ＰＬに接続されて
いる。
【０００４】そして、この１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
【０００５】次に、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおける動作を、データの読み出し動作を
例に、図１０のタイミングチャートを参照しつつ説明す
る。
揮発性メモリにおける動作を、データの読み出し動作を
例に、図１０のタイミングチャートを参照しつつ説明す
る。
【０００６】まず、図示しない列制御系によりビット線
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためであり、この電圧は、図示しない昇圧回路により、
たとえば内部信号に基づいて生成され、図示しないロー
デコーダを介して印加される。
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系であるローデコ
ーダによりワード線ＷＬ１に（Ｖ CC＋αＶ、たとえばα
は１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＴｒ１が導通状態となる。同様に、リファンレ
ス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印加される。
これにより、スイッチングトランジスタＲＴｒ１が導通
状態となる。なお、ワード線ＷＬ１，ＲＷＬ１の設定レ
ベルを（ＶCC＋１Ｖ）としたのは、スイッチングトラン
ジスタのしきい値電圧Ｖｔｈが１Ｖ以下であることか
ら、「＋１Ｖ」してトランジスタによる電圧降下を防ぐ
ためであり、この電圧は、図示しない昇圧回路により、
たとえば内部信号に基づいて生成され、図示しないロー
デコーダを介して印加される。
【０００７】そして、ワード線ＷＬ１，ＲＷＬ１と略同
様の立ち上げタイミング、あるいは図１０に示すよう
に、一定のタイミングをおいてプレート線ＰＬおよびＲ
ＰＬに電源電圧ＶCCが所定時間印加される。これによ
り、強誘電体キャパシタＦＣ１およびＲＦＣ２の分極状
態に従ってビット線ＢＬ１およびＢＬ２の電位が変化す
る。そして、リファレンスセルＲＭＣ１が接続されたビ
ット線ＢＬ２の電位とメモリセルＭＣ１が接続されたビ
ット線ＢＬ１の分極状態に応じた電位との差が、図示し
ないセンスアンプにより検出される。なお、リファレン
スセルＲＭＣ１は分極反転させずに使用されるため、再
書き込み動作に入らないように、すなわち「０」データ
を書き込むために、リファレンス用ワード線ＲＷＬ１は
リファレンス用プレート線ＲＰＬよりも早いタイミング
で０Ｖに立ち下がるように設定される。すなわち、スイ
ッチングトランジスタＲＴｒ１が非導通状態になった後
に、リファレンス用プレート線ＲＰＬが０Ｖに立ち下げ
られる。
様の立ち上げタイミング、あるいは図１０に示すよう
に、一定のタイミングをおいてプレート線ＰＬおよびＲ
ＰＬに電源電圧ＶCCが所定時間印加される。これによ
り、強誘電体キャパシタＦＣ１およびＲＦＣ２の分極状
態に従ってビット線ＢＬ１およびＢＬ２の電位が変化す
る。そして、リファレンスセルＲＭＣ１が接続されたビ
ット線ＢＬ２の電位とメモリセルＭＣ１が接続されたビ
ット線ＢＬ１の分極状態に応じた電位との差が、図示し
ないセンスアンプにより検出される。なお、リファレン
スセルＲＭＣ１は分極反転させずに使用されるため、再
書き込み動作に入らないように、すなわち「０」データ
を書き込むために、リファレンス用ワード線ＲＷＬ１は
リファレンス用プレート線ＲＰＬよりも早いタイミング
で０Ｖに立ち下がるように設定される。すなわち、スイ
ッチングトランジスタＲＴｒ１が非導通状態になった後
に、リファレンス用プレート線ＲＰＬが０Ｖに立ち下げ
られる。
【０００８】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
【０００９】また、図１１は１Ｔｒ−１Ｃａｐ方式を採
用した不揮発性メモリにおける書き込み動作時のタイミ
ングチャートを示している。データ書き込みは、図１１
に示すようなワード線ＷＬおよびプレート線ＰＬの制御
が行われて、１つの強誘電体キャパシタの分極状態を、
図８に示すヒステリシス曲線におけるＣ点（状態０）ま
たはＡ点（状態１）に設定することにより、１ビットの
書き込みが行われる。この場合も、ワード線ＷＬ１へ
は、スイッチングトランジスタによる電圧降下を防ぐた
めであり、図示しない昇圧回路により、たとえば内部信
号に基づいて生成された（ＶCC＋１Ｖ）の信号が、図示
しないローデコーダを介して印加される。
用した不揮発性メモリにおける書き込み動作時のタイミ
ングチャートを示している。データ書き込みは、図１１
に示すようなワード線ＷＬおよびプレート線ＰＬの制御
が行われて、１つの強誘電体キャパシタの分極状態を、
図８に示すヒステリシス曲線におけるＣ点（状態０）ま
たはＡ点（状態１）に設定することにより、１ビットの
書き込みが行われる。この場合も、ワード線ＷＬ１へ
は、スイッチングトランジスタによる電圧降下を防ぐた
めであり、図示しない昇圧回路により、たとえば内部信
号に基づいて生成された（ＶCC＋１Ｖ）の信号が、図示
しないローデコーダを介して印加される。
【００１０】
【発明が解決しようとする課題】ところで、上述した図
９の回路では、ワード線用駆動電圧を昇圧する回路は、
たとえば複数のノード間をそれぞれｎチャネルＭＯＳト
ランジスタで接続し、たとえば内部パルス信号を、ゲー
ト絶縁膜を有する半導体キャパシタに印加させてその容
量結合により順次に昇圧するように構成される。
９の回路では、ワード線用駆動電圧を昇圧する回路は、
たとえば複数のノード間をそれぞれｎチャネルＭＯＳト
ランジスタで接続し、たとえば内部パルス信号を、ゲー
ト絶縁膜を有する半導体キャパシタに印加させてその容
量結合により順次に昇圧するように構成される。
【００１１】しかしながら、外部からの信号に直接同期
させたパルス信号を用いずに、内部パルス信号を用いて
いることから、ずれ等の発生を防止するためのタイミン
グ調整に時間がかかり、動作の高速化に限界があった。
また、複数の半導体キャパシタに相補的なレベルをとる
パルス信号を順次に印加する必要があり、そのタイミン
グ制御が複雑で、また、複数のキャパシタを要すること
から回路面積の増大を招くという問題がある。
させたパルス信号を用いずに、内部パルス信号を用いて
いることから、ずれ等の発生を防止するためのタイミン
グ調整に時間がかかり、動作の高速化に限界があった。
また、複数の半導体キャパシタに相補的なレベルをとる
パルス信号を順次に印加する必要があり、そのタイミン
グ制御が複雑で、また、複数のキャパシタを要すること
から回路面積の増大を招くという問題がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、また面積の増大を防止できる強誘
電体記憶装置を提供することにある。
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化を図れ、また面積の増大を防止できる強誘
電体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、上記メモリセルをアクセスするための外部信
号に受けて、当該外部信号に同期したパルス信号を生成
するパルス発生回路と、昇圧用素子を有し、上記パルス
発生回路によるパルス信号を所定のタイミングで当該昇
圧用素子に入力させて、少なくとも上記スイッチングト
ランジスタのしきい値に基づく電圧降下を相殺するレベ
ル以上に昇圧した上記駆動信号を生成する昇圧回路とを
有する。
め、本発明は、少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、上記メモリセルをアクセスするための外部信
号に受けて、当該外部信号に同期したパルス信号を生成
するパルス発生回路と、昇圧用素子を有し、上記パルス
発生回路によるパルス信号を所定のタイミングで当該昇
圧用素子に入力させて、少なくとも上記スイッチングト
ランジスタのしきい値に基づく電圧降下を相殺するレベ
ル以上に昇圧した上記駆動信号を生成する昇圧回路とを
有する。
【００１４】また、本発明の強誘電体記憶装置では、上
記昇圧用素子は、強誘電体キャパシタにより構成されて
いる。
記昇圧用素子は、強誘電体キャパシタにより構成されて
いる。
【００１５】
【作用】本発明の強誘電体記憶装置によれば、読み出し
あるいは書き込み時に、メモリセルをアクセスするため
の外部信号、たとえばアドレス信号が入力されると、パ
ルス発生回路において、アドレス信号に同期したパルス
信号が生成されて昇圧回路に出力される。昇圧回路で
は、パルス信号が所定のタイミングで昇圧用素子、たと
えば強誘電体キャパシタに入力されて、少なくともスイ
ッチングトランジスタのしきい値に基づく電圧降下を相
殺するレベル以上に昇圧された駆動信号が生成される。
そして、この駆動信号が、たとえばローデコーダでアド
レス信号に基づいて選択されたワード線に印加される。
これにより、スイッチングトランジスタが導通状態とな
るが、このとき、そのワード線に接続されたスイッチン
グトランジスタを通してのビット線と強誘電体キャパシ
タ間の信号の授受において、スイッチングトランジスタ
のしきい値に基づく電圧降下が相殺される。
あるいは書き込み時に、メモリセルをアクセスするため
の外部信号、たとえばアドレス信号が入力されると、パ
ルス発生回路において、アドレス信号に同期したパルス
信号が生成されて昇圧回路に出力される。昇圧回路で
は、パルス信号が所定のタイミングで昇圧用素子、たと
えば強誘電体キャパシタに入力されて、少なくともスイ
ッチングトランジスタのしきい値に基づく電圧降下を相
殺するレベル以上に昇圧された駆動信号が生成される。
そして、この駆動信号が、たとえばローデコーダでアド
レス信号に基づいて選択されたワード線に印加される。
これにより、スイッチングトランジスタが導通状態とな
るが、このとき、そのワード線に接続されたスイッチン
グトランジスタを通してのビット線と強誘電体キャパシ
タ間の信号の授受において、スイッチングトランジスタ
のしきい値に基づく電圧降下が相殺される。
【００１６】
【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す回路図であって、従来例を示す図９と同一構
成部分は同一符号をもって表している。すなわち、ＭＣ
１はメモリセル、ＲＭＣ１はリファレンスセル、ＢＬ
１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、Ｐ
Ｌはプレート線、ＲＷＬ１はリファレンス用ワード線、
ＲＰＬはリファレンス用プレート線、ＳＡはセンスアン
プ、ＤＬ１，ＤＬ２はデータ線、ＴＭ１，ＴＭ２は転送
ゲート、ＩＶ１はインバータ、ＰＣＴ１〜ＰＣＴ４はｎ
チャネルＭＯＳトランジスタからなるプリチャージトラ
ンジスタ、１はパルス発生回路、２は昇圧回路、３はロ
ーデコーダをそれぞれ示している。
を採用した強誘電体不揮発性メモリの基本的な１ビット
構成を示す回路図であって、従来例を示す図９と同一構
成部分は同一符号をもって表している。すなわち、ＭＣ
１はメモリセル、ＲＭＣ１はリファレンスセル、ＢＬ
１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、Ｐ
Ｌはプレート線、ＲＷＬ１はリファレンス用ワード線、
ＲＰＬはリファレンス用プレート線、ＳＡはセンスアン
プ、ＤＬ１，ＤＬ２はデータ線、ＴＭ１，ＴＭ２は転送
ゲート、ＩＶ１はインバータ、ＰＣＴ１〜ＰＣＴ４はｎ
チャネルＭＯＳトランジスタからなるプリチャージトラ
ンジスタ、１はパルス発生回路、２は昇圧回路、３はロ
ーデコーダをそれぞれ示している。
【００１７】プリチャージトランジスタＰＣＴ１はビッ
ト線ＢＬ１と接地線との間に接続され、プリチャージト
ランジスタＰＣＴ２はビット線ＢＬ１と接地線との間に
接続され、これらトランジスタＰＣＴ１およびＰＣＴ２
のゲートが信号φPRの供給線、すなわちパルス発生回路
１の出力に接続されている。また、プリチャージトラン
ジスタＰＣＴ３はデータ線ＤＬ１と接地線との間に接続
され、プリチャージトランジスタＰＣＴ４はビット線Ｄ
Ｌ２と接地線との間に接続され、これらトランジスタＰ
ＣＴ３およびＰＣＴ４のゲートが信号φPRの供給線、す
なわちパルス発生回路１の出力に接続されている。
ト線ＢＬ１と接地線との間に接続され、プリチャージト
ランジスタＰＣＴ２はビット線ＢＬ１と接地線との間に
接続され、これらトランジスタＰＣＴ１およびＰＣＴ２
のゲートが信号φPRの供給線、すなわちパルス発生回路
１の出力に接続されている。また、プリチャージトラン
ジスタＰＣＴ３はデータ線ＤＬ１と接地線との間に接続
され、プリチャージトランジスタＰＣＴ４はビット線Ｄ
Ｌ２と接地線との間に接続され、これらトランジスタＰ
ＣＴ３およびＰＣＴ４のゲートが信号φPRの供給線、す
なわちパルス発生回路１の出力に接続されている。
【００１８】また、転送ゲートＴＭ１，ＴＭ２はｎチャ
ネルＭＯＳトランジスタとｐチャネルＭＯＳトランジス
タのソース・ドレイン同士を接続して構成され、転送ゲ
ートＴＭ１はセンスアンプＳＡのビット線ＢＬ１の出力
ラインとデータ線ＤＬ１との間に接続され、転送ゲート
ＴＭ２はセンスアンプＳＡのビット線ＢＬ２の出力ライ
ンとデータ線ＤＬ２との間に接続されている。そして、
転送ゲートＴＭ１，ＴＭ２を構成するｎチャネルＭＯＳ
トランジスタのゲートに選択信号Ｙの入力線が接続さ
れ、ｐチャネルＭＯＳトランジスタのゲートにインバー
タＩＶ１の出力線、すなわち、選択信号Ｙの反転信号の
供給線に接続されている。
ネルＭＯＳトランジスタとｐチャネルＭＯＳトランジス
タのソース・ドレイン同士を接続して構成され、転送ゲ
ートＴＭ１はセンスアンプＳＡのビット線ＢＬ１の出力
ラインとデータ線ＤＬ１との間に接続され、転送ゲート
ＴＭ２はセンスアンプＳＡのビット線ＢＬ２の出力ライ
ンとデータ線ＤＬ２との間に接続されている。そして、
転送ゲートＴＭ１，ＴＭ２を構成するｎチャネルＭＯＳ
トランジスタのゲートに選択信号Ｙの入力線が接続さ
れ、ｐチャネルＭＯＳトランジスタのゲートにインバー
タＩＶ１の出力線、すなわち、選択信号Ｙの反転信号の
供給線に接続されている。
【００１９】パルス発生回路１は、図示しない制御系か
ら出力されたメモリセルをアクセスするための信号、た
とえばアドレス信号あるいはコントロール信号等の入力
信号ＩＮを受けて、入力信号ＩＮに同期したパルス信号
φPRを生成して昇圧回路２およびプリチャージトランジ
スタＰＣＴ１〜ＰＣＴ４のゲートに出力する。
ら出力されたメモリセルをアクセスするための信号、た
とえばアドレス信号あるいはコントロール信号等の入力
信号ＩＮを受けて、入力信号ＩＮに同期したパルス信号
φPRを生成して昇圧回路２およびプリチャージトランジ
スタＰＣＴ１〜ＰＣＴ４のゲートに出力する。
【００２０】図２は、パルス発生回路１の構成例を示す
回路図である。このパルス発生回路１は、図２に示すよ
うに、インバータ１０１〜１０４、２入力ナンドゲート
１０５により構成されている。具体的には、インバータ
１０１〜１０３が直列に接続され、インバータ１０１の
入力およびナンドゲート１０５の一方の入力が入力信号
ＩＮの入力線に接続され、インバータ１０３の出力がナ
ンドゲート１０５の他方の入力に接続され、ナンドゲー
ト１０５の出力がインバータ１０４の入力に接続され、
インバータ１０４の出力が昇圧回路２の入力、並びにプ
リチャージトランジスタＰＣＴ１〜ＰＣＴ４のゲートに
接続されている。
回路図である。このパルス発生回路１は、図２に示すよ
うに、インバータ１０１〜１０４、２入力ナンドゲート
１０５により構成されている。具体的には、インバータ
１０１〜１０３が直列に接続され、インバータ１０１の
入力およびナンドゲート１０５の一方の入力が入力信号
ＩＮの入力線に接続され、インバータ１０３の出力がナ
ンドゲート１０５の他方の入力に接続され、ナンドゲー
ト１０５の出力がインバータ１０４の入力に接続され、
インバータ１０４の出力が昇圧回路２の入力、並びにプ
リチャージトランジスタＰＣＴ１〜ＰＣＴ４のゲートに
接続されている。
【００２１】図３に、図２のパルス発生回路１の入力信
号ＩＮ、インバータ１０３の出力信号Ｓ１０３、ナンド
ゲート１０５の出力信号Ｓ１０５およびインバータ１０
４の出力信号Ｓ１０４のタイミングチャートを示す。図
３に示すように、パルス発生回路１から、入力信号ＩＮ
に同期したパルス信号Ｓ１０４（φPR）が生成され、昇
圧回路２等に出力される。
号ＩＮ、インバータ１０３の出力信号Ｓ１０３、ナンド
ゲート１０５の出力信号Ｓ１０５およびインバータ１０
４の出力信号Ｓ１０４のタイミングチャートを示す。図
３に示すように、パルス発生回路１から、入力信号ＩＮ
に同期したパルス信号Ｓ１０４（φPR）が生成され、昇
圧回路２等に出力される。
【００２２】昇圧回路２は、パルス発生回路１によるパ
ルス信号φPRを受けて、昇圧用素子としての強誘電体キ
ャパシタに所定のタイミングで入力させて、少なくとも
スイッチングトランジスタＴｒ１，ＲＴｒ１のしきい値
に基づく電圧降下を相殺するレベル以上、たとえば２Ｖ
CCに昇圧したワード線用駆動信号ＸB を生成しデコーダ
３に出力する。デコーダ３は、アドレス信号により指定
されたワード線ＷＬ、およびリファレンスワード線ＲＷ
Ｌ１に、駆動信号ＸB を送出する。
ルス信号φPRを受けて、昇圧用素子としての強誘電体キ
ャパシタに所定のタイミングで入力させて、少なくとも
スイッチングトランジスタＴｒ１，ＲＴｒ１のしきい値
に基づく電圧降下を相殺するレベル以上、たとえば２Ｖ
CCに昇圧したワード線用駆動信号ＸB を生成しデコーダ
３に出力する。デコーダ３は、アドレス信号により指定
されたワード線ＷＬ、およびリファレンスワード線ＲＷ
Ｌ１に、駆動信号ＸB を送出する。
【００２３】図４は、昇圧回路２の構成例を示す回路図
である。この昇圧回路２は、図４に示すように、インバ
ータ２０１〜２０８、２入力ナンドゲート２０９、強誘
電体キャパシタ２１０およびｐチャネルＭＯＳトランジ
スタ２１１により構成されている。具体的には、インバ
ータ２０１〜２０３が直列に接続され、インバータ２０
１の入力およびインバータ２０４の入力がパルス信号φ
PRの入力線に接続され、インバータ２０３の出力がナン
ドゲート２０９の一方の入力に接続され、インバータ２
０４の出力がナンドゲート２０９の他方の入力に接続さ
れ、ナンドゲート２０９の出力がインバータ２０８の入
力に接続され、インバータ２０８の出力がｐチャネルＭ
ＯＳトランジスタ２１１のゲートに接続されている。ｐ
チャネルＭＯＳトランジスタ２１１のソースは電源電圧
ＶCCの供給線に接続されている。また、インバータ２０
５〜２０７が直列に接続され、インバータ２０５の入力
がパルス信号φPRの入力線に接続され、インバータ２０
７の出力が強誘電体キャパシタ２１０の一方の電極に接
続されている。そして、強誘電体キャパシタ２１０の他
方の電極がｐチャネルＭＯＳトランジスタ２１１のドレ
インに接続され、これらの接続点から略２ＶCCまで昇圧
された駆動信号ＸB をデコーダ３に出力する。
である。この昇圧回路２は、図４に示すように、インバ
ータ２０１〜２０８、２入力ナンドゲート２０９、強誘
電体キャパシタ２１０およびｐチャネルＭＯＳトランジ
スタ２１１により構成されている。具体的には、インバ
ータ２０１〜２０３が直列に接続され、インバータ２０
１の入力およびインバータ２０４の入力がパルス信号φ
PRの入力線に接続され、インバータ２０３の出力がナン
ドゲート２０９の一方の入力に接続され、インバータ２
０４の出力がナンドゲート２０９の他方の入力に接続さ
れ、ナンドゲート２０９の出力がインバータ２０８の入
力に接続され、インバータ２０８の出力がｐチャネルＭ
ＯＳトランジスタ２１１のゲートに接続されている。ｐ
チャネルＭＯＳトランジスタ２１１のソースは電源電圧
ＶCCの供給線に接続されている。また、インバータ２０
５〜２０７が直列に接続され、インバータ２０５の入力
がパルス信号φPRの入力線に接続され、インバータ２０
７の出力が強誘電体キャパシタ２１０の一方の電極に接
続されている。そして、強誘電体キャパシタ２１０の他
方の電極がｐチャネルＭＯＳトランジスタ２１１のドレ
インに接続され、これらの接続点から略２ＶCCまで昇圧
された駆動信号ＸB をデコーダ３に出力する。
【００２４】図５に、図４の昇圧回路２の入力信号
φPR、インバータ２０３の出力信号Ｓ２０３、インバー
タ２０４の出力信号Ｓ２０４、インバータ２０７の出力
信号Ｓ２０７、ナンドゲート２０９の出力信号Ｓ２０９
およびインバータ２０８の出力信号Ｓ２０８のタイミン
グチャートを示す。
φPR、インバータ２０３の出力信号Ｓ２０３、インバー
タ２０４の出力信号Ｓ２０４、インバータ２０７の出力
信号Ｓ２０７、ナンドゲート２０９の出力信号Ｓ２０９
およびインバータ２０８の出力信号Ｓ２０８のタイミン
グチャートを示す。
【００２５】このような構成を有する昇圧回路２では、
図５に示すように、インバータ２０８の出力信号Ｓ２０
８がローレベルのときにｐチャネルＭＯＳトランジスタ
２１１が導通状態となり、強誘電体キャパシタ２１０の
他方の電極側である信号ＸBの出力ノードはＶCCレベル
まで充電される。このとき強誘電体キャパシタ２１０の
一方の電極側は信号Ｓ２０７がローレベルに放電されて
いることから、接地レベルの０Ｖに放電されている。次
に、信号Ｓ２０８がハイレベルになり、トランジスタ２
１１が非導通状態になると、信号ＸB の出力ノードはフ
ローティングとなる。続いて、信号Ｓ２０７がハイレベ
ルのＶCCレベルまで遷移する。その結果、信号ｘB のレ
ベルは強誘電体キャパシタ２１０の容量結合により、２
ＶCCレベルまで上昇する。
図５に示すように、インバータ２０８の出力信号Ｓ２０
８がローレベルのときにｐチャネルＭＯＳトランジスタ
２１１が導通状態となり、強誘電体キャパシタ２１０の
他方の電極側である信号ＸBの出力ノードはＶCCレベル
まで充電される。このとき強誘電体キャパシタ２１０の
一方の電極側は信号Ｓ２０７がローレベルに放電されて
いることから、接地レベルの０Ｖに放電されている。次
に、信号Ｓ２０８がハイレベルになり、トランジスタ２
１１が非導通状態になると、信号ＸB の出力ノードはフ
ローティングとなる。続いて、信号Ｓ２０７がハイレベ
ルのＶCCレベルまで遷移する。その結果、信号ｘB のレ
ベルは強誘電体キャパシタ２１０の容量結合により、２
ＶCCレベルまで上昇する。
【００２６】また、この昇圧回路２では、昇圧用素子と
して、比誘電率が酸化膜の数百倍、たとえばＰＺＴの場
合には３００倍の強誘電体キャパシタ２１０を用いてい
るので、従来の酸化膜を用いた半導体キャパシタと同じ
容量を得るのに、小さい面積で済む。
して、比誘電率が酸化膜の数百倍、たとえばＰＺＴの場
合には３００倍の強誘電体キャパシタ２１０を用いてい
るので、従来の酸化膜を用いた半導体キャパシタと同じ
容量を得るのに、小さい面積で済む。
【００２７】次に、上記構成による動作を、読み出し動
作を例に説明する。なお、この場合の各信号のタイミン
グは図１０に示すものと同様となることから、図１０を
参照しつつ説明する。
作を例に説明する。なお、この場合の各信号のタイミン
グは図１０に示すものと同様となることから、図１０を
参照しつつ説明する。
【００２８】まず、メモリセルをアクセスするための外
部信号、たとえばアドレス信号ＩＮが入力されると、パ
ルス発生回路１において、アドレス信号に同期したパル
ス信号φPRが生成されてプリチャージトランジスタＰＣ
Ｔ１〜ＰＣＴ４のゲート、並びに昇圧回路２に出力され
る。これにより、ビット線ＢＬ１，ＢＬ２、およびデー
タ線ＤＬ１，ＤＬ２が接地レベルにプリチャージされ
る。
部信号、たとえばアドレス信号ＩＮが入力されると、パ
ルス発生回路１において、アドレス信号に同期したパル
ス信号φPRが生成されてプリチャージトランジスタＰＣ
Ｔ１〜ＰＣＴ４のゲート、並びに昇圧回路２に出力され
る。これにより、ビット線ＢＬ１，ＢＬ２、およびデー
タ線ＤＬ１，ＤＬ２が接地レベルにプリチャージされ
る。
【００２９】また、昇圧回路２では、パルス信号φPRが
所定のタイミングで昇圧用素子としての強誘電体キャパ
シタ２１０に入力されて、スイッチングトランジスタの
しきい値に基づく電圧降下を相殺するに十分な２ＶCCレ
ベルまで昇圧された信号ＸBが生成されてローデコーダ
３に出力される。そして、ローデコーダ３では、２Ｖ CC
レベルまで昇圧された信号ＸB がそのままのレベルで、
あるいはたとえば（Ｖ CC＋１Ｖ）程度に調整されて、ア
ドレス信号に基づいて選択されたワード線ＷＬ、ＲＷＬ
に印加される。これにより、メモリセルＭＣ１のスイッ
チングトランジスタＴｒ１が導通状態となる。同様に、
リファレンス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）の電
圧が印加される。これにより、リファレンス用スイッチ
ングトランジスタＲＴｒ１が導通状態となる。
所定のタイミングで昇圧用素子としての強誘電体キャパ
シタ２１０に入力されて、スイッチングトランジスタの
しきい値に基づく電圧降下を相殺するに十分な２ＶCCレ
ベルまで昇圧された信号ＸBが生成されてローデコーダ
３に出力される。そして、ローデコーダ３では、２Ｖ CC
レベルまで昇圧された信号ＸB がそのままのレベルで、
あるいはたとえば（Ｖ CC＋１Ｖ）程度に調整されて、ア
ドレス信号に基づいて選択されたワード線ＷＬ、ＲＷＬ
に印加される。これにより、メモリセルＭＣ１のスイッ
チングトランジスタＴｒ１が導通状態となる。同様に、
リファレンス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）の電
圧が印加される。これにより、リファレンス用スイッチ
ングトランジスタＲＴｒ１が導通状態となる。
【００３０】そして、電源電圧ＶCCレベルの駆動パルス
信号がプレート線ＰＬに所定時間印加される。同様に、
電源電圧ＶCCレベルの駆動パルス信号がリファレンス用
プレート線ＲＰＬに所定時間印加される。こにれより、
メモリセルＭＣ１およびリファレンスセルＲＭＣ１の強
誘電体キャパシタＦＣ１、ＲＦＣ１のプレート電極には
電源電圧ＶCCが所定期間だけ印加される。その結果、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、センスアンプ
により検出される。
信号がプレート線ＰＬに所定時間印加される。同様に、
電源電圧ＶCCレベルの駆動パルス信号がリファレンス用
プレート線ＲＰＬに所定時間印加される。こにれより、
メモリセルＭＣ１およびリファレンスセルＲＭＣ１の強
誘電体キャパシタＦＣ１、ＲＦＣ１のプレート電極には
電源電圧ＶCCが所定期間だけ印加される。その結果、強
誘電体キャパシタＦＣ１およびＲＦＣ２の分極状態に従
ってビット線ＢＬ１およびＢＬ２の電位が変化する。そ
して、リファレンスセルＲＭＣ１が接続されたビット線
ＢＬ２の電位とメモリセルＭＣ１が接続されたビット線
ＢＬ１の分極状態に応じた電位との差が、センスアンプ
により検出される。
【００３１】なお、リファレンスセルＲＭＣ１は分極反
転させずに使用されるため、再書き込み動作に入らない
ように、すなわち「０」データを書き込むために、リフ
ァレンス用ワード線ＲＷＬ１はリファレンス用プレート
線ＲＰＬよりも早いタイミングで０Ｖに立ち下がるよう
に設定される。すなわち、スイッチングトランジスタＲ
Ｔｒ１が非導通状態になった後に、リファレンス用プレ
ート線ＲＰＬが０Ｖに立ち下げられる。
転させずに使用されるため、再書き込み動作に入らない
ように、すなわち「０」データを書き込むために、リフ
ァレンス用ワード線ＲＷＬ１はリファレンス用プレート
線ＲＰＬよりも早いタイミングで０Ｖに立ち下がるよう
に設定される。すなわち、スイッチングトランジスタＲ
Ｔｒ１が非導通状態になった後に、リファレンス用プレ
ート線ＲＰＬが０Ｖに立ち下げられる。
【００３２】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
【００３３】以上説明したように、本実施例によれば、
図示しない制御系から出力されたメモリセルをアクセス
するための信号、たとえばアドレス信号あるいはコント
ロール信号等の入力信号ＩＮを受けて、入力信号ＩＮに
同期したパルス信号φPRを生成して昇圧回路２およびプ
リチャージトランジスタＰＣＴ１〜ＰＣＴ４のゲートに
出力するパルス発生回路１と、パルス発生回路１による
パルス信号φPRを受けて、昇圧用素子としての強誘電体
キャパシタ２１０に所定のタイミングで入力させて、少
なくともスイッチングトランジスタＴｒ１，ＲＴｒ１の
しきい値に基づく電圧降下を相殺するレベル以上、たと
えば２ＶCCに昇圧したワード線用駆動信号ＸB を生成し
デコーダ３に出力する昇圧回路２を設けたので、タイミ
ング設計が容易となり、動作速度の高速化を図れる利点
がある。加えて、昇圧用素子として強誘電体キャパシタ
を用いるので、回路面積を小さくでき、面積の増大を防
止できる利点がある。
図示しない制御系から出力されたメモリセルをアクセス
するための信号、たとえばアドレス信号あるいはコント
ロール信号等の入力信号ＩＮを受けて、入力信号ＩＮに
同期したパルス信号φPRを生成して昇圧回路２およびプ
リチャージトランジスタＰＣＴ１〜ＰＣＴ４のゲートに
出力するパルス発生回路１と、パルス発生回路１による
パルス信号φPRを受けて、昇圧用素子としての強誘電体
キャパシタ２１０に所定のタイミングで入力させて、少
なくともスイッチングトランジスタＴｒ１，ＲＴｒ１の
しきい値に基づく電圧降下を相殺するレベル以上、たと
えば２ＶCCに昇圧したワード線用駆動信号ＸB を生成し
デコーダ３に出力する昇圧回路２を設けたので、タイミ
ング設計が容易となり、動作速度の高速化を図れる利点
がある。加えて、昇圧用素子として強誘電体キャパシタ
を用いるので、回路面積を小さくでき、面積の増大を防
止できる利点がある。
【００３４】なお、昇圧回路２においては、強誘電体キ
ャパシタ２１０の一方の電極側（インバータ２０７の出
力側）を接地レベルからＶCCレベルに充電するとき、ｐ
チャネルＭＯＳトランジスタ２１１が必ず非導通状態に
保持されるように、信号遅延時間の配分が必要である。
ャパシタ２１０の一方の電極側（インバータ２０７の出
力側）を接地レベルからＶCCレベルに充電するとき、ｐ
チャネルＭＯＳトランジスタ２１１が必ず非導通状態に
保持されるように、信号遅延時間の配分が必要である。
【００３５】図６にその信号遅延時間の配分を最適化し
た昇圧回路の構成例を示し、図７にそのタイミングチャ
ートを示す。この場合、ｐチャネルＭＯＳトランジスタ
２１１のゲートに印加する信号のパルス幅を小さくし、
強誘電体キャパシタ２１０の一方の電極に印加する信号
のパルス幅が大きなるように構成されている。すなわ
ち、ｐチャネルＭＯＳトランジスタ２１１のゲートに印
加する信号ラインはインバータ２０１，２０２を介した
信号とパルス信号φPRとをナンドゲートＳ２０９の２入
力とし、ナンドゲート２０９の出力信号Ｓ２０９をｐチ
ャネルＭＯＳトランジスタ２１１のゲートに入力させて
いる。また、強誘電体キャパシタ２１０の一方の電極に
印加する信号ラインは、直列接続されたインバータ２０
５〜２０７に並列にインバータ２１２を設け、インバー
タ２０７の出力信号とインバータ２１２の出力信号とを
ナンドゲートＳ２１３の２入力とし、ナンドゲート２１
３の出力信号をインバータ２１４に入力させ、このイン
バータ２１４の出力信号Ｓ２１４を強誘電体キャパシタ
２１０の一方の電極に入力させている。
た昇圧回路の構成例を示し、図７にそのタイミングチャ
ートを示す。この場合、ｐチャネルＭＯＳトランジスタ
２１１のゲートに印加する信号のパルス幅を小さくし、
強誘電体キャパシタ２１０の一方の電極に印加する信号
のパルス幅が大きなるように構成されている。すなわ
ち、ｐチャネルＭＯＳトランジスタ２１１のゲートに印
加する信号ラインはインバータ２０１，２０２を介した
信号とパルス信号φPRとをナンドゲートＳ２０９の２入
力とし、ナンドゲート２０９の出力信号Ｓ２０９をｐチ
ャネルＭＯＳトランジスタ２１１のゲートに入力させて
いる。また、強誘電体キャパシタ２１０の一方の電極に
印加する信号ラインは、直列接続されたインバータ２０
５〜２０７に並列にインバータ２１２を設け、インバー
タ２０７の出力信号とインバータ２１２の出力信号とを
ナンドゲートＳ２１３の２入力とし、ナンドゲート２１
３の出力信号をインバータ２１４に入力させ、このイン
バータ２１４の出力信号Ｓ２１４を強誘電体キャパシタ
２１０の一方の電極に入力させている。
【００３６】図６の回路を用いることにより、上述した
効果に加えて、的確な動作を実現できるという効果を得
られる。
効果に加えて、的確な動作を実現できるという効果を得
られる。
【００３７】なお、以上の説明においては、１Ｔｒ−１
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
Ｃａｐ方式を採用した強誘電体不揮発性メモリを例に説
明したが、本発明が２Ｔｒ−２Ｃａｐ方式を採用した強
誘電体不揮発性メモリに適用できることはいうまでもな
い。
【００３８】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、タイミング設計が容易となり、動作
速度の高速化を図ることができる。また、昇圧用素子と
して強誘電体キャパシタを用いるので、回路面積を小さ
くでき、面積の増大を防止できる利点がある。
記憶装置によれば、タイミング設計が容易となり、動作
速度の高速化を図ることができる。また、昇圧用素子と
して強誘電体キャパシタを用いるので、回路面積を小さ
くでき、面積の増大を防止できる利点がある。
【図１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
強誘電体不揮発性メモリの基本的な構成を示す回路図で
ある。
【図２】本発明に係るパルス生成回路の構成例を示す回
路図である。
路図である。
【図３】図２の回路のタイミングチャートである。
【図４】本発明に係る昇圧回路の構成例を示す回路図で
ある。
ある。
【図５】図４の回路のタイミングチャートである。
【図６】本発明に係る昇圧回路の他の構成例を示す回路
図である。
図である。
【図７】図６の回路のタイミングチャートである。
【図８】強誘電体キャパシタのヒステリシス特性を示す
図である。
図である。
【図９】１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮
発性メモリの基本的な１ビット構成を示す図である。
発性メモリの基本的な１ビット構成を示す図である。
【図１０】図９の回路の読み出し時における各端子に印
加される電位のタイミングチャートである。
加される電位のタイミングチャートである。
【図１１】図９の回路の書き込み時における各端子に印
加される電位のタイミングチャートである。
加される電位のタイミングチャートである。
ＭＣ１…メモリセル ＲＭＣ１…リファレンスセル Ｔｒ１…スイッチングトランジスタ ＲＴｒ１…リファレンス用スイッチングトランジスタ ＦＣ１…強誘電体キャパシタ ＲＦＣ１…リファレンス用強誘電体キャパシタ ＢＬ１，ＢＬ２…ビット線 ＷＬ１，ＷＬ２…ワード線 ＲＷＬ１…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線 １…パルス発生回路 ２，２ａ…昇圧回路 ３…ローデコーダ
Claims (2)
- 【請求項１】 少なくとも、第１および第２の電極と両
電極間に配置された強誘電体を有し、両電極への印加電
圧に応じた強誘電体の分極の方向によって２値データを
記憶する強誘電体キャパシタと、ワード線に印加される
駆動信号レベルに応じてビット線と強誘電体キャパシタ
の第１の電極とを作動的に接続するスイッチングトラン
ジスタとからなるメモリセルを有する強誘電体記憶装置
であって、 上記メモリセルをアクセスするための外部信号に受け
て、当該外部信号に同期したパルス信号を生成するパル
ス発生回路と、 昇圧用素子を有し、上記パルス発生回路によるパルス信
号を所定のタイミングで当該昇圧用素子に入力させて、
少なくとも上記スイッチングトランジスタのしきい値に
基づく電圧降下を相殺するレベル以上に昇圧した上記駆
動信号を生成する昇圧回路とを有する強誘電体記憶装
置。 - 【請求項２】 上記昇圧用素子は、強誘電体キャパシタ
により構成されている請求項１記載の強誘電体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068449A JPH08273372A (ja) | 1995-03-27 | 1995-03-27 | 強誘電体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068449A JPH08273372A (ja) | 1995-03-27 | 1995-03-27 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273372A true JPH08273372A (ja) | 1996-10-18 |
Family
ID=13374033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7068449A Pending JPH08273372A (ja) | 1995-03-27 | 1995-03-27 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
-
1995
- 1995-03-27 JP JP7068449A patent/JPH08273372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
| US6917535B2 (en) | 2003-04-18 | 2005-07-12 | Kabushiki Kaisha Toshiba | Column select circuit of ferroelectric memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5455786A (en) | Ferroelectric memory | |
| KR100282045B1 (ko) | 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리 | |
| JP2953316B2 (ja) | 不揮発性強誘電体メモリ | |
| KR930008640B1 (ko) | 비휘발성 메모리용 감지 증폭기 | |
| US5608667A (en) | Ferroelectric memory automatically generating biasing pulse for plate electrode | |
| US6574135B1 (en) | Shared sense amplifier for ferro-electric memory cell | |
| US6873536B2 (en) | Shared data buffer in FeRAM utilizing word line direction segmentation | |
| US4813018A (en) | Nonvolatile semiconductor memory device | |
| EP0364813A2 (en) | Semiconductor memory device with memory cells including ferroelectric capacitors | |
| JP3622304B2 (ja) | 半導体記憶装置 | |
| GB2318230A (en) | A ferroelectric memory device and a nondestructive accessing method thereof | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| JPH08227586A (ja) | 集積回路メモリ装置 | |
| EP0994486B1 (en) | Semiconductor memory device | |
| EP0600434A2 (en) | Semiconductor memory device | |
| US4799193A (en) | Semiconductor memory devices | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| US20020136049A1 (en) | Method for sensing data stored in a ferroelectric random access memory device | |
| KR100323985B1 (ko) | 반도체 기억 장치 | |
| US6522569B2 (en) | Semiconductor memory device | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| US5956266A (en) | Reference cell for a 1T/1C ferroelectric memory | |
| US5986919A (en) | Reference cell configuration for a 1T/1C ferroelectric memory | |
| US6002634A (en) | Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 |