JP5958924B2 - 電流注入検知増幅器を有する不揮発性メモリデバイス - Google Patents

Description

電流注入検知増幅器を有する不揮発性メモリセルが開示される。

浮遊ゲートを使用して電荷をその上に蓄積する不揮発性半導体メモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。

読み込み動作は通常、検知増幅器を用いて浮遊ゲートメモリセル上で実施される。この目的のための検知増幅器は、米国特許第５，３８６，１５８号（「第’１５８号特許」）に開示され、これは、あらゆる目的で参照により本明細書に組み込まれる。この第’１５８号特許は、既知の電流量を引き込む参照セルの使用を開示する。この第’１５８号特許は、参照セルによって引き込まれた電流を反映する電流ミラー、及び選択されたメモリセルによって引き込まれた電流を反映する別の電流ミラーに依存する。次に、各電流ミラー内の電流が比較され、メモリセル内に記憶された値（例えば、０又は１）は、どちらの電流がより大きいかに基づいて決定され得る。

別の検知増幅器が米国特許第５，９１０，９１４号（「第’９１４号特許」）に開示され、これは、あらゆる目的で参照により本明細書に組み込まれる。この第’９１４号特許は、１ビットを超えるデータを記憶することができるマルチレベル浮遊ゲートメモリセル又はＭＬＣのための検知回路を開示する。それは、メモリセル内に記憶された値（例えば、００、０１、１０、又は１１）を決定するために利用される複数の参照セルの使用を開示する。電流ミラーは、この手法でも同様に利用される。

先行技術の電流ミラーは、ＰＭＯＳトランジスタを利用する。ＰＭＯＳトランジスタの１つの特性は、ゲートに印加された電圧が典型的にＶ_THと称されるデバイスの電圧閾値未満である場合、ＰＭＯＳトランジスタのみが「オン」にされ得ることである。ＰＭＯＳトランジスタを利用する電流ミラーを使用する１つの欠点は、ＰＭＯＳトランジスタがＶ_TH減少を引き起こすことである。これは、より低い電圧で動作し、かつより少ない電力を消費する検知増幅器を作製する設計者の能力の妨げとなる。

先行技術よりも低い電圧供給レベルで動作し、かつより少ない電力を消費する改善された検知回路が必要とされる。

前述の問題及び必要性は、電流注入器を利用するが電流ミラーを利用しない検知回路を提供することによって対処される。一実施形態では、電流注入器は、電流注入器に取り付けられた負荷に基づいて変化しない一貫した電流源を提供するために使用される。この実施形態の電流源は、４つの出力線を備える。３つの線は各々、参照セル及びコンパレータに接続する。第４の線は、選択されたメモリセル及びコンパレータに接続する。各参照セルは、所定の電流量を引き込む。コンパレータは次に、３つの各線上の残りの電流と、選択されたメモリセルに取り付けられた線上の残りの電流とを比較する。この比較に基づいて、メモリセルの状態（例えば、００、０１、１０、１１）を示し、他の３つの線と比較した、選択されたメモリセルに取り付けられた線上の電流の相対的大きさに直接関連する出力が生成される。

本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。

電流注入器を備える検知回路の実施形態の例示的なブロック図である。 電流注入器を備える検知回路の実施形態の例示的な回路図である。 図２の検知回路に使用される電流注入器を示す例示的な回路図である。 図２の検知回路に使用される参照クランプループを示す例示的な回路図である。 図２の検知回路内の選択されたセルと共に使用されるクランプループを示す例示的な回路図である。 図２の検知回路に使用されるコンパレータを示す例示的な回路図である。 図１又は図２の検知回路と共に使用されるコンパレータ及びデコーダの例示的なブロック図である。 電流注入器を備える別の検知回路の実施形態の例示的な回路図である。

ここで図１を参照して実施形態が説明される。検知回路１０が示される。検知回路１０は、電流注入器６０と、参照セル１２０に結合された参照クランプループ２０と、参照セル１３０に結合された参照クランプループ３０と、参照セル１４０に結合された参照クランプループ４０と、選択されたセル１５０に結合されたクランプループ５０と、コンパレータ７０とを備える。この実施形態では、選択されたセル１５０は、４つの可能な値（容易に参照できるように、「００」、「０１」、「１０」、及び「１１」と称される）のうちの１つを記憶することができ、３つの参照セルが使用されるが、当業者であれば、選択されたセル１５０がより少ない数の可能な値又はより多い数の可能な値のいずれかを記憶するように設計され得、かつより少ない数又はより多い数の参照セルが使用され得ることを理解するであろう。

電流注入器６０は、４つの別個の出力線に定電流を供給し、１つの出力線が参照クランプループ２０に、別の出力線が参照クランプループ３０に、別の出力線が参照クランプループ４０に、かつ別の出力線がクランプループ５０に接続される。この実施形態では、電流注入器６０は、４つの線の各々に同一の電流量、ｉ_Tを供給する。

選択されたセル１５０は、メモリセルのアレイ内に１つのメモリセルを備える。選択されたセル１５０は、当業者に周知であるように、横列及び縦列を用いて読み込み動作のために選択され得る。選択されたセル１５０として使用され得るセルの種類の一例は、米国特許第７，８６８，３７５号で説明され、これは、あらゆる目的で参照により本明細書に組み込まれる。

参照クランプループ２０、参照クランプループ３０、及び参照クランプループ４０は各々、読み込みサイクルごとに即座に生成され得る。参照セル１２０、参照セル１３０、及び参照セル１４０は各々、常に「オン」位置である。

設計及び動作によって、参照セル１２０、参照セル１３０、及び参照セル１４０は各々、異なる電流レベルを引き込む。図１に示される例では、参照セル１２０は、ｉ₁の電流を引き込み、参照セル１３０は、ｉ₂の電流を引き込み、参照セル１４０は、ｉ₃の電流を引き込む。参照セル１２０、参照セル１３０、及び参照セル１４０が各々、常に「オン」であり、かつそれらの負荷が経時的に変化しないため、ｉ₁、ｉ₂、及びｉ₃の値は、経時的に変化しない。当業者であれば、参照セル１２０、１３０、及び１４０がトランジスタのゲート幅及び長さ等の様々なパラメータの選択によって、「オン」であるときに異なる電流レベルを引き込むように設計され得ることを認識するであろう。参照セル１２０、１３０、及び１４０は、選択されたセル１５０と同じ種類の不揮発性メモリセルであってもよいが、異なる電荷量を記憶する。

選択されたセル１５０は、電流量ｉ_Sを引き込み、これは、選択されたセル１５０内に記憶される値を反映する。したがって、ｉ_Sは、選択されたセル１５０内に記憶される値に応じて経時的に変化する。

コンパレータ７０は、電流注入器６０から出ている各線に接続される。この実施形態では、電流注入器６０によって受容される１つの線は、ｉ_T−ｉ₁の電流を含み、別の線は、ｉ_T−ｉ₂の電流を含み、別の線は、ｉ_T−ｉ₃の電流を含み、別の線は、ｉ_T−ｉ_Sの電流を含む。コンパレータ７０は、ｉ_T−ｉ_Sを他の３つの電流と比較する。電流ｉ_T−ｉ₁との比較は、出力８０をもたらす。電流ｉ_T−ｉ₂との比較は、出力９０をもたらす。電流ｉ_T−ｉ₃との比較は、出力１００をもたらす。出力８０、９０、及び１００は、選択されたセル１５０の状態、具体的には、選択されたセル１５０によってどのデータが記憶されたかを示す。

この実施形態では、選択されたセル１５０は、００、０１、１０、又は１１としてバイナリ形式で（あるいは、０、１、２、若しくは３として４進法で）表され得る４つの異なる値のうちの１つを保持することができる。これらの４つの値の各々は、選択されたセル１５０によって引き込まれる異なる電流レベル（ｉ_S）に対応する。この実施形態を使用する１つの目的は、高度の確実性で選択されたセル１５０内に記憶された値を決定することである。この確実性レベルは、ｉ_T−ｉ_Sをｉ_T−ｉ₁、ｉ_T−ｉ₂、及びｉ_T−ｉ₃の値と比較することによって達成される。

一例では、ｉ_T−ｉ_Sがｉ_T−ｉ₁を超える場合、出力８０は「０」であり、ｉ_T−ｉ_Sがｉ_T−ｉ₁未満である場合、出力８０は「１」である。ｉ_T−ｉ_Sがｉ_T−ｉ₂を超える場合、出力９０は「０」であり、ｉ_T−ｉ_Sがｉ_T−ｉ₂未満である場合、出力９０は「１」である。ｉ_T−ｉ_Sがｉ_T−ｉ₃を超える場合、出力１００は「０」であり、ｉ_T−ｉ_Sがｉ_T−ｉ₃未満である場合、出力１００は「１」である。出力８０、出力９０、及び出力１００の値は次に、高度の確実性で選択されたセル５０内に記憶された値を決定するために復号され得る。例えば、出力８０、出力９０、及び出力１００の値は、表１に示される選択されたセル５０の値に対応し得る。

出力８０、出力９０、及び出力１００の値は、コンパレータ７０に入力される電流の値、即ち、ｉ_T−ｉ_S、ｉ_T−ｉ₁、ｉ_T−ｉ₂、及びｉ_T−ｉ₃に基づいている。参照セル１２０、参照セル１３０、及び参照セル１４０は、コンパレータ７０に入力される電流が選択されたセル１５０の値の正確な決定につながる適切な値であるように設計される。

例えば、ｉ_Sの値は、選択されたセル５０が「００」を記憶する場合０．０ｍＡ、選択されたセル５０が「０１」を記憶する場合０．３３ｍＡ、選択されたセルが「１０」を記憶する場合０．６６ｍＡ、選択されたセルが「１１」を記憶する場合１．０ｍＡであり得る。これは、ｉ_Tが１．０ｍＡの値を有する場合、ｉ_T−ｉ_Sは、選択されたセル５０が「００」を記憶する場合１．０ｍＡ、選択されたセル５０が「０１」を記憶する場合０．６７ｍＡ、選択されたセル５０が「１０」を記憶する場合０．３４ｍＡ、選択されたセル５０が「１１」を記憶する場合０．０ｍＡであることを意味する。その例では、ｉ_T−ｉ₁が０．８３ｍＡであり、ｉ_T−ｉ₂が０．５ｍＡであり、かつｉ_T−ｉ₃が０．１７ｍＡであるように、ｉ₁が０．１７ｍＡの値を有し、ｉ₂が．５ｍＡの値を有し、ｉ₃が．８３ｍＡの値を有し、かつｉ_Tが１．０ｍＡの値を有することが望ましくあり得る。この例では、表２に示される関係が存在することが分かるであろう。

この例は単に例示である。当業者であれば、より少ない数の参照セル又はより多い数の参照セルのいずれかが使用され得、かつ選択されたセル１５０が４つを超える可能なレベルを記憶するように設計され得ることを容易に理解するであろう。当業者であれば、この実施形態の所望の結果につながる電流注入器６０、参照セル１２０、参照セル１３０、及び参照セル１４０の設計によって選択され得るｉ_T、ｉ₁、ｉ₂、及びｉ₃に多くの値が存在することも理解するであろう。

より詳細に検知回路１０を示す図２がここで参照される。図１を参照して上述されるように、電流注入器６０、参照クランプループ２０、参照セル１２０、参照クランプループ３０、参照セル１３０、参照クランプループ４０、参照セル１４０、クランプループ５０、選択されたセル１５０、及びコンパレータ７０が図２に示される。図２は、電流注入器６０内の各ＰＭＯＳトランジスタのドレイン電圧を発生するために使用され得る回路１１０も示し、各ＰＭＯＳトランジスタのドレイン電圧は、ゲートの電圧に回路１１０のＰＭＯＳトランジスタのＶ_THを加えたものになる。電流注入器６０内の各ＰＭＯＳトランジスタのドレイン電圧は、任意のチャネル変調効果が最小限に抑えられ得るように同一であるべきである。これらの項目の各々は、図３〜５を参照してより詳細に論じられ、これら各々は、図２の拡大された部分を含む。

図３は、電流注入器６０を示す。この例では、電流注入器６０は、同一のＰＭＯＳトランジスタ６１、６２、６３、及び６４を備える。ＰＭＯＳトランジスタ６１、６２、６３、及び６４のソースは、供給電圧Ｖ_CCに結合される。ＰＭＯＳトランジスタ６１、６２、６３、及び６４のゲートは、ゲートをオンにするために読み込みサイクルごとに任意に生成され得る供給電圧に繋げられる。ＰＭＯＳトランジスタ６１、６２、６３、及び６４のドレインは各々、ｉ_Tの電流を放出する。図２に示されるように、ＰＭＯＳトランジスタ６１のドレインは、クランプループ５０及びコンパレータ７０に接続し、ＰＭＯＳトランジスタ６２のドレインは、参照クランプループ２０及びコンパレータ７０に接続し、ＰＭＯＳトランジスタ６３のドレインは、参照クランプループ３０及びコンパレータ７０に接続し、ＰＭＯＳトランジスタ６４のドレインは、参照クランプループ４０及びコンパレータ７０に接続する。本明細書で使用されるとき、当該技術分野において周知であるように、用語「ソース」及び用語「ドレイン」は、ＭＯＳトランジスタを論じるときに同義に使用され得る。

図４は、参照クランプループ２０を示す。参照クランプループ２０は、増幅器２１と、制御トランジスタ２２とを備える。増幅器２１及び制御トランジスタ２２は、メモリセル１２０が常に「オン」であるように、参照メモリセル１２０のＢＬ／ドレイン上の電圧が十分に高いままであることを確実にする。したがって、電流ｉ₁は、参照クランプループが読み込みサイクルごとにオンにされるときにはいつでも一定のレベルのままである。図４に示される同じ設計は、前述のように、参照セル１３０が電流ｉ₂を引き込み、参照セル１４０が電流ｉ₃を引き込むように、メモリセル及び制御トランジスタの制御が各々に対して異なることを除いて、参照クランプループ３０及び参照クランプループ４０に同様に使用される。

図５は、選択されたセルループ５０を示す。選択されたセルループ５０は、増幅器５１と、制御トランジスタ５２とを備える。メモリセル１５０は任意に、スプリットゲートセルであってもよい。増幅器５１及び制御トランジスタ５２は、メモリセル１５０のＢＬ／ドレインに電圧を印加する。メモリセル１５０は、電流ｉ_Sを引き込み、これは、一例では、０．０ｍＡ（メモリセル１５０が「００」値を保持するとき）〜１．０ｍＡ（メモリセル１５０が「１１」値を保持するとき）に及び得る。

図６は、コンパレータ７０を示す。コンパレータ７０は、ＮＭＯＳトランジスタ７１、７２、７３、及び７４を備える。各ＮＭＯＳトランジスタ７１、７２、７３、及び７４のゲートは、電流ｉ_T−ｉ_Sを搬送する線に接続され（これは次いで、選択されたセルループ５０に接続され）、各ＮＭＯＳトランジスタ７１、７２、７３、及び７４のソースは接地に接続される。ＮＭＯＳトランジスタ７１のドレインは、電流ｉ_T−ｉ_Sを搬送する線に接続され、ＮＭＯＳトランジスタ７２のドレインは、電流ｉ_T−ｉ₁を搬送する線に接続され、ＮＭＯＳトランジスタ７３のドレインは、電流ｉ_T−ｉ₂を搬送する線に接続され、ＮＭＯＳトランジスタ７４のドレインは、電流ｉ_T−ｉ₃を搬送する線に接続される。ＮＭＯＳトランジスタ７１、７２、７３、及び７４は各々、２つの条件が満たされる場合にのみ、「オン」である。第一に、しばしばｖ_GSと称されるゲートとソースとの間の電圧は、ＮＭＯＳトランジスタの閾値電圧であるｖ_THを超えなければならない。例えば、ｖ_THは、０．７Ｖであってもよい。ＮＭＯＳトランジスタ７１、７２、７３、又は７４のいずれかのゲートとソースとの間の電圧差がｖ_TH未満である場合、トランジスタは、「オフ」であり、そのソースから全く電流を引き込まない。第二に、しばしばｖ_DSと称されるドレインとソースとの間の電圧は、ゲートとソースとの間の電圧と、ｖ_THとの間の差、即ち、ｖ_DS＞（ｖ_GS−ｖ_TH）を超えなければならない。この条件が満たされない場合、トランジスタは、ゲート上の電圧がｖ_THを超える場合であっても「オフ」である。

これらのパラメータを考慮に入れると、トランジスタ７１、７２、７３、又は７４の各々のゲート上の電圧は、電流ｉ_T−ｉ_Sに直接依存することが分かるであろう。電流ｉ_T−ｉ_Sが０．０ｍＡである場合、各ゲート上の電圧は、約０．０Ｖである。同様に、ＮＭＯＳトランジスタ７１のドレイン電圧は、電流ｉＴ−ｉＳに直接依存し、ＮＭＯＳトランジスタ７２のドレイン電圧は、電流ｉＴ−ｉ１に直接依存し、ＮＭＯＳトランジスタ７３のドレイン電圧は、電流ｉＴ−ｉ２に直接依存し、ＮＭＯＳトランジスタ７４のドレイン電圧は、電流ｉＴ−ｉ３に直接依存する。

コンパレータ７０はまた、等化ブロック７５と、等化ブロック７６と、等化ブロック７７とを備える。これらの等化ブロック７５、７６、及び７７は各々、パスゲートと並列にインバータを備え、各等化ブロック７５、７６、及び７７の目的は、検知読み込み速度を向上させることである。この等化は、参照ループ及びセルループが設定されるときにパスゲート「オン」と継続的に並列し得る。参照ループ及びセルループが準備完了に設定されると、パスゲートは、「オフ」であるはずであり、インバータは、高速増幅器になり、これらの等化ブロックへの入力を高速に増幅することができる。

等化ブロック７５への入力は、電流ｉＴ−ｉ３を搬送する線であり、等化ブロック７５への出力は、デバイス７８の入力に接続し、これは、等化中に直流分流を排除するために使用される。デバイス７８の出力は、出力１００である。

等化ブロック７６への入力は、電流ｉＴ−ｉ２を搬送する線であり、等化ブロック７６への出力は、デバイス７９の入力に接続し、これは、等化中に直流分流を排除するために使用される。デバイス７９の出力は、出力９０である。

等化ブロック７７への入力は、電流ｉＴ−ｉ１を搬送する線であり、等化ブロック７７への出力は、デバイス８１の入力に接続し、これは、等化中に直流分流を排除するために使用される。デバイス８１の出力は、出力８０である。

ＮＭＯＳトランジスタ７２が「オフ」のとき、電流ｉＴ−ｉ１の全ては、等化ブロック７７の入力モードに流れ込む。等化ブロック７７への入力で発生する電圧がある特定の閾値電圧（等化ブロック７７内のインバータのスイッチ点）よりも高い場合、等化ブロック７７の出力は「０」であり、出力８０は「１」である。ＮＭＯＳトランジスタ７２が「オン」のとき、電流ｉＴ−ｉ１の実質的に全ては、ＮＭＯＳトランジスタ７２を通って接地に流れ、等化ブロック７７への入力で発生する電圧は比較的低く、等化ブロック７７の出力は、「１」であり、出力８０は、「０」である。

同様に、ＮＭＯＳトランジスタ７３が「オフ」のとき、電流ｉＴ−ｉ２の全ては、等化ブロック７６の入力モードに流れ込む。等化ブロック７６への入力で発生する電圧がある特定の閾値電圧（等化ブロック７６内のインバータのスイッチ点）よりも高い場合、等化ブロック７６の出力は「０」であり、出力９０は「１」である。ＮＭＯＳトランジスタ７３が「オン」のとき、電流ｉＴ−ｉ２の実質的に全ては、ＮＭＯＳトランジスタ７３を通って接地に流れ、等化ブロック７６への入力で発生する電圧は比較的低く、等化ブロック７６の出力は「１」であり、出力９０は「０」である。

同様に、ＮＭＯＳトランジスタ７４が「オフ」のとき、電流ｉＴ−ｉ３の全ては、等化ブロック７５の入力モードに流れ込む。等化ブロック７５への入力で発生する電圧がある特定の閾値電圧（等化ブロック７５内のインバータのスイッチ点）よりも高い場合、等化ブロック７５の出力は「０」であり、出力１００は「１」である。ＮＭＯＳトランジスタ７４が「オン」のとき、電流ｉＴ−ｉ３の実質的に全ては、ＮＭＯＳトランジスタ７４を通って接地に流れ、等化ブロック７５への入力で発生する電圧は比較的低く、等化ブロック７５の出力は「１」であり、出力１００は「０」である。

したがって、参照セルクランプループ２０、３０、及び４０、並びにＮＭＯＳトランジスタ７１、７２、７３、及び７４に使用されるトランジスタは、表１及び２を参照して上述される所望の特性が達成され得るように選択され得ることを理解することができる。

図７を参照して、コンパレータ７０の出力８０、９０、及び１００は、任意にデコーダ２００に接続することができる。デコーダは、当業者に既知である。デコーダ２００は、出力８０、９０、及び１００を、選択されたセル５０内に記憶されたデータをより直接反映するより小さい一連のデータに変換する。具体的には、デコーダ２００は、表３に示される特性を示すように設計され得る。

開示される実施形態は、先行技術と同様に電流ミラーを使用せずに選択されたメモリセルの状態を検知する際に高い精度を達成する。これにより、検知回路が１．０Ｖ等の先行技術よりも低い動作電圧で動作することが可能となる。

ここで別の実施形態を示す図８が参照される。検知回路３１０は、電流注入器３４０と、参照クランプループ３２０と、参照セル４２０と、クランプループ３３０と、選択されたセル４３０と、コンパレータ３６０と、回路３５０とを備える。この実施形態では、選択されたセル４３０が２つの異なる状態のうちの１つのみを保持することができるため、１つの参照クランプループ及び参照セルのみが使用される。したがって、１つの比較のみが行われ、その比較に基づいて、選択されたセル４３０が「０」又は「１」を記憶しているかが決定される。

検知回路３１０の動作は、図１〜７に関して上述される検知回路１０の動作に類似する。具体的には、電流注入器３４０は、電流注入器３４０が電流ｉ_Tの２つの例のみを作り出すことを除いて、電流注入器６０（図１〜３に示される）と同じ設計を有する。参照クランプループ３２０は、参照クランプループ２０（図１、２、及び４）と同じ設計を有し、参照セル４２０は、「オン」状態のその電流の値が異なり得ることを除いて、参照セル１３０（図１〜２に示される）と同じ設計を有する。クランプループ３３０は、クランプループ５０（図１、２、及び５に示される）と同じ設計を有し、選択されたセル４３０は、選択されたセル１５０（図１、２、及び５に示される）と同じ設計を有する。回路３５０は、それが４つの代わりに２つの導電経路のみを含むことを除いて、回路１１０と同じ設計を有する。コンパレータ３６０は、２つの値のみが比較されることを除いて、コンパレータ７０と同じ設計を有し、この結果が出力ブロック３７０の出力として現れる。

より詳細に検知回路１０を示す図２がここで参照される。図１を参照して上述されるように、電流注入器６０、参照クランプループ２０、参照セル１２０、参照クランプループ３０、参照セル１３０、参照クランプループ４０、参照セル１４０、クランプループ５０、選択されたセル１５０、及びコンパレータ７０が図２に示される。図２は、電流注入器６０内の各ＰＭＯＳトランジスタのドレイン電圧を発生させるために使用され得る回路１１０も示し、各ＰＭＯＳトランジスタのドレイン電圧は、ゲートの電圧に回路１１０のＰＭＯＳトランジスタのＶ_THを加えたものになる。電流注入器６０内の各ＰＭＯＳトランジスタのドレイン電圧は、任意のチャネル変調効果が最小限に抑えられ得るように同一であるべきである。これらの項目の各々は、図３〜５を参照しながらより詳細に論述され、これらは各々、図２の拡大された部分を含む。

本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。

Claims (20)

1. メモリデバイスに使用するための装置であって、
   各ＰＭＯＳトランジスタのソースに共通の電圧が印加され、各ＰＭＯＳトランジスタのゲートに共通の信号が印加される複数の同一のＰＭＯＳトランジスタを備え、各ＰＭＯＳトランジスタが注入出力を生成する、電流注入器と、
   １つ以上の参照セルであって、各々が前記注入出力のうちの異なる１つに接続される、１つ以上の参照セルと、
   前記１つ以上の参照セルが接続される前記注入出力とは異なる前記注入出力のうちの１つに接続された、選択されたメモリセルと、
   前記注入出力に接続されたコンパレータであって、前記選択されたメモリセル内に記憶された値を示す１つ以上のコンパレータ出力を含む、コンパレータと、を備える、装置。
2. 前記選択されたメモリセルが、スプリットゲート不揮発性メモリセルである、請求項１に記載の装置。
3. 前記選択されたメモリセルが、２つの異なる値のうちの１つを記憶することができる、請求項２に記載の装置。
4. 前記選択されたメモリセルが、４つの異なる値のうちの１つを記憶することができる、請求項２に記載の装置。
5. 前記１つ以上の参照セルが、３つの参照セルを含む、請求項４に記載の装置。
6. 前記コンパレータが、参照セルによって引き込まれた電流を引いた１つの注入出力によって放出された電流と、前記選択されたメモリセルによって引き込まれた電流を引いた別の注入出力によって放出された電流とを比較する、請求項１に記載の装置。
7. メモリセルの読み込みに使用するための装置であって、
   各ＰＭＯＳトランジスタのソースに共通の電圧が印加され、各ＰＭＯＳトランジスタのゲートに共通の信号が印加される複数の同一のＰＭＯＳトランジスタを備え、各ＰＭＯＳトランジスタが注入出力を生成する、電流注入器と、
   １つ以上の参照セルであって、各々が前記注入出力のうちの異なる１つに接続される、１つ以上の参照セルと、
   前記１つ以上の参照セルが接続される前記注入出力とは異なる前記注入出力のうちの１つに接続された、選択されたメモリセルと、
   前記注入出力に接続されたコンパレータと、
   前記コンパレータの１つ以上の出力に接続されたデコーダであって、前記選択されたメモリセル内に記憶された値を示す１つ以上のデコーダ出力を含む、デコーダと、を備える、装置。
8. 前記選択されたメモリセルが、スプリットゲート不揮発性メモリセルである、請求項７に記載の装置。
9. 前記選択されたメモリセルが、２つの異なる値のうちの１つを記憶することができる、請求項８に記載の装置。
10. 前記選択されたメモリセルが、４つの異なる値のうちの１つを記憶することができる、請求項８に記載の装置。
11. 前記１つ以上の参照セルが、３つの参照セルを含む、請求項１０に記載の装置。
12. 前記コンパレータが、参照セルによって引き込まれた電流を引いた１つの注入出力によって放出された電流と、前記選択されたメモリセルによって引き込まれた電流を引いた別の注入出力によって放出された電流とを比較する、請求項７に記載の装置。
13. メモリセルを読み込む方法であって、
    電流注入器によって、複数の注入出力を生成することであって、前記電流注入器は、各ＰＭＯＳトランジスタのソースに共通の電圧が印加され、各ＰＭＯＳトランジスタのゲートに共通の信号が印加される複数の同一のＰＭＯＳトランジスタを備え、各ＰＭＯＳトランジスタが、前記複数の注入出力のうちの１つを生成する、ことと、
    １つ以上の参照セルによって１つ以上の注入出力から電流を引き込むことであって、各参照セルが前記複数の注入出力のうちの異なる１つに接続される、電流を引き込むことと、
    前記１つ以上の参照セルが接続される前記注入出力とは異なる注入出力から、選択されたメモリセルによって電流を引き込むことと、
    前記複数の注入出力に接続されたコンパレータによって、２つ以上の電流を比較することと、
    前記コンパレータによって、前記選択されたメモリセル内に記憶された値を示す１つ以上のコンパレータ出力を生成することと、を含む、方法。
14. 前記選択されたメモリセルが、スプリットゲート不揮発性メモリセルである、請求項１３に記載の方法。
15. 前記選択されたメモリセルが、２つの異なる値のうちの１つを記憶することができる、請求項１３に記載の方法。
16. 前記選択されたメモリセルが、４つの異なる値のうちの１つを記憶することができる、請求項１５に記載の方法。
17. 前記１つ以上の参照セルが、３つの参照セルを含む、請求項１６に記載の方法。
18. 前記電流注入器が、注入出力として複数の実質的に一定の電流を発生させる、請求項１３に記載の方法。
19. 前記１つ以上の参照セルの各々が、他の参照セルとは異なる電流量を引き込む、請求項１８に記載の方法。
20. 前記２つ以上の電流が、
    参照セルによって引き込まれた電流を引いた１つの注入出力によって放出された電流と、
    前記選択されたメモリセルによって引き込まれた電流を引いた別の注入出力によって放出された電流と、を含む、請求項１３に記載の方法。

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