JP5953598B2 - 検知増幅器用低電圧電流参照発生器 - Google Patents

Description

改善された検知増幅器を有する不揮発性メモリセルが開示されている。

浮遊ゲートを使用して電荷をその上に蓄積する不揮発性半導体メモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。

読み込み動作は通常、検知増幅器を用いて浮遊ゲートメモリセル上で実施される。この目的のための検知増幅器は、米国特許第５，３８６，１５８号（「第’１５８号特許」）に開示され、これは、あらゆる目的で参照により本明細書に組み込まれる。この第’１５８号特許は、既知の電流量を引き込む参照セルの使用を開示する。この第’１５８号特許は、参照セルによって引き込まれた電流を反映する電流ミラー、及び選択されたメモリセルによって引き込まれた電流を反映する別の電流ミラーに依存する。次に、各電流ミラー内の電流が比較され、メモリセル内に記憶された値（例えば、０又は１）は、どちらの電流がより大きいかに基づいて決定され得る。

別の検知増幅器が米国特許第５，９１０，９１４号（「第’９１４号特許」）に開示され、これは、あらゆる目的で参照により本明細書に組み込まれる。この第’９１４号特許は、１ビットを超えるデータを記憶することができるマルチレベル浮遊ゲートメモリセル又はＭＬＣのための検知回路を開示する。それは、メモリセル内に記憶された値（例えば、００、０１、１０、又は１１）を決定するために利用される複数の参照セルの使用を開示する。電流ミラーは、この手法でも同様に利用される。

先行技術の電流ミラーは、ＰＭＯＳトランジスタを利用する。ＰＭＯＳトランジスタの１つの特性は、ゲートに印加された電圧が典型的にＶ_THと称されるデバイスの電圧閾値未満である場合、ＰＭＯＳトランジスタのみが「オン」にされ得ることである。ＰＭＯＳトランジスタを利用する電流ミラーを使用する１つの欠点は、ＰＭＯＳトランジスタがＶ_THの減少を引き起こすことである。これは、より低い電圧で動作する検知増幅器を作製する設計者の能力の妨げとなる。

従来技術の設計の別な欠点は、ゲートが高から低へ遷移する際には（すなわち、ＰＭＯＳトランジスタがオンになる際には）ＰＭＯＳトランジスタが比較的遅いことである。この結果として全体的に検知増幅器の遅延が生じる。

先行技術よりも低い電圧供給を用いて動作する改善された検知回路が必要とされている。

非使用時は電力を節約するために電圧供給をオフにすることができるが、一旦電圧供給がオンに戻されたときには検知回路が有意なタイミングペナルティなく動作可能になり得る改善された検知回路が更に必要とされている。

上記の問題点およびニーズは、電流ミラーとしてトランジスタ対の代わりに抵抗器対を利用する検知回路を提供することによって対処される。トランジスタ対の代わりに抵抗器対を使用することで、より短い立ち上がり時間でより低い電圧供給を使用することが可能になる。

一実施形態では、参照セル電流が電流ミラーに印加される。ミラー電流は、選択されたメモリセルに結合されている。ミラー電流は、選択されたメモリセルの電流と比較され、メモリセルの状態（例えば、０又は１）を示し、かつ参照電流と比較された選択されたメモリセルを通る電流の相対的な大きさに直接的に関係する、検知出力が生成される。

別の実施形態では、ミラー対ブロックは、電流ミラーと選択されたメモリセルとの間に追加される。

本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。

一対の抵抗器を備える電流ミラーを含む検知回路の実施形態のブロック図を示す。 一対の抵抗器を備える電流ミラーを含む別の検知回路の実施形態のブロック図を示す。 ミラー対ブロックの一実施形態を示す。 参照回路の一実施形態を示す。 参照回路の別の実施形態を示す。

ここで、図１を参照して実施形態について説明する。検知回路１０が示されている。電源、すなわち、Ｖ_DDは、抵抗器２０及び抵抗器３０に提供される。抵抗器２０は、演算増幅器４０の１つの正端子に結合されている。抵抗器３０は、演算増幅器４０の別の端子に結合されている。演算増幅器４０は、クランプループとして機能する。演算増幅器４０の出力は、ＰＭＯＳトランジスタ７０のゲートに結合されている。ＰＭＯＳトランジスタ７０のゲートは、抵抗器３０に結合されている。ＰＭＯＳトランジスタ７０のドレインは、メモリセル６０に結合されている。抵抗器２０はまた、参照回路５０に結合されている。このように、抵抗器２０及び抵抗器３０は、それぞれ第１の端子及び第２の端子を有する。ＰＭＯＳトランジスタ７０のソース、ドレイン、及びゲートはまた端子である。

参照回路５０は、設定量の電流、すなわち、ｉ_REFを引き込む。抵抗器２０を通る電流は、ｉ_REFとなる。演算増幅器４０が、クランプループとして機能するため、抵抗器２０及び抵抗器３０にわたる電圧降下は同一となり、したがって、それらは電流ミラーを形成し、抵抗器３０を通る電流はまた、ｉ_REF（あるいは、抵抗器２０及び抵抗器３０の値が等しくなければ、その倍数）となる。

動作中、メモリセル６０は、メモリセルに記憶されている値に依存する電流レベル、すなわち、ｉ_Sを引き込む。例えば、メモリセル６０が「０」を記憶している場合には少量の電流を、「１」を記憶している場合には多量の電流を引き込む。

この例では、ｉ_REF＞ｉ_Sの場合、検知出力８０は比較的高い電圧を有する。ｉ_REF＜ｉ_Sの場合、検知出力８０は比較的低い電圧を有する。このようにして、メモリセル６０に記憶されている値が「０」である場合、ｉ_Sは比較的小さく、かつｉ_REFはｉ_Sよりも大きくなる。これは、検知出力８０が「１」を表す高い電圧を有することを意味する。メモリセル６０に記憶されている値が「１」である場合には、ｉ_Sは比較的大きく、かつｉ_REFはｉ_S未満になる。これは、検知出力８０が「０」を表す低電圧を有することを意味する。このようにして、検知出力８０は、メモリセル６０に記憶されている値の逆になる。任意追加的に、検知出力８０は（図示されない）インバータに結合されてもよく、その場合、インバータは、メモリセル６０に記憶されている値に直接的に対応する値を出力するであろう。

この例において、電流ミラーが、対のトランジスタの代わりに対の抵抗器を用いて生成されるため、Ｖ_DDは対のトランジスタを用いたシステム内よりも低い電圧になり得る。この設計によって、Ｖ_DDは１．０Ｖ未満の電圧において動作することが可能になる。例えば、開示された実施形態は、およそ０．９Ｖの最小電圧において動作することができる。

ここで、異なる実施形態について、図２を参照して説明する。検知回路１１０が示されている。電源、すなわち、Ｖ_DDは、抵抗器１２０及び抵抗器１３０に提供される。抵抗器１２０は、演算増幅器１４０の正端子に結合されている。抵抗器１３０は、演算増幅器１４０の負端子に結合されている。演算増幅器１４０は、クランプループとして機能する。演算増幅器１４０の出力は、ＰＭＯＳトランジスタ１７０のゲートに結合されている。ＰＭＯＳトランジスタ１７０のゲートは、抵抗器１３０に結合されている。ＰＭＯＳトランジスタ７０のドレインは、ミラー対ブロック１９０に結合されている。ミラー対メモリブロック１９０は、メモリセル１６０に結合されている。検知出力１８０は、検知回路１１０の出力であり、かつそれによって出力が得られるポートである。図から分かるように、抵抗器１２０及び抵抗器１３０はそれぞれ、第１の端子及び第２の端子を有する。ＰＭＯＳトランジスタ１７０のソース、ドレイン、及びゲートはまた端子である。

参照回路１５０は設定量の電流、すなわち、ｉ_REFを引き込む。抵抗器１２０を通る電流は、ｉ_REFとなる。演算増幅器１４０は、クランプループとして機能するため、抵抗器１２０及び抵抗器１３０にわたる電圧降下は同一となり、したがって、それらが電流ミラーを形成し、かつ抵抗器１３０を通る電流はまたｉ_REF（又は、抵抗器１２０及び抵抗器１３０の値に応じてその倍数）となる。

動作中、メモリセル１６０は、メモリセル内に記憶されている値に依存する電流レベル、すなわち、ｉ_Sを引き込む。例えば、メモリセル６０は、「０」を記憶している場合には少量の電流を、「１」を記憶している場合には、多量の電流を引き込む。

ミラー対ブロック１９０の更なる詳細について、図３を参照して説明する。ここで、図２で見てきたように、再び抵抗器１３０及びＰＭＯＳトランジスタ１７０について検討する。ＰＭＯＳトランジスタ１７０のドレインは、ミラー対ブロック１９０の入力に結合されている。入力は、電流ｉ_REFとなる。ミラー対ブロック１９０は、ＮＭＯＳトランジスタ１９１及びＮＭＯＳトランジスタ１９２を備え、これらは電流ミラーとして構成される。ＮＭＯＳトランジスタ１９１及びＮＭＯＳトランジスタ１９２のゲートは、共にＮＭＯＳトランジスタ１９１のゲートに結合され、かつＮＭＯＳトランジスタ１９１及びＮＭＯＳトランジスタ１９２のドレインは接地している。ゲートからドレインへの電圧降下は、ＮＭＯＳトランジスタ１９１及びＮＭＯＳトランジスタ１９２について同一となり、したがって、ＮＭＯＳトランジスタ１９２を通る電流はまた、ｉ_REF（又は、ＮＭＯＳトランジスタ１９１及びＮＭＯＳトランジスタ１９２の特性に応じて、その倍数）となる。

ミラー対ブロック１９０は、ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４を備えている。ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４のソースは、Ｖ_DDに接続されている。ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４のゲートは、連結され、ＰＭＯＳトランジスタ１９３のドレインに接続され、これはその結果として、ＮＭＯＳトランジスタ１９２のソースに接続される。ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４におけるソース−ゲート接合部からの電圧降下は、同一となる。したがって、ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４は、電流ミラーとして機能し、かつＰＭＯＳトランジスタ１９４を通る電流はまた、ｉ_REF（又は、ＰＭＯＳトランジスタ１９３及びＰＭＯＳトランジスタ１９４の特性に応じて、その倍数）となる。ＰＭＯＳトランジスタ１９４のドレインは、検知出力１８０に結合され、検知出力１８０はメモリセル１６０に接続されている。

検知出力１８０を介した電流は、ｉ_REF−ｉ_Sとなる。ｉ_S＞ｉ_REFの場合、この値は負であり、検知出力１８０は低電圧（すなわち「０」）を検出することとなる。ｉ_S＜ｉ_REFの場合、この値は正であり、検知出力１８０は高電圧（すなわち「１」）を検出することとなる。こうして、検知出力１８０は、メモリセル１６０に記憶されている値の逆になる。任意追加的に、検知出力１８０が、（図示されない）インバータに結合されてもよく、その場合、インバータは、メモリセル１６０に記憶されている値に直接的に対応する値を出力するであろう。

図４は、参照回路２００として示される、参照回路の一実施形態を示す。参照回路２００は、前に考察した参照回路５０又は５０に使用され得る。参照回路２００は、演算増幅器２１０を備える。演算増幅器２１０の負ノードは、電圧Ｖ_REFを発生する（図示されない）電圧源に接続されている。Ｖ_REFは、例えば、０．８ボルトであってもよい。演算増幅器２１０の出力は、ＮＭＯＳトランジスタのゲートに接続されている。ＮＭＯＳトランジスタ２２０のドレインは、参照回路２００の入力である。ＮＭＯＳトランジスタ２２０のソースは、参照メモリセル２３０に接続する。

図５は、参照回路３００として示される参照回路の別の実施形態を示す。参照回路３００は、前に考察した参照回路５０又は５０に使用され得る。参照回路３００は、インバータ３１０を備える。インバータ３１０の出力は、ＰＭＯＳトランジスタ３２０のゲートに接続されている。ＰＭＯＳトランジスタのソースは、参照回路２００の入力である。ＰＭＯＳトランジスタのドレインは、参照メモリセル３３０に接続され、かつインバータ３１０への入力である。

任意追加的に、参照回路５０又は参照回路１５０は、それぞれ電流源回路を備え得る。この目的に好適な電流源回路の例は、当業者には既知である。

本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。

Claims (24)

1. メモリデバイスに使用するための装置であって、
   第１の抵抗器と、第２の抵抗器と、を備える、電流ミラーであって、該第１の抵抗器が、第１の端子と、第２の端子と、を備え、該第２の抵抗器が、第１の端子と、第２の端子と、を備える、電流ミラーと、
   該第１の抵抗器の該第１の端子に結合され、かつ該第２の抵抗器の該第１の端子に結合されている、電圧源と、
   該第１の抵抗器の該第２の端子に結合されている参照回路と、
   第１の端子と、第２の端子と、を備える、トランジスタであって、該トランジスタの該第１の端子が、該第２の抵抗器の該第２の端子に結合されている、トランジスタと、
   該トランジスタの該第２の端子に結合された選択されたメモリセルであって、該トランジスタの該第２の端子が、該選択されたメモリセルに記憶されている値を示す電圧を提供する、選択されたメモリセルと、を備える、装置。
2. 前記電圧源が、１．０ボルト以下の電圧を供給する、請求項１に記載の装置。
3. 前記選択されたメモリセルが、浮遊ゲートメモリセルである、請求項１に記載の装置。
4. 前記参照回路が、参照メモリセルを備える、請求項１に記載の装置。
5. 前記参照メモリセルが、浮遊ゲートメモリセルである、請求項４に記載の装置。
6. 前記参照回路が、演算増幅器を備える、請求項４に記載の装置。
7. 前記参照回路が、インバータを備える、請求項４に記載の装置。
8. 前記参照回路が、電流源を備える、請求項１に記載の装置。
9. メモリデバイスに使用するための装置であって、
   第１の抵抗器であって、該第１の抵抗器の第１の端子が、電圧源に結合されている、第１の抵抗器と、
   該第１の抵抗器の第２の端子に結合された参照回路と、
   第２の抵抗器であって、該第２の抵抗器の第１の端子が、該電圧源に結合されている、第２の抵抗器と、
   演算増幅器であって、該演算増幅器の正入力端子が、該第１の抵抗器の第２の端子に結合され、該演算増幅器の負入力端子が、該第２の抵抗器の第２の端子に結合されている、演算増幅器と、
   第１の端子と、第２の端子と、第３の端子と、を備える、ＰＭＯＳトランジスタであって、該ＰＭＯＳトランジスタの該第１の端子が、該第２の抵抗器の第２の端子に結合され、かつ該ＰＭＯＳトランジスタの該第３の端子が、該演算増幅器の出力に結合されている、ＰＭＯＳトランジスタと、
   該ＰＭＯＳトランジスタの該第２の端子に結合された選択されたメモリセルであって、該ＰＭＯＳトランジスタのドレインが該選択されたメモリセル内に記憶されている値を示す電圧を供給する、選択されたメモリセルと、を備える、装置。
10. 前記電圧源が、１．０ボルト以下の電圧を供給する、請求項９に記載の装置。
11. 前記選択されたメモリセルが、浮遊ゲートメモリセルである、請求項９に記載の装置。
12. 前記参照回路が、参照メモリセルを備える、請求項９に記載の装置。
13. 前記参照メモリセルが、浮遊ゲートメモリセルである、請求項１２に記載の装置。
14. 前記参照回路が、演算増幅器を備える、請求項１２に記載の装置。
15. 前記参照回路が、インバータを備える、請求項１２に記載の装置。
16. 前記参照回路が、電流源を備える、請求項９に記載の装置。
17. メモリデバイスに使用するための装置であって、
    第１の抵抗器であって、該第１の抵抗器の第１の端子が、電圧源に結合されている、第１の抵抗器と、
    該第１の抵抗器の第２の端子に結合された参照回路と、
    第２の抵抗器であって、該第２の抵抗器の第１の端子が、該電圧源に結合されている、第２の抵抗器と、
    演算増幅器であって、該演算増幅器の正入力端子が、該第１の抵抗器の第２の端子に結合され、該演算増幅器の負入力端子が、該第２の抵抗器の第２の端子に結合されている、演算増幅器と、
    ＰＭＯＳトランジスタであって、該ＰＭＯＳトランジスタの第１の端子が、該第２の抵抗器の第２の端子に結合され、該ＰＭＯＳトランジスタの第３の端子が、該演算増幅器の出力に結合されている、ＰＭＯＳトランジスタと、
    第１の端子と、第２の端子と、を備える、ミラー対ブロックであって、該ミラー対ブロックの該第１の端子が、該ＰＭＯＳトランジスタの該第２の端子に結合され、該ミラー対ブロックの該第２の端子が、選択されたメモリセルに結合されている、ミラー対ブロックと、
    該ミラー対ブロックの該第２の端子に結合され、該選択されたメモリセルに記憶された値を示す電圧を供給する、出力ポートと、備える、装置。
18. 前記電圧源が、１．０ボルト以下の電圧を供給する、請求項１７に記載の装置。
19. 前記選択されたメモリセルが、浮遊ゲートメモリセルである、請求項１７に記載の装置。
20. 前記参照回路が、参照メモリセルを備える、請求項１７に記載の装置。
21. 前記参照メモリセルが、浮遊ゲートメモリセルである、請求項２０に記載の装置。
22. 前記参照回路が、演算増幅器を備える、請求項２０に記載の装置。
23. 前記参照回路が、インバータを備える、請求項２０に記載の装置。
24. 前記参照回路が、電流源を備える、請求項１７に記載の装置。

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