JP6101369B2 - メモリデバイスにおけるセンス増幅器のセルフタイマ - Google Patents

Description

メモリデバイスにおけるセンス増幅器のセルフタイマが開示される。

浮遊ゲートを使用して電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。

読み取り動作は通常、センス増幅器を使用して浮遊ゲートメモリセル上で実行される。この目的のためのセンス増幅器は、米国特許第５，３８６，１５８号（「第’１５８号特許」）に開示され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。第’１５８号特許は、既知の量の電気を引き込む参照セルの使用を開示する。第’１５８号特許は、参照セルによって引き込まれた電流を移すための電流ミラー、及び選択されたメモリセルによって引き込まれた電流を移すための別の電流ミラーに依存する。各電流ミラーにおける電流が次いで比較され、どちらの電流がより大きいかに基づいてメモリセルに記憶された値（例えば、０又は１）が決定され得る。

別のセンス増幅器は、米国特許第５，９１０，９１４号（「第’９１４号特許」）に開示され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。第’９１４号特許は、１ビットを超えるデータを記憶することができるマルチレベル浮遊ゲートメモリセル即ちＭＬＣのためのセンシング回路を開示する。この特許は、メモリセルに記憶された値（例えば、００、０１、１０、又は１１）を決定するために利用される複数の参照セルの使用を開示する。

センス増幅器は、選択されたメモリセルの内容を決定するために、選択されたメモリセルと比較された参照メモリセルを利用することがよくある。選択されたメモリセルは、対応するビットラインのアサーションを通じて部分的に選択される。ビットラインは、固有容量を含むものである。この固有容量は、センス増幅器のタイミング及び精度に影響を与える可能性がある。

必要とされるのは、フラッシュメモリデバイスの中のセンス増幅器の精度を改良するためにビットラインの固有容量を補償する改良型センス増幅器である。

上記の問題及び必要性は、以下に記載された実施形態を通して取り組まれる。タイミングジェネレータが開示される。タイミングジェネレータは、プリチャージされたビットラインと、現実の選択されたメモリセルをエミュレートする参照セルとを受け入れる。タイミングジェネレータは、センスデータ動作を有効にする信号を発生させる。

タイミングジェネレータを使用してセンス増幅器制御信号を発生させる実施形態を表す図である。 センス増幅器と共に用いられるタイミングジェネレータの実施形態を表す図である。 センス増幅器と共に用いられるタイミングジェネレータの別の実施形態を表す図である。 センス増幅器と共に用いられるタイミングジェネレータの別の実施形態を表す図である。

ここで図１を参照して実施形態が説明される。制御回路１０は、フラッシュメモリアレイ（図示せず）からの読み取り動作のため渡されたアドレスを指示するＡＴＤ信号９０を受信する。制御回路１０は、電圧源である電圧バイアス２０を受け入れるプリチャージブロック３０を備える。プリチャージブロック３０は、ノード４０に電圧を出力する。制御回路１０は、センス増幅器が一緒に使用されるものであるフラッシュメモリアレイ（図示せず）の中のメモリセルをエミュレートする「ダミー」メモリセルである参照セル６０をさらに備える。参照メモリセル６０は、ＹＭＵＸ（Ｙマルチプレクサ）５０に連結され、このＹＭＵＸが次にノード４０に接続されている。ＹＭＵＸ ５０は、フラッシュメモリアレイからデータを読み取るために使用されるマルチプレクサと同じ種類のマルチプレクサである。

制御回路１０は、入力としてノード４０を受け入れるタイミングジェネレータ１００をさらに備える。タイミングジェネレータ１００の出力は、論理制御装置７０に連結され、論理制御装置７０の出力は、センス増幅器制御信号８０である。センス増幅器制御信号８０は、フラッシュメモリアレイからの読み取り動作を始動させるために使用される。

（従来技術の場合と同様に）ＡＴＤ信号９０を使用する代わりにセンス増幅器制御信号８０を使用することは、センス増幅器制御信号８０のタイミングが、メモリアレイからの読み取り動作中に、選択されたメモリセル及びビットラインの影響をエミュレートする参照セル６０の参照セル電流及びＹＭＵＸ ５０の容量による影響を受けるので、より正確なセンス動作をもたらす可能性がある。このようにして、センス増幅器制御信号８０は、メモリアレイからのデータのセンシングに本質的である同じタイミング変動を包含するので、データセンス動作により良好に適合させられるであろう。

図２を参照して、タイミングジェネレータ１００の実施形態が示される。タイミングジェネレータ１００は、プリチャージブロック３５と、キャパシタ１２０と、キャパシタ１３０と、トランジスタ１６０と、トランジスタ１７０と、インバータ１５０とを備える。タイミングジェネレータ１００は、（図１におけるノード４０に対応する）入力４０を受け入れる。タイミングジェネレータ１００は、出力１４０を発生させ、この出力は、次に、図１の場合と同様に、センス増幅器制御信号８０を発生させるために論理制御装置７０に供給され得る。

動作中に、ＡＴＤ ９０がハイであるとき、インバータ１５０は、イコライズされ、ノード１９０は、トランジスタ１６０を介して接地に結合されている。入力４０は、電圧バイアス２０までバイアスをかけられる。ＡＴＤの立ち下がりエッジが現れた後、ノード１９０は、ハイに充電され、インバータ１５０への入力は、ノード１９０の電圧にキャパシタ１２０対キャパシタ１３０の比（即ち、Ｃ１／Ｃ２）を乗じたものである。入力４０は、参照セル６０を通る電流によって引き下げられるものであり、これがインバータ１５０への入力をさらに引き下げ、出力１４０にハイ状態を引き起こすものである。出力１４０は、センス動作の開始を信号で伝え、論理制御装置７０は、これをセンス増幅器制御信号８０に変換するものである。

図３は、タイミングジェネレータの別の実施形態を表している。タイミングジェネレータ２００は、図１及び図２の実施形態におけるタイミングジェネレータ１００の代わりに使用され得る。タイミングジェネレータ２００は、演算増幅器２４０を備える。演算増幅器２４０の反転入力は、電圧基準ＶＲＥＦ ２２０である。演算増幅器２４０への非反転入力は、入力４０である。出力２３０は、センス増幅器制御信号８０を発生させるために論理回路７０に入力され得る。

図４は、タイミングジェネレータの別の実施形態を表している。タイミングジェネレータ３００は、図１及び図２の実施形態におけるタイミングジェネレータ１００の代わりに使用され得る。タイミングジェネレータ３００は、インバータ３２０を備える。インバータ３２０への入力は、入力４０である。インバータ３２０の出力は、出力３３０であり、この出力は、次にセンス増幅器制御信号８０を発生させるために論理回路７０に入力され得る。

当業者は、センス動作がフラッシュメモリアレイからの読み取り動作中に使用されるビットラインの固有容量及び参照セルをエミュレートするタイミングジェネレータによって制御されるので、上述の実施形態がフラッシュメモリアレイの読み取り動作の性能を改善するものであることを理解するであろう。

本明細書における本発明に対する言及は、いかなる請求項も又は請求項の用語も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隔が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (13)

1. センス増幅器制御信号を発生させる回路であって、
   参照メモリセルと、
   前記参照メモリセルに連結されたマルチプレクサと、
   前記マルチプレクサの出力に連結されたプリチャージブロックと、
   前記マルチプレクサの前記出力に連結されたタイミングジェネレータであって、前記タイミングジェネレータの出力は、読み取り動作のためのアドレスの受信と、前記参照メモリセル及び前記マルチプレクサによる電流の引き出しとを示す信号の状態の変化に応答して変化する、タイミングジェネレータと、
   前記タイミングジェネレータの出力に連結され、前記タイミングジェネレータの前記出力に応答して、センス増幅器を制御する前記センス増幅器制御信号を発生させる論理制御装置と、
   を備える回路。
2. 前記参照メモリセルは、フラッシュメモリセルである、請求項１に記載の回路。
3. 前記参照メモリセルは、フラッシュメモリアレイの中の１つ以上のメモリセルをエミュレートする、請求項１に記載の回路。
4. 前記タイミングジェネレータは、複数のキャパシタを備える、請求項１に記載の回路。
5. 前記タイミングジェネレータは、インバータを備える、請求項４に記載の回路。
6. 前記タイミングジェネレータは、前記インバータと並列にトランジスタをさらに備える、請求項５に記載の回路。
7. メモリシステムにおけるセンス増幅器を起動する方法であって、
   参照メモリセルによって、ノードを通る電流を発生させるステップであって、前記参照メモリセルはマルチプレクサを介して前記ノードに接続されている、ステップと、
   プリチャージ回路を使用して前記ノードを充電するステップと、
   読み取り動作のためのアドレスの受信と、前記マルチプレクサを介した前記参照メモリセルによる電流の引き出しとを示す信号の状態の変化に応答して、タイミングジェネレータ及び論理制御装置によって、前記ノードに応答して前記センス増幅器を制御するセンス増幅器制御信号を発生させるステップと、
   を含む方法。
8. 前記参照メモリセルは、フラッシュメモリセルである、請求項７に記載の方法。
9. 前記参照メモリセルは、フラッシュメモリアレイの中の１つ以上のメモリセルをエミュレートする、請求項７に記載の方法。
10. 前記タイミングジェネレータは、複数のキャパシタを備える、請求項７に記載の方法。
11. 前記タイミングジェネレータは、インバータを備える、請求項５に記載の方法。
12. 前記タイミングジェネレータは、前記インバータと並列にトランジスタをさらに備える、請求項１１に記載の方法。
13. 前記発生させるステップの前に、トランジスタが前記インバータをイコライズするステップを更に含む、請求項１２に記載の方法。

Images