TWI602177B - 用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法 - Google Patents

用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法 Download PDF

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Description

用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法
電阻式隨機存取記憶體(RRAM)單元係基於電阻式隨機存取記憶體單元之電阻(亦即，電阻式隨機存取記憶體單元之電極之間的電阻)來儲存資料之記憶體裝置。舉例而言，處於一低電阻狀態(稱為一「設定」狀態)中之一電阻式隨機存取記憶體單元可對應於一邏輯「1」且處於一高電阻狀態(稱為一「重設」狀態)中之一電阻式隨機存取記憶體單元可對應於一邏輯「0」。諸多類型之電阻式隨機存取記憶體單元技術需要雙極電壓將電阻式隨機存取記憶體單元置於一特定狀態中。舉例而言，跨越電阻式隨機存取記憶體單元之端子施加一正電壓將電阻式隨機存取記憶體單元置於一設定狀態中。反之，跨越電阻式隨機存取記憶體單元之端子施加一負電壓將電阻式隨機存取記憶體單元置於重設狀態中。圖1係圖解說明根據某些實施例之一實例性電阻式隨機存取記憶體單元之電流對電壓特性之一圖表100。如圖1中所圖解說明，VSET-min係將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之一最小正電壓(例如，+0.25 V)且VRESET-min係將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之一最小負電壓(例如，-0.08 V)。當電阻式隨機存取記憶體單元處於重設狀態中時，電阻式隨機存取記憶體單元之電阻係RRESET(例如，1 M歐姆)且當電阻式隨機存取記憶體單元處 於設定狀態中時，電阻式隨機存取記憶體單元之電阻係RSET(例如，10K歐姆)。
出於效能之原因，將期望能夠同時設定及重設一電阻式隨機存取記憶體單元陣列中之不同單元。然而，由於需要雙極電壓來設定及重設現存電阻式隨機存取記憶體單元，因此需要使電阻式隨機存取記憶體單元陣列之設計複雜化之負電壓電荷幫浦。因此，將非常期望提供其中在不使用負電壓之情況下可同時設定及重設耦合至相同字線之不同電阻式隨機存取記憶體單元之一電阻式隨機存取記憶體單元陣列。亦將期望在不必改變加偏壓條件之情況下讀取及寫入耦合至電阻式隨機存取記憶體單元陣列中之相同字線之電阻式隨機存取記憶體單元。
在某些實施例中，一種電阻式隨機存取記憶體裝置包含一位元線、一字線、攜載係一實質上靜態且非負電壓之一偏壓電壓之一源極線、具有耦合至字線之一閘極節點之一電阻式隨機存取記憶體單元、耦合至源極線之一偏壓節點及耦合至位元線之一位元線節點及耦合至位元線之一位元線控制電路，該位元線控制電路產生命令電壓以在電阻式隨機存取記憶體單元上執行各別記憶體操作。
在某些實施例中，一種用於操作一電阻式隨機存取記憶體單元陣列之方法包含啟用一電阻式隨機存取記憶體單元陣列中之一字線，其中該陣列包含一組位元線、一組字線及攜載係一實質上靜態且非負電壓之一偏壓電壓之一組源 極線，且其中每一電阻式隨機存取記憶體單元具有耦合至一各別字線之一閘極節點、耦合至一各別源極線之一偏壓節點及耦合至一各別位元線之一位元線節點。該方法進一步包含同時發送一組位元線控制信號以指示一組位元線控制電路輸出該組位元線上之電壓，其中每一位元線控制電路產生一各別位元線上之一各別命令電壓以在一或多個電阻式隨機存取記憶體單元上執行一對應記憶體操作。
在所有圖式中，類似參考編號指代對應部分。
現將詳細參考實施例，該等實施例之實例在隨附圖式中加以圖解說明。在以下詳細說明中，陳述眾多特定細節以便提供對本發明之一透徹理解。然而，將明瞭，可在無此等特定細節之情況下實踐本文中所揭示之標的物之實施例。在其他例項中，未詳細闡述熟知方法、程序、組件、電路及網路，以免不必要地模糊實施例之態樣。
亦將理解，雖然本文中使用措辭第一、第二等來闡述各種元件，但此等元件不應受限於此等措辭。此等措辭僅用以區分各元件。舉例而言，可在不背離本發明之範疇之情況下將一第一節點稱作一第二節點，且類似地，可將一第二節點稱作一第一節點。第一節點及第二節點皆係節點，但其不是相同節點。
本文中本發明之說明書中所用之措辭僅係出於闡述特定實施例之目的，且不意欲限定本發明。如在本發明之說明書及隨附申請專利範圍中所使用，單數形式「一(a)」、 「一(an)」及「該(the)」亦意欲包含複數形式，除非上下文另外明確指示。亦將理解，如本文中所使用之措辭「及/或」指代及涵蓋相關聯所列舉物項中之一或多者之任一及所有可能組合。將進一步理解，當在本說明書中使用措辭「包括(comprises)」及/或「包括(comprising)」時，其係指定存在所述特徵、整數、步驟、操作、元件及/或組件但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
如本文中所使用，措辭「若」可取決於上下文視為意指「當...時」或「在...之後旋即」或「回應於判定」或「根據一判定」或「回應於偵測」，一所述先決條件為真。類似地，片語「若判定[一所述先決條件為真]」或「若[一所述先決條件為真]」或「當[一所述先決條件為真]時」可取決於上下文視為意指「在判定之後旋即」或「回應於判定」或「根據一判定」或「在偵測之後旋即」或「回應於偵測」，所述先決條件為真。
下文所闡述之某些實施例提供用於一電阻式隨機存取記憶體單元陣列中之電阻式隨機存取記憶體單元之一加偏壓技術，該加偏壓技術允許在該電阻式隨機存取記憶體單元陣列之一特定字線中之單獨及不同電阻式隨機存取記憶體單元上同時執行不同記憶體操作。舉例而言，使用本文中所闡述之技術，可同時設定(亦即，置於設定狀態中)及重設(亦即，置於重設狀態中)電阻式隨機存取記憶體單元陣列之「一特定字線上」之單獨及不同電阻式隨機存取記憶 體單元(亦即，耦合至相同特定字線之單獨及不同電阻式隨機存取記憶體單元)。類似地，使用本文中所闡述之技術，可同時設定(或重設)及讀取電阻式隨機存取記憶體單元陣列之一特定字線上之單獨及不同電阻式隨機存取記憶體單元。此外，可藉由將對應於電阻式隨機存取記憶體單元之位元線上之電壓設定為對應於記憶體操作之一電壓來在一電阻式隨機存取記憶體單元上執行一記憶體操作。
應注意，在本說明書中使用措辭「電阻式隨機存取記憶體裝置」來指代一或多個電阻式隨機存取記憶體單元。舉例而言，措辭電阻式隨機存取記憶體裝置可用以指代一單個電阻式隨機存取記憶體單元。措辭電阻式隨機存取記憶體裝置亦可用以指代複數個電阻式隨機存取記憶體單元(例如，一電阻式隨機存取記憶體單元陣列中之電阻式隨機存取記憶體單元)。
圖2A係圖解說明根據某些實施例之一實例性電阻式隨機存取記憶體單元(例如，電阻式隨機存取記憶體單元202)陣列及相關聯位元線控制電路(例如，位元線控制電路SA0、SA1、SA2及SA3)之一方塊圖200。
在某些實施例中，一各別位元線控制電路(例如，位元線控制電路SA0)包含經組態以產生命令電壓以在電阻式隨機存取記憶體單元上執行記憶體操作之電路。在某些實施例中，命令電壓皆係非負電壓(相對於接地)。在某些實施例中，自由以下各項組成之群組選擇一各別記憶體操作：設定各別電阻式隨機存取記憶體單元之一設定操作(亦 即，將電阻式隨機存取記憶體單元置於一設定狀態中)、重設各別電阻式隨機存取記憶體單元之一重設操作(亦即，將電阻式隨機存取記憶體單元置於一重設狀態中)、讀取儲存於各別電阻式隨機存取記憶體單元中之值之一讀取操作及維持儲存於各別電阻式隨機存取記憶體單元中之值之一抑制操作。
在某些實施方案中，藉由一電流限制電壓源電路來產生一各別命令電壓。換言之，電壓源電路經組態以輸出一預定電壓(例如，各別命令電壓)直至藉由電壓源電路輸出之一電流到達一預定電流。一旦到達該預定電流，電壓源電路經組態以輸出預定電流(或一第二預定電流)而非預定電壓。舉例而言，在處於一重設狀態中之一電阻式隨機存取記憶體單元之一設定操作期間，電壓源電路將一「設定電壓」輸出至一位元線以將電阻式隨機存取記憶體單元置於設定狀態中。隨著電阻式隨機存取記憶體單元之電阻式記憶體元件之電阻下降，電流與電阻式記憶體元件之電阻之倒數成比例地增加。若藉由電壓源電路輸出之電流到達預定電流，則電壓源電路經組態以輸出預定電流(或一第二預定電流)。
在某些實施例中，一各別位元線控制電路(例如，位元線控制電路SA0)包含一電流源電路，該電流源電路經組態以產生施加至位元線之實質上恆定之電流以執行記憶體操作。在此等實施例中，位元線之電壓至少部分地取決於在其上執行記憶體操作之一各別電阻式隨機存取記憶體單元 中之電阻式記憶體元件之電阻。舉例而言，在處於一重設狀態中之一電阻式隨機存取記憶體單元之一設定操作期間，電流源電路將一實質上恆定之「設定電流」輸出至一位元線。雖然設定電流係實質上恆定的，但位元線上之電壓隨著電阻下降而下降。類似地，在處於一設定狀態中之一電阻式隨機存取記憶體單元之一重設操作期間，電流源電路將一實質上恆定之「重設電流」輸出至位元線。雖然「重設電流」係實質上恆定的，但位元線上之電壓隨著電阻增加而增加。
在某些實施例中，一各別位元線控制電路(例如，位元線控制電路SA0)包含經組態以在一讀取操作期間感測位元線上之一電壓或電流之一感測放大器電路。感測放大器在此項技術中熟知且未在本說明書中加以闡述。
在某些實施例中，電阻式隨機存取記憶體單元陣列中之一各別電阻式隨機存取記憶體單元係包含與一電阻式記憶體元件串聯耦合之一電晶體之一個三端子電阻式隨機存取記憶體單元。電晶體之源極耦合至電阻式記憶體元件之一端子，電晶體之閘極耦合至一字線(例如，WL0、WL1等等)，且電晶體之汲極耦合至一位元線(例如，BL0A、BL0B、BL1A、BL1B、BL2A、BL2B、BL3A、BL3B等等)。電阻式記憶體元件之其他端子耦合至攜載一偏壓電壓VBIAS之一源極線(例如，SL)。在某些其他實施方案中，電晶體之源極耦合至一源極線，電晶體之閘極(及電阻式隨機存取記憶體單元之一閘極節點)耦合至一字線，電晶 體之汲極耦合至電阻式記憶體元件之一端子，且電阻式記憶體元件之其他端子耦合至位元線。在某些實施例中，偏壓電壓在一記憶體操作期間係一實質上靜態(亦即，電壓實質上並不隨時間改變)及非負電壓(亦即，相對於接地非負)。在某些實施例中，偏壓電壓(亦即，VBIAS)係具有大於或等於將一電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓之量值(亦即，VRESET-min之量值)之一量值之一正電壓。藉由使用源極線上之一實質上靜態且非負偏壓電壓，不再需要負電壓及相關聯負電壓電荷幫浦。在此上下文中，一「實質上靜態」電壓(例如，實質上靜態偏壓電壓)可係包含一標稱靜態電壓之一預定範圍(例如，5%)內之動態變化之一電壓。舉例而言，若標稱靜態電壓係5 V，則實質上靜態電壓係在4.75 V至5 V之一範圍內。以下實施例圖解說明源極線上之實質上靜態且非負電壓之使用如何排除對負電壓及相關聯負電壓電荷幫浦之需要。
在某些實施例中，藉由一位元線控制電路產生之用於設定操作之一設定電壓(亦即，一所施加之設定電壓VSET)相對於偏壓電壓係正的。舉例而言，若將一電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小電壓(亦即，VRESET-min)係跨越電阻式記憶體元件之端子之-0.08 V且將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小電壓(亦即，VSET-min)係跨越電阻式記憶體 元件之端子之+0.25 V，則偏壓電壓(亦即，VBIAS)相對於接地係+0.08 V且設定電壓(亦即，VSET)相對於接地係至少+0.33 V(亦即，0.25 V+0.08 V)。偏壓電壓與設定電壓兩者相對於接地均係非負的。應注意，當設定電壓相對於接地係+0.33 V且偏壓電壓相對於接地係+0.08 V時，跨越電阻式記憶體元件之端子之電壓係+0.25 V(亦即，0.33 V-0.08 V)，其係將電阻式隨機存取記憶體單元置於設定狀態中所需之最小電壓。如上文所論述，VRESET-min係將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓。因此，在某些實施方案中，將偏壓電壓(亦即，VBIAS)設定為大於VRESET-min之量值之一值。在某些實施例中，當欲將電阻式隨機存取記憶體單元置於設定狀態中時，跨越電阻式隨機存取記憶體單元之端子之電壓大於或等於將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小正電壓(亦即，VSET-min)。因此，一所施加之設定電壓(亦即，VSET)大於或等於偏壓電壓(VBIAS)加上將電阻式隨機存取記憶體單元置於設定狀態中所需之最小正電壓(亦即，VSET-min)。舉例而言，若偏壓電壓係0.1 V，VSET-min係0.25 V，且所施加之設定電壓(VSET)係0.4 V，則跨越電阻式隨機存取記憶體單元之端子之電壓係0.3 V，其比將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小正電壓(亦即，VSET-min)大0.05 V。
在某些實施例中，藉由一位元線控制電路產生之用於重設操作之一重設電壓(亦即，一所施加之重設電壓VRESET)相對於偏壓電壓(亦即，VBIAS)係負的。舉例而言，若將一電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓(亦即，VRESET-min)係跨越電阻式記憶體元件之端子之-0.08 V，則當重設電壓(亦即，VRESET)係0 V(亦即，接地)時偏壓電壓(VBIAS)相對於接地係至少+0.08 V。偏壓電壓與重設電壓兩者相對於接地係非負的。應注意，當重設電壓係0 V且偏壓電壓相對於接地係+0.08 V時，則跨越電阻式記憶體元件之端子之電壓係-0.08 V(亦即，0 V-0.08 V)，其係將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓。如上文所論述，VRESET-min係將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓。因此，在某些實施方案中，將偏壓電壓(亦即，VBIAS)設定為大於VRESET-min之量值之一值。因此，當偏壓電壓大於VRESET-min之量值且欲將電阻式隨機存取記憶體單元置於重設狀態中時，跨越電阻式隨機存取記憶體單元之端子之電壓小於或等於將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓(亦即，VRESET-min)。換言之，跨越電阻式隨機存取記憶體單元之端子之電壓係一更負電壓。舉例而言，當偏壓電壓(VRIAS)係0.1 V且所施加重設電壓 (VRESET)係0 V時，跨越電阻式隨機存取記憶體單元之端子之電壓係-0.1 V(亦即，0 V-0.1 V)，其比將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小負電壓(亦即，VRESET-min)負0.02V。
在某些實施例中，藉由一位元線控制電路產生之用於讀取操作之一讀取電壓(亦即，一所施加之讀取電壓VREAD)相對於偏壓電壓(亦即，VBIAS)係一正電壓。在其中將一電阻式隨機存取記憶體單元置於重設狀態中之跨越電阻式隨機存取記憶體單元之端子之最小負電壓(亦即，VRESET-min)係-0.08 V且讀取電阻式隨機存取記憶體單元之跨越電阻式隨機存取記憶體單元之端子之最小正電壓係+0.04 V之一實例中，將偏壓電壓(亦即，VBIAS)設定為相對於接地係+0.08 V，施加至位元線之用以讀取電阻式隨機存取記憶體單元之最小讀取電壓(亦即，VREAD)係+0.12 V(亦即，0.04 V+0.08 V)。偏壓電壓與讀取電壓兩者相對於接地均係非負的。當施加至位元線之讀取電壓相對於接地係+0.12 V且偏壓電壓相對於接地係+0.08 V時，跨越電阻式記憶體元件之端子之電壓係0.04 V(亦即，0.12 V-0.08 V)，其等於用以讀取電阻式隨機存取記憶體單元之跨越電阻式隨機存取記憶體單元之端子之最小正電壓(亦即，VREAD-min)。在此實例中，藉由位元線控制電路產生之用於讀取操作之讀取電壓(亦即，VREAD)相對於偏壓電壓係一正電壓且相對於接地係一正電壓。此外，當在電阻式隨機存 取記憶體單元上執行一讀取操作時，將所施加之讀取電壓(VREAD)設定為提供大於或等於用於讀取電阻式隨機存取記憶體單元之最小正電壓(亦即，VREAD-min)且小於將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小正電壓(亦即，VSET-min)之跨越電阻式隨機存取記憶體單元之端子之一電壓之一電壓。通常，設定VREAD使得跨越電阻式隨機存取記憶體單元之端子之電壓在VREAD-min與低於VSET-min(例如，低於VSET-min 10%、低於VSET-min 0.1 V)之一預定電壓之間。
在其他實施例中，藉由一位元線控制電路產生之用於讀取操作之一讀取電壓(亦即，一所施加之讀取電壓VREAD)相對於偏壓電壓(亦即，VBIAS)係一負電壓。在其中將一電阻式隨機存取記憶體單元置於重設狀態中之跨越電阻式隨機存取記憶體單元之端子之最小負電壓(亦即，VRESET-min)係-0.08 V且用以讀取電阻式隨機存取記憶體單元之跨越電阻式隨機存取記憶體單元之端子之最小量值負電壓係-0.03 V之一實例中，將偏壓電壓(亦即，VBIAS)設定為相對於接地係+0.08 V且施加至位元線用以讀取電阻式隨機存取記憶體單元之最大讀取電壓(亦即，VREAD)係+0.05 V(亦即，0.08 V-0.03 V)。偏壓電壓與讀取電壓兩者相對於接地均係非負的。當施加至位元線之讀取電壓相對於接地係+0.05 V且偏壓電壓相對於接地係+0.08 V時，跨越電阻式記憶體元件之端子之電壓係-0.03 V(亦即，0.05 V-0.08 V)，其等於用以讀取電阻式隨機存取記憶體單元之跨越電 阻式隨機存取記憶體單元之端子之最小量值負電壓(亦即，VREAD-min)。在此實例中，藉由位元線控制電路產生之用於讀取操作之讀取電壓(亦即，VREAD)相對於偏壓電壓係一負電壓且相對於接地係一正電壓。此外，當在電阻式隨機存取記憶體單元上執行一讀取操作時，將所施加之讀取電壓(VREAD)設定為提供跨越電阻式隨機存取記憶體單元之端子之其量值大於或等於用以讀取電阻式隨機存取記憶體單元之最小量值負電壓(亦即，VREAD-min)且其量值小於將電阻式隨機存取記憶體單元置於重設狀態中之跨越電阻式隨機存取記憶體單元之端子之最小量值負電壓(亦即，VRESET-min)之一負電壓之一電壓。通常，設定VREAD使得跨越電阻式隨機存取記憶體單元之端子之負電壓之量值在自VREAD-min之量值延伸至小於VRESET-min之量值之一預定量值(例如，|VSET-min|-0.1 V或|VSET-min|-10%)之一範圍內。
在某些實施例中，藉由一位元線控制電路產生之用於抑制操作之一抑制電壓實質上等於偏壓電壓(亦即，VBIAS)。舉例而言，若足以將一電阻式隨機存取記憶體單元置於重設狀態中之電壓係跨越電阻式記憶體元件之端子之-0.08 V，則偏壓電壓(亦即，VBIAS)與抑制電壓(亦即，VINHIBIT)兩者理想地均係+0.08 V。更一般而言，偏壓電壓與抑制電壓實質上相等(例如，同在0.01伏特內或10%內)，且偏壓電壓相對於接地具有不小於足以將一電阻式隨機存取記憶體單元置於重設狀態中之電壓之一量值(例如，偏壓電壓在0.08 V與0.10 V之間)。偏壓電壓與抑制電壓兩者相對 於接地均係非負的。當抑制電壓與偏壓電壓兩者相對於接地均係+0.08 V時，跨越電阻式記憶體元件之端子之電壓係0 V(亦即，0.08 V-0.08 V)。因此，抑制操作係其中電阻式隨機存取記憶體單元維持其先前狀態之一操作。換言之，抑制操作係一「無操作(no-op)」操作。
應注意，儘管上文實例指代VRESET-min、VSET-min、VREAD-min、VBIAS、VSET、VRESET、VREAD及VINHIBIT之特定值，但此等電壓之實際值取決於電阻式隨機存取記憶體單元之特性(例如，電阻式隨機存取記憶體單元之結構、電阻式隨機存取記憶體單元之製造製程、用以製造電阻式隨機存取記憶體單元之材料等等)。
在某些實施例中，設定電壓(亦即，VSET)大於讀取電壓(亦即，VREAD)，且讀取電壓小於抑制電壓(亦即，VINHIBIT)且相對於接地係正的。
在某些實施例中，設定電壓(亦即，VSET)大於讀取電壓(VREAD)，且讀取電壓大於抑制電壓(亦即，VINHIBIT)。
在某些實施例中，抑制電壓(亦即，VINHIBIT)大於將電阻式隨機存取記憶體單元置於重設狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小電壓(亦即，VRESET-min)且小於將電阻式隨機存取記憶體單元置於設定狀態中所需之跨越電阻式隨機存取記憶體單元之端子之最小電壓(亦即，VSET-min)。
在某些實施例中，電阻式隨機存取記憶體單元陣列包含行選擇電路204。在此等實施例中，行選擇信號CS0及CS1 用以選擇(亦即，多工)欲在其上執行記憶體操作之位元線。舉例而言，若啟用行選擇信號CS0(例如，高)且停用行選擇信號CS1(例如，低)，則可在位元線BL0A、BL1A、BL2A及BL3A上(但不在位元線BL0B、BL1B、BL2B及BL3B上)執行記憶體操作。儘管圖2A、圖2B及圖2C圖解說明用於行選擇電路204之n-通道MOSFET，但可使用其他類型之行選擇電路。舉例而言，可使用通閘而非n-通道MOSFET。此外，儘管圖2A、圖2B及圖2C圖解說明平行於字線(例如，WL0及WL1)行進之行選擇信號CS0及CS1，但在某些實施方案中，行選擇信號CS0及CS1平行於位元線行進。在某些實施例中，該等行選擇信號在記憶體操作期間係單熱點信號(亦即，啟用一個行選擇信號且停用剩餘信號)；然而，在某些實施例中，在預充電操作期間同時啟用所有行選擇信號(例如，高)。亦應注意，儘管圖2A圖解說明用於每一位元線控制電路之一2對1多工器208，但任何大小之一多工器可用以將位元線多工至一特定位元線控制電路。舉例而言，一4對1多工器可用以將四個位元線多工至一單個位元線控制電路。
在某些實施例中，電阻式隨機存取記憶體單元陣列包含經組態以將位元線預充電至一預定電壓(例如，VBLPRE)之預充電電路206。舉例而言，預充電電路可包含由一預充電控制信號(例如，BLPRE信號)控制之一電晶體。當BLPRE信號係高時，位元線耦合至預定電壓且預充電至實質上預定電壓。應注意，取決於所使用之預充電電路之類 型，位元線可不到達預定電壓。舉例而言，當預充電電路206包含n-通道MOSFET且預充電電路206給位元線預充電時，位元線之電壓到達(1)低於預充電控制信號BLPRE之電壓之一臨限電壓及(2)VBLPRE中之較小電壓。反之，當預充電電路206包含p-通道MOSFET(或通閘)且預充電電路206給位元線預充電時，位元線之電壓到達VBLPRE。在某些實施例中，預定電壓係偏壓電壓(亦即，VBIAS)。舉例而言，VBLPRE可係+0.08 V(例如，上文所呈現之實例中之VRESET-min)。另一選擇係，預定電壓與偏壓電壓(亦即，VBIAS)實質上相同，但可與偏壓電壓相差多達50%(例如，±0.04 V)。
現參考圖2D，其係圖解說明根據某些實施例之用於圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之預充電及行選擇電路231之一方塊圖。相比於圖2A、圖2B及圖2C中之預充電電路206及行選擇電路204，預充電及行選擇電路231包含用於每一位元線之一預充電裝置。因此，在圖2D中所圖解說明之實施例中，可主動給未選擇之位元線預充電(例如，預充電至VBLPRE或實質上預充電至VBLPRE，如上文參考圖2A所闡述)而非如在圖2A、圖2B及圖2C中使其浮動。舉例而言，若選擇BL0A、BL1A、BL2A及BL3A(亦即，CS0係高且CS1係低)，則將BL0B、BL1B、BL2B及BL3B實質上預充電至VBLPRE(亦即，CS0_係低且CS1_係高)。
在某些實施例中，電阻式隨機存取記憶體單元陣列在兩個階段中操作：一預充電階段及一記憶體操作階段。如同 現存記憶體陣列，兩個階段交替(例如，在不同時脈循環中或在相同時脈循環之不同邊緣上)使得一預充電階段先於一記憶體操作階段。在預充電階段期間，將位元線(或其一子組)預充電至預定電壓(亦即，VBLPRE)。圖2B係圖解說明根據某些實施例之用於圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之一實例性預充電階段之一方塊圖210。在預充電階段期間，將行選信號CS0及CS1及預充電控制信號BLPRE設定為一高電壓(例如，VDD)，且將字線WL0及WL1設定為一低電壓(例如，接地)使得停用電阻式隨機存取記憶體單元之電晶體。在如此做時，位元線耦合至預定電壓(亦即，VBLPRE)且預充電至預定電壓，且電阻式記憶體元件與預定電壓隔離。
在記憶體操作階段期間，在電阻式隨機存取記憶體單元陣列中之一或多個電阻式隨機存取記憶體單元上執行一或多個記憶體操作。現參考圖2C、圖3、圖4、圖5A及圖5B。圖2C係圖解說明根據某些實施例之用於圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之一實例性記憶體操作階段之一方塊圖220。圖3係圖解說明根據某些實施例之用於在圖2C中所圖解說明之電阻式隨機存取記憶體單元陣列上所執行之記憶體操作之實例性電壓波形之一圖表300。
圖5A繪示包含其中執行記憶體操作之一電阻式隨機存取記憶體記憶體裝置110之一電腦系統或其他電子裝置(例如，一行動電話)100之一實例。系統/裝置100視情況包含 一記憶體控制器104，記憶體控制器104自一主機處理器102接收命令，且將記憶體操作命令傳送至電阻式隨機存取記憶體記憶體裝置110，且視情況將記憶體操作命令亦傳送至一或多個其他記憶體裝置112。另一選擇係，主機處理器102將命令及資料直接傳達至電阻式隨機存取記憶體記憶體裝置110。
圖5B係圖解說明根據某些實施例之一電阻式隨機存取記憶體記憶體裝置110之一方塊圖。電阻式隨機存取記憶體記憶體裝置110包含用於自記憶體控制器104接收命令及資料且將資料向回傳送至記憶體控制器104、控制邏輯器126、一電壓/電流(V/I)產生器128、位元線控制電路130及一或多個電阻式隨機存取記憶體單元202之陣列120之IO墊122。陣列120或電阻式隨機存取記憶體單元202對應於圖2A、圖2B及圖2C中之電阻式隨機存取記憶體單元202，且位元線控制電路130對應於圖2A、圖2B及圖2C中之位元線控制電路SA0、SA1、SA2，及SA3。在某些實施例中，控制邏輯器126包括自一主機處理器102或記憶體控制器104接收記憶體操作命令且實施執行對應於所接收之記憶體操作命令之記憶體操作所需之之內部操作之操作控制電路。在某些實施例中，控制邏輯器126包含用於實施執行對應於自一主機裝置或記憶體控制器所接收之命令之記憶體操作所需之內部操作序列之一或多個狀態機。
電阻式隨機存取記憶體記憶體裝置110視情況包含用於儲存管控電阻式隨機存取記憶體記憶體裝置110之操作之 控制設定(例如，電壓或電流控制值，時序控制值，模式設定)之組態儲存器124。一各別位元線控制電路130耦合至一或多個位元線(例如，位元線BL0、BL1、...、BLm)。一各別位元線(例如，位元線BL0、BL1、...、BLm)耦合至一或多個電阻式隨機存取記憶體單元202。一各別電阻式隨機存取記憶體單元202耦合至一各別字線(例如，字線WL0、WL1、...、WLn)，其中每一字線耦合至一或多個電阻式隨機存取記憶體單元202。
IO墊122自記憶體控制器104及/或主機處理器102接收資料及/或記憶體操作命令，且將自電阻式隨機存取記憶體單元202讀取之資料向回傳送至記憶體控制器104或主機處理器102。在某些實施例中，V/I產生器128針對在電阻式隨機存取記憶體記憶體裝置110中同時執行之每一類型之記憶體操作產生一參考電壓VREF(或參考電流IREF)140。舉例而言，可在字線WL0上之一第一組電阻式隨機存取記憶體單元202上執行設定操作且可在字線WL0上之一第二組電阻式隨機存取記憶體單元202上執行重設操作。因此，V/I產生器128同時針對設定操作產生一第一參考電壓VREF(或參考電流IREF)140且針對重設操作產生一第二參考電壓VREF(或參考電流IREF)140。在某些實施例中，在兩個或兩個以上位元線之間共用一各別位元線控制電路130。舉例而言，可在兩個位元線之間經由一多工器共用各別位元線控制電路130，如圖2A、圖2B及圖2C中所示。
圖4係根據某些實施例之用於操作一電阻式隨機存取記 憶體單元陣列(諸如圖2C及圖5B中所示之電阻式隨機存取記憶體單元202之陣列120)之一方法400之一流程圖。儘管下文提供之說明闡述藉由一電阻式隨機存取記憶體記憶體裝置(諸如電阻式隨機存取記憶體記憶體裝置110)執行之方法400之操作，在某些實施例中，可藉由控制電阻式隨機存取記憶體記憶體裝置110之操作之一記憶體控制器(例如，記憶體控制器104)或在該記憶體控制器之控制下來執行方法400之操作中之某些操作。
參考圖4、圖2C及圖5B，電阻式隨機存取記憶體記憶體裝置(例如，電阻式隨機存取記憶體記憶體裝置110之控制邏輯126(圖5A))接收(402)在電阻式隨機存取記憶體單元202之陣列120中之一或多個電阻式隨機存取記憶體單元上執行一或多個記憶體操作之指令(記憶體操作命令)。當一所接收之記憶體操作命令係將資料寫入至一或多個電阻式隨機存取記憶體單元之一指令時，記憶體操作命令通常包含表示欲寫入至一或多個電阻式隨機存取記憶體單元之一或多個資料值之資料。視情況，在接收(402)一或多個記憶體操作命令之前執行(401)一預充電操作，或另一選擇係在執行(404、406)記憶體操作之前執行預充電操作。
舉例而言，電阻式隨機存取記憶體記憶體裝置接收在電阻式隨機存取記憶體單元陣列中同時執行以下記憶體操作之指令：將設定字線WL0與位元線BL0A(圖2C)之交叉點處之電阻式隨機存取記憶體單元，將重設字線WL0與位元線BL1A之交叉點處之電阻式隨機存取記憶體單元，將不在 字線WL0與位元線BL2A之交叉點處之電阻式隨機存取記憶體單元上執行操作(亦即，執行一抑制操作)，及將讀取字線WL0與位元線BL3A之交叉點處之電阻式隨機存取記憶體單元。應注意，設定操作及重設操作係其中將資料寫入至電阻式隨機存取記憶體單元之寫入操作。
電阻式隨機存取記憶體記憶體裝置然後啟用(404)對應於在其上將執行記憶體操作之電阻式隨機存取記憶體陣列中之電阻式隨機存取記憶體單元之電阻式隨機存取記憶體單元陣列中之一字線。繼續該實例，字線WL0係所期望字線。因此，將字線WL0設定為一高電壓且將字線WL1設定為一低電壓。在此實例中，電阻式隨機存取記憶體記憶體裝置亦將行選擇信號CS0設定為一高電壓且將行選擇信號CS1設定為一低電壓以選擇位元線BL0A、BL1A、BL2A及BL3A。此外，電阻式隨機存取記憶體記憶體裝置可將預充電控制信號BLPRE設定為一低電壓以停用預充電電路206。
電阻式隨機存取記憶體記憶體裝置然後同時發送(406)一組位元線控制信號以指示一組位元線控制電路輸出一組位元線上之電壓。在此等實施例中，每一位元線控制電路130產生一位元線上之一命令電壓以在一或多個電阻式隨機存取記憶體單元上執行一記憶體操作，該記憶體操作對應於各別命令電壓。繼續該實例，電阻式隨機存取記憶體記憶體裝置發送位元線控制信號使得位元線控制電路SA0(圖2C)將一命令電壓VSET(例如，VSET-min+VBIAS)輸出至位 元線BL0A上，位元線控制電路SA1將一命令電壓0 V(亦即，接地)輸出至位元線BL1A上，位元線控制電路SA2將一命令電壓VBIAS(例如，|VRESET|)輸出至位元線BL2A上，且位元線控制電路SA3將一命令電壓VREAD(例如，VREAD-min+VBIAS)輸出至位元線BL3A上。應注意，將行選擇控制信號CS1設定為一低電壓，且因此位元線BL0B、BL1B、BL2B及BL3B在一預充電電壓處浮動，該預充電電壓在某些實施例中等於VBIAS(例如，|VRESET|)。由於將源極線SL設定為VBIAS(例如，|VRESET|)，因此跨越字線WL0與位元線BL0A之交叉點處之電阻式隨機存取記憶體單元中之電阻式記憶體元件之端子之電壓係VSET-min(例如，0.25 V)，跨越字線WL0與位元線BL1A之交叉點處之電阻式隨機存取記憶體單元中之電阻式記憶體元件之電壓係-|VRESET-min|(例如，-0.08 V)，跨越字線WL0與位元線BL2A之交叉點處之電阻式隨機存取記憶體單元中之電阻式記憶體元件之電壓係0 V，且跨越字線WL0與位元線BL3A之交叉點處之電阻式隨機存取記憶體單元中之電阻式記憶體元件之電壓係VREAD-min(例如，0.04 V)。應注意，為簡明起見圖3圖解說明後續接著一讀取操作之一寫入操作。如在此實例中所論述，可在相同記憶體操作階段中同時執行寫入操作及讀取操作。在圖3中，在寫入操作與讀取操作之間所執行之一預充電操作將位元線電壓恢復至VBIAS。
在某些情形中，所接收之一或多個記憶體操作命令包含將資料同時寫入至電阻式隨機存取記憶體單元陣列中之一 第一電阻式隨機存取記憶體單元及一第二電阻式隨機存取記憶體單元之記憶體操作命令，其中欲寫入至第一電阻式隨機存取記憶體單元之資料對應於在第一電阻式隨機存取記憶體單元上執行之一設定操作，且其中欲寫入至第二電阻式隨機存取記憶體單元之資料對應於在第二電阻式隨機存取記憶體單元(408)上執行之一重設操作。在此等情形中，啟用對應於第一電阻式隨機存取記憶體單元及第二電阻式隨機存取記憶體單元之字線。同時發送指示用於對應於第一電阻式隨機存取記憶體單元之一第一位元線之一第一位元線控制電路輸出一設定電壓(亦即，VSET)之一第一位元線控制信號及指示用於對應於第二電阻式隨機存取記憶體單元之一第二位元線之一第二位元線控制電路輸出一重設電壓(亦即，VRESET)之一第二位元線控制信號，使得同時設定第一電阻式隨機存取記憶體單元及重設第二電阻式隨機存取記憶體單元。
在某些實施例中，所接收之一或多個記憶體操作命令包含同時將資料寫入至電阻式隨機存取記憶體單元陣列中之一第一電阻式隨機存取記憶體單元且自電阻式隨機存取記憶體單元陣列中之一第二電阻式隨機存取記憶體單元讀取資料之記憶體操作命令，其中欲寫入至第一電阻式隨機存取記憶體單元之資料對應於在第一電阻式隨機存取記憶體單元上執行之一設定操作(410)。在此等實施例中，啟用對應於第一電阻式隨機存取記憶體單元及第二電阻式隨機存取記憶體單元之字線。同時發送指示用於對應於第一電阻 式隨機存取記憶體單元之一第一位元線之一第一位元線控制電路輸出一設定電壓(亦即，VSET)之一第一位元線控制信號及指示用於對應於第二電阻式隨機存取記憶體單元之一第二位元線之一第二位元線控制電路輸出一讀取電壓(亦即，VREAD)之一第二位元線控制信號，使得同時設定第一電阻式隨機存取記憶體單元及讀取第二電阻式隨機存取記憶體單元。
在某些實施例中，所接收之一或多個記憶體操作命令包含同時將資料寫入至電阻式隨機存取記憶體單元陣列中之一第一電阻式隨機存取記憶體單元及自電阻式隨機存取記憶體單元陣列中之一第二電阻式隨機存取記憶體單元讀取資料之記憶體操作命令，其中欲寫入至第一電阻式隨機存取記憶體單元之資料對應於在第一電阻式隨機存取記憶體單元上執行之一重設操作(412)。在此等實施例中，啟用對應於第一電阻式隨機存取記憶體單元及第二電阻式隨機存取記憶體單元之字線。同時發送指示用於對應於第一電阻式隨機存取記憶體單元之一第一位元線之一第一位元線控制電路輸出一重設電壓(亦即，VRESET)之一第一位元線控制信號及指示用於對應於第二電阻式隨機存取記憶體單元之一第二位元線之一第二位元線控制電路輸出一讀取電壓(亦即，VREAD)之一第二位元線控制信號，使得同時重設第一電阻式隨機存取記憶體單元及讀取第二電阻式隨機存取記憶體單元。
在某些實施例中，一各別位元線控制電路在電阻式隨機 存取記憶體單元陣列中之跨越複數個位元線之複數個電阻式隨機存取記憶體單元上執行一各別記憶體操作。
此加偏壓技術因此允許在不需要負電壓之情況下同時設定及重設一各別字線上之電阻式隨機存取記憶體單元。另外，由於給源極線加偏壓至用於寫入操作(例如，設定操作及/或重設操作)與讀取操作兩者之相同電壓，因此可針對對應於所啟動字線之電阻式隨機存取記憶體單元執行任一類型之記憶體操作。此外，可在對應於一所啟動字線之一第一電阻式隨機存取記憶體單元上執行一讀取操作同時在對應於所啟動字線之一第二電阻式隨機存取記憶體單元上執行一寫入操作(例如，一設定操作或一重設操作)。
在某些實施例中，至少部分地藉由儲存於一非暫時性電腦可讀儲存媒體中且藉由一電子裝置之一或多個處理器或狀態機執行之指令來管控方法400。在此等實施例中，圖4中所示之操作中之一或多者對應於儲存於一非暫時性電腦可讀儲存媒體中之指令。電腦可讀儲存媒體可包含一磁碟或光碟儲存裝置、固態儲存裝置(諸如快閃記憶體)或另一或若干個其他非揮發性記憶體裝置。儲存於電腦可讀儲存媒體上之指令係呈源碼、組合語言碼、目標碼或藉由一或多個處理器或狀態機解譯及/或執行之其他指令格式之形式。
出於闡釋之目的，已參考特定實施例闡述了前文說明。然而，以上說明性論述不意欲具有窮盡性或將本發明限定於所揭示之精確形式。鑒於以上教示，可實現諸多修改及 變化形式。所選擇及闡述之實施例旨在對所揭示之標的物之原理及其實際應用進行最佳闡釋，以藉此使其他人能夠最佳地利用所揭示之標的物及所闡述具有如適合於所涵蓋之特定用途之各種修改之各種實施例。
100‧‧‧圖表/電腦系統或其他電子裝置/系統/裝置
102‧‧‧主機處理器
104‧‧‧記憶體控制器
110‧‧‧電阻式隨機存取記憶體記憶體裝置
112‧‧‧其他記憶體裝置
120‧‧‧陣列
122‧‧‧IO墊
124‧‧‧組態儲存器
126‧‧‧控制邏輯器
128‧‧‧電壓/電流產生器
130‧‧‧位元線控制電路
140‧‧‧參考電壓/參考電流
200‧‧‧方塊圖
202‧‧‧電阻式隨機存取記憶體單元
204‧‧‧行選擇電路
206‧‧‧預充電電路
208‧‧‧2對1多工器
210‧‧‧方塊圖
220‧‧‧方塊圖
231‧‧‧行選擇電路
300‧‧‧圖表
BL0A‧‧‧位元線
BL0B‧‧‧位元線
BL1A‧‧‧位元線
BL1B‧‧‧位元線
BL2A‧‧‧位元線
BL2B‧‧‧位元線
BL3A‧‧‧位元線
BL3B‧‧‧位元線
BLm‧‧‧位元線
BLPRE‧‧‧信號
CS0‧‧‧行選擇信號
CS0_‧‧‧行選擇信號
CS1‧‧‧行選擇信號
CS1_‧‧‧行選擇信號
RRESET‧‧‧電阻
RSET‧‧‧電阻
SA0‧‧‧位元線控制電路
SA1‧‧‧位元線控制電路
SA2‧‧‧位元線控制電路
SA3‧‧‧位元線控制電路
SL‧‧‧源極線
VBIAS‧‧‧偏壓電壓
VBLPRE‧‧‧預定電壓
VREAD‧‧‧讀取電壓/命令電壓
VREF/IREF‧‧‧參考電壓/參考電流
VREAD-min‧‧‧最小正電壓/最小量值負電壓
VRESET-min‧‧‧最小電壓/最小負電壓
VSET‧‧‧設定電壓/命令電壓
VSET-min‧‧‧最小電壓/最小正電壓
WL0‧‧‧字線
WL1‧‧‧字線
WLn‧‧‧字線
|VRESET|‧‧‧命令電壓偏壓電壓
|VRESET-min|‧‧‧電壓
圖1係圖解說明針對一實例性電阻式隨機存取記憶體單元之電流對電壓特性之一圖表。
圖2A係圖解說明根據某些實施例之一實例性電阻式隨機存取記憶體單元陣列及相關聯位元線控制電路之一方塊圖。
圖2B係圖解說明根據某些實施例之針對圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之一實例性預充電階段之一方塊圖。
圖2C係圖解說明根據某些實施例之針對圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之一實例性記憶體操作階段之一方塊圖。
圖2D係圖解說明根據某些實施例之針對圖2A中所圖解說明之電阻式隨機存取記憶體單元陣列之替代預充電及行選擇電路之一方塊圖。
圖3係圖解說明根據某些實施例之針對圖2C中所圖解說明之電阻式隨機存取記憶體單元陣列上所執行之記憶體操作之實例性電壓波形之一圖表。
圖4係根據某些實施例之用於操作一電阻式隨機存取記憶體單元陣列之一方法之一流程圖。
圖5A係根據某些實施例之包含一電阻式隨機存取記憶體記憶體裝置之一電腦系統或電子裝置之一方塊圖。
圖5B係根據某些實施例之一電阻式隨機存取記憶體記憶體裝置之一方塊圖。
200‧‧‧方塊圖
202‧‧‧電阻式隨機存取記憶體單元
204‧‧‧行選擇電路
206‧‧‧預充電電路
208‧‧‧2對1多工器
BL0A‧‧‧位元線
BL0B‧‧‧位元線
BL1A‧‧‧位元線
BL1B‧‧‧位元線
BL2A‧‧‧位元線
BL2B‧‧‧位元線
BL3A‧‧‧位元線
BL3B‧‧‧位元線
BLPRE‧‧‧信號
CS0‧‧‧行選擇信號
CS1‧‧‧行選擇信號
SA0‧‧‧位元線控制電路
SA1‧‧‧位元線控制電路
SA2‧‧‧位元線控制電路
SA3‧‧‧位元線控制電路
SL‧‧‧源極線
VBLPRE‧‧‧預定電壓
WL0‧‧‧字線
WL1‧‧‧字線

Claims (19)

  1. 一種電阻式隨機存取記憶體(RRAM)裝置，其包括：複數個位元線，一字線，一源極線，其攜載一偏壓電壓，該偏壓電壓為非負的且與執行設定操作、重設操作與讀取操作時之電壓實質相同；複數個RRAM單元，其耦合至該字線，其中耦合至該字線的該複數個RRAM單元之每一RRAM單元包括：一單一電阻式記憶體元件，一電晶體，其具有耦合至該字線之一閘極節點，一偏壓節點，其耦合至該源極線，及一位元線節點，其耦合至該複數個位元線之一各別位元線；及一位元線控制電路，其耦合至該複數個位元線之一或多者，該位元線控制電路產生命令電壓以在該複數個RRAM單元之一或多個RRAM單元上執行各別記憶體操作，其中該等各別記憶體操作包括：一設定操作，其設定該複數個RRAM單元的各別RRAM單元，其中該位元線控制電路所產生供該設定操作用的一設定電壓係大於該偏壓電壓；及一重設操作，其重設該複數個RRAM單元的各別RRAM單元，其中該偏壓電壓係大於該位元線控制電路所產生供該重設操作用的一重設電壓。
  2. 如請求項1之RRAM裝置，其中自由以下各項組成之群組選擇一各別記憶體操作：該設定操作，其設定該複數個RRAM單元之各別RRAM單元；該重設操作，其重設複數個RRAM單元之各別RRAM單元；一讀取操作，其讀取儲存於各別RRAM單元中之值；及一抑制操作，其維持儲存於複數個RRAM單元之各別RRAM單元中之值。
  3. 如請求項2之RRAM裝置，其中藉由該位元線控制電路產生之用於該讀取操作之一讀取電壓係大於該偏壓電壓。
  4. 如請求項2之RRAM裝置，其中藉由該位元線控制電路產生之用於該抑制操作之一抑制電壓實質上等於該偏壓電壓。
  5. 如請求項2之RRAM裝置，其中一各別位元線控制電路經組態以輸出用於該設定操作之一設定電壓、用於該重設操作之一重設電壓、用於該讀取操作之一讀取電壓及用於該抑制操作之一抑制電壓，其中該設定電壓大於該讀取電壓，且該讀取電壓大於該抑制電壓。
  6. 如請求項2之RRAM裝置，其中一各別位元線控制電路經組態以輸出用於該設定操作之一設定電壓、用於該重設操作之一重設電壓、用於該讀取操作之一讀取電壓及用於該抑制操作之一抑制電壓，其中該設定電壓大於該讀 取電壓，且該讀取電壓小於該抑制電壓且大於接地。
  7. 如請求項1之RRAM裝置，其中當該位元線耦合至接地時，該偏壓電壓在施加至該源極線時係足以將一RRAM單元重設至一高電阻狀態的一電壓。
  8. 如請求項1之RRAM裝置，其包括：一組字線，及一組源極線；每一RRAM單元具有耦合至一各別字線之一閘極、耦合至一各別源極線之一偏壓節點及耦合至一各別位元線之一位元線節點；及一組位元線控制電路，其每一者耦合至該等位元線中之一或多者，每一位元線控制電路產生一各別非負電壓以在一或多個RRAM單元上執行一記憶體操作。
  9. 如請求項8之RRAM裝置，其包含一操作控制電路，該操作控制電路經組態以：接收欲寫入至該複數個RRAM單元中之一第一RRAM單元及一第二RRAM單元之資料，其中欲寫入至該第一RRAM單元之該資料對應於在該第一RRAM單元上執行之一設定操作，且其中欲寫入至該第二RRAM單元之該資料對應於在該第二RRAM單元上執行之一重設操作；啟用對應於該第一RRAM單元及該第二RRAM單元之一各別字線；及同時發送控制信號至對應於該第一RRAM單元之一第一位元線控制電路以輸出該設定電壓且至對應於該第二 RRAM單元之一第二位元線控制電路以輸出該重設電壓，使得同時設定該第一RRAM單元且重設該第二RRAM單元。
  10. 如請求項1之RRAM裝置，其中當執行該等設定操作該等重設操作及該等讀取操作時，該偏壓電壓係大於接地的一電壓。
  11. 一種電阻式隨機存取記憶體(RRAM)裝置，其包括：複數個位元線，一字線，一源極線，其攜載一偏壓電壓，該偏壓電壓為非負的且與執行設定操作、重設操作與讀取操作時之電壓實質相同；複數個RRAM單元，其耦合至該字線，其中耦合至該字線的該複數個RRAM單元之每一RRAM單元包括：一單一電阻式記憶體元件，一電晶體，其具有耦合至該字線之一閘極節點，一偏壓節點，其耦合至該源極線，及一位元線節點，其耦合至該複數個位元線之一各別位元線；及一位元線控制電路，其耦合至該複數個位元線之一或多者，該位元線控制電路產生命令電壓以在該複數個RRAM單元之一或多個RRAM單元上執行各別記憶體操作，其中該等各別記憶體操作包括：一讀取操作，其讀取儲存於該複數個RRAM單元之各 別RRAM單元中之值；該偏壓電壓係大於該位元線控制電路產生之用於該讀取操作之一讀取電壓；及該位元線控制電路產生之用於該讀取操作之一讀取電壓係大於接地。
  12. 一種用於操作一電阻式隨機存取記憶體(RRAM)單元陣列之方法，其包括：啟用一RRAM單元陣列中之一字線，其中：該陣列包含一組位元線、一組字線及攜載一偏壓電壓之一組源極線，該偏壓電壓為非負的且與執行設定操作、重設操作與讀取操作時之電壓實質相同；每一RRAM單元具有耦合至一各別字線之一閘極節點、耦合至一各別源極線之一偏壓節點及耦合至一各別位元線之一位元線節點；及複數個RRAM單元，其耦合至經啟動之該字線，耦合至經啟動之該字線的該複數個RRAM單元之每一RRAM單元包括：一單一各別記憶體元件；及一電晶體，其具有耦合至經啟動之該字線的一閘極節點；同時發送一組位元線控制信號以指示一組位元線控制電路輸出該組位元線上之電壓，其中每一位元線控制電路在一各別位元線上產生一各別命令電壓以在一或多個 RRAM單元上執行各別記憶體操作；其中該等各別記憶體操作包括：一設定操作，其設定該複數個RRAM單元的各別RRAM單元，其中該位元線控制電路所產生供該設定操作用的一設定電壓係大於該偏壓電壓；及一重設操作，其重設該複數個RRAM單元的各別RRAM單元，其中該偏壓電壓係大於該位元線控制電路所產生供該重設操作用的一重設電壓。
  13. 如請求項12之方法，其中自由以下各項組成之群組選擇該記憶體操作：該設定操作，其設定各別RRAM單元；該重設操作，其重設各別RRAM單元；一讀取操作，其讀取儲存於各別RRAM單元中之值；及一抑制操作，其維持儲存於各別RRAM單元中之值。
  14. 如請求項13之方法，其中藉由各別位元線控制電路產生之用於該讀取操作之一讀取電壓係大於該偏壓電壓。
  15. 如請求項13之方法，其中藉由一各別位元線控制電路產生之用於該抑制操作之一抑制電壓實質上等於該偏壓電壓。
  16. 如請求項13之方法，其中一各別位元線控制電路經組態以輸出用於該設定操作之一設定電壓、用於該重設操作之一重設電壓、用於該讀取操作之一讀取電壓及用於該抑制操作之一抑制電壓，其中該設定電壓大於該讀取電 壓，且該讀取電壓大於該抑制電壓。
  17. 如請求項13之方法，其中：該設定操作將各別RRAM單元置於一低電阻狀態，且該重設操作將各別RRAM單元置於一高電阻狀態。
  18. 如請求項12之方法，其中當執行該等設定操作，該等重設操作及該等讀取操作時，該偏壓電壓係大於接地的一電壓。
  19. 一種用於操作一電阻式隨機存取記憶體(RRAM)單元陣列之方法，其包括：啟用一RRAM單元陣列中之一字線，其中：該陣列包含一組位元線、一組字線及攜載一偏壓電壓之一組源極線，該偏壓電壓為非負的且與執行設定操作、重設操作與讀取操作時之電壓實質相同；每一RRAM單元具有耦合至一各別字線之一閘極節點、耦合至一各別源極線之一偏壓節點及耦合至一各別位元線之一位元線節點；及複數個RRAM單元，其耦合至經啟動之該字線，耦合至經啟動之該字線的該複數個RRAM單元之每一RRAM單元包括：一單一各別記憶體元件；及一電晶體，其具有耦合至經啟動之該字線的一閘極節點；同時發送一組位元線控制信號以指示一組位元線控制 電路輸出該組位元線上之電壓，其中每一位元線控制電路在一各別位元線上產生一各別命令電壓以在一或多個RRAM單元上執行各別記憶體操作；其中該等各別記憶體操作包括：一讀取操作，其讀取儲存於該複數個RRAM單元之各別RRAM單元中之值；該偏壓電壓係大於一各別位元線控制電路產生之用於該讀取操作之一讀取電壓；及該各別位元線控制電路產生之用於該讀取操作之一讀取電壓係大於接地。
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