KR20120033926A - 반도체 장치 - Google Patents

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Abstract

선택된 워드라인에 기설정된 전압 레벨의 펌핑 전압을 제공하기 위하여 제 1 펌핑 전압을 생성하는 제 1 펌핑 전압 생성부, 선택되지 않은 워드라인에 상기 기설정된 펌핑 전압보다 전압 레벨이 높은 펌핑 전압을 제공하기 위해 제 2 펌핑 전압을 생성하는 제 2 펌핑 전압 생성부, 상기 제 1 펌핑 전압 및 상기 제 2 펌핑 전압을 인가 받아 어드레스에 응답하여 상기 선택된 워드라인에 상기 제 1 펌핑 전압을 인가시키고, 상기 선택되지 않은 워드라인에 상기 제 2 펌핑 전압을 인가시키는 워드라인 제어부, 및 데이터 출력 동작시 비트라인의 전압 레벨이 변하는 시점부터 페이지 버퍼가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점까지 접지 라인과 상기 제 1 펌핑 전압을 전달하는 전압 라인 사이에 커패시터를 연결하는 전압 레벨 보상부를 포함한다.

Description

반도체 장치{A Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 낸드 플레쉬 메모리 장치에서 이용되는 반도체 장치에 관한 것이다.
도 1은 일반적인 반도체 장치를 도시한 것으로, 반도체 장치는 제 1 스위치(SW1)와 제 2 스위치(SW2) 사이에 N개의 셀(cell_1 ~ cell_N)이 직렬로 연결된다. 또한, 상기 제 1 스위치(SW1)는 비트라인(bit line)과 제 1 셀(cell_1)사이에 연결되고, 상기 비트라인(bit line)과 페이지 버퍼(10)사이에 제 3 스위치(SW3)가 연결된다. 상기 제 2 스위치(SW2)는 제 N 셀(cell_N)과 소오스 라인(source line) 즉, 접지 라인(VSS)사이에 연결된다.
이와 같이 구성된 일반적인 반도체 장치는 셀에 저장된 데이터를 다음과 같이 출력한다.
N개의 셀(cell_1~ cell_N) 중 하나의 셀(cell_N-1)이 선택된다. 이때, 선택된 셀(cell_N-1)의 게이트 즉, 선택된 워드라인(Select word line)에는 기설정된 펌핑 전압이 인가되어 선택된 워드라인(Select word line)을 인에이블시킨다. 한편, 선택되지 않은 셀들(cell_1~ cell_N 중 cell_N-1을 제외한 셀들)의 게이트 즉, 선택되지 않은 워드라인(Un-select word line)들에는 상기 설정된 펌핑 전압보다 높은 전압 레벨의 펌핑 전압이 인가된다.
이후, 상기 제 1 및 제 2 스위치(SW1, SW2)가 턴온되어 비트 라인(bit line)의 전류가 직렬로 연결된 셀들(cell_1 ~ cell_N)을 통해 접지 라인(VSS)으로 흐르고, 상기 제 3 스위치(SW3)가 턴온되어 상기 비트 라인(bit line)의 전압 레벨을 페이지 버퍼(10)가 감지함으로써, 선택된 셀(cell_N-1)에 저장된 데이터가 출력된다.
하지만, 반도체 장치는 접지 라인(VSS)의 전압 레벨이 상승하면 선택된 셀(cell_N-1)의 데이터를 올바로 감지하지 못해 페일(fail)이 발생할 수 있다. 상세히 설명하면, 일반적으로 트랜지스터는 자신의 게이트 전압과 소오스 전압 레벨 차이가 자신의 문턱 전압 레벨보다 클 때 턴온된다. 따라서, 선택된 셀(cell_N-1)의 경우 자신의 게이트 전압 즉, 선택된 워드라인(Select word line)의 전압 레벨은 변하지 않으나, 자신의 소오스 전압 즉, 접지 라인(VSS)의 전압 레벨이 상승하면, 선택된 셀(cell_N-1)은 정상적으로 턴온되지 못하고, 이로 인해 저장된 데이터가 정상적으로 출력되지 못한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 접지 라인의 전압 레벨이 상승하더라도 정상적으로 저장된 데이터를 출력할 수 있는 반도체 장치을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 선택된 워드라인에 기설정된 전압 레벨의 펌핑 전압을 제공하기 위하여 제 1 펌핑 전압을 생성하는 제 1 펌핑 전압 생성부, 선택되지 않은 워드라인에 상기 기설정된 펌핑 전압보다 전압 레벨이 높은 펌핑 전압을 제공하기 위해 제 2 펌핑 전압을 생성하는 제 2 펌핑 전압 생성부, 상기 제 1 펌핑 전압 및 상기 제 2 펌핑 전압을 인가 받아 어드레스에 응답하여 상기 선택된 워드라인에 상기 제 1 펌핑 전압을 인가시키고, 상기 선택되지 않은 워드라인에 상기 제 2 펌핑 전압을 인가시키는 워드라인 제어부, 및 데이터 출력 동작시 비트라인의 전압 레벨이 변하는 시점부터 페이지 버퍼가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점까지 접지 라인과 상기 제 1 펌핑 전압을 전달하는 전압 라인 사이에 커패시터를 연결하는 전압 레벨 보상부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 선택된 워드라인에 인가시킬 펌핑 전압을 생성하는 펌핑 전압 생성부, 및 데이터 출력 동작시 소정시간동안 접지 라인과 상기 펌핑 전압을 전달하는 전압 라인 사이에 커패시터를 연결하는 전압 레벨 보상부를 포함한다.
본 발명에 따른 반도체 장치는 접지 라인의 전압 레벨이 상승한 만큼 선택된 워드라인의 전압 레벨을 높일 수 있어 정상적으로 저장된 데이터를 출력할 수 있다.
본 발명에 따른 반도체 장치는 데이터 저장 영역에 연결된 접지 라인의 전압 레벨이 상승하면 선택된 워드라인의 전압 레벨을 상승시킬 수 있어, 선택된 셀에 저장된 데이터를 정상적으로 감지하여 출력할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 도 2에 도시된 바와 같이, 제 1 펌핑 전압 생성부(100), 제 2 펌핑 전압 생성부(200), 워드라인 제어부(300), 및 전압 레벨 보상부(400)를 포함한다.
상기 제 1 펌핑 전압 생성부(100)는 선택된 워드라인(WL<1:N> 중 하나 WL<i>)에 기절정된 전압 레벨의 펌핑 전압(VPP_sel)을 제공하기 위하여 제 1 펌핑 전압(VPP_sel)을 생성한다.
상기 제 2 펌핑 전압 생성부(200)는 선택되지 않은 워드라인(WL<1:N> 중 선택된 하나의 워드라인(WL<i>)을 제외한 나머지 워드라인)에 상기 기설정된 펌핑 전압(VPP_sel)보다 전압 레벨이 높은 펌핑 전압(VPP_unsel)을 제공하기 위해 제 2 펌핑 전압(VPP_unsel)을 생성한다.
상기 워드라인 제어부(300)는 상기 제 1 펌핑 전압(VPP_sel) 및 상기 제 2 펌핑 전압(VPP_unsel)을 인가 받아 어드레스(Address<0:k>)에 응답하여 워드라인들(WL<1:N>) 중 하나의 워드라인(WL<i>)을 선택한다. 이때, 상기 워드라인 제어부(300)는 선택된 워드라인(WL<i>)에 상기 제 1 펌핑 전압(VPP_sel)을 인가시키고, 선택되지 않은 워드라인들(WL<0:K> 중 WL<i>를 제외한 워드라인들)에 상기 제 2 펌핑 전압(VPP_unsel)을 인가시킨다.
상기 전압 레벨 보상부(400)는 데이터 출력 동작시 비트라인(bit line, 도 1에 개시됨)의 전압 레벨이 변하는 시점부터 페이지 버퍼(10, 도 1에 개시됨)가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점까지 접지 라인(VSS)과 상기 제 1 펌핑 전압(VPP_sel)을 전달하는 전압 라인사이에 커패시터(C11, 도 3에 도시됨)를 연결한다.
상기 전압 레벨 보상부(400)는 도 3에 도시된 바와 같이, 제어 신호 생성부(410), 및 커패시터 제어부(420)를 포함한다.
상기 제어 신호 생성부(410)는 상기 비트라인(bit line, 도 1)의 전압 레벨이 변하는 시점에 인에이블되고, 상기 페이지 버퍼(10, 도 1)가 상기 비트라인(bit line, 도 1)의 전압 레벨을 감지하기 시작하는 시점에 디스에이블되는 제어 신호(ctrl)를 생성한다. 즉, 상기 제어 신호 생성부(410)는 셀(cel_1 ~ cell_N, 도 1)과 상기 비트 라인(bit line, 도 1)을 연결시키는 스위치(SW1, 도 1)가 턴온되는 시점에 인에이블되고, 상기 페이지 버퍼(10, 도 1)와 상기 비트라인(bit line)을 연결시키는 스위치(SW3)가 턴온되는 시점에 디스에이블되는 상기 제어 신호(ctrl)를 생성한다.
상기 제어 신호 생성부(410)는 제 1 및 제 2 인버터(IV11, IV12), 및 낸드 게이트(ND11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 비트라인(bit line, 도 1)과 상기 페이지 버퍼(10, 도 1)를 연결시키기 위한 스위치(SW3)에 입력되는 신호(PBsense)를 입력 받는다. 상기 낸드 게이트(ND11)는 상기 제 1 인버터(IV11)의 출력 신호, 및 상기 비트라인(bit line, 도 1)과 상기 셀(cell_1 ~ cell_N, 도 1)을 연결시키는 스위치(SW1, 도 1)에 입력되는 신호(DSL)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제어 신호(ctrl)를 출력한다.
상기 커패시터 제어부(420)는 상기 제어 신호(ctrl)가 인에이블된 구간동안 커패시터(C11)를 접지 라인(VSS)과 제 1 펌핑 전압(VPP_sel)을 전달하는 전압 라인(도 3에 VPP_sel이라 도시함) 사이에 연결시킨다.
상기 커패시터 제어부(420)는 상기 커패시터(C11), 및 스위치로 동작하는 트랜지스터(N11)를 포함한다. 상기 커패시터(C11)는 일단에 상기 제 1 펌핑 전압(VPP_sel)을 전달하는 전압라인이 연결된다. 즉, 상기 커패시터(C11)는 일단에 상기 제 1 펌핑 전압(VPP_sel)을 인가 받는다. 상기 트랜지스터(N11)는 게이트에 상기 제어 신호(ctrl)가 입력되고, 드레인에 상기 커패시터(C11)의 타단이 연결되며, 소오스에 접지 라인(VSS)이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 도 4를 참조하여 설명하면 다음과 같다.
본 발명은 반도체 장치의 데이터 출력시 접지 라인(VSS)의 상승에 따른 문제점을 해결하기 위한 것으로, 비트 라인(bit line)의 전압 레벨이 변하기 시작한 시점부터 페이지 버퍼(10)가 상기 비트 라인(bit line)의 전압 레벨을 감지하기 시작하기 전까지 접지 라인(VSS)과 선택된 워드라인에 기설정된 펌핑 전압(VPP_sel)을 전달하는 전압 라인(VPP_sel) 사이에 커패시터(C11)를 연결하는 기술을 개시한다.
어드레스에 의해 선택된 셀의 데이터를 출력하기 위해, 선택된 셀에 연결된 워드라인을 선택하고, 선택된 워드라인에 상기 기설정된 전압 레벨의 펌핑 전압을 인가시킨다. 선택되지 않은 워드라인들에서는 선택된 워드라인에 인가되는 전압보다 높은 전압 레벨의 펌핑 전압을 인가시킨다. 이와 같은 기술은 일반적인 낸드 플레쉬 메모리에서 이용되는 기술이다.
본 발명은 도 4에 도시된 바와 같이, 제 1 스위치 제어 신호(DSL 또는 SSL)의 인에이블 타이밍에 인에이블되고, 제 2 스위치 제어 신호(PBsense)의 인에이블 타이밍에 디스에이블되는 제어 신호(ctrl)를 생성한다. 상기 제어 신호(ctrl)를 인에이블시키는 신호로서 DSL 신호(비트라인(bit line)과 셀을 연결하는 스위치를 제어하는 신호)를 예로하여 설명한다. 하지만, SSL 신호(셀에 접지 라인(VSS)을 연결하는 스위치를 제어하는 신호)를 이용할 수 있으며, 또한 선택된 워드라인(select word line)이 제 1 펌핑 전압(VPP_sel) 레벨로 인에이블되기 전에 인에이블되는 신호를 이용할 수 있다. 한편, 상기 제어 신호(ctrl)를 디스에이블시키는 신호로서, PBsense 신호(비트라인(bit line)과 페이지 버퍼(10)를 연결하기 위한 스위치를 제어하는 신호)를 이용할 수 있다. 이 밖에도, 페이지 버퍼(10)가 비트라인(bit line)의 전압 레벨을 감지하기 시작하는 시점을 알리는 다른 신호로도 상기 제어 신호(ctrl)의 디스에이블 타이밍을 결정할 수 있다. 그러므로, 상기 제어 신호(ctrl)는 상기 제 1 스위치 제어 신호(DSL 또는 SSL)의 인에이블 타이밍에 인에이블되고 상기 PBsense 신호의 인에이블 타이밍에 디스에이블되는 즉, 소정 시간 인에이블되는 신호로 생성된다.
상기 제어 신호(ctrl)가 인에이블된 구간에서 접지 라인(VSS)의 전압 레벨이 상승하면, 선택된 워드라인(select word line)의 전압 레벨 또한 상승한다. 한편, 상기 제어 신호(ctrl)가 인에이블된 구간에서 전압 레벨이 상승한 접지 라인(VSS) 레벨이 낮아지면, 선택된 워드라인(select word line)의 전압 레벨 또한 낮아진다.
결국, 선택된 워드라인(select word line)에 연결된 셀(cell_N-1)은 드레인에 연결된 접지 라인(VSS)의 전압 레벨이 상승한 만큼 게이트에 연결된 워드라인(select word line)의 전압 레벨이 상승한다. 따라서, 선택된 워드라인(select word line)에 연결된 셀(cell_N-1)은 정상적으로 턴온될 수 있어, 페이지 버퍼(10)가 셀(cell_N-1)에 저장된 데이터를 정상적으로 감지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 선택된 워드라인에 기설정된 전압 레벨의 펌핑 전압을 제공하기 위하여 제 1 펌핑 전압을 생성하는 제 1 펌핑 전압 생성부;
    선택되지 않은 워드라인에 상기 기설정된 펌핑 전압보다 전압 레벨이 높은 펌핑 전압을 제공하기 위해 제 2 펌핑 전압을 생성하는 제 2 펌핑 전압 생성부;
    상기 제 1 펌핑 전압 및 상기 제 2 펌핑 전압을 인가 받아 어드레스에 응답하여 상기 선택된 워드라인에 상기 제 1 펌핑 전압을 인가시키고, 상기 선택되지 않은 워드라인에 상기 제 2 펌핑 전압을 인가시키는 워드라인 제어부; 및
    데이터 출력 동작시 비트라인의 전압 레벨이 변하는 시점부터 페이지 버퍼가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점까지 접지 라인과 상기 제 1 펌핑 전압을 전달하는 전압 라인 사이에 커패시터를 연결하는 전압 레벨 보상부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전압 레벨 보상부는
    상기 비트라인의 전압 레벨이 변하는 시점에 인에이블되고, 상기 페이지 버퍼가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점에 디스에이블되는 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제어 신호가 인에이블된 구간동안 상기 커패시터를 상기 전압 라인과 상기 접지 라인 사이에 연결시키는 커패시터 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제어 신호 생성부는
    셀과 상기 비트라인을 연결시키는 스위치가 턴온되는 시점에 인에이블되고, 상기 비트라인과 상기 페이지 버퍼를 연결시키는 스위치가 턴온되는 시점에 디스에이블되는 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 커패시터 제어부는
    일단에 상기 전압 라인이 연결된 상기 커패시터, 및
    상기 제어 신호에 응답하여 상기 커패시터의 타단과 상기 접지 라인을 연결시키는 스위치를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 선택된 워드라인에 인가시킬 펌핑 전압을 생성하는 펌핑 전압 생성부; 및
    데이터 출력 동작시 소정시간동안 접지 라인과 상기 펌핑 전압을 전달하는 전압 라인 사이에 커패시터를 연결하는 전압 레벨 보상부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 전압 레벨 보상부는
    상기 데이터 출력 동작시 비트라인의 전압 레벨이 변하는 시점에 인에이블되어, 페이지 버퍼가 상기 비트라인의 전압 레벨을 감지하기 시작하는 시점에 디스에이블되는 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제어 신호가 인에이블된 구간동안 상기 커패시터를 상기 전압 라인과 상기 접지 라인 사이에 연결시키는 커패시터 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제어 신호 생성부는
    셀과 상기 비트라인을 연결시키는 스위치가 턴온되는 시점에 인에이블되고, 상기 비트라인과 상기 페이지 버퍼를 연결시키는 스위치가 턴온되는 시점에 디스에이블되는 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 커패시터 제어부는
    일단에 상기 전압 라인이 연결된 상기 커패시터, 및
    상기 제어 신호에 응답하여 상기 커패시터의 타단과 상기 접지 라인을 연결시키는 스위치를 포함하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11475948B2 (en) 2019-09-25 2022-10-18 Samsung Electronics Co., Ltd. Memory device and operating method of memory device

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