KR20150057975A - 기록 보조 전압 부스트를 이용하는 메모리 회로 - Google Patents

기록 보조 전압 부스트를 이용하는 메모리 회로 Download PDF

Info

Publication number
KR20150057975A
KR20150057975A KR1020140150932A KR20140150932A KR20150057975A KR 20150057975 A KR20150057975 A KR 20150057975A KR 1020140150932 A KR1020140150932 A KR 1020140150932A KR 20140150932 A KR20140150932 A KR 20140150932A KR 20150057975 A KR20150057975 A KR 20150057975A
Authority
KR
South Korea
Prior art keywords
voltage level
column select
signal
level
write
Prior art date
Application number
KR1020140150932A
Other languages
English (en)
Other versions
KR102280872B1 (ko
Inventor
앤디 왕쿤 첸
여우 겅 종
구스 융
보 정
조지 레티모어
Original Assignee
에이알엠 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이알엠 리미티드 filed Critical 에이알엠 리미티드
Publication of KR20150057975A publication Critical patent/KR20150057975A/ko
Application granted granted Critical
Publication of KR102280872B1 publication Critical patent/KR102280872B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

비트 셀(6)의 어레이(4)를 구비하는 메모리(2) 내부에서는 기록 드라이버 회로(14)가 기록 동작 중에 통상의 레벨보다 낮게 승압되는 승압된 기록 신호를 이용한다. 열 선택 트랜지스터(16)는 열 선택 회로(12)에 의해 구동된다. 열 선택 신호는 하나의 열이 비선택될 때는 통상의 레벨보다 낮게 승압되고, 하나의 열이 선택될 때는 통상의 레벨보다 높게 승압된다. 챠지 펌프 20, 22와 같은, 전압 부스트 회로는, 열 선택 신호에 대해서 이들 승압된 레벨을 달성하기 위해서 열 선택 회로(12) 내부에서 이용된다.

Description

기록 보조 전압 부스트를 이용하는 메모리 회로{MEMORY CIRCUITRY USING WRITE ASSIST VOLTAGE BOOST}
본 발명은 메모리 회로의 분야에 관한 것이다. 특히, 본 발명은 기록 동작을 용이하게 하기 위해서 기록 보조 부스트를 이용하는 메모리 회로에 관한 것이다.
비트 셀의 어레이 내의 비트 셀의 선택된 열에 대해서 기록 동작을 행하기 위해 사용되는 기록 신호를 생성하기 위한 기록 드라이버 회로를 포함하는 메모리 회로를 제공하는 것이 알려져 있다. 기록되어야 하는 열은 열 선택 신호에 의해 제어되는 열 선택 트랜지스터를 이용해서 선택된다. 비트 셀의 어레이는 접지 레벨(Vss)과 더 높은 Vddc 레벨로 전력 공급 레일을 통해서 전력을 공급받는다. 기록 동작을 용이하게 하기 위해서, 기록 동작 중에 접지 레벨보다 아래의 전압 레벨 및 더 낮은 전압 레벨로 기록 신호를 구동시켜서 좀더 빨리 어레이를 통과하는 적절한 비트 라인을 디스차지한다.
일 국면에서 보면, 본 발명은
비트 셀의 어레이와,
상기 어레이 내의 비트 셀의 열에 각각 연결된 복수의 비트라인과,
열 선택신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 연결되고, 상기 어레이 내에서 기록 동작을 행하기 위해서 제1 전압레벨과 제2 전압레벨과의 사이의 전압 범위 밖의 기록 전압 레벨을 갖는 기록 신호를 공급하는 기록 드라이버 회로와,
상기 제2 전압레벨보다 높은 상기 제1 전압레벨의 제1 전원 공급 레일 및 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결된 열 선택 회로를 구비하는 메모리 회로를 제공하고, 상기 열 선택 회로는,
(i) 1개 이상의 타겟 열에 대한 각 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터에 공급하고,
(ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써,
기록 동작을 내부에서 행하는 비트 셀의 1개 이상의 타겟 열을 선택하도록 구성되며,
상기 선택된 신호 레벨 및 상기 비선택된 신호 레벨 중의 적어도 하나는, 상기 제1 전압레벨과 상기 제2 전압레벨과의 사이의 상기 전압 범위 밖에 있다.
본 발명은 승압 전압(예를 들면 접지 전압 레벨보다 낮게 구성된 전압)을 갖는 기록 신호의 사용이 몇몇 방식으로 기록 동작을 도울 수 있지만, 그것은 몇몇 잠재적인 단점을 제공한다는 것을 인식한다. 특히, 기록 동작을 원하지 않는 비선택 열에 대한 열 선택 트랜지스터는, 적어도 트랜지스터 스레숄드 전압 레벨의 중요한 부분이 되거나 그것을 초과하는 열 선택 트랜지스터에 대해 게이트-소스 전압을 일으키는 비트라인 상의 기록 승압 저전위로 인해 바람직하지 않게 스위치 온(또는 적어도 더 전도성 있게(conductive)/더 누설되게(leaky) 렌더링된)될 수 있다. 유사하게는, 선택된 열의 경우에는, 접지 전압보다 아래의 레벨로 승압되는 기록 신호는, 동작 중에 에러를 일으킬 수 있거나, 적어도 전력 소비의 증가를 일으킬 수 있는 식으로 선택되지 않은 비트 셀들의 행의 패스게이트 트랜지스터를 통해서 원하지 않는 리키지(leakage)를 일으킬 수도 있다. 본 기술은 열 선택 회로의 통상 동작 전압 범위 밖의 전압으로 열 선택 신호를 승압시킴으로써 이들 문제를 해결한다. 이들 승압 전압은 메모리 회로 내에도 존재하는 다른 공급 전압에 의해 제한되지 않는 밸브를 가질 수 있다. 비선택된 열의 경우에는, 열 선택 신호를, 기록 신호가 접지 레벨보다 낮게 승압되는 것과 비슷한 정도로 접지 레벨보다 낮게 부스트 다운함으로써, 열 선택 트랜지스터를 부적절하게 스위치 온(또는 누설의 원인)할 수 있는 게이트-소스 전압을 줄일 수 있다. 선택된 열의 경우에는, 열 선택 전압을, 열 선택 회로 자체가 통상적으로 사용하는 전압 레벨보다 높게 승압함으로써 선택된 열 내의 비선택 행 내의 기록 디스터번스(write disturbance)의 가능성을 증가시키는 방식으로 접지 레벨보다 낮게 한층 더 기록 신호를 승압할 필요없이 기록 동작을 향상시킨다.
기록 전압 레벨이 열 선택 회로에 서플라이(supply)로서 사용된 전압 범위 밖으로 승압되는 것을 인식할 것이다. 일부 실시예에 있어서는, 기록 전압 레벨이 제2 전압 레벨보다 낮고, 즉 열 선택 회로에 대한 더 낮은 공급 전압 레벨보다 낮다.
더 낮게 승압되는 기록 전압 레벨의 상황에서, 잠재적인 문제가 되는 열 선택 트랜지스터는, 이 목적을 위해서 메모리 회로 내에 통상적으로 사용되는 것과 같은 NMOS 트랜지스터이고, 따라서 비선택 전압 레벨도 제2 전압 레벨보다 낮게 승압된다.
그러한 NMOS 열 선택 트랜지스터와 비슷한 방식으로, 선택된 전압 레벨은 열 선택 회로가 사용하는 높은 공급 전압 레벨인, 제1 전압레벨보다 높게 승압될 수 있다.
선택된 전압 레벨의 부스팅과 비선택된 전압 레벨의 부스팅은 원한다면 개별적으로 이용될 수 있는 것을 인식할 것이다. 그렇지만, 일부 실시예에 있어서는, 양쪽 기술을 결합해서 사용해도 된다.
제1 전압레벨과 제2 전압레벨 사이의 범위 밖에서의 선택된 전압레벨과 비선택된 전압레벨의 생성을, 열 선택 회로 내의 챠지 펌프와 같은 전압 부스팅 회로를 이용해서 가능하게 한다.
본 기술을 이용하는 메모리 회로의 예시 실시예는 기록 동작을 수행하기 위해서 기록 전압 레벨을 향해서 1개 이상의 타겟 열에 대한 비트라인을 디스차지하도록 구성되어 있는 기록 드라이버 회로로 비트 라인을 고전압 레벨로 프리차지하라고 말하는 프리차지 회로를 포함할 수도 있다.
일부 실시예에 있어서는, 메모리 내의 워드라인 회로를 이용해서 기록동작을 행하는 어레이 내의 비트 셀들의 타겟 행을 선택한다. 그러한 워드라인 회로는 그 비트 셀을 1개 이상의 대응하는 비트라인에 선택적으로 연결하는 기능을 하는 각 비트 셀에 대한 패스게이트 트랜지스터를 제어하는 워드라인 신호를 생성할 수도 있다. 기록 부스트 크기가 너무 크면 누설될 수 있는 패스게이트 트랜지스터는 NMOS 트랜지스터일 수 있다.
비트 셀들 자체는 다양한 서로 다른 형태를 취할 수 있다. 일부 실시예에 있어서, 높은 수준의 효율성은 6T 비트 셀(6 트랜지스터 비트 셀)을 이용함으로써 달성될 수 있다.
또 다른 국면에서 보면, 본 발명은,
데이터 값을 저장하기 위한 비트 셀 수단의 어레이와,
상기 어레이 내의 비트 셀 수단의 열에 각각이 연결된 복수의 비트라인과,
상기 어레이 내에서 기록 동작을 행하기 위해서 제1 전압레벨과 제2 전압레벨 사이의 전압 범위 밖의 기록 전압레벨을 갖는 기록 신호를 공급하고, 열 선택 신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 연결되는 기록 드라이버 수단과,
기록 동작을 내부에서 행하는 비트 셀 수단의 1개 이상의 타겟 열을 선택하는 열 선택 수단을 구비하는 메모리 장치를 제공하고, 상기 열 선택 수단은 상기 제2 전압레벨보다 높은 상기 제1 전압레벨의 제1 전원 공급 레일과 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결되고, 상기 기록 동작은,
(i) 상기 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를 상기 1개 이상의 타겟 열에 대한 상기 각각의 열 선택 트랜지스터에 공급하고,
(ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써, 행해지며,
상기 선택된 신호 레벨과 상기 비선택된 신호 레벨 중의 적어도 하나는 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 전압 범위 밖에 있다.
추가 국면에서 보면, 본 발명은,
데이터 값을 저장하기 위한 비트 셀의 어레이와,
상기 어레이 내의 비트 셀의 열에 각각 연결된 복수의 비트라인과,
제2 전압레벨보다 높은 제1 전압레벨의 제1 전원 공급 레일과 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결된 열 선택 회로를 구비하는 메모리 회로의 동작방법을 제공하고, 상기 방법은,
상기 어레이 내에서 기록 동작을 행하기 위해서 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 전압 범위 밖에 있는 기록 전압 레벨을 갖는 기록 신호를, 열 선택 신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 공급하는 단계와,
(i) 상기 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를 상기 1개 이상의 타겟 열에 대한 상기 각각의 열 선택 트랜지스터에 공급하고,
(ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써,
기록 동작을 내부에서 행하는 비트 셀의 1개 이상의 타겟 열을 상기 열 선택 회로로 선택하는 단계를 포함하고,
상기 선택된 신호 레벨과 상기 비선택된 신호 레벨 중의 적어도 하나는 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 전압 범위 밖에 있다.
상기 및 본 발명의 다른 목적, 특징 및 이점은 첨부도면을 참조하면서 이하의 예시적인 실시예의 상세한 설명으로부터 밝혀질 것이다.
도 1은 승압된 기록 신호를 이용하는 메모리 회로를 개략적으로 나타낸 것이다.
도 2는 하나의 비트 셀과 기록 동작 중에 그 비트 셀을 제어하기 위해서 사용되는 상이한 전압을 개략적으로 나타낸 것이다.
도 3은 기록 동작을 개략적으로 나타내는 흐름도이다.
도 1은 메모리 회로를 내장하고 있는 집적회로(2)를 개략적으로 나타낸 것이다. 메모리 회로(2)는 행렬로 배열된 비트 셀(6)의 어레이(4)를 포함한다. 프리차지 회로(10)는 비트 셀(6)의 각 열에 접속된 비트 라인(8)을, 프리차지된 고전압 레벨로 프리차지하는 기능을 한다. 기록 동작을 원할 때, 열 선택 회로(12)는 비트 셀(6)의 열 중의 하나를 기록 드라이버 회로(14)에 의해 생성된 기록 전압에 선택적으로 연결하는 열 선택 신호 ysel0~ysel3을 생성하는 기능을 한다. 열 선택 신호 ysel0~ysel3은 비트 셀(6)의 각 열과 관련되어 있는 기록 드라이버 회로(14)와 비트라인(8)과의 사이에 배치된 열 선택 트랜지스터(16)에 게이트 전압으로서 공급된다. 개개의 비트 셀(6)은 워드라인 회로(18)와 워드라인 신호 WL를 이용해서 기록되어야 하는 원하는 비트 셀을 포함하고 있는 비트 셀(6)의 행을 선택하면서 열 선택 신호 ysel0~ysel3로 그 비트 셀을 포함하고 있는 열을 선택함으로써 기록될 수 있다.
열 선택 신호 ysel0~ysel3는 비트 셀의 타겟 열에 대한 선택된 전압 레벨로 열 선택 신호를 어서트(assert)함으로써 열 비트 셀의 타겟을 선택한다. 비트 셀의 나머지 열은 비선택되고, 그러한 비선택된 열의 열 선택 신호는 셋 아웃(set out)되고, 전압 레벨을 선택하지 않는다. 선택된 전압 레벨은 저임피던스 상태(스위치 온)로 열 선택 트랜지스터(16)를 홀드(hold)한다. 비선택된 전압 레벨은 고임피던스 상태(스위치 오프)로 열 선택 트랜지스터(16)를 홀드한다.
열 선택회로(12)는 열 선택 회로(12) 자체가 사용하는 공급 전압 레벨 Vddp보다 높은 선택된 전압 레벨의 열 선택 신호를 생성하는 기능을 하는 선택 챠지 펌프(20)를 포함한다. 비선택 챠지 펌프 회로(22)는 어레이(4) 내의 비선택된 열에 공급하기 위해서 열 선택 회로(12)에 의해 사용되는 접지 전압 레벨보다 낮은 비선택된 전압 레벨의 열 선택 신호를 생성하는 기능을 한다.
기록 드라이버 회로(14)는 또한 기록 드라이버 회로(14)용 서플라이(supply)의 전압 레벨 아래, 즉 기록 드라이버 회로(14)가 사용하는 서플라이의 접지 레벨 아래에 있는 전압 레벨의 기록 신호를 생성하기 위한 챠지 펌프(24)도 포함한다.
도 1의 예시 실시예에 있어서, 기록 드라이버 회로(14), 열 선택 회로(12) 및 워드라인 회로(18)는 모두 제1 전압레벨(Vddp)과 제2 전압레벨(Ground 또는 Vss)과 관련된 레일을 갖는 전원(power supply)에 의해 공급된다는 것을 인식할 것이다. 워드라인 회로(18)는, 일부 실시예에 있어서는, 공급 전압 Vddc도 수신하여 그것의 소자의 일부를 작동시킨다. 어레이(4)에의 전원 공급은 상이한 전압 주로 Vddc 및 Ground를 이용한다. 일부 실시예에 있어서의 Ground는 Vss 전압 레벨일 수도 있다는 것을 인식할 것이다. 이 예시 실시예에 있어서의 Vddc의 레벨은 반드시 그 경우는 아니지만, Vddp보다 더 높은 전압이며, 일부 실시예에 있어서는 Vddc는 Vddp보다 적을 수도 있다. 좀더 일반적으로 Vddc 및 Vddp는 그들이 공급하는 회로의 요구사항을 매치시키기 위해서 선택된 값을 취한다.
도 2는 패스게이트(passgate) 트랜지스터 30, 32로서 기능하는 2개의 NMOS 트랜지스터와 2개의 인버터 26, 28로 형성된 6T 비트 셀로 이루어진 비트 셀(6)을 개략적으로 나타낸 것이다. 비트 라인(8)은 열 선택 트랜지스터(16)를 통해서 기록 드라이버 회로(14)에 접속된다. 기록 동작을 수행하고 있을 때의 기록 드라이버 회로(14)는 비트값이 비트 셀(6)에 기록되는 것에 의존해서 비트 라인 중의 어느 하나를 구동한다. 비트라인(8) 중의 적절한 하나가 낮게 구동되도록 허용하기 위해서, 열 선택 트랜지스터(16)는 양쪽이 선택된 신호 레벨에 있는 열 선택 신호 yseln에 의해 고임피던스 상태로부터 저임피던스 상태로 전환된다. 열 선택 트랜지스터로서 기능하는 NMOS 트랜지스터의 경우의 선택된 신호 레벨은 하이(high) 신호 레벨이다.
비트라인(8) 중의 적절한 하나에 인가된 기록 신호는 통상의 접지 레벨(예를 들면, 0mV) 이하가 되도록, 즉 도 2의 예시 실시예에 있어서 -200mV의 레벨로 챠지 펌프(24)에 의해 승압되는 기록 전압 레벨을 갖는다. 이 예에 있어서 비트라인 BL은 -200mV로 디스차지되고, 비트라인
Figure pat00001
은 700mV 또는 Vddp로 유지된다. 상이한 비트값이 기록되어 있었다면, 비트라인
Figure pat00002
이 디스차지되었을 것이고, 비트라인 BL의 전압은 유지되었을 것이다.
이 예시 실시예에 있어서는, Vddp의 레벨(제어회로 공급 전압)은 700mV일 수 있고, Vddc의 레벨(코어 공급 전압)은 800mV일 수 있다. 6T 비트셀(6)에는 Vddc 전원 레벨이 공급된다. 기록 드라이버 회로(14), 열 선택 회로(12) 및 워드라인 회로(18)는 모두 제어회로의 일부이며, Vddp 레벨의 전력을 공급받는다.
열 선택 회로(12) 내의 선택 챠지 펌프(20) 및 비선택 챠지 펌프(22)는 대략 -200mV의 레벨의 열 선택 신호에 대한 비선택 신호 레벨을 생성하여 승압된 기록 신호 레벨과 매치시킨다. 선택 챠지 펌프(20)는, 이 예시 실시예에 있어서는, 하나의 열이 선택될 때 열 선택 트랜지스터(16)를 제어하기 위한 대략 800mV의 열 선택 신호에 대한 선택 신호 레벨을 생성한다. 이 예에 있어서는 800mV의 열 선택 신호 레벨이 실질적으로 Vddc와 같고, 실제로 승압된 열 선택 신호 레벨은 Vddc의 레벨과 어떤 특별한 관계도 가질 필요가 없으며, 예를 들면 낮거나, 높거나 같을 수 있다. 비선택 전압 레벨과 선택 전압 레벨 양쪽은 열 선택 회로 자체의 공급 전압의 범위 밖에 있으며, 즉 Vddp ~ 접지(700mV ~ 0mV)이다.
도 3은 기록동작을 수행할 때의 도 2의 회로의 동작을 개략적으로 나타낸 흐름도이다. 스텝 34에서의 처리는 기록동작이 수행될 때까지 기다린다. 스텝 36에서는 열 선택 회로(12)가 어레이(4) 내의 어느 열 또는 열들이 기록되는지를 결정한다. 스텝 38은 선택된 열에 대해서 대략 800mV의 레벨의 열 선택 신호를 구동한다. 스텝 40은 비선택된 열에 대해서 -200mV의 레벨의 열 선택 신호를 구동한다. 그 다음 스텝 42는 대략 -200mV의 승압된 기록신호를 이용해서 기록동작을 수행한다.
승압된 열 선택 신호 양쪽을 이용해서 하나의 열이 비선택될 때는 이것을 통상의 레벨보다 낮게 구동하고, 하나의 열이 선택될 때는 통상의 레벨보다 높게 구동한다는 것을 인식할 것이다. 이것에 의해 기록 성능이 향상된다.
본 발명의 예시적인 실시예에 대해서 첨부도면을 참조하여 상세히 설명했지만, 본 발명은 이들 정확한 실시예에 한정되지 않고 다양한 변경 및 변형이 첨부된 청구항들에 의해 정의된 것처럼 본 발명의 범위 및 정신으로부터 벗어나지 않고 본 발명이 속하는 기술분야의 당업자에 의해 실시될 수 있다.

Claims (12)

  1. 비트 셀의 어레이와,
    상기 어레이 내의 비트 셀의 열에 각각 연결된 복수의 비트라인과,
    열 선택신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 연결되고, 상기 어레이 내에서 기록 동작을 행하기 위해서 제1 전압레벨과 제2 전압레벨과의 사이의 전압 범위 밖의 기록 전압 레벨을 갖는 기록 신호를 공급하는 기록 드라이버 회로와,
    상기 제2 전압레벨보다 높은 상기 제1 전압레벨의 제1 전원 공급 레일 및 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결된 열 선택 회로를 구비하고, 상기 열 선택 회로는,
    (i) 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터에 공급하고,
    (ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써,
    기록 동작이 내부에서 행해지는 비트 셀의 1개 이상의 타겟 열을 선택하도록 구성되며,
    상기 선택된 신호 레벨 및 상기 비선택된 신호 레벨 중의 적어도 하나는, 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 전압 범위 밖에 있는 것을 특징으로 하는, 메모리 회로.
  2. 제 1 항에 있어서,
    상기 기록 전압 레벨은 상기 제2 전압레벨보다 낮은 것을 특징으로 하는, 메모리 회로.
  3. 제 2 항에 있어서,
    상기 열 선택 트랜지스터는 NMOS 트랜지스터이고, 상기 비선택된 전압 레벨은 상기 제2 전압레벨보다 낮은 것을 특징으로 하는, 메모리 회로.
  4. 제 2 항에 있어서,
    상기 열 선택 트랜지스터는 NMOS 트랜지스터이고, 상기 선택된 전압 레벨은 상기 제1 전압레벨보다 높은 것을 특징으로 하는, 메모리 회로.
  5. 제 2 항에 있어서,
    상기 열 선택 트랜지스터는 NMOS 트랜지스터이고, 상기 비선택된 전압 레벨은 상기 제2 전압레벨보다 낮고, 상기 선택된 전압 레벨은 상기 제1 전압레벨보다 높은 것을 특징으로 하는, 메모리 회로.
  6. 제 1 항에 있어서,
    상기 열 선택 회로는 상기 제1 전압레벨과 상기 제2 전압레벨과의 사이의 상기 전압 범위 밖의 전압 레벨을 생성하도록 구성된 전압 부스팅 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  7. 제 1 항에 있어서,
    상기 복수의 비트라인을 고전압 레벨로 프리차지하도록 구성된 프리차지 회로를 구비하고, 상기 기록 드라이버 회로는 상기 기록 동작을 수행하기 위해서 상기 기록 전압 레벨을 향해서 상기 1개 이상의 타겟 열에 대한 상기 비트라인을 디스차지하도록 구성되는 것을 특징으로 하는, 메모리 회로.
  8. 제 1 항에 있어서,
    상기 기록 동작이 행해지는 상기 어레이 내의 비트 셀의 타겟 행을 선택하도록 구성된 워드라인 회로를 구비하고, 상기 워드라인 회로는 상기 비트 셀을 1개 이상의 대응하는 비트라인에 선택적으로 연결하는 각 비트 셀 내의 패스게이트 트랜지스터를 제어하기 위한 각 워드라인 신호를 생성하도록 구성된 것을 특징으로 하는, 메모리 회로.
  9. 제 8 항에 있어서,
    상기 기록 전압 레벨은 상기 제2 전압레벨보다 낮고, 상기 패스게이트 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는, 메모리 회로.
  10. 제 1 항에 있어서,
    상기 비트 셀은 6T 비트 셀인 것을 특징으로 하는, 메모리 회로.
  11. 데이터 값을 저장하기 위한 비트 셀 수단의 어레이와,
    상기 어레이 내의 비트 셀 수단의 열에 각각이 연결된 복수의 비트라인과,
    상기 어레이 내에서 기록 동작을 수행하기 위해서 제1 전압레벨과 제2 전압레벨 사이의 전압 범위 밖에 있는 기록 전압 레벨을 갖는 기록 신호를 공급하고, 열 선택 신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 연결되는 기록 드라이버 수단과,
    기록 동작을 내부에서 행하는 비트 셀 수단의 1개 이상의 타겟 열을 선택하는 열 선택 수단을 구비하고, 상기 열 선택 수단은 상기 제2 전압레벨보다 높은 상기 제1 전압레벨의 제1 전원 공급 레일과 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결되고, 상기 기록 동작은,
    (i) 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열에 대한 상기 각각의 열 선택 트랜지스터에 공급하고,
    (ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써, 행해지며,
    상기 선택된 신호 레벨과 상기 비선택된 신호 레벨 중의 적어도 하나는 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 전압 범위 밖에 있는 것을 특징으로 하는, 메모리 회로.
  12. 데이터 값을 저장하기 위한 비트 셀의 어레이와,
    상기 어레이 내의 비트 셀의 열에 각각 연결된 복수의 비트라인과,
    제2 전압레벨보다 높은 제1 전압레벨의 제1 전원 공급 레일과 상기 제2 전압레벨의 제2 전원 공급 레일을 통해서 전원에 연결된 열 선택 회로를 구비하는 메모리 회로의 동작방법으로서, 상기 방법은,
    상기 어레이 내에서 기록 동작을 행하기 위해서 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 전압 범위 밖의 기록 전압 레벨을 갖는 기록 신호를, 열 선택 신호에 의해 제어되는 각각의 열 선택 트랜지스터를 통해서 상기 비트라인의 각각에 선택적으로 공급하는 단계와,
    (i) 1개 이상의 타겟 열에 대한 각각의 열 선택 트랜지스터를 저임피던스 상태로 유지하는 선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열에 대한 상기 각각의 열 선택 트랜지스터에 공급하고,
    (ii) 1개 이상의 다른 열에 대한 각각의 열 선택 트랜지스터를 고임피던스 상태로 유지하는 비선택된 신호 레벨을 갖는 열 선택 신호를, 상기 1개 이상의 타겟 열 이외의 상기 어레이 내의 1개 이상의 비선택된 열에 대한 각각의 열 선택 트랜지스터에 공급함으로써,
    기록 동작을 내부에서 행하는 비트 셀의 1개 이상의 타겟 열을 상기 열 선택 회로로 선택하는 단계를 포함하고,
    상기 선택된 신호 레벨과 상기 비선택된 신호 레벨 중의 적어도 하나는 상기 제1 전압레벨과 상기 제2 전압레벨 사이의 상기 전압 범위 밖에 있는 것을 특징으로 하는, 메모리 회로의 동작방법.
KR1020140150932A 2013-11-19 2014-11-03 기록 보조 전압 부스트를 이용하는 메모리 회로 KR102280872B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/083,619 2013-11-19
US14/083,619 US9142266B2 (en) 2013-11-19 2013-11-19 Memory circuitry using write assist voltage boost

Publications (2)

Publication Number Publication Date
KR20150057975A true KR20150057975A (ko) 2015-05-28
KR102280872B1 KR102280872B1 (ko) 2021-07-23

Family

ID=52103510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140150932A KR102280872B1 (ko) 2013-11-19 2014-11-03 기록 보조 전압 부스트를 이용하는 메모리 회로

Country Status (5)

Country Link
US (2) US9142266B2 (ko)
JP (1) JP6408872B2 (ko)
KR (1) KR102280872B1 (ko)
GB (1) GB2520424A (ko)
TW (1) TWI622994B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142266B2 (en) * 2013-11-19 2015-09-22 Arm Limited Memory circuitry using write assist voltage boost
US10163524B2 (en) 2016-06-22 2018-12-25 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US10014049B2 (en) 2016-06-22 2018-07-03 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US9824749B1 (en) 2016-09-02 2017-11-21 Arm Limited Read assist circuitry
US10360948B2 (en) * 2017-06-26 2019-07-23 Samsung Electronics Co., Ltd. Memory device and operating method of memory device
US11037645B2 (en) 2019-06-25 2021-06-15 International Business Machines Corporation Dynamic boosting techniques for memory
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8218390B2 (en) * 2005-05-23 2012-07-10 Renesas Electronics Corporation Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111808A (en) * 1998-03-02 2000-08-29 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
KR100381955B1 (ko) * 2001-01-03 2003-04-26 삼성전자주식회사 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치
JP2002298586A (ja) 2001-04-02 2002-10-11 Nec Corp 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
KR100453853B1 (ko) * 2001-08-28 2004-10-20 삼성전자주식회사 저전압 불 휘발성 반도체 메모리 장치 및 그것의 독출 방법
EP1324345A1 (en) * 2001-12-27 2003-07-02 STMicroelectronics S.r.l. Single supply voltage, nonvolatile memory device with cascoded column decoding
JP2004234810A (ja) * 2003-02-03 2004-08-19 Renesas Technology Corp 半導体記憶装置
FR2871281B1 (fr) * 2004-04-01 2008-06-13 Atmel Corp Procede et dispositif d'alimentation de puissance duale pour une memoire non-volatile embarquee
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
KR100621554B1 (ko) * 2005-08-01 2006-09-11 삼성전자주식회사 반도체 메모리 장치
US20070081379A1 (en) 2005-09-23 2007-04-12 Texas Instruments, Inc. Write assist for latch and memory circuits
KR100699872B1 (ko) * 2005-11-02 2007-03-28 삼성전자주식회사 전압 펌프의 수를 조절할 수 있는 상 변화 메모리 장치 및기입 구동 전압 발생 방법
KR100829791B1 (ko) * 2006-10-12 2008-05-19 삼성전자주식회사 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법
KR100901851B1 (ko) * 2007-06-28 2009-06-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
JP4579965B2 (ja) * 2007-12-19 2010-11-10 パナソニック株式会社 半導体記憶装置
US8233342B2 (en) 2008-03-14 2012-07-31 International Business Machines Corporation Apparatus and method for implementing write assist for static random access memory arrays
JP5256512B2 (ja) * 2008-06-06 2013-08-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5264611B2 (ja) 2009-04-28 2013-08-14 パナソニック株式会社 半導体記憶装置
KR101753251B1 (ko) 2010-07-23 2017-07-05 삼성전자주식회사 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치
JP2012038389A (ja) * 2010-08-09 2012-02-23 Elpida Memory Inc 半導体装置
US8363453B2 (en) 2010-12-03 2013-01-29 International Business Machines Corporation Static random access memory (SRAM) write assist circuit with leakage suppression and level control
WO2013137888A1 (en) 2012-03-15 2013-09-19 Intel Corporation Negative bitline write assist circuit and method for operating the same
US9142266B2 (en) * 2013-11-19 2015-09-22 Arm Limited Memory circuitry using write assist voltage boost

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8218390B2 (en) * 2005-05-23 2012-07-10 Renesas Electronics Corporation Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage

Also Published As

Publication number Publication date
GB201419161D0 (en) 2014-12-10
TWI622994B (zh) 2018-05-01
US9142266B2 (en) 2015-09-22
TW201523629A (zh) 2015-06-16
JP6408872B2 (ja) 2018-10-17
US9741410B2 (en) 2017-08-22
KR102280872B1 (ko) 2021-07-23
JP2015122136A (ja) 2015-07-02
GB2520424A (en) 2015-05-20
US20160005448A1 (en) 2016-01-07
US20150138901A1 (en) 2015-05-21

Similar Documents

Publication Publication Date Title
KR102280872B1 (ko) 기록 보조 전압 부스트를 이용하는 메모리 회로
JP5473019B2 (ja) 負電圧書き込み支援回路を有するメモリ及びその方法
US11854615B2 (en) Stored charge use in cross-point memory
US10269409B2 (en) Non-volatile semiconductor memory device and driving method for block selection by boosting thereof
TWI602177B (zh) 用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法
US8593876B2 (en) Sensing scheme in a memory device
TWI523034B (zh) 記憶體裝置與控制記憶體裝置的方法
US20150302916A1 (en) Semiconductor storage apparatus
KR20120013198A (ko) 저전압 모드로 동작하는 메모리
US9263127B1 (en) Memory with specific driving mechanism applied on source line
US9076501B2 (en) Apparatuses and methods for reducing current leakage in a memory
US20130322186A1 (en) Semiconductor memory apparatus
US10964381B2 (en) Write assist circuit of memory device
US9224486B1 (en) Control gate driver for use with split gate memory cells
US9196328B2 (en) Semiconductor memory apparatus and operation method using the same
US10490271B2 (en) Resistance change memory device
US9542984B2 (en) Semiconductor memory apparatus and operation method using the same
JP5672051B2 (ja) ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant