TWI622994B - 使用寫入輔助電壓增壓之記憶體電路 - Google Patents

使用寫入輔助電壓增壓之記憶體電路 Download PDF

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Abstract

在包含位元格6之陣列4的記憶體2內，寫入驅動電路14使用增壓之寫入信號，該增壓之寫入信號在寫入操作期間經增壓低於正常位準。行選擇電晶體16由行選擇電路12驅動。在未選中行時，該行選擇信號經增壓低於正常位準；及在選中行時，該行選擇信號經增壓高於正常位準。在行選擇電路12內使用電壓增壓電路(諸如電荷泵20、22)，以達成行選擇信號之此等增壓位準。

Description

使用寫入輔助電壓增壓之記憶體電路
本發明係關於記憶體電路領域。更特定言之，本發明係關於使用寫入輔助增壓以促進寫入操作之記憶體電路。
提供包括用於產生寫入信號之寫入驅動電路之記憶體電路為人熟知，該寫入信號用於對位元格陣列內之位元格的選定行執行寫入操作。使用由行選擇信號控制之行選擇電晶體選擇待寫入之行。位元格之陣列可經由接地位準(Vss)及較高Vddc位準下之電源軌道供電。為了促進寫入操作，在寫入操作期間可將寫入信號驅動至低於接地位準的電壓位準，以便更快地將穿過該陣列的適當位元線放電且到達較低的電壓位準。
自一個態樣可見，本發明提供一種記憶體電路，該記憶體電路包含：位元格陣列；複數個位元線，該複數個位元線之每一者耦接至該 陣列內的位元格之一行；寫入驅動電路，該寫入驅動電路經由行選擇信號控制之各別行選擇電晶體有選擇地耦接至該等位元線之每一者，該寫入驅動電路供給具有寫入電壓位準的寫入信號，以便在該陣列內執行寫入操作，該寫入電壓位準在第一電壓位準與第二電壓位準之間的電壓範圍之外；行選擇電路，該行選擇電路經由該第一電壓位準下之第一電源軌道及該第二電壓位準下之第二電源軌道耦接至電源，該第一電壓位準高於該第二電壓位準，該行選擇電路經設置以選擇位元格之一或更多個目標行，該等目標行內的寫入操作藉由以下步驟執行：(i)將具有選擇信號位準之行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在低阻抗狀態下；以及(ii)將具有非選擇信號位準之行選擇信號供給至該陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在高阻抗狀態下；其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
本發明承認，儘管使用具有增壓電壓(例如經驅動低於接地電壓位準的電壓)之寫入信號在某些方面可輔助寫 入操作，但此舉帶來一些電位缺點。詳言之，歸因於在位元線上之寫入增強的低電位，不需要寫入操作之非選擇行之行選擇電晶體可能被不期望地接通(或者至少呈現為更加導電/漏電)，從而在行選擇電晶體上產生閘極-源極電壓，該閘極-源極電壓超過電晶體閾值電壓位準或至少成為該電晶體閾值電壓位準之顯著部分。同樣地，就選擇之行而言，經增壓至低於接地電壓之位準的寫入信號可能引起穿過位元格(在可能形成操作錯誤或至少增加功率消耗的意義上不選擇該等位元格)列之通道閘極電晶體之不必要的漏電。本技術藉由將行選擇信號增壓至行選擇電路之正常操作電壓範圍外的電壓來解決此等問題。此等增壓電壓可具有不由亦存在於記憶體電路內之其他電源電壓限制之閥門。就非選擇行而言，行選擇信號可經增壓至接地位準以下至一類似程度，藉由該位準下之行選擇信號，該寫入信號經增壓低於該接地位準，進而減少該閘極-源極電壓，該閘極-源極電壓可另外不適當地接通行選擇電晶體(或引起行選擇電晶體漏電)。就選擇行而言，行選擇電壓可經增壓超過行選擇電路自身通常使用之電壓位準，以便以在無需一方式增壓該寫入信號至低於接地位準的進一步程度之情況下改良寫入操作，該方式則將增加選擇行內的非選擇列內之寫入干擾的機會。
將瞭解，寫入電壓位準經增壓至用作行選擇電路之電源的電壓範圍之外。在一些實施例中，寫入電壓位準低於第二電壓位準，亦即低於至行選擇電路之較低電源電壓位準。
在經增壓降低之寫入電壓位準的情況下，經受電位 問題之行選擇電晶體係為達此目的在記憶體電路內習知使用之NMOS電晶體，且因此非選擇電壓位準亦經增壓以低於第二電壓位準。
以與該NMOS行選擇電晶體類似之方式，可增壓選擇之電壓位準至高於第一位準電壓，該第一位準電壓為行選擇電路使用之高電源電壓位準。
將瞭解，若需要可分別使用選擇電壓位準之增壓及非選擇電壓位準之增壓。然而，在一些實施例中，可組合使用兩種技術。
藉由在行選擇電路內使用電壓增壓電路(諸如電荷泵)促進產生在第一電壓位準與第二電壓位準之間的範圍之外的選擇電壓位準及非選擇電壓位準。
使用本技術之記憶體電路之示例性實施例可包括預充電電路，該預充電電路預充電位元線至高電壓位準，其中寫入驅動電路經設置以針對寫入電壓位準將一或更多個目標行之位元線放電，以便執行寫入操作。
在一些實施例中，記憶體內之字線電路可用於選擇陣列內的位元格之目標列，將對該目標列執行寫入操作。該字線電路可產生控制各位元格之通道閘極電晶體的字線信號，該通道閘極電晶體用於有選擇地將彼位元格耦接至一或更多個相應的位元線。若寫入增壓量太大則可能漏電之通道閘極電晶體可為NMOS電晶體。
位元格自身可取用多種不同的形式。在一些實施例中，藉由使用6T位元格(6電晶體位元格)可達成高度效率。
從另一態樣可見，本發明提供一種記憶體電路，該記憶體電路包含：位元格陣列構件，該位元格陣列構件用於儲存資料值；複數個位元線，該複數個位元線之每一者耦接至該陣列內的位元格構件之一行；寫入驅動構件，該寫入驅動構件用於供給寫入信號，該寫入驅動構件經由行選擇信號控制之各別行選擇電晶體有選擇地耦接至該等位元線之每一者，該寫入信號具有在第一電壓位準與第二電壓位準之間的電壓範圍之外的寫入電壓位準，以便在該陣列內執行寫入操作；行選擇構件，該行選擇構件用於選擇位元格構件之一或更多個目標行，寫入操作將在該等目標行內執行，該行選擇構件經由該第一電壓位準下之第一電源軌道及該第二電壓位準下之第二電源軌道耦接至電源，該第一電壓位準高於該第二電壓位準，且該寫入操作由以下步驟執行：(i)將具有選擇信號位準之行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在低阻抗狀態下；以及(ii)將具有非選擇信號位準之行選擇信號供給至該陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在高阻抗狀態下； 其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
自又一態樣可見，本發明提供一種操作記憶體電路之方法，該記憶體電路包含：位元格陣列，該位元格陣列用於儲存資料值；複數個位元線，該複數個位元線之每一者耦接至該陣列內的位元格之一行；以及行選擇電路，該行選擇電路經由第一電壓位準下之第一電源軌道及第二電壓位準下之第二電源軌道耦接至電源，該第一電壓位準高於該第二電壓位準，該方法包含以下步驟：經由行選擇信號控制之各別行選擇電晶體有選擇地將具有寫入電壓位準之寫入信號供給至該等位元線之每一者，該寫入信號具有在該第一電壓位準與該第二電壓位準之間的電壓範圍外之寫入電壓位準，以便在該陣列內執行寫入操作；使用該行選擇電路選擇位元格之一或更多個目標行，該等目標行內之寫入操作由以下步驟執行；(i)將具有選擇信號位準之行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在低阻抗狀態下；以及(ii)將具有非選擇信號位準之行選擇信號供給至該 陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在高阻抗狀態下；其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
上述內容及本發明之其他目標、特徵及優勢將從結合附圖閱讀之說明性實施例之以下詳細描述顯而易見。
2‧‧‧積體電路/記憶體電路
4‧‧‧陣列
6‧‧‧位元格
8‧‧‧位元線
10‧‧‧預充電電路
12‧‧‧行選擇電路
14‧‧‧寫入驅動電路
16‧‧‧行選擇電晶體
20‧‧‧選擇電荷泵
22‧‧‧非選擇電荷泵
24‧‧‧電荷泵
26‧‧‧反相器
28‧‧‧反相器
30‧‧‧通道閘極電晶體
32‧‧‧通道閘極電晶體
34‧‧‧步驟
36‧‧‧步驟
38‧‧‧步驟
40‧‧‧步驟
42‧‧‧步驟
僅舉例而言，現將參閱附圖描述本發明之實施例，在該等附圖中：第1圖示意性地圖示使用增壓之寫入信號的記憶體電路；第2圖示意性地圖示位元格及用於在寫入操作期間控制彼位元格之不同電壓；以及第3圖為示意性圖示寫入操作之流程圖。
第1圖示意性地圖示併入有記憶體電路之積體電路2。記憶體電路2包括以行及列佈置的位元格6之陣列4。預充電電路10用於將連接至位元格6之各別行之位元線8預充電至預充電之高電壓位準。當需要寫入操作時，則行選擇電路12用於產生行選擇信號ysel0至ysel3，行選擇信號ysel0至ysel3有選擇地將位元格6之一行耦接至由寫入驅動電路14產生之寫入電壓。行選擇信號ysel0至ysel3作為閘極電壓 供給至安置在寫入驅動電路14與位元線8之間的行選擇電晶體16，位元線8與位元格6之各行有關。個別位元格6可藉由選擇含有具有行選擇信號ysel0至ysel3之位元格的行寫入，同時亦使用字線電路18及字線信號WL選擇含有待寫入之所要位元格之位元格6的列來寫入個別位元格6。
行選擇信號ysel0至ysel3藉由判斷具有位元格之彼目標行之選擇電壓位準的行選擇信號，選擇行位元格之目標。位元格之剩餘行未經選擇，且該非選擇行之行選擇信號經確定且為非選擇電壓位準。選擇電壓位準將行選擇電晶體16保持在低阻抗狀態下(接通)。非選擇電壓位準將行選擇電晶體16保持在高阻抗狀態下(切斷)。
行選擇電路12包括選擇電荷泵20，選擇電荷泵20用於在選擇電壓位準下產生行選擇信號，該選擇電壓位準高於行選擇電路12自身使用之電源電壓位準Vddp。非選擇電荷泵電路22用於在非選擇電壓位準下產生行選擇信號，該非選擇電壓位準低於行選擇電路12用於供給至陣列4內的非選擇行接地電壓位準。
寫入驅動電路14亦包括電荷泵24，電荷泵24用於在一電壓位準下產生寫入信號，該電壓位準低於為寫入驅動電路14電源之電壓位準，亦即低於寫入驅動電路14使用之電源的接地位準。
應瞭解，在第1圖之示例性實施例中，寫入驅動電路14、行選擇電路12及字線電路18全部由電源供電，該電源具有與第一電壓位準(Vddp)及第二電壓位準(接地或Vss) 有關之軌道。在一些實施例中，字線電路18亦接收電源電壓Vddc，以為字線電路之一些元件供電。陣列4之電源主要使用Vddc及接地的不同電壓。應瞭解，在一些實施例中，接地可為Vss電壓位準。在此示例性實施例中，Vddc之位準為高於Vddp之位準的電壓，但是此並非如此且在一些實施例中，Vddc可能小於Vddp。更特定言之，Vddc及Vddp可採用經選擇匹配彼等電壓所供電之電路要求的值。
第2圖示意性地圖示位元格6，位元格6包含6T位元格，該6T位元格由兩個反相器26、28及用作通道閘極電晶體30、32之兩個NMOS電晶體形成。位元線8經由行選擇電晶體16連接至寫入驅動電路14。在執行寫入操作時，視寫入位元格6中之位元值而定，寫入驅動電路14將位元線之任一者驅動至更低。為允許將位元線8之適當一者驅動至更低，藉由置放在選擇信號位準之行選擇信號yseln，將行選擇電晶體16兩者均從高阻抗狀態切換至低阻抗狀態。就用作行選擇電晶體之NMOS電晶體而言，選擇信號位準為高信號位準。
施加至位元線8之適當一者的寫入信號具有寫入電壓位準，該寫入電壓位準由電荷泵24增壓至低於正常接地位準(例如0mV)，亦即增壓至第2圖之示例性實施例中之-200mV的位準。在此實例中，位元線BL經放電至-200mV，且位元線維持在700mV或Vddp。若寫入不同的位元值，則將對位元線進行放電，且將維持位元線之電壓。
在此示例性實施例中，Vddp(控制電路電源電壓)之位準可為700mV，而Vddc(核心電源電壓)之位準可為 800mV。為6T位元格6供給Vddc電源位準。寫入驅動電路14、行選擇電路12及字線電路18為控制電路之所有部分，且對該等電路供給Vddp位準之電力。
行選擇電路12內之選擇電荷泵20及非選擇電荷泵22為約200mV位準的行選擇信號產生非選擇信號位準，以便匹配所增壓之寫入信號位準。在此示例性實施例中，選擇電荷泵20為約800mV之行選擇信號產生選擇信號位準，以用於在選擇行時控制行選擇電晶體16。儘管此實例中800mV之行選擇信號位準實質上與Vddc一致，事實上增壓之行選擇信號位準不必與Vddc位準有任何特定關係，例如增壓之行選擇信號位準可能低於、高於Vddc位準或與Vddc位準一致。應瞭解，非選擇電壓位準及選擇電壓位準兩者在行選擇電路自身之電源電壓的範圍之外，亦即Vddp至接地(700mV至0mV)。
第3圖為示意性地圖示執行寫入操作時的第2圖之電路操作的流程圖。在步驟34處，直至執行寫入操作後進行處理。在步驟36處，行選擇電路12決定陣列4內的哪一行或哪幾行待寫入。在步驟38處，在選擇行之位準約為800mV時驅動行選擇信號。在步驟40處，為非選擇行將行選擇信號驅動至-200mV之位準。在步驟42處，隨後使用約-200mV之增壓寫入信號執行寫入操作。
應瞭解，使用增壓之行選擇信號均驅動此增壓之行選擇信號低於正常位準(未選中行時)及高於正常位準(選中行時)兩者。此舉改良了寫入效能。
儘管本文已參閱附圖詳細描述本發明之說明性實施例，但是應瞭解，本發明不限於彼等精確的實施例，且在不脫離如附加申請專利範圍所定義的本發明之範疇及精神的情況下，熟習此項技術者可在實施例中實現多種變化及修改。

Claims (12)

  1. 一種記憶體電路，包含：一位元格陣列；複數個位元線，該複數個位元線之每一者耦接至該陣列內的位元格之一行；寫入驅動電路，該寫入驅動電路經由一行選擇信號控制之一各別行選擇電晶體有選擇地耦接至該等位元線之每一者，該寫入驅動電路供給具有一寫入電壓位準的寫入信號，以便在該陣列內執行一寫入操作，該寫入電壓位準在一第一電壓位準與一第二電壓位準之間的一電壓範圍之外；行選擇電路，該行選擇電路經由該第一電壓位準下之一第一電源軌道及該第二電壓位準下之一第二電源軌道耦接至一電源，該第一電壓位準高於該第二電壓位準，該行選擇電路經設置以選擇位元格之一或更多個目標行，該等目標行內的一寫入操作藉由以下步驟執行：(i)將具有一選擇信號位準之一行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在一低阻抗狀態下；以及(ii)將具有一非選擇信號位準之一行選擇信號供給至該陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在一高阻抗狀態下； 其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
  2. 如請求項1所述之記憶體電路，其中該寫入電壓位準低於該第二電壓位準。
  3. 如請求項2所述之記憶體電路，其中該行選擇電晶體為NMOS電晶體，且該非選擇電壓位準低於該第二電壓位準。
  4. 如請求項2所述之記憶體電路，其中該行選擇電晶體為NMOS電晶體，且該選擇電壓位準高於該第一電壓位準。
  5. 如請求項2所述之記憶體電路，其中該行選擇電晶體為NMOS電晶體，該非選擇電壓位準低於該第二電壓位準且該選擇電壓位準高於該第一電壓位準。
  6. 如請求項1所述之記憶體電路，其中該行選擇電路包括電壓增壓電路，該電壓增壓電路經設置以產生在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外的電壓位準。
  7. 如請求項1所述之記憶體電路，該記憶體電路包含預充電電路，該預充電電路經設置以將該複數個位元線預充電至一高電壓位準，其中該寫入驅動電路經設置以針對該寫入電壓位準將該一或更多個目標行之該等位元線放電，以便執行 該寫入操作。
  8. 如請求項1所述之記憶體電路，該記憶體電路包含字線電路，該字線電路經設置以選擇該陣列內的位元格之一目標列，該寫入操作將對該目標列執行，該字線電路經設置以產生用於控制各位元格內通道閘極電晶體的各別字線信號，該通道閘極電晶體有選擇地將該位元格耦接至一或更多個相應位元線。
  9. 如請求項8所述之記憶體電路，其中該寫入電壓位準低於該第二電壓位準，且該通道閘極電晶體為一NMOS電晶體。
  10. 如請求項1所述之記憶體電路，其中該等位元格為6T位元格。
  11. 一種記憶體電路，包含：一位元格陣列構件，該位元格陣列構件用於儲存資料值；複數個位元線，該複數個位元線之每一者耦接至該陣列內的位元格構件之一行；寫入驅動構件，該寫入驅動構件用於供給一寫入信號，該寫入驅動構件經由一行選擇信號控制之一各別行選擇電晶體有選擇地耦接至該等位元線之每一者，該寫入信號具有在一第一電壓位準與一第二電壓位準之間的一電壓範圍外的一寫入電壓位準，以便在該陣列內執行一寫入操作； 行選擇構件，該行選擇構件用於選擇位元格構件之一或更多個目標行，一寫入操作將在該等目標行內執行，該行選擇構件經由該第一電壓位準下之一第一電源軌道及該第二電壓位準下之一第二電源軌道耦接至一電源，該第一電壓位準高於該第二電壓位準，且該等目標行內之該寫入操作由以下步驟執行：(i)將具有一選擇信號位準之一行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在一低阻抗狀態下；以及(ii)將具有一非選擇信號位準之一行選擇信號供給至該陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在一高阻抗狀態下；其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
  12. 一種操作記憶體電路之方法，該記憶體電路包含：一位元格陣列，該位元格陣列用於儲存資料值；複數個位元線，該複數個位元線之每一者耦接至該陣列內的位元格之一行；以及行選擇電路，該行選擇電路經由一第一電壓位準下之一第一電源軌道及一第二電壓位準下之一第二電源軌道耦接至 一電源，該第一電壓位準高於該第二電壓位準，該方法包含以下步驟：經由一行選擇信號控制之一各別行選擇電晶體有選擇地將具有一寫入電壓位準之一寫入信號供給至該等位元線之每一者，該寫入信號具有在該第一電壓位準與該第二電壓位準之間的一電壓範圍之外的一寫入電壓位準，以便在該陣列內執行一寫入操作；使用該行選擇電路選擇位元格之一或更多個目標行，該等目標行內之一寫入操作由以下步驟執行；(i)將具有一選擇信號位準之一行選擇信號供給至該一或更多個目標行之各別行選擇電晶體，該選擇信號位準將該一或更多個目標行之該各別行選擇電晶體保持在一低阻抗狀態下；以及(ii)將具有一非選擇信號位準之一行選擇信號供給至該陣列內除該一或更多個目標行之外的一或更多個非選擇行之各別行選擇電晶體，該非選擇信號位準將該一或更多個其他行之該各別行選擇電晶體保持在一高阻抗狀態下；其中該選擇信號位準及該非選擇信號位準之至少一者在該第一電壓位準與該第二電壓位準之間的該電壓範圍之外。
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